KR20050084876A - 복수의 메모리 컨트롤러를 갖는 메모리 시스템 및 그동기화 방법 - Google Patents

복수의 메모리 컨트롤러를 갖는 메모리 시스템 및 그동기화 방법 Download PDF

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Abstract

본 발명은 클럭 버스(B)에 병렬 배열된 복수의 메모리 컨트롤러(SCx) 및 메모리 컨트롤러(SCx)에 각각 배열된 메모리 칩(Fx)으로 구성되고, 상기 버스(B)를 통해 논리적 메모리 섹터 번지의 사용 하에 메모리 작동 신호로 호스트 시스템(HS)과 통신하는 메모리 시스템에 관한 것이다. 호스트 시스템((HS)에 의해 요구되는, 논리적 메모리 번지의 영역에 해당하는 각 메모리 컨트롤러(SCx)의 메모리 작동은 중재(arbitration)를 이용하여 호스트 시스템(HS)과의 통신을 위한 버스를 인수한다.

Description

복수의 메모리 컨트롤러를 갖는 메모리 시스템 및 그 동기화 방법{MEMORY SYSTEM COMPRISING A PLURALITY OF MEMORY CONTROLLERS AND METHOD FOR SYNCHRONIZING THE SAME}
본 발명은 클럭 버스에 병렬 배열된 복수의 메모리 컨트롤러 및 메모리 컨트롤러에 각각 배열된 메모리 칩으로 구성되고, 상기 버스를 통해 논리적 메모리 섹터 번지의 사용 하에 메모리 작동 신호로 호스트 시스템과 통신하는 메모리 시스템에 관한 것이다.
호스트 시스템에 연결된 메모리 시스템의 크기는 메모리 컨트롤러의 특성에 따라 제한된다. 이 메모리 컨트롤러는 비용적인 이유에서 매우 간단하게 구성되며 통상 이하의 특성을 갖는한다.
- 저렴한 표준 하우징을 사용할 수 있기 때문에 100개의 접속 핀까지 허용,
- 메모리칩의 선택을 위한 10개의 칩 실렉트-신호까지 허용,
- 16K 바이트내부 램-메모리.
10개 이상의 메모리 칩을 갖는 대형 시스템을 구축하기 위해, 디코더, 버스트랜시버, 램과 같은 추가의 외부 부품이 요구된다.
독일 특허 공보 제DE 102 27 256.5호의 출원 명세서에는 예를 들어, 대형 메모리의 메모리 칩이 추가의 부품을 통해 컨트롤러에 연결되는 장치가 공지되어 있다.
미국 특허 공보 제US 6,397,314호에는 2개의 메모리 칩을 데이터에 병렬로 공급하기 위해 컨트롤러가 2배의 폭을 갖는 데이터 버스를 포함하는 메모리 칩들을 하나의 컨트롤러에 배열하는 것이 공지되어 있다. 이는, 추가의 접속핀을 필요로하는 표준에 따르지 않는 메모리 컨트롤러에 한정된다. 또한, 이러한 장치는 더 큰 장치에 사용될 수 없는데, 이는 상기 장치가 2개의 동시적인 주소 지정 가능한 메모리칩으로 한정되기 때문이다.
본 발명의 구성이 도면에서 예시적으로 도시된다.
도 1은 메모리 시스템의 블록 선도이다.
도 2는 메모리 컨트롤러가 반도체 기판에 일체될 경우에 대한 보충적인 블록 선도이다.
도 3은 메모리 컨트롤러 번지의 결정 프로세스에 대한 블럭 선도이다.
도 4는 메모리 컨트롤러 번의 결정 프로세스에 대한 흐름도이다.
본 발명의 목적은, 단지 하나의 표준 메모리 컨트롤러에 의해 구현 가능한 메모리 시스템보다 더 큰 메모리 시스템을 추가 구성 요소의 사용없이 복수의 표준 메모리 컨트롤러의 조합을 통해 구현하는 것이며, 이때 최대 용량은 사용된 메모리 컨트롤러의 수에 따라 한정된다. 표준 하우징에 따라 사전 설정된 접속핀 수가 유지되도록, 복수의 메모리 컨트롤러의 공동 접속을 위해 최소 수의 연결핀 만이 필요하다.
본 발명에 따르면, 상기 목적은 클럭 버스에 병렬 배열된 복수의 메모리 컨트롤러 및 메모리 컨트롤러에 각각 배열된 메모리 칩으로 구성되고, 상기 버스를 통해 논리적 메모리 섹터 번지의 사용 하에 메모리 작동 신호로 호스트 시스템과 통신하며, 이때, 호스트 시스템에 의해 요구되는, 논리적 메모리 번지의 영역에 해당하는 각 메모리 컨트롤러의 메모리 작동은 중재(arbitration)를 이용하여 호스트 시스템과의 통신을 위한 버스를 인수함으로서 달성된다.
본 발명의 바람직한 구성은 종속 청구항에서 설명된다.
PC-시스템, 디지털 카메라 또는 유사 장치에서, 여기서는 호스트 시스템이 버스를 통해 메모리 시스템에 어세스되고 메모리 작동 명령을 통해 메모리 시스템과 통신한다. 상기 버스는 이른바 PCMCIA-인터페이스, IDE-인터페이스 등으로 실시될 수 있다. 호스트 시스템의 다양한 적용예에서, 스케일링 가능한 메모리가 요구된다.
컨트롤러에 의해 최대 관리 가능한 수로 각각 배당된 메모리 칩과 복수의 메모리 시스템을 병렬 연결함으로서, 항상 동일한 메모리 컨트롤러를 사용하여 스케일링 가능한 메모리 용량이 달성되는데, 이 메모리 용량은 버스의 물리적 특성이 유지되는 한 다른 부품을 필요로 하지 않는다. 컨트롤러와 호스트 시스템 간의 통신은 메모리가 논리적 메모리 섹터 번지로 주소 지정된 표준화 명령을 사용하여 수행된다. 중재 프로세스를 통해 논리 메모리 섹터 번지 영역을 제외한 각각의 메모리 컨트롤러에 배당된다. 각각의 논리 메모리 섹터 번지와 관련된 호스트 명령에서, 해당 메모리 컨트롤러는 명령 중재를 인수한다. 중재 프로세스는, 모든 논리적 메모리 섹터 번지가 각각 하나의 컨트롤러에 의해 처리되고 복수의 섹터 번지의 메모리 영역에 대해 명령, 예를 들어 읽기 명령 시에 컨트롤러를 상응하게 보충하고 적절한 시점에서 버스를 인수하는 것을 보장한다.
복수의 메모리 컨트롤러가 호스트 시스템과 통신하기 때문에, 메모리 컨트롤러 중 하나가 버스에서 매스터로서 결정되는 것은 바람직하다. 이는, 호스트 시스템과 통신이 행해지는 동안, 어느 다른 메모리 컨트롤러도 배당된 메모리 컨트롤러 번지를 기초로 하여 버스로의 통신을 인수할 수 없다. 특히, 매스터에 의해 메모리 작동이 행해지고 메모리 시스템이 전체로서 간주되는 것으로 응답된다. 이러한 메모리 작동은 예를 들어 "리셋", "초기화", "셋피쳐(SetFeatures)", "진단" 등이다. 몇몇 메모리 작동에서 명령은 전체 메모리 컨트롤러에 의해 실행되나, 장치 상태를 통한 통신은 호스트 시스템을 갖는 매스터에 의해 행해진다.
본 발명에 따른 메모리 시스템 구성의 기본적인 장점은 버스의 중재를 위해 단일 라인만이 메모리 컨트롤러들 사이에 제공된다는 것이다. 상기 라인은 3상태(tri-state) 라인으로 구성되며 3개의 전기적 상태 "0", "1", "3상태"를 갖는다. 예를 들어, 상태 "0"은 버스의 논리적 "점유(busy)"에 배당되고, 상태 "1"은 논리적 "허용(free)"에 배당된다. 컨트롤러의 초기화 시에, 컨트롤러는 논리적 저장 섹터 번지의 배당 영역을 결정하는 번지들을 획득한다. 이로써, 예를 들어 4개의 컨트롤러가 있을 경우, 제1 컨트롤러는 메모리 섹터 번지 0, 4, 8, 12.....에 배당되고, 제2 컨트롤러는 메모리 섹터 번지 1, 5, 9, 13.....에 배당되고, 제3 컨트롤러는 메모리 섹터 번지 2, 6, 10, 14.....에 배당되고, 제4 컨트롤러는 메모르 섹터 번지 3, 7, 11, 15.....에 배당된다. 읽기 명령에 의해 섹터 4 내지 11이 읽혀져야 하면, 먼저 메모리 섹터 4를 위한 제1 컨트롤러가, 3상태 라인을 0으로 이끄는 버스를 인수한다. 메모리 섹터 4가 전송되면, 제1 컨트롤러는, 3상태 라인을 "1"에 연결하거나 또는 "3상태"로 되게하는 버스를 허용한다. 그 다음, 메모리 섹터 5를 위한 제2 컨트롤러는 동일한 방식으로 버스를 대신한다. 이로써, 버스는, 요구된 모든 메모리 섹터, 여기서는 섹터 11까지 모두 전송될때까지 연속으로 컨트롤러에 의해 인수된다.
컨트롤러들 간의 버스를 통한 명확한 제어 교환을 위해, 3상태 라인이 "허용"으로 작동되는 보호 시간을 유지하는 것은 바람직하다. 풀업(Pull-Up) 저항을 갖는 3상태 라인의 시간 상수는 버스가 빠르게 작동될 경우에 충분히 짧지않다. 바람직한 보호 시간은 버스에 대한 클록 길이이다.
상술된 바와 같이, 논리적 메모리 섹터 번지에 대한 메모리 컨트롤러의 배당은, 연속되는 메모리 섹터 번지에 상이한 컨트롤러가 배당되도록 행해진다. 이로써, 메모리 컨트롤러가 제공된 많큼 많은 논리적 메모리 섹터가 준병렬로 쓰여지거나 읽혀질 수 있다. 따라서, 높은 메모리 처리 속도가 달성된다.
메모리 시스템의 특히 바람직한 실시예에서, 플래쉬 메모리가 메모리 칩으로 사용된다. 이 메모리 유형에서 읽기 시간에 비해 긴 쓰기 시간 및 긴 리셋 시간이 발생한다. 상이한 메모리 컨트롤러 및 상이한 메모리 칩을 통한 연속되는 논리적 메모리 섹터 번지의 연산의 인터리브(interleave)에 의해 쓰기 및 읽기 과정은 병렬 실행되고, 이는 전체 메모리 시스템의 속도를 증가시킨다. 이때, 플래쉬 칩에 기록된 "페이지"라고도 하는 실제 저장 섹터는 논리적 메모리 섹터의 많은 크기를 갖는다.
메모리 컨트롤러가 반도체 기판에 일체되면 간단하고 저렴한 메모리 구조가 형성된다. 이러한 구조에서, 개별 하우징에 대한 비용이 생략되고 접속핀의 수는 중요하지 않다. 특히, 예를 들어 버스에서의 개별 메모리 컨트롤러의 순서가 결정되고 매스터가 결정되는 추가의 컨트롤 레지스터가 기판에 장착된다.
상기 유형의 컨트롤 레지스터가 제공되지 않은 경우에는, 메모리 시스템의 초기화 시에 매스터의 결정 및 버스에서의 메모리 컨트롤러의 순서의 결정이 그 다음 프로세스에서 처리된다.
초기화되는 호스트 시스템에는 메모리 시스템의 크기 및 사용된 메모리 컨트롤러가 보고된다. 3상태 라인은 "허용" 상태에 있게 된다. 호스트 시스템은 연결된 모든 메모리 컨트롤러에 의해 수신되는 결정 명령을 버스를 통해 송신한다. 메모리 컨트롤러는 인가된 클록을 측정하는 카운터를 이용하여 대기 시간을 결정한다. 대기 시간이 최초로 실행되는 메모리 컨트롤러는 규정된 시간을 위한 3상태 라인을 "점유"로 이끈다. 상기 메모리 컨트롤러 번지는 1을 갖게되고 매스터로 결정된다. 다른 메모리 컨트롤러는 상기 과정을 기록한다. 매스터는 호스트 시스템에 확인 신호를 송신한다. 이어서, 호스트 시스템은 결정 명령을 반복한다. 매스터는 결정 프로세스로부터 리셋된다. 다른 모든 메모리 컨트롤러는 다시 각각 내부에서 결정된 대기 시간에 따라 대기한다. 이제 최단의 대기 시간을 갖는 메모리 컨트롤러는 3상태 라인을 다시 점유하여 다음 메모리 컨트롤러 번지가 배당된다. 매스터는 다시 호스트 시스템에 대한 프로세스를 다시 확인한다. 컨트롤러 번지를 갖는 메모리 컨트롤러는 위임 프로게스를 취소한다. 호스트 시스템은 결정 명령 과정을 메모리 컨트롤러의 수에 일치할 때까지 반복한다. 호스트 시스템은 결정 명령을 확인하지 않고, 컨트롤러 번지가 동일한 길이의 대기 시간이 두배로 주어졌기 때문이고 전체 과정은 처음부터 반복된다.
결정 프로세스에서 대기 시간은 바람직하게는 임의로 결정된 카운터 상태를 이용하여 메모리 컨트롤러 내의 카운터로부터 도출된다. 플러스 카운팅되는 클록은 각 메모리 컨트롤러에서 별도로 RC-발진기에 의해 형성되며, RC-발진기는 부품 호환성 이유로 다른것과 동조되어 작동하지 않는다. 따라서, 카운터 상태에 대한 동일한 경우의 수에서도 동일한 길이의 대기 시간의 우연성은 상당히 적다.
컨트롤러 번지의 결정 후에, 모든 메모리 컨트롤러에는 이른바 앵커(anchor) 섹터가 쓰여지고, 이는 메모리 크기를 통한 논리 섹터 번지의 전체 수에 상응하는 메모리 용량에 대한 설명, 컨트롤러의 수 및 페이지 크기를 포함한다. 이로써, 버스를 통한 통신에 참가하기 위해 메모리 컨트롤러는 모든 필요한 정보를 갖게된다.
도 1에서 호스트 시스템(HS)은 버스(B)를 통해 메모리 컨트롤러(SCx)와 통신한다. x는 연속 수 1 내지 4를 나타낸다. 메모리 컨트롤러(SCx)는 버스(B)에 병렬로 접속된다. 각각의 메모리 컨트롤러(SCx)는 바람직하게는 플래쉬 기술적으로 구성된 메모리 칩(Fx)을 제어한다. 버스(B)에 추가로 메모리 컨트롤러(SCx)는 각 상태 "점유" 또는 "허용"을 나타내는 제어 라인(BA)과 연결된다. 이 라인(BA)은 풀-업 저항을 갖는 3상태 라인으로 구성된다. 제 1 메모리 컨트롤러(SCI)는 동시에 매스터(M)로 결정된다.
도 2는 도 1과 동일한 블록 선도이나 메모리 칩(Fx)이 없다. 여기서, 메모리 컨트롤러(SCx)는 반도체 기판 위에 일체된다. 추가로, 반도체 기판에는 각 메모리 컨트롤러(SCx)에 대한 필드를 포함하는 컨트롤러 레지스터(KR)가 장착되는데, 상기 필드는 컨트롤러 번지(Sx) 및 매스터(M)의 결정을 포함한다. 이 값은 메모리 시스템의 초기화 시에 컨트롤 레지스터에 기록된다.
도 3에는 하나의 블록 선도 내에 메모리 컨트롤러 번지의 결정 과정에 대한 요소가 도시된다. 각 메모리 컨트롤러(SCx) 내의 평가 논리(AL)는 버스(B)를 통해 전달되는 호스트 시스템(HS)의 명령을 감시한다. 풀-업 저항(RP)을 통해 라인(BA)의 휴지 상태가 "1"이 된다.
각 메모리 컨트롤러(SCx)는 클록 발진기(OSZ)를 포함하며, 클록 발진기의 주파수는 컨덴서(Cx) 및 저항(Rx)에 의해 결정된다. 여기서, 발생된 클록은 카운터 상태가 평가 논리(AL)에 의해 사전 설정된 값(W)에 도달할 때까지 카운터(A)에서 플러스 카운팅된다. 상기 값이 도달되는 즉시, 트랜지스터(T)는 스위칭되고 중재 라인(BA)은 "0"이 된다.
평가 논리부(AL)는 중재 라인(BA)에 연결되고 다른 메모리 컨트롤러(SCx)가 버스를 이전에 "0"으로 작동하였는지를 감시한다.
도 4에는 컨트롤러 번지(Sx) 결정의 흐름도가 도시된다. 먼저, 호스트 시스템이 컨트롤러(SCx)가 연결되어 있을 경우에 반복 카운터를 N에서 0으로 셋팅하는 리셋 명령을 전송한다. 그 다음, 호스트 시스템이 결정 명령을 메모리 컨트롤러(SCx)에 전송시킨다. 메모리 컨트롤러는 상기 명령을 기다리고 반복 카운터를 1로 증가한다. 메모리 컨트롤러는 카운터(Z)를 개시한다. 랜덤값(W)에 대한 카운터 상태의 도달에 대한 대기 중에, 컨트롤러는 중재 라인(BA)을 감시한다. 라인(BA)이 상태 "0"을 취하면, 다른 컨트롤러(SCx)는 컨트롤러 번지(Sx)를 결정하고 다시 대기 위치로 간다. 카운터 상태(Z)가 값(W)에 도달할 경우, 상기 컨트롤러는 중재 라인을 사전 결정된 시간 동안 "0"으로 작동하고, 컨트롤러가 컨트롤러 번지(Sx)를 결정했다는 것을 표시한다. 컨트롤러 번지(Sx)는 반복 카운터(N)의 값에 일치한다. 호스트 시스템(HS)에는 컨트롤러 번지(Sx)의 인수 확인을 전송한다. 호스트 시스템(HS)은 전송 확인에 대한 버스를 감시한다. 소정의 시간 리미트 내에 확인을 획득하지 못하면, 호스트 시스템은 결정 프로세스를 처음부터 다시 시작한다. 소정 시간 내에 확인을 획득하면, 호스트 시스템은 상기 프로세스를 기록한다. 반복 카운터(N)가 소정의 메모리 컨트롤러의 수에 일치하는 최대값(MAX)에 도달하면, 결정 프로세스는 종료된다. 그렇지 않으면, 추가의 결정 명령이 전송된다.
도면부호 리스트
AL: 평가 논리부
B: 버스
BA: 버스를 위한 중재 라인
Cx: 클록 발생기(x)의 컨덴서
Fx: 메모리 칩
H: 반도체 기판
HS: 호스트 시스템
KR: 컨트롤 레지스터
M: 매스터
Max: 메모리 컨트롤러의 최대수
N: 결정 명령의 반복수
OSZ: 클록 발생기
RP: 풀-업 저항
Rx: 클록 발생기(x)의 저항
Sx: 컨트롤러 번지
SCx: 메모리 컨트롤러
T: 트랜지스터
W: 랜덤값
x: 1...4, 연속수
Z: 카운터
=: 비교기

Claims (13)

  1. 클럭 버스(B)에 병렬 배열된 복수의 메모리 컨트롤러(SCx) 및 메모리 컨트롤러(SCx)에 각각 배열된 메모리 칩(Fx)으로 구성되고, 상기 버스(B)를 통해 논리적 메모리 섹터 번지의 사용 하에 메모리 작동 신호로 호스트 시스템(HS)과 통신하는 메모리 시스템에 있어서,
    호스트 시스템((HS)에 의해 요구되는, 논리적 메모리 번지의 영역에 해당하는 각 메모리 컨트롤러(SCx)의 메모리 작동은 중재(arbitration)를 이용하여 호스트 시스템(HS)과의 통신을 위한 버스를 인수하는 것을 특징으로 하는 메모리 시스템.
  2. 제 1 항에 있어서,
    병렬 메모리 컨트롤러(SCx) 중 하나가 버스(B)의 매스터로 결정되고, 상기 메모리 컨트롤러가 다른 메모리 컨트롤러(SCx) 중 어느 것도 버스(B)를 인수하지 않는 한, 호스트 시스템(HS)과의 통신을 행하는 것을 특징으로 하는 메모리 시스템.
  3. 제 1 항에 있어서,
    메모리 컨트롤러(SCx)들 사이의 버스의 중재는 반응 메모리 번지를 이용하여 그리고 단일 3 상태 라인(BA)를 통해 수행되며, 이 3 상태 라인은 해당 메모리 컨트롤러(SCx)를 통한 버스(B)의 점유를 통신 시간 동안 점유 신호로 전송하는 것을 특징으로 하는 메모리 시스템.
  4. 제 3 항에 있어서,
    메모리 컨트롤러를 통한 중재 라인(BA)에 대한 버스(B)의 허용 시에 보호 시간이 삽입되고, 이 삽입 시간에는 라인(BA)이 허용으로 활성화되어 작동되는 것을 특징으로 하는 메모리 시스템.
  5. 제 4 항에 있어서,
    보호 시간은 버스(B)의 클록 길이에 일치하는 것을 특징으로 하는 메모리 시스템.
  6. 제 1 항에 있어서,
    연속되는 논리적 메모리 섹터 번지에 대해 상이한 메모리 컨트롤러(SCx)가 배당되는 것을 특징으로 하는 메모리 시스템.
  7. 제 1 항에 있어서,
    메모리 칩(Fx)은 블록 단위로 소거 가능한 플래쉬 메모리 인 것을 특징으로 하는 메모리 시스템.
  8. 전술한 항 중 어느 한 항에 있어서,
    메모리 컨트롤러(SCx)는 반도체 기판 상에 일체로 배열되는 것을 특징으로 하는 메모리 시스템.
  9. 제 8 항에 있어서,
    버스(B)에서의 메모리 컨트롤러(SCx)의 순서의 결정 및 매스(M)의 결정은 각 메모리 컨트롤러에 대한 컨트롤 레지스터(KR)의 프로그램을 통해 수행되는 것을 특징으로 하는 메모리 시스템.
  10. 버스(B)에서의 메모리 컨트롤러(SCx)의 순서를 결정하기 위한 방법에 있어서,
    - 다른 컨트롤러(SCx)가 이전에 중재 라인(BA)을 점유하지 않으면, 호스트 시스템(HS)의 반복되는 결정 명령에 대해, 소정의 특정 시간 후에 각 메모리 컨트롤러(SCx)가 규정된 시간 동안 중재 라인(BA)을 점유하며,
    - 상기 컨트롤러의 명령의 반복 횟수로부터 컨트롤러 번지(Sx)가 유도되며,
    - 호스트 시스템(HS)에 대한 각 확인 신호가 보고되며,
    - 각 메모리 컨트롤러(SCx)는 확인 후에 결정 프로세스로부터 소거되는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서,
    컨트롤러 번지 1을 갖는 메모리 컨트롤러(SCx)가 매스터(M)로 결정되는 것을 특징으로 하는 방법.
  12. 제 10 항에 있어서,
    결정에 대한 충분한 확인이 보고되지 않으면, 호스트 시스템(HS)은 결정 프로세스를 반복하는 것을 특징으로 하는 방법.
  13. 제 10 항에 있어서,
    중재 라인(BA)의 점유를 위한 랜덤 시간은 부품 공차에 따른 카운터로부터 유도되는 것을 특징으로 하는 방법.
KR1020057007226A 2002-12-04 2003-12-01 복수의 메모리 컨트롤러를 갖는 메모리 시스템 및 그동기화 방법 KR20050084876A (ko)

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