KR20030025018A - 직접 메모리 액세스 제어기 및 제어 방법 - Google Patents

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Abstract

본 발명은 직접 메모리 액세스(DMA) 제어기 및 제어 방법에 관한 것으로, 더 상세하게는 버스 중재 회로를 이용하여, 직접 메모리 액세스 제어기와의 인터페이스가 없는 프로세서와 버스를 공유하여 가변 대기시간을 가진 외부 메모리들 사이의 고속 데이터 전송을 지원하는 직접 메모리 액세스 제어기에 관한 것으로서, 가변 대기 시간을 가진 메모리들(300A, 300B)을 이용하기 위한 버스 인터페이스를 가진 프로세서(100)의 메모리(300A, 300B)를 직접 액세스하는 데에 있어서, 다수의 채널에 각각 할당된 다수의 직접 메모리 액세스 제어 회로들(231, 232, ···, 23n)로 이루어진 직접 메모리 액세스 제어회로부(230)와, 상기 다수의 직접 메모리 액세스 제어회로부(230)와 상기 프로세서(100)간의 버스 중재를 수행하는 버스 중재기(220)와, 상기 프로세서(100)의 메모리 제어 신호를 버스 중재를 위한 제어 신호로 변경하여 상기 버스 중재기(220)로 출력하는 프로세서 인터페이스 회로(210)와, 상기 버스 중재기(220)로부터 출력되는 버스 점유 상태 정보에 따라 버스 사용권을 획득한 직접 메모리 액세스 제어회로에 해당하는 버스 마스터의 출력신호를 외부의 메모리(300A, 300B)로 전달하는 버스제어기(240)로 이루어진다.

Description

직접 메모리 액세스 제어기 및 제어 방법{Direct Memory Access(DMA) Controller and control method}
본 발명은 직접 메모리 액세스(DMA ; Direct Memory Access) 제어기 및 제어 방법에 관한 것으로, 더 상세하게는 버스 중재 회로를 이용하여, 직접 메모리 액세스 제어기와의 인터페이스(interface)가 없는 프로세서와 버스를 공유하여 가변 대기시간(variable latency)을 가진 외부 메모리들 사이의 고속 데이터 전송을 지원하는 직접 메모리 액세스 제어기 및 제어 방법에 관한 것이다.
일반적으로, 컴퓨터 시스템에 있어서, 메모리의 데이터 읽기나 쓰기 등은 프로세서에 의하여 이루어진다.
그런데, 데이터 처리중, 외부의 메모리들간에 많은 데이터를 전송할 필요가 있으며, 그런 경우에는 직접 메모리 액세스 제어기를 이용하여 직접적으로 메모리들 사이에 고속 데이터 전송이 이루어지도록 한다.
여기서, 직접 메모리 액세스 제어기와 연결되는 프로세서는 직접 메모리 액세스 제어기의 버스요구 및 버스승인에 대한 제어 신호를 가진다.
그런데, 이와 같은 프로세서는 직접 메모리 액세스 제어기와 연결할 목적으로 설계된 것으로, 이러한 목적으로 설계되지 않은 프로세서에 직접 메모리 액세스 제어기를 연결하기 위해서는 별도의 버스 중재기 등의 인터페이스를 설계하여 직접 메모리 액세스 제어기를 연결해야 한다.
이하, 첨부된 도면을 참조하여, 종래 기술의 직접 메모리 액세스 제어기를설명하기로 한다.
도 1은 종래 기술의 직접 메모리 액세스 제어 시스템의 블럭도이다.
도 1에 도시되어 있듯이, 종래 기술의 직접 메모리 액세스 시스템은, 프로세서(1)와, 직접 메모리 액세스 제어기(2)와 각종 메모리(3A, 3B)로 이루어진 메모리부(3)로 이루어진다.
상기와 같이 이루어진 종래 기술의 동작은 다음과 같다.
프로세서(1)가 버스요구, 버스승인 등의 버스 중재 인터페이스 신호를 가지고 있는 상황에서, 직접 메모리 액세스 제어기(2)가 상기 프로세서(1)에게 버스를 요구하면, 프로세서(1)는 버스에서 수행 중인 작업이 없을 경우 프로세서(1)로부터 출력되는 어드레스, 제어신호 등을 하이 임피던스(high-Impedance)상태로 만들어 외부 메모리부(3)와 단절시킨 후, 상기 직접 메모리 액세스 제어기(2)의 버스요구를 승인한다.
상기 직접 메모리 액세스 제어기(2)는 상기 프로세서(1)에게 버스 사용을 승인 받은 후, 외부의 메모리부(3)의 각각의 메모리(3A, 3B)에 어드레스와 제어 신호를 인가하여, 상기 메모리들(3A, 3B)간의 고속 데이터 전송을 수행한다.
그리고, 데이터 전송이 끝난 후, 상기 직접 메모리 액세스 제어기(2)는 버스요구를 철회하고, 상기 프로세서(1)는 상기 직접 메모리 액세스 제어기(2)에게 부여했던 버스승인을 철회한다.
상기와 같이 함으로써, 직접 메모리 액세스 제어기(2)를 통하여, 허용 받은 시간 내에서 메모리를 직접 액세스할 수 있다.
그런데, 상기와 같이 동작하는 종래 기술은, 프로세서에 직접 메모리 액세스 제어기를 연결하기 위하여 별도의 버스 중재기 등의 인터페이스를 설계하여 직접 메모리 액세스 제어기로 연결해야 하므로, 별도의 신호선 및 회로를 필요로 하기 때문에 시스템 설계가 복잡해지고, 제조 비용이 상승하는 문제점이 있다.
따라서, 본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 직접 메모리 액세스 제어기를 위한 버스 중재 인터페이스가 없는 프로세서와 버스로 연결된 가변 대기시간을 가진 외부 메모리들 사이의 고속 데이터 전송을 위한 직접 메모리 액세스 제어기 및 제어 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 직접 메모리 액세스 제어 시스템을 적용한 블럭도,
도 2는 본 발명의 실시예에 따른 직접 메모리 액세스 제어기가 적용된 시스템의 블럭도,
도 3은 본 발명의 실시예에 따른 직접 메모리 액세스 제어기를 적용한 내부 블럭도,
도 4는 도 3에서 프로세서 인터페이스를 적용한 블럭도,
도 5는 도 4에서 프로세서 인터페이스의 상태천이도,
도 6은 도 3에서 프로세서 인터페이스의 읽기 타이밍도,
도 7은 도 3에서 프로세서 인터페이스의 쓰기 타이밍도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 프로세서 200 : 직접 메모리 액세스 제어기
300 : 메모리부210 : 프로세서 인터페이스 회로
220 : 버스 중재기230 : 직접 메모리 액세스 제어회로부
240 : 버스 제어기211 : 신호 래치부
212: 상태천이기
상기와 같은 목적을 달성하기 위한 하나의 특징에 따른 본 발명의 직접 메모리 액세스 제어기는,
가변 대기 시간을 가진 메모리들을 이용하기 위한 버스 인터페이스를 가진 프로세서의 메모리들을 직접 액세스하도록 제어하는 장치에 있어서,
다수의 채널에 각각 할당된 다수의 직접 메모리 액세스 제어 회로들로 이루어진 직접 메모리 액세스 제어수단;
상기 다수의 직접 메모리 액세스 제어 회로들과 상기 프로세서간의 버스 중재를 수행하는 버스 중재수단;
상기 프로세서의 메모리 제어 신호를 버스 중재를 위한 제어 신호로 변경하여 상기 버스 중재수단으로 출력하는 프로세서 인터페이스 회로; 및
상기 버스 중재수단으로부터 출력되는 버스 점유 상태 정보에 따라 버스 사용권을 획득한 직접 메모리 액세스 제어회로에 해당하는 버스 마스터의 출력신호를 외부의 메모리로 전달하는 버스제어수단을 포함하여 이루어진 것을 특징으로 한다.
상기와 같은 목적을 달성하기 위한 하나의 특징에 따른 본 발명의 직접 메모리 액세스 제어 방법은,
가변 대기 시간을 가진 메모리들을 이용하기 위한 버스 인터페이스를 가진 프로세서의 메모리들을 직접 액세스하는 데에 있어서,
상기 다수의 메모리들을 제어하는 다수의 직접 메모리 액세스 제어 회로들을 할당하는 단계;
상기 프로세서의 메모리 제어 신호를 버스 중재를 위한 제어 신호로 변경하는 단계;
상기에서 할당된 다수의 직접 메모리 액세스 제어 회로들과 상기 프로세서간에 우선 순위에 따라 버스 중재를 수행하는 단계;
상기에서 중재된 결과 버스 점유 상태 정보에 따라 버스 사용권을 획득한 직접 메모리 액세스 제어회로에 해당하는 버스 마스터의 출력신호를 외부의 메모리로 전달하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명한다.
도 2 및 도 3에 도시되어 있듯이, 본 발명의 실시예에 따른 직접 메모리 액세스 제어기는,
가변 대기 시간을 가진 메모리들(300A, 300B)을 이용하기 위한 버스 인터페이스를 가진 프로세서(100)의 메모리들(300A, 300B)을 직접 액세스하도록 제어하는 장치에 있어서,
다수의 채널에 각각 할당된 다수의 직접 메모리 액세스 제어 회로들(231, 232, ···, 23n)로 이루어진 직접 메모리 액세스 제어회로부(230)와,
상기 다수의 직접 메모리 액세스 제어 회로들(231, 232, ···, 23n)과 상기 프로세서(100)간의 버스 중재를 수행하는 버스 중재기(220)와,
상기 프로세서(100)의 메모리 제어 신호를 버스 중재를 위한 제어 신호로 변경하여 상기 버스 중재기(220)로 출력하는 프로세서 인터페이스 회로(210)와,
상기 버스 중재기(220)로부터 출력되는 버스 점유 상태 정보에 따라 버스 사용권을 획득한 직접 메모리 액세스 제어회로에 해당하는 버스 마스터의 출력신호를 외부의 메모리(300A, 300B)로 전달하는 버스제어기(240)를 포함하여 이루어진다.
도 4에 도시되어 있듯이, 상기 프로세서 인터페이스(210)는,
상기 프로세서(100)로부터 칩선택 신호(CS)를 입력받아 상기 버스 중재기(220)로 전달하는 신호 래치부(latch, 211)와,
상기 버스 중재기(220)로부터 출력되는 버스승인 신호를 입력받아, 그 값에 따라 상태천이를 하는 상태천이기(212)와,
상기 신호 래치부(211)로부터 출력되는 신호와 상기 상태천이기(212)로부터 출력되는 신호를 논리곱하여 출력하는 앤드 게이트(AND gate, 213)와,
상기 메모리부(300)로부터 출력되는 준비신호들(READYs)과, 상기 앤드 게이트(213)로부터 출력되는 신호를 입력받아 해당하는 준비신호를 상기 프로세서(100)에 전달하는 오어 게이트(OR, 214)를 포함하여 이루어진다.
상기와 같이 이루어진 본 발명의 실시예의 동작은 다음과 같다.
도 2에서 보면, 프로세서(100)는 버스 중재에 대한 인터페이스가 없는 일반적인 범용 프로세서이다.
일반적으로, 버스 중재에 대한 인터페이스가 없는 프로세서의 경우 가변 대기시간을 가진 외부 메모리들(300A, 300B)에 연결된 버스에 대한 제어 신호에는 외부 메모리를 선택하는 칩선택 신호(CS; Chip Select), 읽기를 위한 읽기가능 신호(OE; Output Enable) 및 쓰기를 위한 쓰기가능 신호(WE; Write Enable), 가변 대기시간에 따른 준비 상태를 의미하는 준비신호(READY) 등이 있다.
따라서, 본 발명에 따른 직접 메모리 액세스 제어기(200)는 외부 메모리부(300)의 메모리들(300A, 300B)에 대한 상기 프로세서(100)의 제어 신호와 외부 메모리들(300A, 300B)로부터 출력되는 준비신호(READYs)를 사용하여 프로세서(100)의 버스요구 및 버스승인 신호를 만들고, 내부에 버스 중재기(220)를 포함함으로써 프로세서(100)와 다수의 직접 메모리 액세스 제어 회로(230)간의 버스 사용을 중재하여 직접 메모리 액세스 전송을 수행한다.
즉, 도 3에서 보면, 버스 중재기(220)는 프로세서 인터페이스 회로(210)와, 다수의 메모리 액세스 제어 회로(231, 232, ···, 23n)로 이루어진 직접 메모리 액세스 제어회로부(230)로부터 버스 사용을 요구받아 내부적으로 설정된 우선권에 따라 적절한 직접 메모리 액세스 제어회로에게 버스 사용을 승인한다.
프로세서 인터페이스 회로(210)는 상기 프로세서(100)의 칩선택신호(CS)와 외부 메모리부(300)의 메모리들(300A, 300B)로부터 출력되는 준비신호(READY)를 받아 버스요구 신호로 변경하여 상기 버스 중재기(220)로 출력한다.
그리고, 상기 프로세서 인터페이스 회로(210)는 상기 버스 중재기(220)로부터 받은 버스승인 신호를 준비신호(READY)로 변경하여 상기 프로세서(100)로 전달한다.
한편, 상기 직접 메모리 액세스 제어회로부(230)의 각각의 직접 메모리 액세스 제어 회로(231, 232, ···, 23n)는 내부 레지스터 설정 정보에 따라 데이터 전송을 수행하는데, 데이터를 전송하기 위해 상기 버스 중재기(220)로 버스의 사용을 요구한다.
그리고, 상기 버스 중재기(220)로부터 버스 사용을 승인 받은 직접 메모리 액세스 제어 회로는 어드레스 및 칩선택 신호(CS), 읽기가능 신호(OE), 쓰기가능 신호(WE) 등을 출력하여 직접 메모리 액세스 전송을 수행한다.
그리고 나서, 전송이 끝난 후에는 다시 버스요구를 철회하고 버스 사용권을 상기 버스 중재기(220)로 반납한다.
상기 버스 제어기(240)는 상기 버스 중재기(220)로부터 버스 점유 상태에 대한 정보를 받아 버스 사용권을 획득한 직접 메모리 액세스 제어회로부(230) 내의 해당 직접 메모리 액세스 제어회로의 출력 신호를 외부 메모리부(300)로 전달한다.
도 4에서 보면, 상기 프로세서 인터페이스 회로(210)의 각 구성 요소가 도시되어 있는데, 상기 프로세서 인터페이스 회로(210)는 칩선택신호(CS),상태천이기(212)의 상태, 외부 메모리(300A, 300B)들로부터 출력되는 준비신호(READYs) 등에 의해 상기 프로세서(100)로 전달되는 준비신호(READY)를 결정하게 되며, 래치된 칩선택 신호(CS)를 사용하여 버스요구 신호로 전환하여 상기 버스 중재기(220)로 출력한다.
도 5에서 보면, 프로세서 인터페이스 회로(210) 내부의 상태천이기(212)의 상태천이도가 도시되어 있는데, 상기 상태천이기(212)는 상기 버스 중재기(220)로부터 버스승인을 받으면 사용중 상태(BUSY)로 천이하며, 상기 버스 중재기(220)가 버스승인을 철회하면 아이들 상태(IDLE)로 천이한다.
그리고, 상기 상태천이기(212)는 사용중 상태(BUSY)에서는 준비신호(READY)를 하이(high)의 상태로 출력하고, 아이들 상태(IDLE)에서는 로우(low)의 상태로 출력한다.
도 6에는 상기 프로세서 인터페이스 회로(210)의 읽기 타이밍도가 도시되어 있는데, 도 6의 (마)에 도시된 것과 같은 상기 프로세서(100)의 읽기 명령에 대하여, 상기 프로세서 인터페이스 회로(210)는 도 6의 (차)와 같이 버스 중재기(220)에 전달할 버스요구 신호를 생성한다.
그리고, 도 6의 (카)와 같이 상기 버스 중재기(220)로부터의 버스승인 신호를 받으면, 도 6의 (자)와 같이 상기 상태 제어기(212)의 값이 천이를 한다.
그러면, 상기 버스제어기(240)는 도 6의 (아)에서 보는 바와 같이 정해진 구간에서 해당 메모리에 기록된 데이터를 읽는다.
한편, 도 7에는 상기 프로세서 인터페이스 회로(210)의 쓰기 타이밍도가 도시되어 있는데, 도 7의 (바)에 도시된 것과 같이 출력되는 상기 프로세서(100)로부터의 쓰기 명령에 대하여, 상기 프로세서 인터페이스 회로(210)는 도 7의 (차)에 나타난 것과 같은 버스 중재기(220)에 전달할 버스요구 신호를 생성한다.
그리고, 도 7의 (카)와 같이 상기 버스 중재기(220)로부터의 버스승인 신호를 받으면, 도 7의 (자)에 도시된 것과 같이, 상기 상태 제어기(212)의 상태가 사용중 상태로 상태천이된다.
그러면, 상기 버스 제어기(240)는 도 7의 (아)에 도시된 것처럼, 정해진 구간 내에서 데이터를 해당 메모리에 기록한다.
상기와 같이 동작함으로써, 프로세서(100)와 상관없이 상기 버스 중재기(220)에서 버스의 사용권한을 중재하며, 메모리에서 메모리간의 고속 데이터 전송을 할 수 있다.
따라서, 상기와 같이 동작하는 본 발명은, 가변 대기시간을 가진 외부 메모리들과 버스를 공유하며, 직접 메모리 액세스 인터페이스가 없는 프로세서의 경우에도 별도로 추가 회로가 필요 없이 본 발명에 따른 직접 메모리 액세스 제어기만을 사용하여 외부 메모리들 사이의 고속 데이터 전송을 수행하게 할 수 있는 효과가 있다.
그리고, 상기와 같이 동작하는 본 발명은, 고정 대기시간을 가진 외부 메모리를 사용할 경우 메모리는 준비신호(READY)를 출력하지 않으므로, 상기 직접 메모리 액세스 제어기(200)와 (100)프로세서로 입력되는 준비신호(READY)를 하이 상태로 고정시킴으로써, 상기 프로세서(100)의 가변 대기시간 주변 장치에 대한 인터페이스에 직접 메모리 액세스 제어기와 함께 연결하여 고속 데이터 전송을 수행하도록 할 수 있는 효과가 있다.

Claims (6)

  1. 가변 대기 시간을 가진 메모리들을 이용하기 위한 버스 인터페이스를 가진 프로세서의 메모리들을 직접 액세스하도록 제어하는 장치에 있어서,
    다수의 채널에 각각 할당된 다수의 직접 메모리 액세스 제어 회로들로 이루어진 직접 메모리 액세스 제어수단;
    상기 다수의 직접 메모리 액세스 제어 회로들과 상기 프로세서간의 버스 중재를 수행하는 버스 중재수단;
    상기 프로세서의 메모리 제어 신호를 버스 중재를 위한 제어 신호로 변경하여 상기 버스 중재수단으로 출력하는 프로세서 인터페이스 회로; 및
    상기 버스 중재수단으로부터 출력되는 버스 점유 상태 정보에 따라 버스 사용권을 획득한 직접 메모리 액세스 제어회로에 해당하는 버스 마스터의 출력신호를 외부의 메모리로 전달하는 버스제어수단을 포함하는 것을 특징으로 하는 직접 메모리 액세스 제어기.
  2. 제1항에 있어서, 상기 프로세서 인터페이스 회로는,
    상기 프로세서로부터 칩선택 신호를 입력받아 상기 버스 중재수단으로 전달하는 신호 래치부와,
    상기 버스 중재수단으로부터 출력되는 버스승인 신호를 입력받아, 그 값에 따라 상태천이를 하는 상태천이기와,
    상기 신호 래치부로부터 출력되는 신호와 상기 상태천이기로부터 출력되는 신호를 논리곱하여 출력하는 앤드 게이트와,
    상기 메모리로부터 출력되는 준비신호들과, 상기 앤드 게이트로부터 출력되는 신호를 입력받아 해당하는 준비신호를 상기 프로세서에 전달하는 오어 게이트를 포함하는 것을 특징으로 하는 직접 메모리 액세스 제어기.
  3. 제2항에 있어서, 상기 상태천이기는,
    상기 버스 중재수단에서 버스승인을 받으면 사용중 상태로 천이하고,
    상기 버스 중재수단에서 버스승인을 철회하면 아이들 상태로 천이하는 것을 특징으로 하는 직접 메모리 액세스 제어기.
  4. 가변 대기 시간을 가진 메모리들을 이용하기 위한 버스 인터페이스를 가진 프로세서의 메모리들을 직접 액세스하는 제어 방법에 있어서,
    상기 다수의 메모리들을 제어하는 다수의 직접 메모리 액세스 제어 회로들을 할당하는 제1단계;
    상기 프로세서의 메모리 제어 신호를 버스 중재를 위한 제어 신호로 변경하는 제2단계;
    상기에서 할당된 다수의 직접 메모리 액세스 제어 회로들과 상기 프로세서간에 우선 순위에 따라 버스 중재를 수행하는 제3단계; 및
    상기에서 중재된 결과 버스 점유 상태 정보에 따라 버스 사용권을 획득한 직접 메모리 액세스 제어회로에 해당하는 버스 마스터의 출력신호를 외부의 메모리로 전달하는 제4단계를 포함하는 것을 특징으로 하는 직접 메모리 액세스 제어 방법.
  5. 제4항에 있어서, 상기 제2단계는,
    상기 프로세서로부터 칩선택 신호를 입력받아 상기 버스 중재를 위한 신호로 전달하는 a단계;
    상기에서 중재되어 출력되는 버스승인 신호를 입력받아, 그 값에 따라 상태천이를 하는 b단계;
    상기에서 출력한 버스 중재를 위한 신호와 버스승인 신호를 논리곱하여 출력하는 c단계; 및
    상기 메모리로부터 출력되는 준비신호들과, 상기 단계에서 논리곱하여 출력되는 신호를 입력받아 해당하는 준비신호를 상기 프로세서에 전달하는 d단계를 포함하여 이루어진 것을 특징으로 하는 직접 메모리 액세스 제어 방법.
  6. 제5항에 있어서, 상기 b단계는,
    버스 중재되어 버스승인을 받으면 사용중 상태로 천이하고,
    버스승인이 철회되면 아이들 상태로 천이하는 것을 특징으로 하는 직접 메모리 액세스 제어 방법.
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