JPS61275954A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 外部にバス裁定回路を持つプロセッサ（ＣＰ　Ｕ）のメ
モリアクセス制御方式において、バス獲得制御とアドレ
ス送出およびアドレス判定とを並列に制御することによ
り、メモリの読み出し／書き込みに要するデータ転送時
間を短縮したメモリアクセス制御方式を開示している。

〔産業上の利用分野〕

本発明は、小型プロセッサ・システムにおけるメモリア
クセス制御方式に係り、特にアドレスとデータとを時分
割で送出するプロセッサが、高速にメモリをアクセスで
きるようにしたメモリアクセス制御方式に関するもので
ある。

〔従来の技術〕

第７図は従来方式による回路例、第８図は第７図図示回
路のタイムチャートを示す。

第７図において、１０はＬＳＩ化されたプロセッサ（Ｃ
Ｐ　Ｕ）であって、データ転送に伴うアドレスとデータ
とを時分割に出力することによって。

メモリ等のスレーブ装置に対するデータ転送を行うよう
にされている装置である。１１はＤＭＡ機能を有するＩ
１０装置である。バス裁定回路１２は、プロセッサ１０
．Ｉ／○装置１１等のアドレスバス１７およびデータバ
ス１６のバス獲得要求に対し、優先制御を行った上で、
バスの使用を許可する回路である。アドレスラッチ１３
は２時分割で送出されるアドレスをラッチし、アドレス
バス１７へ送出する回路である。メモリ１４は、アドレ
スバス１７により指定されたアドレスに、データバス１
６を介してデータを読み書きする。

第７図に示す従来方式では、メモリ１４にプロセッサ１
０がアクセスする際に、第８図図示のように制御が行わ
れる。

まず、プロセッサエ０は、データバス１６およびアドレ
スバス１７の使用権を得るため、バス要求信号ＲＱをバ
ス裁定回路１２へ送出する。バス裁定回路１２は、他の
Ｉ１０装置１１等がバスを使用していないことを確認し
、プロセッサ１０にバス獲得を通知するバス獲得許可信
号ＡＶを送る。

プロセッサ１０は、このバス獲得許可信号ＡＶを確認し
てから、アドレス／データバス１５にアドレスを送出し
て、アドレスストローブを出力し。

その後、所定の時間経過してから、アドレス／データバ
ス１５にデータを載せ、データストローブを出す。

メモリ１４では、アドレスバス１７上のアドレスを判定
し、自らが選択されたことを知ると、動作を開始し、こ
れによりデータ転送が行われる。

データ転送が完了すると、スレーブ側であるメモリ１４
からデータ応答を返し、バスが解放される。

〔発明が解決しようとする問題点〕

上記従来の方式によれば、プロセッサ１０がバスを要求
し、獲得するフェーズの後に、アドレスを送出すること
になり、アクセスに時間がかかる。

また、アドレスの判定をメモリ１４内の制御回路で行う
ため、アドレスの判定が遅れ、実際にデータが転送され
る時間が遅くなるという問題がある。

〔問題点を解決するための手段〕

本発明は上記問題点の解決を図り、特にプロセッサｌＯ
がメモリ１４を高速にアクセスできる制御方式を提供す
る。

第１図は本発明の原理ブロック図を示している。

第１図において、第７図と同符号のものは、第７図図示
のものに対応している。

本発明の場合、プロセッサ１０へのバス獲得許可信号Ａ
Ｖｃｐｕは、常にＨ”レベルとなるようにされ（符号２
０）、従って、プロセッサ１０は。

常にバスを占有しているものとし−て、制御できるよう
になっている。実際にバス裁定回路１２が出力するバス
獲得許可信号ＡＶは、アドレス保持回路２１．アドレス
判定回路２２などへ供給される。

アドレス保持回路２１は、アドレス／データバス１５を
介して送出されたアドレスを保持し、バス獲得許可信号
ＡＶにより、そのアドレスをアドレスバス１７に送出す
る回路である。アドレス保持回路２１は、プロセッサ１
０が出力するアドレスを判定し、アドレスが所定の範囲
内にあるとき。

メモリ１４の動作を開始させるメモリ動作要求信号ＲＡ
Ｍ５Ｔを出力する回路である。データバッファ２３は、
アドレス／データバス１５とデータバス１６とを接続す
るバッファ回路である。

アドレス保持回路２１およびアドレス判定回路２２は、
プロセッサ１０が出力するアドレスを制御するために設
けられたプロセッサ１０専用の回路であって、他のＩ１
０装置等のアドレス制御は。

従来と同様に行われると考えてよい。

〔作用〕

本発明の場合、プロセッサ１０のバス獲得許可信号ＡＶ
ＣＰＬ＋は、常に有効（Ｈレベル）になっているため、
アドレス／データバス１５へのアドレス送出と、バス裁
定回路１２によるバス優先制御とが、並列に行われる。

もし、アドレスバス１７が、他のＩ１０装置等に使用さ
れている場合には。

アドレス保持回路２１により、その使用が終わるまで、
プロセッサ１０の出力アドレスが保持されるようになっ
ている。

また、プロセッサ１０が出力するアドレスの判定が、ア
ドレス判定回路２２により、プロセッサ１０側で行われ
るため、先行して判定制御を行うことができ、バスが獲
得されると、メモリ動作要求信号ＲＡＭ５Ｔにより、メ
モリ１４は直ちに動作できるようになっている。

従って１例えば第２図（イ）図示のように、従来、プロ
セッサ１０がメモリ１４をアクセスするにあたって、バ
ス要求とアドレス送出のフェーズを直列化し、データ転
送を行わなければならなかったのに対し３本発明によれ
ば、第２図（ロ）図示のように、バス要求およびアドレ
ス送出、さらにアドレス判定を時間的に並行して動作で
きるようになっている。従って、メモリアクセスに要す
る時間が短縮される。

・〔実施例〕 第３図は本発明の一実施例回路図、第４図は第３図図示
回路の動作を示すタイムチャート第５図はバス競合時に
おけるタイムチャート、第６図はアドレス判定回路によ
る判定を説明するための図を示す。

第３図において、符号３０ないし３４はフリップフロッ
プ、３５はアンド回路、３６ないし４１はスリーステー
トバッファ、４２はメモリ制御回路、４３はダイナミッ
クメモリを表す。第１図と同符号のものは、第１図のも
のに対応する。

バス裁定回路１２は、従来の回路と同様であり２例えば
フリップフロップとアンド回路との簡単な組合わせによ
って、優先制御を行うようになっている。プロセッサ１
０からバス要求信号ＲＱが出力されると、フリップフロ
ップ３０がセットされ。

他のＩ１０装置等からバス要求信号ＲＱが発せられてい
ないときに、アンド回路３５を経由して。

バス獲得許可信号ＡＶによる獲得通知がなされる。

ただし、そのバス獲得許可信号ＡＶは１本発明の場合、
プロセッサ１０に対して供給されず、アドレス保持回路
２１．アドレス判定回路２２へ送られる。

プロセッサ１０のバス獲得許可信号入力端子には、常に
“Ｈ”レベルとなるように電圧が供給される。

プロセッサ１０が、アドレス／データバス１５にアドレ
スを載せ、アドレスストローブＡＳＴＢを送出すると、
そのアドレスのビット数に対応する数のフリップフロッ
プ３３，３４．・・・に、アドレスが保持される。この
保持されたアドレスは。

バス裁定回路１２の出力であるバス獲得許可信号ＡＶに
よって、アドレスバス１７に送出されることになる。

一方、プロセッサ１０が出力１、たアドレスは。

アドレス判定回路２２に供給され、アドレス判定回路２
２は、そのアドレスがメモリ１４のアドレス範囲にある
か否かをチェックする。チェックの結果、アドレス範囲
内にあることがわかったならば、バス獲得許可信号ＡＶ
の出力後に、メモリ動作要求信号ＲＡＭ５Ｔにより、メ
モリ制御回路４２を起動する。

アドレス／データバス１５とデータバス１６とは、デー
タバッファ２３を介して接続されており。

アドレス送出がなされた後１例えばメモリ１４への書き
込みの場合には、アドレス／データバス１５ヘデータが
載せられ、データストローブおよびバス獲得許可信号Ａ
Ｖにより、バッファ３８，４０等を介して、データバス
１６ヘデータが送出される。なお９図示省略したが、プ
ロセッサ１０から出力される読み／書き指定信号によっ
て、データの転送方向が決定され、データバッファ２３
におけるゲートの選択がなされることは言うまでもない
。

メモリ制御回路４２は、メモリ動作要求信号ＲＡＭ５Ｔ
により起動され、ダイナミックメモリ４３にアドレス信
号ＲＡＳ、ＣＡＳおよび読み／書き指定信号ＷＥを与え
、データバス１６とダイナミックメモリ４３間のデータ
転送を制御する。

次に、第４図のタイムチャー１・に従って２回路動作を
説明する。主としてメモリ１４へのデータの書き込み動
作を説明するが、読み出し動作の場合もほぼ同様である
。

プロセッサ１０は、メモリ１４ヘデータを書き込む場合
、バス要求信号ＲＱをバス裁定回路１２へ送る。プロセ
ッサ１０に供給されるバス獲得許可信号ＡＶＣＰＵは常
に“Ｈ”であるため、直ちにアドレス／データバス１５
ヘアドレスを載せ、アドレスストローブＡＳＴＢを出す
。その後、アドレス／データバス１５に書き込みデータ
を出力し。

データストローブを“Ｈ”にする。

アドレス判定回路２２は、アドレス保持回路２１にアド
レスが保持されると、アドレス判定を行い、バス獲得許
可信号ＡＶに同期して、メモリ動作要求信号ＲＡＭ５Ｔ
を出力する。

データストローブにより、データバス１６を介してデー
タが転送され、メモリ１４に書き込まれると、メモリ１
４からデータ応答信号が返され。

プロセッサ１０はデータ転送の完了を認知する。

これによりデータストローブが”Ｌ″に戻され。

他の信号も初期状態に戻される。

プロセッサ１０がバス要求信号ＲＱを出したときに、他
のＩ１０装置等がバスを占有していた場合には、第５図
図示のようになる。

プロセッサ１０は、バス獲得許可信号ＡＶＣＰＬ＋が“
Ｈ”であることから、直ちにアドレスを送出する。その
後、アドレス／データバス１５にデータを載せる。アド
レスは、実際にバス裁定回路１２から出力されるバス獲
得許可信号ＡＶが“Ｌ”であることから、アドレス保持
回路２１に保持されたままとなる。

他のＩ１０装置等のバス使用が終わると、バス裁定回路
１２はバス獲得許可信号ＡＶを出力し。

アドレスバス１７にアドレスが供給され、アドレス判定
回路２２からメモリ動作要求信号ＲＡＭ５Ｔが出力され
る。以後の動作については、第４図に示した場合と同様
である。

プロセッサ１０以外によるメモリアクセスについては、
アドレス保持回路２１．アドレス判定回路２２は関与せ
ず、従来と同様に行われる。

アドレスは１例えば１６ビツトとか２１ビツトとかで指
定されるが、そのビットで示される全範囲が有効となっ
ているわけではない。例えば第６図図示のように、アド
レス空間における一部は未実装で、他の一部は、必要に
応じてＲＯＭ等の他の回路用に割当てられる。アドレス
判定回路２２は、メモリ用アドレス範囲を検出すると考
えてよい。なお、この判定には、アドレスの全ビットが
必要になるわけではなく、一部のビットに対する簡単な
論理演算で実現できる。

〔発明の効果〕

以上説明したように１本発明によれば、ハス裁定回路に
よる優先制御と、プロセッサのアドレス送出およびアド
レス判定とが、ｊ頃番に実行されるのではなく、並列に
実行されることとなり１時間短縮が可能となる。従って
、プロセッサによるメモリアクセスが高速化され、バス
の使用効率が向上する。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明に係
る作用説明図、第３図は本発明の一実施例回路図、第４
図は第３図図示回路の動作を示すタイムチャート、第５
図はバス競合時におけるタイムチャート第６図はアドレ
ス判定の説明図。 第７図は従来方式の回路例、第８図は従来方式によるタ
イムチャートを示す。 図中、１０はプロセッサ、１２はバス裁定回路。 １４はメモリ、１６はデータバス、１７はアドレスバス
、２０はバス獲得有効化手段、２１はアドレス保持回路
、２２はアドレス判定回路、２３はデータバッファを表
す。 特許出願人　　バナファコム株式会社 代理人弁理士　　森１）寛（外１名） 第　１　図 ４ギ明Ｉτイ季る伜ＷＩｅ見明図 第２１！１ Ｘモ、す動イシ 第８図

Claims (1)

1. 【特許請求の範囲】 データを転送するバス（１６）と、アドレスを転送する
   バス（１７）と、バスに接続される読み書き可能なメモ
   リ（１４）と、バスの使用獲得・優先制御を行うバス裁
   定回路（１２）と、データ転送を行う際にバスを要求し
   て獲得した後にデータ転送に係るアドレスとデータとを
   時分割に出力することによってデータ転送を行うように
   されたプロセッサ（１０）とを備えたシステムにおいて
   、 上記プロセッサに対するバス獲得の通知を常に有効とす
   る手段（２０）と、 少なくとも上記バス裁定回路によってバス獲得がなされ
   るまで、上記プロセッサが送出したアドレスを保持する
   手段（２１）と、 バス要求獲得サイクル中に上記プロセッサが送出したア
   ドレスを判定する手段（２２）とを備え、上記プロセッ
   サにおけるバス要求獲得とアドレス送出とアドレス判定
   とを並行して動作させるようにしたことを特徴とするメ
   モリアクセス制御方式。