JP2006509279A - 複数のメモリコントローラを持つメモリシステム及びその同期化方法。 - Google Patents

Abstract

本発明は、メモリシステムが、クロック制御されるバス（Ｂ）に並列に設けられる複数のメモリコントローラ（ＳＣｘ）、及びメモリコントローラ（ＳＣｘ）に付属するメモリチップ（Ｆｘ）により形成され、かつバス（Ｂ）を介して、論理メモリセクタ番号を使用して、メモリ操作指令を持つホストシステム（ＨＳ）と通信するものにおいて、ホストシステム（ＨＳ）により記憶操作が要求されると、論理メモリセクタ番号の範囲について関係せしめられるメモリコントローラ（ＳＣｘ）が、アービトレーションによりホストシステム（ＨＳ）と通信するためのバスを受け継ぐことを特徴とする、メモリシステムに関する。

Description

本発明は、メモリシステムが、クロック制御されるバスに並列に設けられる複数のメモリコントローラ、及びメモリコントローラにそれぞれ付属するメモリチップにより形成され、かつバスを介して、論理メモリセクタ番号を使用して、メモリ操作指令を持つホストシステムと通信するものに関する。

ホストシステムに接続されるメモリシステムの大きさは、メモリコントローラの特徴によって限定されている。これらのメモリコントローラは、価格上の理由から非常に簡単に構成され、通常次の特徴を持っている。
値ごろな標準ケースが使用されるので、１００個までの接続ピン、メモリチップを選択するための１０個までのチップ選択信号、１６ｋＢｙｔｅまでの内部ＲＡＭメモリ。

１０個より多いメモリチップを持つと大きいシステムを構成するため、複号器、バストランシーバ及び場合によってはＲＡＭメモリのような付加的外部構造要素が必要である。

出願番号ＤＥ１０２２７２５６．５を持つ出願書類から、例えばもっと大きいメモリのメモリチップを付加的な構造要素を介してコントローラに接続する装置が公知である。

米国特許第６，３９７，３１４には、コントローラにあるメモリチップ装置が記載されており、２つのメモリチップに並行してデータを供給するため、コントローラは２倍の幅のデータバスを持っている。これは、付加的な接続ピンを必要とする標準的でないメモリコントローラを必要とする。この装置は、同時に反応可能なメモリチップに限定されているので、一層大きい装置には適用不可能である。

本発明の基礎になっている課題は、標準によるメモリコントローラのみで実現可能であるよりもっと大きいメモリシステムを、付加的な構造要素を使用することなく、標準による複数のメモリコントローラの組合わせにより形成し、使用されるメモリコントローラの数によってのみ最大の大きさが限定されるようにすることである。標準ケースにより規定される数の接続ピンで足りるようにするため、複数のメモリコントローラの相互接続のため、最小数の接続ピンしか必要でないようにする。

本発明によればこの課題は、メモリシステムが、クロック制御されるバスに並列に設けられる複数のメモリコントローラ、及びメモリコントローラにそれぞれ付属するメモリチップにより形成され、かつバスを介して、論理メモリセクタ番号を使用して、メモリ操作指令を持つホストシステムと通信するものにおいて、ホストシステムによりメモリ操作が要求されると、論理メモリセクタ番号の範囲について影響を受けるメモリコントローラが、アービトレーションによりホストシステムと通信するためのバスを受け継ぐことによって解決される。

有利な構成は従属請求項に記載されている。

ここでホストシステムと称されるＰＣシステム、ディジタルカメラ又は類似の機器において、バスを介してメモリシステムへアクセスされ、かつメモリ操作指令を介してメモリシステムと通信する。このバスは、いわゆるＰＣＭＣＩＡインタフェース、ＩＤＥインタフェース等として構成することができる。ホストシステムの種々の使用事例により、拡張可能なメモリが要求される。

コントローラにより最大に処理可能な数のそれぞれ付属するメモリチップを持つ複数のメモリコントローラの並列接続によって、常に同じメモリコントローラの使用で、バスの物理的仕様が維持される限り、それ以上の要素を必要としない拡張可能なメモリ量が得られる。コントローラとホストシステムとの通信は、標準化された指令を使用して行われ、メモリが論理メモリセクタ番号でアドレス指定される。アービトレーション方法により、各メモリコントローラに論理セクタ番号の範囲が独占的に割当てられる。それぞれの論理メモリ番号に関係するホスト指令において、付属するメモリコントローラが指令の実行を受け継ぐ。アービトレーション方法は、すべての論理メモリセクタ番号がそれぞれ１つのコントローラにより処理され、例えば読取り指令のある場合、例えば複数のセクタ番号のメモリ範囲のための読取り指令のある場合、コントローラを適当に補充し、適当な時点にバスを受け継ぐことができる。

複数のメモリコントローラがホストシステムと通信するので、メモリコントローラの１つが、バスにおけるマスタとして決定されているのが有利である。他のメモリコントローラが割当てられたメモリセクタ番号のためバス上の通信を受け継がない限り、このマスタがホストシステムとの通信を行う。特にマスタによりメモリ操作が行われ、全体としてメモリシステムに関係するメモリ操作が応答される。このようなメモリ操作は例えば“リセット”、“初期化”、“特徴セット”、“診断”である。若干のメモリ操作では、指令はすべてのメモリコントロールにより実行されるが、状況についての通信はホストシステムを持つマスタによってのみ行われる。

メモリシステムの本発明による構成の重要な利点は、メモリコントローラの間のバスのアービトレーションのためただ１つの導線しか使用しないことである。この導線はトライステート導線として構成され、３つの電気的状態即ち“０”、“１”、“トライステート”を持っている。その場合例えば状態“０”はバスの論理的“使用”に対応し、状態“１”は論理的“解放”に対応している。

コントローラの初期化の際、コントローラは番号を受け、論理メモリセクタ番号の対応する範囲もこの番号を介して規定されている。例えば４つのコントローラの場合、コントローラ１はメモリセクタ番号０，４，８，１２・・・に割当てられ、コントローラ２はメモリセクタ番号１，５，９，１３・・・に割当てられ、コントローラ３はメモリセクタ番号２，６，１０，１４・・・に割当てられ、コントローラ４はメモリセクタ番号３，７，１１，１５・・・に割当てられている。読取り指令によりセクタ４〜１１を読取る場合、まずメモリセクタ４用のコントローラ１がトライステート導線を“０”にすることにより、このコントローラ１がバスを受け継ぐ。メモリセクタ４が伝送されていると、コントローラ１が、トライステート導線を“１”に切換えるか又は“トライステート状態”へ移行することにより、このコントローラ１がバスを解放する。それからメモリセクタ５用のコントローラ５がバスを同じように受け継ぐ。こうして要求されるすべてのメモリセクタ、この場合セクタ１１までが伝送されるまで、バスが順次に連続してコントローラにより受け継がれる。

バスを介してコントローラの間の制御のきちんとした交代を行うため、保護時間を維持するのが有利で、この保護時間においてトライステート導線が所定のように“解放”に作動せしめられる。プルアップ抵抗を持つトライステート導線の時定数は、急速なバス作動の際、充分短くはない。好都合な保護時間はバス上のクロック長である。

上述したように、メモリコントローラと論理メモリセクタ番号との対応を行って、順次に続くメモリセクタ番号に異なるコントローラが割当てられるようにするのが好都合である。それによりメモリコントローラが存在するのと同じ数の論理メモリセクタをほぼ並行して書込むか又は読出すことができる。それによりメモリシステムの高い動作速度が得られる。

メモリシステムの特に有利な構成は、メモリチップとしてフラッシュメモリを使用する場合に生じる。このメモリ形式では、読取りの時間に対して長い書込み時間及び消去時間が生じる。異なるメモリコントローラ従って異なるメモリチップにより連続する論理メモリセクタ番号の使用のオーバラップ（“インタリーブ”）によって、これらの書込み過程及び消去過程がほぼ並行して行われ、それによりメモリシステム全体の速度が上昇する。その際フラッシュチップへ書込まれる“ページ”とも称される実際のメモリセクタが、論理メモリセクタの何倍もの大きさを持つことができる。

メモリコントローラが一緒に半導体基板上に集積されていると、簡単かつ安価なメモリ構造が得られる。このような構造では、個々のケースのための費用がなくなり、接続ピンの数は重要ではない。特にその場合半導体基板上に付加的な制御レジスタも設けられ、これらの制御レジスタにより例えばバスにあるメモリコントローラの順序が規定され、マスタが決定される。

このような制御レジスタが存在しない場合、メモリシステムの初期化中にマスタの決定及びバスにあるメモリコントローラの順序の規定が、次の方法により規定される。
初期化するホストシステムに、メモリシステムの大きさ及び使用されるメモリコントローラの数がわかっている。トライステート導線は、“解放”状態にある。ホストシステムは、バスを介して、接続されているすべてのメモリコントローラにより受入れられる決定指令を送信する。メモリコントローラは、印加されるクロックを数えるカウンタにより、待ち時間を決定する。待ち時間がまず経過するメモリコントローラは、所定の時間トライステート導線が“使用”へ移る。従ってこのコントローラはメモリコントローラ番号１を持ち、マスタとして決定される。他のメモリコントローラはこの過程を記録する。マスタはホストシステムへ確認信号を送信する。それからホストシステムは決定指令を反覆する。マスタは今や決定プロセスから退く。他のすべてのメモリコントローラは、再びその内部の特定の待ち時間に従って待機する。今や最短の待ち時間を持つメモリコントローラは、再びトライステート導線を使用し、従って次のメモリコントローラ番号を割当てられて受ける。マスタはホストシステムに対してこの過程を確認する。今やコントローラ番号を得たメモリコントローラは割当て方法からも退く。ホストシステムは、メモリコントローラの数に相当する頻度で、決定指令を伴う過程を反覆する。同じ長さの待ち時間のためコントローラ番号が二重に割当てられたので、ホストシステムが決定指令についての確認を受けないと、
ホストシステムは方法全体をあらためて反覆する。

決定方法における待ち時間は、偶然に決定される計数状態により、メモリコントローラにあるカウンタから有利に推論される。ここで大きく計数されたクロックは、各メモリコントローラにおいてＲＣ発振器により別々に発生され、このＲＣ発振器は、構造要素公差のため他の発振器に対して同期することなく動作する。従って同じ長さの待ち時間の確率は、計数状態に対する同じ確率数でも極めて小さい。

コントローラ番号の決定後すべてのメモリコントローラにおいて、いわゆるアンカセクタが書込まれ、その場合このアンカセクタは、論理セクタ番号の総数に相当する記憶容量、コントローラの数及びページ数についての表示を含んでいる。従ってメモリコントローラは、バスを介して通信に関与するために必要なすべての情報を持っている。

本発明の構成が図に例示されている。

図１において、ホストシステムＨＳは、バスＢを介してメモリコントローラＳＣｘと通信する。ｘは連続する数字１〜４を表わす。メモリコントローラＳＣｘは並列にバスＢに接続されている。各メモリコントローラＳＣｘは、なるべくフラッシュ技術で構成されているメモリチップＦｘを制御する。バスＢのほかに、メモリコントローラＳＣｘは、それぞれの状態“使用”又は“解放”を示すアービトレーション導線ＢＡにも接続されている。この導線ＢＡは、プルアップ抵抗を持つトライステート導線として構成されている。第１のメモリコントローラＳＣ_１は同時にマスタＭとして決定されている。

図２は、メモリチップＦｘなしの図１と同じブロック線図を示している。ここでメモリコントローラＳＣｘは半導体基板Ｈ上に集積されている。半導体基板Ｈ上には更に制御レジスタＫＲが設けられて、各メモリコントローラＳＣｘのために、コントローラ番号Ｓｘ及びマスタＭの指定を含むフィールドを含んでいる。これらの値は、メモリシステムの初期化の際制御レジスタＫＲへ書込まれる。

図３には、メモリコントローラ番号の決定プロセス用の構造要素がブロック線図で示されている。それぞれのメモリコントローラＳＣｘにある評価論理素子ＡＬは、バスＢを介して伝送されるホストシステムＨＳの指令を監視する。プルアップ抵抗ＲＰにより、導線ＢＡの静止状態は“１”に等しい。各メモリコントローラＳＣｘはクロック発振器ＵＳＺを持ち、この発振器の周波数はコンデンサＣｘ及び抵抗Ｒｘにより決定されている。ここで発生されるクロックは、評価論理素子ＡＬにより規定される値Ｗに計数状態が達するまで、上昇計数される。この値に達すると、トランジスタＴが導通し、アービトレーション導線ＢＡが“０”へ移される。評価論理素子ＡＬもアービトレーション導線に接続されて、他のメモリコントローラＳＣｘがバスを先に“０”へ移したか否かについてアービトレーション導線を監視する。

図４にはコントローラ番号Ｓｘの決定の経過が示されている。コントローラＳＣｘが接続されると反覆カウンタＮを０にセットするリセット指令を、まずホストシステムＨＳが送信する。それからホストシステムが決定指令をメモリコントローラＳＣｘへ送信する。メモリコントローラは指令を待っており、反覆カウンタを１だけ高める。それらはカウンタＺを始動させる。確率値Ｗへの計数状態の到達が待たれる間、コントローラはアービトレーション導線ＢＡを監視する。導線ＢＡが状態“０”をとると、他のメモリコントローラＳＣｘがそのコントローラ番号Ｓｘを決定し、このコントローラが再び待機位置へ移行する。計数状態Ｚが値Ｗに達すると、このコントローラがアービトレーション導線ＢＡを所定の時間“０”へ移し、従ってこのコントローラがそのコントローラ番号Ｓｘを決定したことを表示する。コントローラ番号Ｓｘは反覆カウンタＮの値に一致する。コントローラ番号Ｓｘの受け継ぎの確認が、ホストシステムＨＳへ送信される。ホストシステムＨＳは、送信確認についてバスＢを監視する。所定の時間限界内に確認が得られないと、ホストシステムは決定プロセスを最初から開始する。所定時間内に確認が得られると、ホストシステムがこの過程を記録する。反覆カウンタＮが、所定のメモリコントローラの数に相当する最大値ＭＡＸに達すると、決定プロセスが終了する。そうでない場合更に決定指令が送信される。

メモリシステムのブロック線図を示す。 半導体基板上にメモリコントローラを集積する際補足されるブロック線図を示す。 メモリコントローラ番号の決定プロセスのためのブロック線図を示す。 メモリコントローラ番号の決定方法の流れ図を示す。

符号の説明

ＡＬ 評価論理素子
Ｂ バス
ＢＡ バス用アービトレーション導線
Ｃｘ 発振器ｘにあるコンデンサ
Ｆｘ メモリチップ
Ｈ 半導体基板
ＨＳ ホストシステム
ＫＲ 制御レジスタ
Ｍ マスタ
Ｍａｘ メモリコントローラの最大数
Ｎ 決定指令の反覆数
ＯＳＺ 発振器
ＲＰ プルアップ抵抗
Ｒｘ 発振器ｘにある抵抗
Ｓｘ コントローラ番号
ＳＣｘ メモリコントローラ
Ｔ トランジスタ
Ｗ 確率値
ｘ １・・・４，連続番号
Ｚ カウンタ
＝ 比較符号

Claims (13)

1. メモリシステムが、クロック制御されるバス（Ｂ）に並列に設けられる複数のメモリコントローラ（ＳＣｘ）、及びメモリコントローラ（ＳＣｘ）に付属するメモリチップ（Ｆｘ）により形成され、かつバス（Ｂ）を介して、論理メモリセクタ番号を使用して、メモリ操作指令を持つホストシステム（ＨＳ）と通信するものにおいて、ホストシステム（ＨＳ）により記憶操作が要求されると、論理メモリセクタ番号の範囲について関係せしめられるメモリコントローラ（ＳＣｘ）が、アービトレーションによりホストシステム（ＨＳ）と通信するためのバスを受け継ぐことを特徴とする、メモリシステム。
2. 並列のメモリコントローラ（ＳＣｘ）の１つが、バス（Ｂ）におけるマスタ（Ｍ）として決定されており、他のメモリコントローラ（ＳＣｘ）がバス（Ｂ）を受け継がない限り、このマスタがホストシステム（ＨＳ）との通信を行うことを特徴とする、請求項１に記載のメモリシステム。
3. メモリコントローラ（ＳＣｘ）の間のバス（Ｂ）のアービトレーションが、応答されたメモリセクタ番号により、ただ１つのトライステート導線（ＢＡ）を介して行われ、このトライステート導線が使用信号による通信時間中に、関係せしめられるメモリコントローラ（ＳＣｘ）によるバス（Ｂ）の使用を示すことを特徴とする、請求項１に記載のメモリシステム。
4. メモリコントローラ（ＳＣｘ）によるバス（Ｂ）の解放の際、アービトレーション導線（ＢＡ）上で保護時間が挿入され、この保護時間において導線（ＢＡ）が解放するように促されることを特徴とする、請求項３に記載のメモリシステム。
5. 保護時間がバス（Ｂ）のクロック長に相当することを特徴とする、請求項４に記載のメモリシステム。
6. 順次に続く論理メモリセクタ番号のために、異なるメモリコントローラ（ＳＣｘ）が付属していることを特徴とする、請求項１に記載のメモリシステム。
7. メモリチップ（Ｆｘ）がブロック毎に消去可能なフラッシュメモリであることを特徴とする、請求項１に記載のメモリシステム。
8. メモリコントローラ（ＳＣｘ）が一緒に半導体基板（Ｈ）上に設けられていることを特徴とする、先行する請求項の１つに記載のメモリシステム。
9. バス（Ｂ）におけるメモリコントローラ（ＳＣｘ）及びマスタ（Ｍ）の順序の決定が、それぞれのメモリコントローラ（ＳＣｘ）にある制御レジスタ（ＫＲ）のプログラミングにより行われることを特徴とする、請求項８に記載のメモリシステム。
10. バス（Ｂ）にあるメモリコントローラ（ＳＣｘ）の順序を決定する方法において、
    ホストシステム（ＨＳ）の反覆される決定指令に、それぞれ１つのメモリコントローラ（ＳＣｘ）が、確率的に決定される時間後、他のコントローラ（ＳＣｘ）が導線（ＢＡ）を以前に使用しなかった場合、所定の時間アービトレーション導線（ＢＡ）を使用し、
    この指令の反覆数から、このコントローラがそのコントローラ番号（Ｓｘ）を推論し、
    それぞれ１つの確認信号がホストシステム（ＨＳ）へ通報され、
    それぞれのメモリコントローラ（ＳＣｘ）が、確認後決定方法から退く
    ことを特徴とする方法。
11. コントローラ番号１を持つメモリコントローラ（ＳＣｘ）がマスタ（Ｍ）として決定されることを特徴とする、請求項１０に記載の方法。
12. 決定の確認が充分通報されない場合、ホストシステム（ＨＳ）が決定過程を反覆することを特徴とする、請求項１０に記載の方法。
13. アービトレーション（ＢＡ）を使用するための確率時間が、構造要素公差に関係するカウンタから推論されることを特徴とする、請求項１０に記載の方法。

Images