CN107771328B - 具有多个sdio单元的单中继sdio接口 - Google Patents

具有多个sdio单元的单中继sdio接口 Download PDF

Info

Publication number
CN107771328B
CN107771328B CN201680036121.9A CN201680036121A CN107771328B CN 107771328 B CN107771328 B CN 107771328B CN 201680036121 A CN201680036121 A CN 201680036121A CN 107771328 B CN107771328 B CN 107771328B
Authority
CN
China
Prior art keywords
sdio
relay
command
unit
port
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201680036121.9A
Other languages
English (en)
Other versions
CN107771328A (zh
Inventor
V·司徒
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Technologies International Ltd
Original Assignee
Qualcomm Technologies International Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Technologies International Ltd filed Critical Qualcomm Technologies International Ltd
Publication of CN107771328A publication Critical patent/CN107771328A/zh
Application granted granted Critical
Publication of CN107771328B publication Critical patent/CN107771328B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/382—Information transfer, e.g. on bus using universal interface adapter
    • G06F13/385—Information transfer, e.g. on bus using universal interface adapter for adaptation of a particular data processing system to different peripheral devices
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/10—Program control for peripheral devices
    • G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
    • G06F13/124—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware is a sequential transfer control unit, e.g. microprocessor, peripheral processor or state-machine
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4022—Coupling between buses using switching circuits, e.g. switching matrix, connection or expansion network
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/40—Bus structure
    • G06F13/4004—Coupling between buses
    • G06F13/4027—Coupling between buses using bus bridges
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Information Transfer Systems (AREA)
  • Small-Scale Networks (AREA)
  • Bus Control (AREA)
  • Data Exchanges In Wide-Area Networks (AREA)

Abstract

一种系统和方法与两个或更多个安全数字输入输出(SDIO)单元中的一个安全数字输入输出单元进行通信，在所述一个安全数字输入输出单元正在被寻址时只有一个SDIO单元响应。SDIO单元具有SDIO时钟输入端口、SDIO数据总线输出端口和SDIO双向命令端口。每个SDIO单元内具有与每个SDIO单元相关联的地址指示符。除非在SDIO命令中编码的SDIO单元地址与SDIO单元的地址指示符相匹配，否则SDIO单元将不会对SDIO命令进行响应。

Description

具有多个SDIO单元的单中继SDIO接口
技术领域
概括地说，本发明的各个配置涉及传送数字数据的装置、系统和方法。具体地说，该装置、系统和方法涉及共享公共数据接口的若干设备。尤其是，该装置、系统和方法提供在单个SDIO主机和若干SDIO设备之间发送和接收安全数字输入/输出(SDIO)命令。
背景技术
1999年8月引入安全数字(SD)标准，作为对多媒体卡(MMC)的改进。安全数字标准由SD协会(SDA)进行维护。SD技术已经在数百个品牌中实现，涉及几十种产品类别，并已经在成千上万的电子设备中实现。SD经常用于非易失性存储卡。这些存储卡广泛地应用于诸如移动电话、数码相机、GPS导航设备、掌上游戏机和平板计算机之类的便携式设备中。安全数字格式包括以三种不同形状因素可用的四个卡系列。这四个系列是原来的标准容量(SDSC)、高容量(SDHC)、扩展容量(SDXC)和SDIO，其中SDIO将输入/输出功能与数据存储进行组合。除了SDIO之外，这些标准可以以三种形状因素来实现：原始大小、小型大小和微大小。电子无源适配器允许较小的卡在为较大的卡所构建的设备中安装和工作。
安全数字输入输出接口标准是SD规范的最新扩展，以覆盖I/O功能。SDIO标准化接口具有较少的引脚数。SDIO卡仅在被设计为支持其输入/输出功能的主机设备(通常为个人数字助理(PDA)，但偶尔还有笔记本电脑或移动电话)中才具有完整的功能。这些设备可以使用SD插槽来支持全球定位系统(GPS)接收机、调制解调器、条形码读取器、FM收音机调谐器、TV调谐器、射频识别(RFID)读取器、数码相机、以及针对Wi-Fi、蓝牙、以太网和lrDA的接口。SDIO卡支持SD卡的大部分存储器命令。可以将SDIO卡构造成八个逻辑卡，但是在目前，SDIO卡使用这种能力的典型方式是将自身构造成一个I/O卡和一个存储卡。
SDIO和SD接口是物理上和电学上相似的。针对SDIO卡构建的主机设备一般接受没有I/O功能的SD存储卡。但是，反之不成立；主机设备需要适当的驱动器和应用来支持该卡的I/O功能。将SDIO卡插入任何SD插槽不会对该主机设备造成物理损伤或破坏，但是当该SDIO卡在被插入看上去兼容的插槽中时无法发挥全部功能，用户可能会觉得沮丧。需要一种更好的方式与SDIO设备交互。
发明内容
根据本发明的一个方面，提供了只在其被寻址时才响应的安全数字/输入输出(SDIO)单元。该SDIO单元具有SDIO时钟输入端口、具有高达三个双向线路的SDIO数据总线输出端口和SDIO双向命令端口。在一个配置中，该SDIO单元内的地址指示符与该SDIO单元相对应，以及该SDIO单元将使用该地址来了解何时要对命令进行响应。在另一个配置中，该SDIO单元将不会具有分配给它的地址，但是将寻找在该SDIO命令中编码的SDIO单元地址，以确定它是否要对该命令进行响应。
本发明的另一个方面提供了一种安全数字输入/输出(SDIO)系统。该系统包括主机、连接到该主机的SDIO接口、连接到该SDIO接口的第一中继SDIO(RSDIO)单元和连接到该SDIO接口的第二RSDIO单元。该RSDIO单元可以具有在初始化/配置阶段期间被分配给它们的地址。该第一RSDIO单元包括第一SDIO命令端口、以及连接到该第二RSDIO单元的RSDIO中继端口和SDIO中继逻辑。如上文提及的以及后文更详细讨论的，该SDIO中继逻辑通过检查在该SDIO命令中包含的设备地址，来确定该第一RSDIO单元是否要处理在该第一SDIO命令端口上接收到的SDIO命令。在该第一SDIO单元接收SDIO命令时，它自动从该第一RSDIO中继端口向该第二RSDIO单元中的第二SDIO命令端口发送该命令。在该第一RSDIO单元要处理该SDIO命令时，该第一RSDIO单元处理该SDIO命令以及将处理该SDIO命令的结果发送给该SDIO接口。
在一些实施例中，该RSDIO中继端口是第一RSDIO中继端口以及该SDIO中继逻辑是第一SDIO中继逻辑，以及该SDIO系统还包括连接到该SDIO接口的第三RSDIO单元。该第三RSDIO单元具有第三SDIO命令端口。该第二RSDIO单元包括连接到该第三SDIO命令端口的第二RSDIO中继端口和第二SDIO中继逻辑。在该第二SDIO单元接收该SDIO命令时，它自动从该第二RSDIO中继端口向该第三RSDIO单元中的该SDIO命令端口发送该命令。该第二SDIO中继逻辑确定该第二RSDIO单元是否要处理该SDIO命令。在该第二RSDIO单元要处理该SDIO命令时，该第二RSDIO单元处理该SDIO命令以及将处理该SDIO命令的结果发送给该SDIO接口以及发送给该第一RSDIO中继端口，以及该第一RSDIO单元将该结果中继给该主机。只要满足协议时序要求，其它实施例可以具有多于三个RSDIO单元。
在另一个实施例中，主机会知道一个SDIO单元以及不知道要求分离寻址的其它SDIO单元。该实施例利用逻辑功能的SDIO概念。如本领域的普通技术人员所理解的，不同SDIO功能号可以被分配给用于单个功能设备的设备中的每一个设备(替代地，不同功能地址集合可以用于多功能设备)。该方式的优势是由于该主机可以使用标准SDIO功能，而不是必须对标准设施进行重新解释以实现总线协议，所以该主机会被简化。
附图说明
在附图和下文的描述中阐述了说明最佳模式的一个或多个优选实施例。所附权利要求书特定地以及明显地指出了以及阐述了本发明。
并入本说明书以及组成其一部分的附图举例说明了本发明的各个方面的各个示例方法和其它示例实施例。将被了解的是，附图中示出的元素边界(如，方格、方格的组或其它形状)代表边界的一个示例。本领域的普通技术人员将了解的是，在一些示例中，一个元素可以被设计为多个元素或者多个元素可以被设计为一个元素。在一些示例中，示出为另一个元素的内部组件的元素可以被实现为外部组件，反之亦然。此外，元素可以不按照比例绘制。
图1说明了中继SDIO(RSDIO)系统的一个示例实施例。
图2说明了中继SDIO初始化序列的一个示例实施例的示例信号。
图3说明了中继SDIO命令和响应时序的示例信号。
图4说明了具有两个无线设备的中继SDIO系统的另一个实施例。
图5说明了具有中继的SDIO数据的中继SDIO系统的另一个示例实施例。
图6说明了中继SDIO设备可以如何被初始化的示例状态图。
图7说明了RSDIO逻辑的示例方块图。
图8说明了多址RSDIO数据传送。
图9说明了当正在执行多址RSDIO命令时由仲裁逻辑实现的信号以及其它相关信号的时序。
图10说明了在无需对SDIO命令进行中继的情况下，使用单个SDIO端口来访问两个或高达任意数量的SDIO单元的SDIO系统的一个示例实施例。
图11说明了SDIO IO_WR_DIRECT Command的实施例，其中，它的寄存器地址的未使用比特可以用于寻址不同的SDIO单元。
图12说明了中继SDIO系统中的操作的一个示例方法。
图13说明了使用单个SDIO接口来访问两个或更多个SDIO单元的系统的操作的一个示例方法。
图14说明了使用单个SDIO接口来访问八个SDIO设备的一个示例计算机系统。
图15说明了如何向多个SDIO设备分配逻辑功能的一个示例。
遍及附图的相似的序号指的是相似的部分。
具体实施方式
在过去，使用SDIO接口的主机只能够通过每个单个SDIO接口来与单个SDIO从属设备进行通信。图1说明了具有主机3的新颖中继SDIO(RSDIO)系统1的示例实施例，所述主机3使用单个SDIO接口5来与四个RSDIO单元1-4通信。虽然举例说明了四个SDIO单元，但是应该了解的是，该新颖发明可以使用单个SDIO接口来与两个或更多个SDIO设备通信，以及不限于四个SDIO单元。
除了标准SDIO信号：SDIO_CLK(SDIO时钟)、SDIO_CMD(SDIO命令)和SDIO_DAT[3:0]之外，每个RSDIO单元RSDIO 1-4可以通过构建在RSDIO单元1-4中的双向CMD_RELAY(命令中继)端口，来向/从下一个RSDIO单元传送SDIO命令和响应(例如，对其进行中继)。如图1所示，在CMD_RELAY连接到下一个RSDIO单元的SDIO_CMD的情况下，每个RSDIO单元1-4连接到中继链中的下一个RSDIO单元。在一些实施例中，最后的RSDIO设备的CMD_RELAY端口可以接地，这样能够检测到它是该中继链中的最后的设备。图2说明了中继SDIO初始化序列，以及图3说明了中继SDIO命令和响应时序的一些细节。
在一些配置中，如下文讨论的图5所示，多个设备的SDIO数据信号(SDIO_DAT)也可以类似地被中继，或者如图1所示，该SDIO数据信号可以连接到公共共享的三态总线。在RSDIO单元1-4之间对SDIO_DAT进行中继提供了优良的信号完整性，而使用共享总线减少了每个连接的RSDIO单元1-4上要求的引脚数量。在图1的示例RSDIO系统1中，多达四个RSDIO单元1-4可以驱使共享的单向SDIO_DAT[3:0]信号线去往主机3。但是，如前文所提及的，可以利用多于四个RSDIO单元/设备来实现其它实施例。
现在简要介绍可以用于图1和图5的中继实现方式和/或图10的非中继实现方式中的寻址机构。例如，寻址方案可以利用比如CMD52和/或CMD53命令的标准SDIO命令和响应。这些命令经常执行在主机和另一个设备之间的大量SDIO通信。对于CMD52，‘寄存器地址’字段的‘N’个比特可以重新用作SDIO单元地址。这与典型地只使用寄存器地址空间的一部分的当前SDIO设备兼容。如下进一步讨论的，中继的SDIO单元和非中继的SDIO单元可以对这些地址比特进行解码以确定它们是否正在被寻址。
图1的RSDIO系统1支持标准接口兼容性。比如RSDIO单元1-4之类的中间设备包含允许RSDIO系统1进行操作的SDIO中继逻辑7；但是，主机3和可以在图1的示例SDIO系统1中包括的其它可能的终端设备(SDIO Flash(闪存)等等)可以是不需要专用SDIO中继逻辑7的兼容标准SDIO的设备。
如本文中所使用的，“逻辑”包括但不限于用于执行功能或动作，和/或用于引起来自另一个逻辑、方法和/或系统的功能或动作的硬件、固件、软件和/或每个的组合。例如，基于期望的应用或需要，逻辑可以包括软件控制的微处理器、比如专用集成电路(ASIC)之类的分立逻辑、可编程逻辑设备、包含指令的存储器设备等等。逻辑可以包括一个或多个门、门的组合或其它电路组件。逻辑还可以完全地体现为软件。在描述多个逻辑性逻辑的情况下，可能将该多个逻辑合并到一个物理逻辑中。类似地，在描述单个逻辑的情况下，可能将该单个逻辑分布在多个物理逻辑之间。
图4说明了使用中继的RSDIO_CMD信号的RSDIO系统30的另一个实施例。如图所示，该实施例包括主机和两个无线设备1-2。每个无线设备1-2具有两个比特的RF接收机(RF2bit)、用于构造进入数据的帧的成帧逻辑和连接到SDIO接口的帧FIFO。该主机包括SDIO端口、直接存储器存取(DMA)单元和FIFO。
如图所示，每个无线设备1-2对SDIO命令进行响应。如图所示，每个无线设备针对SDIO总线进行仲裁，以确保帧被恰当地传送给主机FIFO。在一个实施例中，来自多个无线调谐器前端的数据帧是经由一个共享的SDIO总线来传送给主机DMA的。在该示例实施例中，无线设备1-2传送相同大小的帧以及具有相同的FIFO大小。在一些实施例中，帧速率可以是取决于接收信号带宽而不同的。
由于EMI原因，周期性地以这些速率发送处于音频范围内的数据可能不被接受。在一些配置中，可以实现具有变化的帧计数和随机化延迟的分散传输方案。针对模拟模式可能需要这个要求。
图5说明了类似于图1的RSDIO系统1的系统40的实施例。图5的RSDIO系统40具有主机43、标准SDIO接口45和RSDIO设备1-4。在该RSDIO系统40中，RSDIO设备1-4具有中继的命令信号(SDIO_CMD)和中继的数据信号(SDIO_DAT)二者。该实施例针对SDIO_DAT信号只使用一个引脚，因此可以与针对数据信号使用多个引脚的其它实现方式相比具有的引脚计数要小。其它实施例可以使用多于一个SDIO_DAT线/信号。
回到参考图1，如果RSDIO单元1接收SDIO_CMD信号，则它的SDIO中继逻辑7将确定RSDIO单元1是否要执行对应的SDIO命令以及将那些结果发送回主机3。RSDIO单元1总是自动生成CMD_RELAY信号以及输出CMD_RELAY信号，以将该SDIO命令中继给RSDIO单元2。如下文进一步讨论的，SDIO中继逻辑7能够确定它的对应的SDIO单元1是否要处理命令的一种方式是将SDIO单元中编码的地址与SDIO_CMD指令中的地址比特进行比较。
在RSDIO单元2在它的SDIO_CMD输入处从RSDIO单元1接收CMD_RELAY信号时，它的SDIO中继逻辑7将自动生成CMD_RELAY信号以及向RSDIO单元3输出CMD_RELAY信号。SDIO中继逻辑7将进行检查，以看RSDIO单元2是否要处理该指令。如果RSDIO单元2要处理该命令，则它将处理该命令以及将输出数据转发回主机3。要在SDIO_CMD线上发送的输出数据将首先在它回到主机3的路上通过RSDIO单元1来被向后转发。类似地，在RSDIO单元3在它的SDIO_CMD输入处从RSDIO单元2接收该CMD_RELAY信号时，它会自动将所述CMD_RELAY信号中继给RSDIO单元4，以及它的SDIO中继逻辑7将类似地确定RSDIO单元3是否要响应。如果有额外的单元，类似的情况将会发生在RSDIO单元4中，以此类推，直到找到由该命令寻址的SDIO单元以执行该命令为止。
在更详细地描述RSDIO系统1之前，现在描述它的好处和其它特性中的一些。图1的中继SDIO系统1维护SDIO接口标准的引脚高效低速高吞吐量共享接口的目标，同时使用单个SDIO接口来提供与两个或更多个SDIO芯片的系统芯片间通信。可以在没有额外引脚的情况下寻址多个设备。很多设计是引脚有限的，以及本文中描述的实施例提供用于访问多个设备的高效引脚解决方案。
如图1所示，可以利用以下各项来实现RSDIO系统1：单个主机到从属SDIO时钟(SDIO_CLK)、单个双向SDIO命令(SDIO_CMD)和一个或多个双向SDIO数据(SDIO_DAT)信号引脚。在利用三个SDIO接口引脚来实现时(假设是1比特共享的SDIO数据总线)，RSDIO系统1的主机3可以以50Mbps(兆比特每秒)或者更大速率与多达15个从属设备进行通信。连接的设备的数量可以受限于用于寻址的比特数量和/或受限于遍及命令中继链的延迟，因为可以期望的是在充分考虑信号完整性(比如在SDIO_DAT未被中继时的设备驱动强度)的情况下，该延迟满足要求的SDIO响应时间。
在一些中继SDIO实施例中，可以从连接到CMD_RELAY输出的相邻RSDIO设备检测到响应。这触发了响应计数器，所述响应计数器跟踪在SDIO接口上发送的比特的数量。该响应通过到SDIO_CMD信号来传送给下一个RSDIO设备或主机。由于SDIO设备中的一个SDIO设备在一时间处可以生成该响应，因此在中继信号上没有冲突。在一些实施例中，本地SDIO FSM(有限状态机)是SDIO_CMD的默认驱动器以及可以生成响应。
在一些配置中，可以定义全局地址以同时访问所有RSDIO单元1-4。最后的设备(或任何被如此指定的设备)可以为要求一个响应的任何全局访问(比如读取访问)生成响应。例如，SDIO“功能0”访问可以被处理为全局访问，使得从主机3的角度看，所有连接的设备相当于单个设备。本领域的普通技术人员将会了解的是，在初始化阶段期间使用“全局命令”可以在其它单元空闲时使一个指定的单元响应。空闲单元不回复，这样它们无法指示SDIO总线上是否有任何错误。一种可能的解决方案是一旦初始化以及对全局命令的使用完成，就检查其它先前的设备的状态。额外地，在所有SDIO设备都完全相同时，这些方式工作效果最好。
在一些实施例中，如图6中说明的状态图47中示出的，图1的SDIO单元1-4中的每一个SDIO单元可以被初始化。图7说明了可以在上文讨论的中继逻辑7中实现的一些RSDIO逻辑49的示例方块图。
如本领域的普通技术人员所理解的，设备地址和全局地址的格式可以用不同方式实现。在一种实现方式中，17比特SDIO CMD52/CMD53地址字段的三个Msb(最高有效比特)被用于选择RSDIO设备。在其它实施例中，使用在命令中嵌入的地址还可以由比如下文在图10中讨论的那些未中继的SDIO设备来使用。此外，在其它实施例中可以使用更多或更少比特。可选择地，如果该3个Msb都被设置为已知值，则可以执行全局访问(其中所有RSDIO设备都被写入)。可以将逻辑功能的地址的一个示例存储器映射如下实现：
Fn0(功能0)存储器映射：
所有0x00000到0x1FFFF<--这被解码为全局(全部设备)访问。
中继链中的最后一个设备将进行响应。
Fn1(功能1)存储器映射：
SDIO设备0 0x00000到0x03FFF
SDIO设备1 0x04000到0x07FFF
SDIO设备2 0x08000到0x0BFFF
SDIO设备3 0x0C000到0x0FFFF
SDIO设备4 0x10000到0x13FFF
SDIO设备5 0x14000到0x17FFF
SDIO设备6 0x18000to 0x1BFFF
所有设备 0x1C000到0x1FFFF<--这被解码为全局(全部设备)访问。中继链中的最后一个设备(或者任何预分配的设备)将对全局命令进行响应。
该存储器可以平等地应用于所有功能，但是在其它实施例中，不同存储器映射可以被分配给不同功能。
图8说明了在两个或更多个SDIO单元对单个SDIO命令进行响应并且向主机发送回数据的情况下，发起多址SDIO数据传送的该单个SDIO命令的实施例。在发起多个SDIO访问时，响应于来自该主机的单个命令，每个SDIO单元将依次等待/仲裁SDIO数据总线以向该主机发送回数据。图9说明了由控制多个SDIO访问的多个SDIO仲裁逻辑实现的一些信号以及其它相关信号的示例时序。在主机通过SDIO_CMD发出命令时，多个SIDO仲裁逻辑检测该命令的开始。这触发跟踪在SDIO接口上接收到的比特的数量的命令计数器。
如本领域普通技术人员所理解的，仲裁逻辑的其它配置可以利用其它功能和信令来实现。例如，可以在RSDIO设备之间共享BusFree信号。这可以是专用信号(使用弱上拉和有线的OR)。替代地，它可以是从SDIO_DAT[O]信号创建的。BusFree指示共享总线何时可用于使用。重置不可以使它无效。在BusFree是高值时，等待SDIO_DAT[O]降低(数据帧的开始)。接下来，载入具有用于传输的时钟数的发送计数器(TxClkCnt)+SwIdleCnt，其中，可以选择SwIdleCnt来满足SD总线时序要求。BusFree保持低值直到对SDIO时钟进行计数的TxClkCnt计数器倒数到0为止。
可选地，在BusFree的上升边缘上，周期性时隙计数器(SlotCnt)(周期＝n_slots)被重置为0。SDIO设备的时隙计数器可以同步地对SDIO_CLK周期或多个SDIO时钟进行计数。在SlotCnt等于它的被分配的slot_number(时隙数)时SDIO设备可以访问该总线。该方案可以要求起初只有一个设备是活跃的以同步地开始所有其它设备中的时隙计数器，否则在第一访问上可能有冲突。第一SDIO设备的传输可以是利用直接SDIO CMD53命令来发起的。
水平计数器(LvlCnt)对时隙计数器的循环进行计数。L_max(>0)处的开始代表完全状态下至0～空。在一些实施例中，在SDIO设备具有准备好要发送的帧并且它的水平计数器小于或等于它的缓存器水平时，SDIO设备将访问该总线。可选地，可以使用缓存器水平的上半部分MSB(例如，8个缓存器以及L_max＝4)。
在一些实施例中，在多个SDIO访问期间从连接的设备的数据传送可以被分散以减小EMI。在一些应用中，帧是以恒定速率可用的。该帧时序可以表示为SDIO时钟的倍数。以连续速率，FM帧之间存在可能造成不期望的音调的恒定间隙。
可以由范围从0到2x间隙时间的TxHoldOff时间来诱发分散。直到RSDIO设备的间隙定时器(自从码片的最后一个TX结束，对SDIO时钟除以编程的除法器进行计数)达到TxHoldOff或达到临界缓存器水平门限为止，RSDIO设备不发送。其它同步逻辑保持活跃，这样该总线只在其空闲时被访问。TxHoldOff的范围可以是0...255。该间隙定时器计数的滴答数是间隙周期*2/255。TxHoldOff可以从在每个TX之后创建最大长度序列的LFSR载入。加上从buffer_level到TxHoldOff的额外反馈(在比较之前将n倍的buffer level加到间隙定时器)以减少对增加缓存器水平的推迟。在高总线利用率的情况下，TX时间与被密集地分组的帧所定义的栅格对齐以及发生帧重新排序。
图10说明了具有四个SDIO单元1-4、主机23和单个SDIO接口25的SDIO系统20。但是，与图1不同的是，这四个单元不是中继的SDIO单元，因为它们可以在无需中继的情况下被单独地寻址。因此，图10的SDIO单元1-4不需要具有CMD_RELAY输出。在一个实施例中，图10中的SDIO单元1-4中的每一个SDIO单元可以是在制造时利用独特的SDIO单元地址A1-4来编程的。一些配置可以提供针对具有非易失性存储器(NVM)的设备的对SDIO总线共享机构的简化。很多SDIO设备(比如SDIO单元1-4)具有NVM，所述NVM使与该单元的操作有关的参数能够在半永久性的基础上存储在该NVM中。在存在这样的能力时，它可以用于在SDIO单元的存储器中存储与SDIO接口的操作有关的参数，所述参数包括SDIO单元地址。这使得SDIO单元地址能够在制造时被预先分配，简化用于共享该SDIO接口的机构以及避免对用于分配地址的中继机构的需要。
还可以在知道关于它要与之连接的SDIO单元1-4的地址27的情况下，对主机23进行编程。知道该地址，主机23能够通过使用/发送在例如SDIO_CMD信号中嵌入的适当的地址来与单个SDIO单元通信。
如稍早提及的，寻址机构可以具有下文的可以用在图1和图5的中继实现方式和/或图10的非中继实现方式中的一些特征。例如，寻址方案可以利用比如CMD52和/或CMD53命令之类的标准SDIO命令和响应。对于CMD52，‘寄存器地址’字段的‘N’个比特可以被重新用作SDIO单元地址。这与通常只使用寄存器地址空间的一部分的当前SDIO设备兼容。图11中说明了SDIO规范中的CMD52的格式。
不但增加用于存储SDIO设备地址的能力，而且SDIO单元1-4可以从标准操作被修改为被直接寻址时响应。在实践中，在主机将命令CMD52和CMD53用于通信功能之前，它将执行若干个先前的安全数字(SD)命令。先前的SD命令是在SDIO标准之前建立的较早的SD标准中指定的。在一些实施例中，在寻址这些更早的SD命令时可以使用替代方式。一种方式可以是以与如上列出的针对CMD52和CMD53命令类似的方式，对这些较早的SD命令进行重新解释，以包括设备地址(例如，举例而言，通过使用CMD5的保留比特)。如果重新解释不是期望的方式，如果所有SDIO设备都是完全相同的，则另一种替代方法会是让每个SDIO单元1-4处理初始SD命令以及任命一个预先指定的设备来发送响应。如上文提及的，非响应设备可以检测SDIO总线错误，这样它们的状态可以在初始化完成之后被检查，以解决循环冗余校验(CRC)。但是，那些本领域的普通技术人员将了解用于处理总线错误/CRC的其它各种方式。
如先前提到的，虽然在图10中描绘了四个SDIO单元1-4，但是设备的数量可以扩展到高达用于寻址的比特数量所意味的极限。在另一个实施例中，会使主机23知道一个SDIO单元并且不知道要求分离寻址的其它三个SDIO单元。该实施例利用逻辑功能的SDIO概念。如本领域的那些普通技术人员所理解的，不同SDIO功能号可以被分配给设备中的每个设备(针对单个功能设备；替代地不同的功能地址集合会被用于多功能设备)。SDIO标准支持七个功能。该方式的优势是由于主机可以使用标准化SDIO功能，而不是必须对标准设施进行重新解释以实现总线协议，所以它可以被简化。
图15示出了可以如何实现逻辑功能并将其分配给三个不同的SDIO设备1OOA-C的一个例子。如图所示，SDIO设备1OOA具有响应来自主机102的功能1命令的其本地功能1。SDIO设备1OO B具有响应来自主机102的功能2命令的其本地功能1、以及响应来自主机102的功能3命令的其本地功能2。SDIO设备1OO C具有响应来自主机102的功能4命令的其本地功能1、以及具有响应来自主机102的功能5命令的其本地功能2。所有SDIO设备100A-C都知道来自主机的功能0业务，但是SDIO设备中只有一个SDIO设备被指定为对功能0业务进行响应。
在其它配置中，逻辑功能的使用可能还需要对使用较旧的SD传统命令的初始化序列作出解释。一些实施例可以对完全相同的SDIO设备的集合进行限制，以处理公共SD信令和初始功能0信令。如本领域的那些普通技术人员所理解的以及如上文所讨论的，其它实施例可以使用具有明显的设备地址和功能地址的混合方式。
参考流程图可以更好地了解示例方法。虽然出于简化的目的，将对说明的方法的解释示出以及描述为一系列块。但是要了解的是，该方法不受块的顺序限制，因为一些块可以按照与示出的和描述的不同顺序发生和/或与示出的和描述的其它块并发发生。此外，可以要求比所有说明的块要少的块来实现示例方法。块可以被组合或分散到多个组件中。此外，额外的和/或替代的方法可以采用额外的、未说明的块。
图12说明了使用单个主机和单个SDIO来与两个或更多个中继SDIO(RSDIO)单元进行连接的方法400。在402处，方法400由通过第一RSDIO单元处的SDIO接口，来在第一RSDIO单元处从主机接收SDIO命令开始。关于该第一RSDIO单元是否要对该命令进行响应，在404处，它总是在接收到该命令时立刻将该命令转发给第二RSDIO单元。如上文所讨论的，该第一RSDIO单元包含SDIO中继逻辑，所述SDIO中继逻辑将SDIO命令从第一RSDIO单元上的中继端口转发给第二RSDIO单元上的SDIO_CMD端口。在406处进行确定以确定第一RSDIO单元是否应该对SDIO命令进行响应。在一个配置中，该确定可以由RSDIO单元中的每个RSDIO单元中的中继逻辑来进行。例如，中继逻辑能够对SDIO命令进行解码，以及至少部分基于SDIO命令来确定第一RSDIO单元是否要响应。如上文所讨论的，该确定可以是基于SDIO命令中的地址比特的。在408处，如果第一RSDIO单元要进行响应，则第一RSDIO单元执行命令以及通过单个SDIO接口向主机发送响应。在410处，在第二RSDIO单元接收该命令时，该第二RSDIO单元总是将相同的命令转发给第三RSDIO单元。在412处进行确定以确定第二RSDIO单元是否要执行该命令。在414处，如果第二RSDIO单元确定它要执行该SDIO命令，则该第二RSDIO单元执行该命令以及通过单个SDIO接口向主机发送响应。类似于前两个SDIO单元，第三RSDIO单元将确定它是否要执行该命令，并且如果是的话，则在416处执行该命令以及向主机发送响应。当然，这是具有三个RSDIO单元的示例；但是，其它示例可以包含多于三个RSDIO单元以及具有与图4类似的流。
图13说明了使用单个设备和单个SDIO接口来与使用现有SDIO命令指令中的自由比特的两个或更多个SDIO设备进行通信的示例方法500。在502处，该方法500由向SDIO单元分配地址开始。在504处，这些地址被输入到SDIO设备中。如上文所讨论的，该地址可以被输入到NVR中，硬连线到SDIO设备中的硬件或地址解码逻辑中，或者以另一种方式编码到SDIO设备中。在506处，关于地址分配的信息类似地存储到主机设备中。在508处，方法500生成SDIO命令，所述SDIO命令在该命令的先前未使用的比特中将地址编码到该单个SDIO设备。该命令可以由主机生成。随后，在510处，SDIO命令通过单个SDIO端口被发送给至少两个SDIO设备。在512处，接收SDIO命令的所有SDIO设备对存储在SDIO命令中的地址比特进行解码。在一个实施例中，在514处，只有被那些比特寻址的SDIO设备执行该命令以及通过单个SDIO接口来对主机进行响应。
图14说明了本文中描述的示例系统和方法以及等效物可以在其中操作的示例计算设备。该示例计算设备可以是计算机600，所述计算机600可以是主机设备。计算机600包括由总线608可操作地连接的处理器602、存储器604和输入/输出端口610。在一个示例中，计算机600可以包括SDIO地址逻辑630，所述SDIO地址逻辑630被配置为确定要进行寻址的以及已经执行了SDIO命令的那个SDIO设备1-8。如上文所讨论的，可以通过在要执行的命令的未使用的比特中放置表示SDIO设备1-8中的一个SDIO设备的地址来执行。在不同示例中，SDIO地址逻辑630可以实现在硬件、软件、固件和/或它们的组合中。因此，逻辑630可以提供用于在SD或SDIO指令中放置地址，使得一个SDIO设备执行该指令以及对该指令进行响应的单元(例如，硬件、软件、固件)。虽然逻辑630被说明为附着到总线608的硬件组件，但是要了解的是在一个示例中，逻辑630可以实现在处理器602中。
一般描述计算机600、处理器602的示例配置可以是包括双微处理器和其它多处理器架构的不同的各种处理器。存储器604可以包括易失性存储器和/或非易失性存储器。非易失性存储器可以包括，例如ROM、PROM、EPROM和EEPROM。易失性存储器可以包括，例如RAM、同步RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、双数据速率SDRAM(DOR SDRAM)、直接RAM总线RAM(DRRAM)等等。
盘606可以是经由例如输入/输出(例如，卡、设备)618和输入/输出端口610来可操作地连接到计算机600的。盘606可以是，例如磁盘驱动、固态硬盘驱动、软盘驱动、磁带驱动、Zip驱动、闪存卡和/或存储棒。此外，盘606可以是CD-ROM、CD可记录驱动(CD-R驱动)、CD可重写驱动(CD-RW驱动)和/或数字视频ROM驱动(DVD ROM)。例如，存储器604能够存储过程614和/或数据616。盘606和/或存储器604能够存储对计算机600的资源进行控制和分配的操作系统。
总线608可以是单个内部总线互连架构和/或其它总线或网格架构。虽然说明了单个总线，但是要了解的是，计算机600可以使用其它总线(例如，PCIE、SATA、Infiniband、1384、USB、以太网)与各种设备、逻辑和外围设备通信。总线608可以是包括以下各项的类型：例如存储器总线、存储器控制器、外围总线、外部总线、纵横开关和/或本地总线。
计算机600可以经由输入/输出接口618和输入/输出端口610来与输入/输出设备交互。输入/输出设备可以是，例如键盘、麦克风、定点设备和选择设备、相机、视频卡、显示器、盘606、网络设备620等等。输入/输出端口610可以包括，例如串行端口、并行端口、USB端口等等。
单个SDIO接口632与输入/输出端口610连接。八个SDIO设备1-8并行连接到单个输入/输出端口610。如上文所讨论的，这些SDIO设备1-8均预先加载有不同地址，使得只有由在SDIO命令的先前未使用比特中放置的地址实际寻址的SDIO设备将会对该命令进行响应。
计算机600可以操作在网络环境中，并且因此可以经由输入/输出接口618和/或输入/输出端口610来连接到网络设备620。通过网络设备620，计算机600可以与网络交互。通过该网络，计算机600可以逻辑上连接到远程计算机。计算机600可以与之交互的网络包括，但不限于局域网(LAN)、广域网(WAN)和其它网络。所述网络可以是有线和/或无线网络。
在上文的描述中，为了简洁、清楚和理解已经使用了某些术语。在先前技术的要求之外不需要从此暗示不必要的限制，因为这样的术语是用于描述性目的的，以及旨在被广义地翻译。因此，本发明不限于示出的和描述的特定细节、代表性实施例和说明性示例。因此，本申请旨在包含落在所附权利要求范围内的变更、修改和变型。
此外，本发明的描述和说明是示例，以及本发明不限于示出的或描述的确切细节。对“优选实施例”、“实施例”、“一个示例”、“示例”等等的提及指示这样描述的实施例或示例可以包括特定特征、结构、特性、属性、元素或限制，但是不是每个实施例或示例都必须包括该特定特征、结构、特性、属性、元素或限制。

Claims (16)

1.一种安全数字输入/输出SDIO系统，包括：
主机；
连接到所述主机的SDIO接口；
连接到所述SDIO接口的第一中继SDIO单元；
连接到所述SDIO接口的第二中继SDIO单元；
其中，所述第一中继SDIO单元还包括：
第一SDIO命令端口；
连接到所述第二中继SDIO单元的第一中继SDIO中继端口；
第一SDIO中继逻辑，其被配置为确定所述第一中继SDIO单元是否要对在所述第一SDIO命令端口上接收的SDIO命令进行处理，其中，当所述第一中继SDIO单元要对所述SDIO命令进行处理时，所述第一中继SDIO单元对所述SDIO命令进行处理，以及向所述SDIO接口发送处理所述SDIO命令的结果；以及
其中，所述第一中继SDIO单元自动地从所述第一中继SDIO中继端口向所述第二中继SDIO单元中的第二SDIO命令端口发送所述SDIO命令；以及
连接到所述SDIO接口的第三中继SDIO单元，其中，所述第三中继SDIO单元具有第三SDIO命令端口，并且其中，所述第二中继SDIO单元还包括：
连接到所述第三SDIO命令端口的第二中继SDIO中继端口；
第二SDIO中继逻辑，其被配置为确定所述第二中继SDIO单元是否要对所述SDIO命令进行处理，其中，当所述第二中继SDIO单元要对所述SDIO命令进行处理时，所述第二中继SDIO单元对所述SDIO命令进行处理，以及向所述SDIO接口和向所述第一中继SDIO中继端口发送处理所述SDIO命令的结果；以及
其中，所述第二中继SDIO单元自动地从所述第二中继SDIO中继端口向所述第三中继SDIO单元中的所述第三SDIO命令端口发送所述SDIO命令。
2.根据权利要求1所述的SDIO系统，其中，当所述第二中继SDIO单元处理所述SDIO命令时，将所述第二中继SDIO单元产生的传送给所述第一中继SDIO中继端口的结果传送给所述第一SDIO命令端口，以及随后转发给所述SDIO接口。
3.根据权利要求1所述的SDIO系统，其中，所述SDIO中继逻辑被配置为至少部分地基于嵌入在所述第一中继SDIO单元中的地址和所述SDIO命令中的地址，来确定所述第一中继SDIO单元是否要处理所述SDIO命令。
4.根据权利要求1所述的SDIO系统，其中，所述SDIO接口包括：
SDIO时钟SDIO_CLK端口；
SDIO数据SDIO_DAT端口；以及
SDIO命令SDIO_CMD端口。
5.根据权利要求4所述的SDIO系统，其中，连接到所述SDIO数据端口的总线是通过所述第一中继SDIO单元或者所述第二中继SDIO单元驱动的双向数据总线。
6.根据权利要求5所述的SDIO系统，其中，所述数据总线是三态数据总线。
7.根据权利要求4所述的SDIO系统，其中，所述SDIO数据端口包括四位，SDIO_DAT[3:0]。
8.根据权利要求1所述的SDIO系统，其中，所述第一中继SDIO单元包括无线单元，以及所述第二中继SDIO单元包括无线单元。
9.一种安全数字输入输出SDIO系统，包括：
第一SDIO单元，其包括：
第一SDIO时钟输入端口；
第一SDIO数据总线输出端口；
第一SDIO双向命令端口；
与所述第一SDIO单元相关联的第一地址，其中，除非在SDIO命令中编码的SDIO单元地址与第一地址指示符匹配，否则所述第一SDIO单元将不会对所述SDIO命令进行响应；
第二SDIO单元，其包括：
第二SDIO时钟输入端口；
第二SDIO数据总线输出端口；
第二SDIO双向命令端口；以及
与所述第二SDIO单元相关联的第二地址指示符，其中，除非在SDIO命令中编码的SDIO单元地址与所述第二地址指示符匹配，否则
所述第二SDIO单元将不会对所述SDIO命令进行响应；
连接到所述SDIO接口、所述第一SDIO双向命令端口和所述第二SDIO双向命令端口的SDIO双向线；
连接到所述SDIO接口、所述第一SDIO数据总线输出端口和所述第二SDIO数据总线输出端口的SDIO数据总线；以及
其中，时钟是在所述第一SDIO时钟输入端口和所述第二SDIO时钟输入端口处并行地接收的，其中，数据是在所述第一SDIO双向命令端口和所述第二SDIO双向命令端口处并行地接收的，并且其中，对所述SDIO命令进行响应的仅所述第一SDIO单元或者所述第二SDIO单元驱动所述SDIO双向线和所述SDIO数据总线。
10.根据权利要求9所述的SDIO系统，还包括：
单个SDIO接口；
主机设备，其被配置为通过所述单个SDIO接口向所述第一SDIO单元和所述第二SDIO单元二者发送所述SDIO命令。
11.根据权利要求10所述的SDIO系统，其中，所述主机设备具有所述第一地址指示符和所述第二地址指示符的知识，以及被配置为将SDIO单元地址布置在以下各项的组中的至少一个中的先前未使用比特中：安全数字SD命令和所述SDIO命令。
12.根据权利要求9所述的SDIO系统，其中，所述第一SDIO单元还包括：
非易失性存储器，其中所述第一地址指示符存储在所述非易失性存储器中；并且其中，所述第二SDIO单元还包括：
非易失性存储器，其中所述第二地址指示符存储在所述非易失性存储器中。
13.根据权利要求9所述的SDIO系统，其中，所述SDIO命令是具有存储在CMD52的寄存器地址字段的先前未使用比特中的所述SDIO单元地址的CMD52命令，所述CMD52是SDIO IO_RW_DIRECT Command。
14.根据权利要求9所述的SDIO系统，其中，所述SDIO单元还包括无线单元。
15.根据权利要求9所述的SDIO系统，其中，所述SDIO数据总线是四位总线。
16.一种中继SDIO系统，包括：
主机；
所述主机处的SDIO接口；
所述主机可见的逻辑功能的存储器映射；
第一中继SDIO设备，其被分配第一组逻辑功能，其中所述第一组逻辑功能是所述主机可见的逻辑功能的所述存储器映射的子集，其中，所述第一中继SDIO设备具有用于接收SDIO命令的第一命令端口和用于将SDIO命令中继给另一个中继SDIO设备的双向中继端口；
第二中继SDIO设备，其被分配第二组逻辑功能，其中所述第二组逻辑功能是所述主机可见的逻辑功能的所述存储器映射的子集，其中，所述第一组逻辑功能和所述第二组逻辑功能除了逻辑功能0之外不存在重叠，其中，所述第二中继SDIO设备还具有用于从所述第一中继SDIO设备的所述双向中继端口接收中继的SDIO命令的第二命令端口；
SDIO数据SDIO_DAT端口，其连接到所述SDIO接口并由所述第一中继SDIO设备和所述第二中继SDIO设备共享；
SDIO命令SDIO_CMD端口，其连接到所述SDIO接口并连接到所述第一中继SDIO设备的所述第一命令端口，
其中，所述第一中继SDIO设备和所述第二中继SDIO设备向所述主机呈现为单个设备；
其中，所述第一中继SDIO设备被配置为在所述第一命令端口上接收具有接收的逻辑功能号的SDIO命令，以及将所述SDIO命令从所述中继端口中继给所述第二中继SDIO设备的所述第二命令端口，其中，所述第一中继SDIO设备和所述第二中继SDIO设备被配置为至少部分地基于所述第一组逻辑功能、所述第二组逻辑功能和所述接收的逻辑功能号，来确定所述第一中继SDIO设备和所述第二中继SDIO设备中的哪一个将要对所述SDIO命令进行响应。
CN201680036121.9A 2015-06-22 2016-06-16 具有多个sdio单元的单中继sdio接口 Expired - Fee Related CN107771328B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US14/746,036 2015-06-22
US14/746,036 US9811485B2 (en) 2015-06-22 2015-06-22 Single relay SDIO interface with multiple SDIO units
PCT/EP2016/063949 WO2016207064A1 (en) 2015-06-22 2016-06-16 Single relay sdio interface with multiple sdio units

Publications (2)

Publication Number Publication Date
CN107771328A CN107771328A (zh) 2018-03-06
CN107771328B true CN107771328B (zh) 2020-09-08

Family

ID=56178333

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201680036121.9A Expired - Fee Related CN107771328B (zh) 2015-06-22 2016-06-16 具有多个sdio单元的单中继sdio接口

Country Status (6)

Country Link
US (1) US9811485B2 (zh)
EP (1) EP3311292A1 (zh)
JP (1) JP2018523206A (zh)
CN (1) CN107771328B (zh)
BR (1) BR112017027664A2 (zh)
WO (1) WO2016207064A1 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110457744B (zh) * 2019-06-27 2023-01-20 山东方寸微电子科技有限公司 一种sd/sdio设备仿真模型框架及其设计方法
CN110971621B (zh) * 2020-01-09 2023-07-11 成都三零嘉微电子有限公司 基于sdio接口的嵌入式多cpu互联电路、互联方法及驱动方法
CN112286446B (zh) * 2020-09-17 2022-12-20 杭州华澜微电子股份有限公司 一种存储装置及其控制方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7225357B2 (en) * 2003-01-21 2007-05-29 Zentek Technology Japan, Inc. SDIO card development system
US20050086413A1 (en) 2003-10-15 2005-04-21 Super Talent Electronics Inc. Capacity Expansion of Flash Memory Device with a Daisy-Chainable Structure and an Integrated Hub
US7873385B2 (en) * 2006-04-05 2011-01-18 Palm, Inc. Antenna sharing techniques
US20090177816A1 (en) * 2008-01-04 2009-07-09 Gerald Marx Method and system for communication with sd memory and sdio devices
WO2009145518A2 (ko) * 2008-05-26 2009-12-03 에스케이텔레콤 주식회사 무선 통신 모듈을 추가한 메모리 카드 및 이를 사용하기 위한 단말기와 ｗｐａｎ 통신 모듈을 가진 메모리 카드 및 이를 사용한 ｗｐａｎ 통신 방법
US9483429B2 (en) * 2008-07-14 2016-11-01 Texas Instruments Incorporated Unified input/output controller for integrated wireless devices
US8856501B2 (en) 2009-12-14 2014-10-07 Sandisk Technologies Inc. Method and system for controlling operation of interconnected devices by circulating host capability without a centralized manager
CN101835282B (zh) * 2010-04-23 2012-11-07 华为终端有限公司 一种无线上网模块、用户终端、安全数码卡、无线通信方法
US8731002B2 (en) 2011-03-25 2014-05-20 Invensense, Inc. Synchronization, re-synchronization, addressing, and serialized signal processing for daisy-chained communication devices
CN102508804A (zh) * 2011-10-20 2012-06-20 豪威科技(上海)有限公司 Sd/sdio主控制器
US20130143622A1 (en) 2011-12-02 2013-06-06 Huizhou Tcl Mobile Communication Co., Ltd. LTE Communication Card and LTE Communication System
EP2645638A1 (en) 2012-03-29 2013-10-02 Robert Bosch Gmbh Communication system with chain or ring topology
US9557802B2 (en) * 2013-08-01 2017-01-31 Mediatek Inc. Method of controlling SDIO device and related SDIO system and SDIO device
US10171975B2 (en) * 2015-01-19 2019-01-01 Lennox Industries Inc. Efficient distribution of heating, ventilation, and air conditioning functionality
US10127172B2 (en) * 2015-06-22 2018-11-13 Qualcomm Technologies International, Ltd. Single SDIO interface with multiple SDIO units
US9830280B2 (en) * 2015-06-22 2017-11-28 Qualcomm Incorporated Multiple access single SDIO interface with multiple SDIO units

Also Published As

Publication number Publication date
EP3311292A1 (en) 2018-04-25
CN107771328A (zh) 2018-03-06
JP2018523206A (ja) 2018-08-16
US9811485B2 (en) 2017-11-07
WO2016207064A1 (en) 2016-12-29
BR112017027664A2 (pt) 2018-08-28
US20160371209A1 (en) 2016-12-22

Similar Documents

Publication Publication Date Title
CN107710179B (zh) 具有多个sdio单元的多址单sdio接口
US11809718B2 (en) Channel optimized storage modules
US7624216B2 (en) Host controller
US10127172B2 (en) Single SDIO interface with multiple SDIO units
US8307143B2 (en) Interface card system
KR100647168B1 (ko) 메모리 디바이스 인터페이스를 검출하는 방법 및 장치
JP2018527678A (ja) 改良されたシリアル周辺インターフェース
US10078568B1 (en) Debugging a computing device
CN107771328B (zh) 具有多个sdio单元的单中继sdio接口
US20100023669A1 (en) Host controller disposed in multi-function card reader
CN107291641B (zh) 用于计算单元的存储器直接访问控制装置及其运行方法
US20140229688A1 (en) Storage control device, storage system, and storage control method
CN112559402B (zh) 一种基于fpga的pci从接口控制电路及fpga
US20070131767A1 (en) System and method for media card communication
KR100486244B1 (ko) 직렬 이이피롬을 이용하여 인터페이스용 카드를초기화하는 반도체 장치 및 초기화 방법
CN100409212C (zh) 存储器系统和使其包含的多个存储器控制器同步的方法
Mroczek USB FIFO interface for FPGA based DAQ applications
US20130019055A1 (en) Memory control device and method
JP2003345652A (ja) メモリ装置及びコンピュータシステム
EP0382342A2 (en) Computer system DMA transfer
US8892784B2 (en) Adaptive apparatus
CN100373606C (zh) 引脚共用系统
CN115145851A (zh) 经由总线共享资源的装置和方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20200908

Termination date: 20210616