CN102508804A - Sd/sdio主控制器 - Google Patents

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郑宇驰
陈晋湘
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Omnivision Technologies Shanghai Co Ltd
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    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4282—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus
    • G06F13/4291—Bus transfer protocol, e.g. handshake; Synchronisation on a serial bus, e.g. I2C bus, SPI bus using a clocked protocol

Abstract

本发明公开了一种SD/SDIO主控制器，至少包括控制器寄存器及中断产生模块、内部DMA模块、SD/SDIO命令接口模块、SD/SDIO数据接口模块及分频器及触发/采样使能信号产生模块，该分频器及触发/采样使能信号产生模块连接于该控制寄存器及中断产生模块的输出端，其利用一分频器对本地高速时钟进行分频以得到SD/SDIO卡的工作时钟，同时，利用该分频器产生触发/采样数据的使能信号输出至该SD/SDIO命令接口模块及该SD/SDIO数据接口模块，并使该使能信号相对SD/SDIO工作时钟的位置可调，通过本发明，解决了数据信号因为延时而产生setup/hold时间的问题。

Description

SD/SDIO主控制器
技术领域
本发明涉及一种主控制器，特别是涉及一种SD/SDIO主控制器。
背景技术
现有技术中对数据信号的触发/采样最常见的做法就是利用芯片管脚上返回的时钟去触发/采样数据信号，但这样做会有以下三个缺点：
1)FPGA(Field-Programmable Gate Array，现场可编程门阵列验证)时，使用全局时钟网络的触发器才能保证稳定的时序特性，所以如果直接使用管脚返回的时钟去触发寄存器，会导致该寄存器的时序特性无法保证，有可能出现setup/hold timing violation，表现出来的现象就是测试时不稳定。
2)在ASIC(Application Specific Integrated Circuit，专用集成电路)实现时，必须严格控制信号从寄存器的Q端到芯片管脚的延时以及芯片管脚到寄存器D端的延时，这样才能满足相应的setup/hold时间。
3)采样位置不能调整，不够灵活，而且容易受限于测试板上的线路延时。
如图1和图2所示，Tpd为芯片内部延时以及测试板延时的总和，Tset为数据接收端采样数据所需要的setup时间，Thold为数据接收端采样数据所需要的hold时间。图1中，数据信号相对时钟的正向延时会侵占接收端的setup时间；而图2中，数据信号相对时钟的负向延时会侵占接收端的hold时间。由此可见，固定的触发/采样点会受到信号延时的影响。
目前，SD卡(Secure Digital Memory Card，安全数码记忆卡)/SDIO卡(SecureDigital Input and Output Card，安全数字输入输出卡)在手持设备中的应用很广泛，SD/SDIO卡的主控制器的设计方案也很多。但由于SD/SDIO卡端并不具备触发/采样点可灵活设置的属性，关于信号延时对采样点产生的setup/hold时间问题，大多都是通过严格控制芯片内部延时来确定，这样会产生诸多限制，因此，实有必要提出一种技术手段使SD/SDIO主控制器内具有触发/采样点的可配置性来解决此一问题。
发明内容
为克服上述现有技术的上述缺点，本发明的主要目的在于提供一种SD/SDIO主控制器，其解决了数据信号因为延时而产生setup/hold时间的问题，避免了由于芯片内部延时以及测试板上的线路延时所带来的相位偏差。
为达上述及其它目的，本发明提出一种SD/SDIO主控制器，其至少包括控制器寄存器及中断产生模块、内部DMA模块、SD/SDIO命令接口模块及SD/SDIO数据接口模块，除此之外，该SD/SDIO主控制器还包括一分频器及触发/采样使能信号产生模块，该分频器及触发/采样使能信号产生模块连接于该控制寄存器及中断产生模块的输出端，利用一分频器对本地高速时钟进行分频以得到SD/SDIO卡的工作时钟，同时，利用该分频器产生触发/采样数据的使能信号输出至该SD/SDIO命令接口模块及该SD/SDIO数据接口模块，并使该使能信号相对SD/SDIO工作时钟的位置可调。
进一步地，该分频器及触发/采样使能信号产生模块根据该分频器的分频系数来确定该使能信号可选择的位置。
进一步地，该分频器及触发/采样使能信号产生模块限制该使能信号可以选择的位置个数。
进一步地，该分频器及触发/采样使能信号产生模块限制该使能信号可以选择的位置个数为8。
进一步地，该分频器的分频系数为频系数N为[0，256]之间的偶数，包括0。
进一步地，该使能信号最多有4种位置选择。
进一步地，该SD/SDIO主控制器还包括发送数据缓冲区及接收数据缓冲区。
与现有技术相比，本发明一种SD/SDIO主控制器通过分频器对本地高速时钟进行分频，从而得到SD/SDIO卡的工作时钟，同时利用该分频器产生触发/采样数据的使能信号，且该使能信号相对SD/SDIO工作时钟的位置可调，并通过调整使能信号的位置，增加Tset或Thold时间，解决了数据信号因为延时而产生的setup/hold时间问题。
附图说明
图1为现有技术中数据信号相对采样时钟有正向延时的时序图；
图2为现有技术中数据信号相对采样时钟有负向延时的时序图；
图3为本发明一种SD/SDIO主控制器之较佳实施例的架构框图；
图4为本发明一种SD/SDIO主控制器之较佳实施例的时序图；
图5为本发明较佳实施例中触发/采样数据的使能信号的实现框图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用，本说明书中的各项细节亦可基于不同观点与应用，在不背离本发明的精神下进行各种修饰与变更。
图3为本发明一种SD/SDIO主控制器之较佳实施例的结构架构图。如图3所示，本发明一种SD/SDIO主控制器包括控制寄存器及中断产生模块301、内部DMA模块302、SD/SDIO命令接口模块303、SD/SDIO数据接口模块304、发送数据缓冲区305、接收数据缓冲区306以及分频器及触发/采样使能信号产生模块307，其中控制寄存器及中断产生模块301、内部DMA模块302、SD/SDIO命令接口模块303、SD/SDIO数据接口模块304、发送数据缓冲区305、接收数据缓冲区306均为现有技术之SD/SDIO主控制器所包含之模块，在此不予赘述，以下将重点说明分频器及触发/采样使能信号产生模块307。
分频器及触发/采样使能信号产生模块307连接于控制寄存器及中断产生模块301的输出端，其利用一分频器对本地高速时钟进行分频，从而得到SD/SDIO卡的工作时钟SD/SDIO_CLK，同时利用该分频器产生触发/采样数据的使能信号strobe_en输出至SD/SDIO命令接口模块303j及SD/SDIO数据接口模块304，并使该使能信号strobe_en相对SD/SDIO工作时钟的位置可调。
图4为本发明利用分频器产生触发/采样数据的使能信号的时序示意图。可见通过调整使能信号strobe_en的位置，可以增加Tset或Thold时间，如图4中Δt部分，这样就解决了数据信号因为延时而产生的setup/hold时间问题。
在本发明较佳实施例中，在产生触发/采样数据的使能信号strobe时，可以有以下两种实现方式：
1)根据分频系数N来确定使能信号strobe_en可选择的位置。显然，分频系数为N，那么使能信号strobe_en就可以有N种位置可选，这种做法的优点是可以达到最大灵活度，但是实现相对复杂；
2)限制使能信号strobe_en可以选择的位置个数，例如最多有8个位置，当分频系数N＜＝8时，那么可选择的位置为N；而当N＞8时，那么可选择的位置仍然为8，而且这8个位置近似平均分布在N的区间上
通过实践发现，如果分频系数N较大，那么SD/SDIO卡的工作时钟频率就较低，这时候数据信号的延时对setup/hold时间的影响就很小。所以通过平衡实现的复杂度以及实用性，本发明之较佳实施例采用的最佳实现方式为：
a)分频系数N为[0，256]之间的偶数，包括0；
b)使能信号strobe_en最多有4种位置选择，即N＜＝4时，可选择的位置个数为N；当N＞4时，可选择的位置个数仍为4。
图5为本发明较佳实施例中触发/采样数据的使能信号的实现框图。其中，本地高速时钟经分频系数为N的分频器分频后，得到SD/SDIO卡的工作时钟SD_CLK，同时通过分频计数器的计数cnt_e及SD/SDIO卡的工作时钟SD_CLK的判断，获得不同的相位选择信号phase_sel，由此获得不同的使能信号strobe_en位置选择。
综上所述，本发明一种SD/SDID主控制器通过使用分频器对本地高速时钟进行分频，从而得到SD/SDIO卡的工作时钟，同时利用该分频器产生触发/采样数据的使能信号，且该使能信号相对SD/SDIO工作时钟的位置可调，通过调整使能信号的位置，增加Tset或Thold时间，解决了数据信号因为延时而产生的setup/hold时间问题。可见，本发明整个电路使用全同步逻辑设计方案，对于发送/接收的数据都用本地高速时钟去触发/采样，而且触发/采样的位置可以灵活控制，避免了由于芯片内部延时以及测试板上的线路延时所带来的相位偏差。上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修饰与改变。因此，本发明的权利保护范围，应如权利要求书所列。

Claims (7)

1.一种SD/SDIO主控制器，至少包括控制器寄存器及中断产生模块、内部DMA模块、SD/SDIO命令接口模块及SD/SDIO数据接口模块，其特征在于：该SD/SDIO主控制器还包括一分频器及触发/采样使能信号产生模块，该分频器及触发/采样使能信号产生模块连接于该控制寄存器及中断产生模块的输出端，利用一分频器对本地高速时钟进行分频以得到SD/SDIO卡的工作时钟，同时，利用该分频器产生触发/采样数据的使能信号输出至该SD/SDIO命令接口模块及该SD/SDIO数据接口模块，并使该使能信号相对SD/SDIO工作时钟的位置可调。
2.如权利要求1所述的SD/SDIO主控制器，其特征在于：该分频器及触发/采样使能信号产生模块根据该分频器的分频系数来确定该使能信号可选择的位置。
3.如权利要求1所述的SD/SDIO主控制器，其特征在于：该分频器及触发/采样使能信号产生模块限制该使能信号可以选择的位置个数。
4.如权利要求3所述的SD/SDIO主控制器，其特征在于：该分频器及触发/采样使能信号产生模块限制该使能信号可以选择的位置个数为8。
5.如权利要求1所述的SD/SDIO主控制器，其特征在于：该分频器的分频系数为频系数N为[0，256]之间的偶数，包括0。
6.如权利要求5所述的SD/SDIO主控制器，其特征在于：该使能信号最多有4种位置选择。
7.如权利要求1所述的SD/SDIO主控制器，其特征在于：该SD/SDIO主控制器还包括发送数据缓冲区及接收数据缓冲区。
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