JPH09139863A

JPH09139863A - Ｐｌｌ回路

Info

Publication number: JPH09139863A
Application number: JP7296726A
Authority: JP
Inventors: Hirobumi Ishii; 博文石井
Original assignee: Fujitsu General Ltd
Current assignee: Fujitsu General Ltd
Priority date: 1995-11-15
Filing date: 1995-11-15
Publication date: 1997-05-27
Anticipated expiration: 2015-11-15
Also published as: JP3473222B2

Abstract

(57)【要約】【課題】ロックはずれが発生した時に新たに選定する係
数乗算回路の係数により、制御周波数帯の上限または下
限値のところでロックインされて、不安定なロックイン
状態になるのを避けることにある。【解決手段】ＰＬＬ回路の基準信号と比較信号を入力
し、当該両信号の位相がずれるロックはずれを検出した
時にロックはずれ検出信号を出力し、当該両信号の位相
のずれ方向の情報を有するはずれ方向検出信号を出力す
るロックはずれ検出回路と、ロックはずれ検出信号とは
ずれ方向検出信号とを入力し、ロックはずれ検出信号に
応答して、当該クロック出力の周波数が制御周波数帯に
係数を乗算した乗算制御周波数帯の中央付近に位置する
係数に対応する係数設定信号をＰＬＬ回路の係数乗算回
路に供給する係数制御回路とを有することを特徴とする
ＰＬＬ回路。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プラズマ・ディス
プレイ・パネル（ＰＤＰ）や液晶表示パネル（ＬＣＤ）
等の表示装置に関し、特に、水平同期信号から所定の周
波数のシステムクロックを生成するフェイズ・ロックド
・ループ回路（以下ＰＬＬ回路とする）の改良に関す
る。

【０００２】

【従来の技術】ＰＤＰやＬＣＤを用いた表示装置は、ビ
デオ再生装置等から出力される映像信号、水平同期信号
および垂直同期信号を含むコンポジット信号を入力し、
それぞれの信号に分離し、水平同期信号をもとにＮ倍
（Ｎは２以上の整数）したシステム・クロックをＰＬＬ
回路により生成し画像処理に使用している。

【０００３】このシステム・クロックは、例えば、アナ
ログＲＧＢ信号のサンプリング用のクロック信号として
利用されたり、表示部での表示クロック信号として利用
されたりする。従って、このシステム・クロックの周波
数の乱れは、表示画面の乱れにつながることになる。

【０００４】図７は、従来のＰＬＬ回路の概略を示すブ
ロック図である。基本的な構成は、位相比較回路２０、
ローパスフィルタ（ＬＰＦ）２１、電圧制御発振器（Ｖ
ＣＯ：Ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄＯｓｃ
ｉｌｌａｔｏｒ）２２、１／Ｎ分周器２４からなる。

【０００５】このＰＬＬ回路では、コンポジット信号か
ら同期分離された水平同期信号である基準信号Ｈ．ＲＥ
ＦのＮ倍の周波数のクロックｆout が生成される。そし
て、クロックｆout をＮ分の１に分周した比較信号Ｈ．
ＶＡＲＩがフィードバックされて、位相比較回路２０に
て基準信号Ｈ．ＲＥＦとの位相差が検出される。位相比
較回路２０の出力の位相差検出パルスは、位相差に応じ
たパルス幅を有し、ローパスフィルタ２１によって積分
され、そのパルス幅に応じた値のＶＣＯ制御電圧が電圧
制御発信回路２２に入力される。そして、基準信号Ｈ．
ＲＥＦと比較信号Ｈ．ＶＡＲＩとの位相差に応じて電圧
制御発信回路２２の周波数が変更され、最終的にクロッ
クｆout が基準信号Ｈ．ＲＥＦと同期するよう制御され
る。

【０００６】更に従来のＰＬＬ回路では、ロック制御可
能なクロックｆout の周波数範囲を見かけ上拡張するた
めに、係数乗算器２３を電圧制御発振回路２２の後段に
設け、その係数Ｑをロックはずれ検出回路２５と係数Ｑ
制御回路２６により生成される係数設定信号２９により
可変設定している。ロックはずれ検出回路２５からはク
ロックｆout が基準信号Ｈ．ＲＥＦの位相からはずれて
制御不可能になったことを検出するロックはずれ検出パ
ルス２７とそのはずれ方向（クロックｆout が進みか遅
れか、又は高い周波数か低い周波数か）を検出するはず
れ方向検出パルス２８とが出力される。

【０００７】図８にて、ロック制御可能なクロックｆou
t の周波数範囲を見かけ上拡張している点について説明
する。例えば、今仮に係数がＱn の場合で、ローパスフ
ィルタ２２の出力であるＶＣＯ制御電圧がＶs であると
する。基準信号Ｈ．ＲＥＦの周波数が変動したり、ある
いはＰＬＬ回路特有の揺らぎが生じたとしても、ＶＣＯ
制御電圧がＶs を中心にして変動することで出力クロッ
クｆout の位相も追従することになる。そして、基準信
号Ｈ．ＲＥＦと比較信号Ｈ．ＶＡＲＩとの位相が大きく
ずれた場合には、ロックはずれが検出され、係数制御回
路２６によりその上の係数Ｑn+1 が選択され、より高い
周波数帯ｆs ×Ｑn+1 での制御に切り替わる。従って、
ロックはずれの検出に伴い係数を適宜選択していけば、
制御電圧ＶＣＯの範囲が限られていても見かけ上制御可
能な周波数帯を広くすることができる。

【０００８】このロックはずれ検出回路２５と係数制御
回路２６の詳細回路図を図９に、そのタイミングチャー
ト図を図１０に示す。１と７はそれぞれ基準信号Ｈ．Ｒ
ＥＦと比較信号Ｈ．ＶＡＲＩの立ち上がりエッジを検出
する回路で、それ以外は図に示した通りである。係数制
御回路２６は、アップ・ダウンカウンタ２６１と係数Ｒ
ＯＭ２６１及び設定データフォーマット変換２６３から
構成されている。

【０００９】このロックはずれ検出回路２５の基本的な
動作は、比較信号Ｈ．ＶＡＲＩの立ち上がりエッジのパ
ルス信号の前後一定幅のゲートパルス期間内に基準信号
Ｈ．ＲＥＦの立ち上がりエッジパルスが入っているかど
うかを検出することにより、ロックはずれの検出を行な
うことにある。即ち、比較信号Ｈ．ＶＡＲＩの立ち上が
りエッジのパルス信号（エッジ検出回路７の出力）から
ａカウントした信号とｂカウントした信号をＲＳフリッ
プフロック５に入力することにより、その反転出力にゲ
ートパルスが生成される。従って、図１０中の比較信号
Ｈ．ＶＡＲＩの２つめのパルスの位相が早くなった結
果、３つめのゲートパルスは基準信号Ｈ．ＲＥＦの立ち
上がりエッジのパルスからずれることになる。その状態
がＤフリップフロップ回路６にて検出される。このＤフ
リップフロップ回路６の出力Ｑはロック状態の時にＨレ
ベルが出力され、反転出力Ｑバーはロックはずれ状態の
時にＨレベルが出力される。従って、図１０中の時刻Ｔ
L でロックはずれ状態が始まると、論理積回路８を経由
して積算カウンタ１０に入力されるＨ．ＲＥＦエッジパ
ルスがカウントされ、所定値までカウントが続くとＸカ
ウントデコーダ１１からロックはずれの検出を知らせる
信号がＲＳフリップフロップ回路１４に伝えられ、ロッ
クはずれ検出回路２５はロックはずれ検出パルス２７を
Ｈレベルにする。一方、ロックはずれ状態から一定期間
ロック状態になった場合も同様に、Ｘカウントデコーダ
１３がロック状態を知らせる信号をＲＳフリップフロッ
プ回路１４のＲ入力に伝え、ロックはずれ検出パルス２
７をＬレベルに戻す。

【００１０】以上のようにロックはずれ検出回路は、基
準信号Ｈ．ＲＥＦと比較信号Ｈ．ＶＡＲＩとの位相ずれ
が一定期間続いた場合にのみ、ロックはずれ検出パルス
２７をＨレベルにして係数制御回路２６の係数設定信号
２９を変更している。これにより判別が敏感すぎて誤判
別する可能性が高くなるのを防止している。

【００１１】尚、係数制御回路２６では、ロックはずれ
検出パルス２７がＨレベルの時にアップ・ダウンカウン
タ２６１がはずれ方向検出パルス２８の状態に応じてカ
ウントアップまたはカウントダウンし、その出力信号を
アドレス信号として入力する係数ＲＯＭから選定された
係数が所定のフォーマット変換の上、係数設定信号２９
として係数乗算器２３に与えられる。はずれ方向検出パ
ルス２８は、カウンタ２の最上位ビットのＭＳＢが比較
信号Ｈ．ＶＡＲＩに同期してＬレベルとＨレベルを交互
に出力することを利用して、論理積回路８によってロッ
クはずれが検出されたタイミング時のカウンタのＭＳＢ
信号のレベルを遅延フリップフロップ１７が取り込むこ
とで、比較信号Ｈ．ＶＡＲＩの位相が進んでいるか遅れ
ているかを検出するようにしている。従って、はずれ方
向検出パルス２８がＬレベルの場合には、図１０に示さ
れる様に比較信号Ｈ．ＶＡＲＩの位相は進み方向であ
り、Ｈレベルの場合は遅れ方向である。

【００１２】

【発明が解決しようとする課題】図８に示した通り、隣
接する制御直線が共通の周波数帯を持つように係数乗算
器の係数が設定されている。これは方式上さけられない
ことである。その結果、図中に示すように任意の周波数
に対してＡ点とＢ点のいずれでもロックされる場合があ
る。仮に、ＰＬＬ回路がロックインされている定常状態
から、ＰＬＬ回路に入力される基準信号Ｈ．ＲＥＦが異
なる周波数に変更されてロックはずれが生じたとする。
ＰＬＬ回路は、上記のロックはずれ検出パルス２７等に
より別のロックされうる係数に設定値が変更される。そ
の場合、仮にＢ点でロックされたとすると、制御電圧Ｖ
ＣＯの電圧値ＶL の前後には制御周波数帯が存在するの
で、基準信号Ｈ．ＲＥＦと比較信号Ｈ．ＶＡＲＩとの位
相差の変動に追従してロック状態を維持することができ
る。

【００１３】一方、Ａ点でロックされたとする。ＰＬＬ
回路は回路上の問題からジッタと呼ばれる微小な揺らぎ
を持っている。ところがＡ点でロックインされている
と、制御電圧ＶＣＯの上限点Ｖ2 であるため、その上側
の範囲ではＰＬＬ回路はロック制御できなくなる。これ
は、例えば、ローパスフィルタ２１の出力の制御電圧Ｖ
ＣＯが電源電圧値以上を出力できないこと等に起因す
る。その為、Ａ点でロックインする場合は、前記の揺ら
ぎに伴ってＰＬＬ回路の出力のクロックｆout が追従で
きなくなる。

【００１４】かかる現象が発生すると、例えばクロック
ｆout アナログ映像信号のサンプリングクロックとして
使用する場合には、サンプリング点が不安定になり、画
面上では映像が揺れる等の不都合を招くことになる。

【００１５】そこで、本発明の目的は、上記問題点を解
決したＰＬＬ回路を提供することにある。

【００１６】更に、本発明の目的は、ある設定係数での
周波数可変範囲の上限点または下限点でロックすること
を回避することができるＰＬＬ回路を提供することにあ
る。

【００１７】更に、本発明の目的は、ロックはずれが生
じた場合に制御電圧の中央値付近でのロックイン制御が
可能なＰＬＬ回路の係数乗算器の係数に設定することが
できるＰＬＬ回路を提供することにある。

【００１８】

【課題を解決するための手段】上記の目的は、本発明に
よれば、基準信号を入力し該基準信号に同期した整数倍
の周波数を有するクロック出力を生成するＰＬＬ回路に
おいて、該基準信号と該クロック出力を前記整数分の１
に分周した比較信号との位相差に応じた制御信号を出力
する位相比較回路と、該位相比較回路の制御信号に応答
して所定の制御周波数帯内の周波数を有する信号を出力
する発振器と、該発振器からの信号の周波数に係数を乗
算した周波数を有する前記クロック出力を出力する係数
乗算回路と、前記基準信号と前記比較信号を入力し、当
該両信号の位相がずれるロックはずれを検出した時にロ
ックはずれ検出信号を出力し、当該両信号の位相のずれ
方向の情報を有するはずれ方向検出信号を出力するロッ
クはずれ検出回路と、前記ロックはずれ検出信号とはず
れ方向検出信号とを入力し、該ロックはずれ検出信号に
応答して、当該クロック出力の周波数が前記制御周波数
帯に該係数を乗算した乗算制御周波数帯の中央付近に位
置する係数に対応する係数設定信号を前記係数乗算回路
に供給する係数制御回路とを有することを特徴とするＰ
ＬＬ回路を提供することにより達成される。

【００１９】上記発明によれば、ロックはずれが発生し
た場合に、新たに設定される係数は、乗算制御周波数帯
の中央部にクロック出力が位置するような係数が選択さ
れるので、従来の如く制御周波数帯の上限または下限値
付近でロックインされることが防止される。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面に従って説明するが、本発明の技術的範囲が実施
の形態で示した回路図等に限定されるものではないのは
言うまでもない。

【００２１】図１は本発明の制御について説明するため
の図である。本発明では、ロックはずれが生じた時に、
新たな係数乗算器の係数を設定するに際して、ロックイ
ン制御可能な複数の係数の内、制御範囲の中央付近の制
御電圧値ＶＣＯまたはクロック周波数ｆout で制御可能
な係数を選択するようにしている。

【００２２】図８に一点鎖線で示した通り、設定可能な
係数を増やして、ある周波数ｆoutに対してオーバラッ
プしている制御直線を複数にしておく。その結果、横軸
を周波数に取ると、図１に示したようになる。今仮に、
係数設定値がＱn でロックインしている状態からクロッ
ク周波数がｆn に変動してロックはずれが発生したとす
る。前述した通り、ロックはずれ検出回路２５によりロ
ックはずれ検出パルス２７が出力され、図９に示したア
ップ・ダウン・カウンタ２６１によりはずれ方向パルス
２８の情報に基づいてカウントアップまたはカウントダ
ウンして設定係数がスキャンされることになる。即ち、
図１で言うと、係数Ｑn からＱn+1,Ｑn+2,Ｑn+3 の如く
スキャンされる。

【００２３】従来の回路では、係数がＱn+2 に設定され
た瞬間に、周波数ｆn に対してロックイン可能であるた
め、ロックはずれ検出パルス２７がＬレベルになってア
ップ・ダウン・カウンタ２６１によるスキャン動作が停
止することになる。その結果、前述の制御範囲の上限値
または下限値でのロックイン制御の事態が生じることに
なる。

【００２４】そこで、本発明では、ロックはずれが発生
したら、制御周波数帯の中央付近でロックインされる係
数を選んで設定する様にして、制御周波数帯の上限値ま
たは下限値でのロックイン制御の事態を避ける様にして
いる。具体的な手法としては、ロックはずれが発生した
ら、ロックインできる係数を全てスキャン動作により検
出し、検出した複数の係数のうち中央の係数に設定値を
決めるようにする。図１で説明すると、クロック周波数
ｆn に対しては、係数Ｑn+2 からＱn+10までがロックイ
ン制御（周波数ｆn を引き込める）ができることにな
る。その場合に、設定値としてはその中央の係数Ｑn+6
が選択されることになる。このことは、図８で説明する
と、実線の係数Ｑn ，Ｑn+1 と追加したその間の３本の
一点鎖線の合計５本の内、中央の一点鎖線の係数が選択
されることを意味する。こうすることで、上限値または
下限値でロックインされる状況を避けることができ、従
来の如き不安定なロックイン状態を回避することができ
る。

【００２５】図２は、上記の制御を行なう為の係数制御
回路２６の改良例であり、図３はそのタイミングチャー
ト図である。ロックはずれ検出パルス２８とはずれ方向
検出パルス２７は図７、図９、図１０で説明したのと同
様に生成されて、係数制御回路２６に入力される。アッ
プ・ダウン・カウンタ３３と係数ＲＯＭ３４及び設定デ
ータフォーマット変換部２６３が設けられている点は、
図９の場合と同様である。但し、係数ＲＯＭ３４は、前
述した通り係数の種類が従来よりも多く準備されてい
る。また図２の係数制御回路２６では、垂直同期信号の
立ち下がりエッジを検出する回路３６を設けて、アップ
・ダウン・カウンタ３３のカウントアップまたはダウン
用のクロック信号に利用している点も同様である。

【００２６】図２の回路の概略は次の通りである。図３
のタイミングチャート図に示される通り、定常状態から
アンロック状態に移ると、一定時間アンロック状態が継
続したことが検出されてロックはずれ検出パルス２７が
Ｈレベルになる時刻Ｔ１の時に、アップ・ダウン・カウ
ンタ３３をイネーブル状態にして、はずれ方向検出パル
ス２７のＨまたはＬレベルに従った方向にカウンタのア
ップまたはダウン動作を開始させる。即ち、図１でいう
と係数Ｑn でアンロックになり、係数のスキャン動作を
開始する。やがて、時刻Ｔ２にて、ロックインできる係
数までスキャンされるとロックはずれ検出パルス２７が
Ｌレベルに戻る。図１でいうと係数Ｑn+2 が係数ＲＯＭ
３４の出力となった時である。但し、図２の回路ではロ
ックイン状態になったとしてもカンウタ３３のスキャン
動作を停止せずに、さらに再度ロックはずれになるまで
スキャン動作を続ける。やがて、時刻Ｔ３でロックはず
れになったことがロックはずれ検出パルス２７により検
出される。そこで、最初にロックインした時の係数Ｑn+
2 と最後にロックはずれを起こした一つ前の係数Ｑn+10
に対応するカウンタ出力（係数ＲＯＭ３４のアドレス）
の値をそれぞれレジスタ４２と４１に記憶しておいて、
演算部４４によりその中央値を計算し、時刻Ｔ4 のタイ
ミングで演算値Ｚをカウンタ３３に強制的にロードす
る。

【００２７】更に詳細に動作を説明する。Ｄフリップフ
ロップ３１は、最初にロックはずれを起こした時刻Ｔ１
におけるはずれ方向検出パルス２７の情報を保持するた
めの回路であり、時刻Ｔ２にてロックインされてもカウ
ンタ３３にあたえるカウントアップまたはダウンの指示
情報は変更されない。もう一つのＤフリップフロップ３
７は、ロックはずれ検出パルス２７が立ち上がる度に出
力ＱをＬ，Ｈ，Ｌと変化し、最初にロックはずれが検出
されて時刻Ｔ１でカウンタ３３をイネーブル状態にし
て、次にロックインする時刻Ｔ２でもイネーブル状態を
保持し、再度ロックはずれが検出される時刻Ｔ３でイネ
ーブル状態を解除してカウントアップまたはカウントダ
ウンを停止するようにしている。

【００２８】立ち下がりエッジ検出回路４０では、最初
にロックはずれが検出された後にロックイン状態になる
時刻Ｔ２でカウンタ３３の出力値をレジスタ４２に記憶
させるクロック信号を出力する。一方、立ち上がりエッ
ジ検出回路３９では、２回目にロックはずれが検出され
る時刻Ｔ３でカウンタ３３の出力値をレジスタ４１に記
憶させるクロック信号を出力する。図３に示される通
り、図１の例における最初の設定値（係数）Ｑn+2 (Ｑ
F)に対応するカウンタ３３の出力がレジスタ４２に記憶
され、最後の設定値（係数）Ｑn+10 (ＱL)に対応するカ
ンウタ３３の出力がレジスタ４１に記憶される。

【００２９】そして、Ｄフリップフロップ３７の反転出
力ＱバーがＨレベルでロックはずれ検出パルス２７もＨ
レベルになった時、即ち、最後の設定値Ｑn+10が検出さ
れた後の時刻Ｔ３の後であって垂直同期信号の立ち下が
りエッジのタイミングＴ４の時に、論理積回路３８の出
力がＨレベルとなり、ロード信号としてカンウタ３３に
供給される。そして、そのタイミングＴ４で演算部４４
による中央値Ｑn+6 (設定係数ＱS)がロードデータとし
てカウンタ３３にロードされることになる。

【００３０】この結果、係数乗算器２３の係数が設定値
ＱS （図１の例ではＱn+6)に設定される。従って、新た
な係数の下でのロックイン状態は、ロック周波数ｆｎを
中心とする制御直線上で実現されることになり、従来の
ように上限値または下限値でのロックイン状態を回避す
ることができる。

【００３１】［変更例］上記の回路例では、予め係数Ｒ
ＯＭ３４内に準備しておいた複数の係数の内、上限レン
ジまたは下限レンジ付近でスキャン動作が行なわれてロ
ックインできる複数の係数のうちの中央値を選択した場
合に、ロック周波数ｆｎが必ずしも中央付近にならない
場合がある。

【００３２】図４はそれを説明するための図である。
今、ロックはずれが生じて係数値をスキャンしていると
すると、上記した図２、図３の例では、係数Ｑn+8 でロ
ックインして最初の設定値（係数）ＱF としてレジスタ
に記憶され、最後の上限の係数Ｑn+11が最後の設定値
（係数）ＱL としてレジスタに記憶され、両者の平均値
から中央値であるＱn+9 が設定係数Ｑs としてカウンタ
にロードされることになる。この設定係数Ｑn+9 では、
図４に示す通りロック周波数ｆｎが中央付近になく望ま
しい係数とは言えない。

【００３３】そこで、本発明の変更例によれば、例えば
係数Ｑn+7 を上限側の境界レンジと定義し、ロックはず
れ状態になってカウンタがスキャンしていき、指定した
境界レンジＱn+7 に対応するカウンタ値になってもロッ
クはずれ状態のままの場合には、強制的に上限側の最大
係数Ｑn+11に対応するカウンタ値をカウンタにロードす
るようにする。ロックはずれ方向が逆であって下限側に
カウンタがスキャンをする場合には、同様に、下限側の
境界レンジの係数に対応するカウント値になってもロッ
クはずれ状態のままの場合には、強制的に下限側の最小
係数に対応するカウンタ値をカウンタにロードするよう
にする。

【００３４】従って、望ましくは、境界レンジに定義さ
れる係数は、最大値または最小値の係数に対応する制御
周波数帯の中央値（図４では係数Ｑn+11の中央値）と境
界レンジの係数の制御周波数帯の上限値または下限値
（図４では係数Ｑn+7 ）とがほぼ一致するように選定さ
れる。

【００３５】かかる機能を実現する係数制御回路２６が
図５の回路図である。図６はそのタイミングチャート図
である。図５中、破線で囲った部分が図２の係数制御回
路２６に新たに加えた部分である。

【００３６】動作の概略は、図６のタイミングチャート
に示した通り、時刻Ｔ１でロックはずれがロックはずれ
検出パルス２７の立ち下がりにより検出されてから、Ｄ
フリップフロップ３７の出力が立ち上がって、カウンタ
３３をイネーブル状態にし、はずれ方向検出パルス２８
の情報に従ってカウンタがカウントアップまたはダウン
を行なう点は、図３の場合と同じである。やがて、時刻
Ｔ５にて未だロックはずれ状態が続いていて、即ちＤフ
リップフロップ回路の出力ＱがＨレベルの状態であり、
且つ境界レンジの係数に対応するアドレス値にカウンタ
の出力が達した場合には、はずれ方向に従って、上限側
の最大係数に対応するアドレス値かまたは最小係数に対
応するアドレス値がロードできる状態となる。そして、
垂直同期信号の立ち下がりのタイミングの時刻Ｔ６にて
ロードパルスが生成され、カウンタ３３に最大係数また
は最小係数に対応するアドレス値がロードされる。その
後、カウンタのイネーブル状態が解かれ、更にロードパ
ルスがなくなりロードが禁止され、ロックインして定常
状態に戻る。

【００３７】図５に示した係数制御回路２６は、カウン
タ３３の出力とメモリ４７の記憶する下限側の境界レン
ジアドレスデータとを比較して、カウンタ値が境界レン
ジに達したらＨレベルを出力する比較回路４９を有す
る。同様に、カウンタ３３の出力とメモリ４８の記憶す
る上限側の境界レンジアドレスデータとを比較して、カ
ウンタ値が境界レンジに達したらＨレベルを出力する比
較回路５０を有する。図４の例では、比較回路５０が時
刻Ｔ５で出力をＨレベルにすることになる。また、下限
側の最小係数に対応するアドレスデータを記憶するメモ
リ５１と、上限側の最大係数に対応するアドレスデータ
を記憶するメモリ５２とが設けられ、セレクタ回路５３
により適宜選択されて、カウンタ３３のロードデータと
なる。

【００３８】論理積回路５７と５８が、前述した境界レ
ンジに達してもロックはずれ状態のままであるとの条件
を検出する回路である。図４の例で説明すると、論理積
回路５８がその条件を時刻Ｔ５にて検出することにな
る。即ち、入力５８１はＤフリップフロップ３７の出力
であるので、Ｈレベルの間はロックはずれ状態であるこ
とを意味する。また、入力５８２は、比較回路５０がカ
ウンタ値が上限側の境界レンジの係数に対応するアドレ
ス値に達した時にＨレベルになる信号である。入力５８
４は上側にスキャン中であることを意味するはずれ方向
検出パルス２８の反転信号である。比較回路５５の出力
である入力５８３は通常はＨレベルである。従って、時
刻Ｔ５にて論理積回路５８の出力がＨレベルに立ち上が
り、論理積回路６０から垂直同期信号の立ち下がりエッ
ジのタイミングである時刻Ｔ６にロードパルス６０１が
出力されることになる。そのロードパルス６０１は論理
和回路４６を介してカウンタ３３に入力され、セレクタ
回路５３が選択していた最大係数に対応するアドレス値
がカウンタ３３にロードされる。

【００３９】ロードパルス６０１は更に、論理和回路６
１を介してＤフリップフロップの出力Ｑを反転させ、カ
ウンタ３３をイネーブル状態にする。また、カウンタに
ロードされた最大係数に対応したアドレス値が比較回路
５５にてメモリ５２の値と比較され、ロードされたこと
が確認され、その出力をＬレベルにする。その結果、論
理積回路５８の出力がＬレベルに下がり、ロードパルス
６０１はなくなる。

【００４０】下限側の場合も同様にして論理積回路５７
が境界レンジに達したことを検出し、最小係数に対応す
るアドレス値がカウンタ３３にロードされることにな
る。

【００４１】

【発明の効果】上記の通り、発明によれば、ロックはず
れが発生した場合に、新たに設定される係数は、乗算制
御周波数帯の中央部にクロック出力が位置するような係
数が選択されるので、従来の如く制御周波数帯の上限ま
たは下限値付近でロックインされることが防止される。
従って、かかるＰＬＬ回路が表示装置のサンプリング・
パルスの生成回路として使用された場合、画像の品質を
向上させることができる。

【図面の簡単な説明】

【図１】本発明の制御について説明するための図であ
る。

【図２】本発明の実施の形態の係数制御回路のブロック
図である。

【図３】図２の回路のタイミングチャート図である。

【図４】本発明の実施の形態の変更例を説明するための
図である。

【図５】本発明の実施の形態の変更例に従う係数制御回
路のブロック図である。

【図６】図５の回路のタイミングチャート図である。

【図７】従来のＰＬＬ回路の概略を示すブロック図であ
る。

【図８】係数乗算器の機能を説明するための図である。

【図９】ロックはずれ検出回路と係数制御回路の詳細回
路図である。

【図１０】図９のタイミングチャート図である。

【符号の説明】

２０位相比較回路２１ローパスフィルタ２２電圧制御発信回路２３係数乗算器２４分周器２５ロックはずれ検出回路２６係数制御回路２７ロックはずれ検出信号２８はずれ方向検出信号２９係数設定信号３３アップ・ダウン・カウンタ３４係数メモリ４１，４２レジスタ４４演算部５３セレクタ回路

Claims

【特許請求の範囲】

【請求項１】基準信号を入力し該基準信号に同期した整
数倍の周波数を有するクロック出力を生成するＰＬＬ回
路において、該基準信号と該クロック出力を前記整数分の１に分周し
た比較信号との位相差に応じた制御信号を出力する位相
比較回路と、該位相比較回路の制御信号に応答して所定の制御周波数
帯内の周波数を有する信号を出力する発振器と、該発振器からの信号の周波数に係数を乗算した周波数を
有する前記クロック出力を出力する係数乗算回路と、前記基準信号と前記比較信号を入力し、当該両信号の位
相がずれるロックはずれを検出した時にロックはずれ検
出信号を出力し、当該両信号の位相のずれ方向の情報を
有するはずれ方向検出信号を出力するロックはずれ検出
回路と、前記ロックはずれ検出信号とはずれ方向検出信号とを入
力し、該ロックはずれ検出信号に応答して、当該クロッ
ク出力の周波数が前記制御周波数帯に該係数を乗算した
乗算制御周波数帯の中央付近に位置する係数に対応する
係数設定信号を前記係数乗算回路に供給する係数制御回
路とを有することを特徴とするＰＬＬ回路。
【請求項２】請求項１において、前記係数制御回路は、前記クロック出力の任意の周波数
に対して、ロックイン可能な異なる複数の係数を予め有
し、前記ロックはずれ検出信号に応答して、当該クロッ
ク出力の周波数でロックイン可能な複数の係数のうち、
該クロック出力の周波数が前記乗算制御周波数帯の中央
付近になる係数を選択し、該選択された係数に対応する
係数設定信号を前記係数乗算回路に供給することを特徴
とするＰＬＬ回路。
【請求項３】請求項２において、前記係数制御回路は、前記ロックイン可能な複数の係数を連続的に記憶する係
数メモリと、前記ロックはずれでイネーブル状態となり、前記はずれ
方向検出信号に従ってカウントアップまたはカウントダ
ウンし、当該カウント値を前記係数メモリの入力アドレ
スとして供給するアップ・ダウン・カウンタとを有し、前記ロックはずれ検出信号に応答して、前記カウント値
をアップまたはダウンすることで係数メモリ内の複数の
係数をスキャンし、最初にロックインするカウント値と
最後にロックインするカウント値の中央付近のカウント
値を選ぶことを特徴とするＰＬＬ回路。
【請求項４】請求項３において、前記係数制御回路は、前記最初にロックインするカウント値を記憶する第一の
レジスタと、前記最後にロックインするカウント値を記
憶する第二のレジスタと、該第一及び第二のレジスタの
値の平均値を演算する演算部とを有することを特徴とす
るＰＬＬ回路。
【請求項５】請求項４において、前記係数制御回路は、更に、前記の係数メモリ内の複数の係数をスキャンして最後の
ロックインするカウント値を検出した後に再度ロックは
ずれを検出した後、前記演算部の演算値を前記アップ・
ダウン・カウンタにロードするロードパルス生成回路を
有することを特徴とするＰＬＬ回路。
【請求項６】請求項２において、前記係数制御回路は、前記ロックイン可能な複数の係数を最小係数から最大係
数まで連続的に記憶する係数メモリと、前記ロックはずれでイネーブル状態となり、前記はずれ
方向検出信号に従ってカウントアップまたはカウントダ
ウンし、当該カウント値を前記係数メモリの入力アドレ
スとして供給するアップ・ダウン・カウンタとを有し、前記ロックはずれ検出信号に応答して、前記カウント値
をアップまたはダウンすることで係数メモリ内の複数の
係数をスキャンし、前記最小係数から最大係数までの複
数の係数のうち該最小係数より所定値大きい下限境界レ
ンジ係数あるいは該最大係数より所定値小さい上限境界
レンジ係数をスキャンした時に、ロックはずれ状態のま
まの場合に、該最小係数または最大係数に対応するカウ
ント値を選択することを特徴とするＰＬＬ回路。
【請求項７】請求項６において、前記係数制御回路は、前記下限境界レンジ及び上限境界レンジに対応するカウ
ント値を記憶するメモリと、当該メモリのカンウト値と
前記アップ・ダウン・カウンタの値を比較するカウント
値比較回路をさらに有し、該比較回路から一致信号が出
力された時に、前記ロックはずれ検出信号がロックはず
れ状態の場合に、その後、前記最小係数または最大係数
を前記アップ・ダウン・カウンタにロードすることを特
徴とするＰＬＬ回路。
【請求項８】請求項４及び６に記載の係数制御回路を有
し、更に、前記演算部の出力と前記最小係数及び最大係数に対応す
るカウント値を選択的に出力するセレクタ回路を有し、前記カウンタのカウント値が下限境界レンジ係数または
上限境界レンジ係数に対応するカウント値と一致しても
ロックはずれ状態の時に前記最小係数または最大係数に
対応するカウント値を選択し、それ以外の時は前記演算
部の出力を選択することを特徴とするＰＬＬ回路。
【請求項９】請求項８において、前記の下限・上限境界レンジ係数に対応するカウント値
と一致した後、又は、前記の係数メモリ内の複数の係数
をスキャンして最後のロックインするカウントを検出し
た後に再度ロックはずれを検出した後に、前記セレクタ
回路の出力を前記アップ・ダウン・カウンタにロードす
るロードパルス生成回路を有することを特徴とするＰＬ
Ｌ回路。
【請求項１０】請求項１乃至９のいずれかの請求項に記
載されたＰＬＬ回路が表示装置に設けられ、前記基準信号が該表示装置の水平同期信号であり、前記
クロック出力が画像信号のサンプリングタイミング信号
として利用されることを特徴とする表示装置に設けられ
たＰＬＬ回路。