JPH11103401A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】係数乗算器をＶＣＯの後段に配置し、係数を適
宜制御する方式のＰＬＬ回路において、ロックはずれ検
出の感度を高くしすぎることなく、瞬間的なアンロック
を検出できるようにする。 【解決手段】基準信号に同期した整数倍の周波数を有す
るクロック出力を生成するＰＬＬ回路において、基準信
号と比較信号との位相差に応じた制御信号を出力する位
相比較回路と、制御周波数帯内の周波数を有する発振器
と、発振器からの信号の周波数に係数を乗算する係数乗
算回路と、ＰＬＬが十分にアンロック状態になった時に
ロックはずれと判定する判定回路と瞬間的なアンロック
状態を検出する判定回路を持たせたロックはずれ検出回
路と、ロックインすべき係数設定信号を出力する係数Ｑ
制御回路とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プラズマ・ディス
プレイ・パネル（ＰＤＰ）や液晶表示パネル（ＬＣＤ）
等の表示装置に関し、特に、水平同期信号から所定の周
波数のシステムクロックを生成するフェイズ・ロックド
・ループ回路（以下ＰＬＬ回路とする）の改良に関す
る。

【０００２】

【従来の技術】ＰＤＰやＬＣＤを用いた表示装置は、ビ
デオ再生装置等から出力される映像信号、水平同期信号
および垂直同期信号を含むコンポジット信号を入力し、
それぞれの信号に分離し、水平同期信号をもとにＮ倍
（Ｎは２以上の整数）したシステム・クロックをＰＬＬ
回路により生成し画像処理に使用している。このシステ
ム・クロックは、例えば、アナログＲＧＢ信号のサンプ
リング用のクロック信号として利用されたり、表示部で
の表示クロック信号として利用されたりする。従って、
このシステム・クロックの周波数の乱れは、表示画面の
乱れにつながることになる。

【０００３】［ＰＬＬ回路の動作の概略］図７は、従来
のＰＬＬ回路の概略を示すブロック図である。基本的な
構成は、位相比較回路５０、ローパスフィルタ（ＬＰ
Ｆ）５１、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ−
ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）５２、
１／Ｎ分周器５４からなる。このＰＬＬ回路では、コン
ポジット信号から同期分離された水平同期信号である基
準信号Ｈ．ＲＥＦ６０のＮ倍の周波数のクロックｆout
６５が生成される。そして、クロックｆout ６５をＮ分
の１に分周した比較信号Ｈ．ＶＡＲＩ６６がフィードバ
ックされて、位相比較回路５０にて基準信号Ｈ．ＲＥＦ
６０との位相差が検出される。

【０００４】位相比較回路５０の出力の位相差検出パル
ス６２は、位相差に応じたパルス幅を有し、ローパスフ
ィルタ５１によって積分され、そのパルス幅に応じた値
のＶＣＯ制御電圧６３が電圧制御発振回路５２に入力さ
れる。そして、基準信号Ｈ．ＲＥＦ６０と比較信号Ｈ．
ＶＡＲＩ６６との位相差に応じて電圧制御発振回路５２
の周波数が変更され、最終的にクロックｆout ６５が基
準信号Ｈ．ＲＥＦ６０と同期するよう制御される。

【０００５】［係数乗算器によるＶＣＯの可変範囲拡
大］図８は電圧制御発振器５２の一般的特性を示す。Ｖ
ＣＯ制御電圧６３が、Ｖ1からＶ2 に変化すると、ＶＣ
Ｏ出力周波数はｆ1 からｆ2 に変化する。従って、電圧
制御発振器５２のみではロック可能な周波数範囲は、ｆ
１からｆ２となる。そこでロック制御可能なクロックｆ
out ６５の周波数範囲を見かけ上拡張するために、係数
乗算器５３を電圧制御発振回路５２の後段に設け（図７
参照）、その係数Ｑをロックはずれ検出回路５５と係数
Ｑ制御回路５６により生成される係数設定信号６９によ
り可変設定している。ロックはずれが検出されると、ロ
ックはずれ検出回路５５からはクロックｆout ６５が基
準信号Ｈ．ＲＥＦ６０の位相からはずれて制御不可能に
なったことを検出するロックはずれ検出パルス６７とそ
のはずれ方向（基準信号Ｈ．ＲＥＦに対して比較信号
Ｈ．ＶＡＲＩの位相が進みか遅れか、又はクロックｆou
t が高い周波数か低い周波数か）を検出するはずれ方向
検出パルス６８とが出力される。

【０００６】図９にて、ロック制御可能なクロックｆou
t ６５の周波数範囲を見かけ上拡張している点について
説明する。例えば、今仮に係数がＱn の場合で、ローパ
スフィルタ５１の出力であるＶＣＯ制御電圧６３がＶs
であるとする。基準信号Ｈ．ＲＥＦ６０の周波数が変動
したり、あるいはＰＬＬ回路特有の揺らぎが生じたとし
ても、ＶＣＯ制御電圧６３がＶs を中心にして変動する
ことで出力クロックｆout ６５の位相も追従することに
なる。一方、基準信号Ｈ．ＲＥＦ６０と比較信号Ｈ．Ｖ
ＡＲＩ６６との位相が大きくずれた場合には、ロックは
ずれが検出され、係数Ｑ制御回路５６によりその上の係
数Ｑn+1 が選択され、より高い周波数帯ｆs ×Ｑn+1 で
の制御に切り替わる。従って、ロックはずれの検出に伴
い係数を適宜選択していけば、ＶＣＯ制御電圧６３の範
囲が限られていても見かけ上制御可能な周波数帯を広く
することができる。

【０００７】

【発明が解決しようとする課題】パーソナルコンピュー
タ等に使用される水平同期信号の周波数は、ＶＴＲ等に
使用される水平同期信号の周波数より安定しているた
め、ＰＬＬ回路に水平同期信号として、パーソナルコン
ピュータ等の周波数の安定した信号が入力された場合、
ＶＣＯの可変範囲の限界点（図９中のＡ点又はＢ点）で
ＰＬＬがロックすることがある。この場合のＰＬＬの動
作は、微弱なノイズ等によって瞬間的なアンロック状態
とロック状態を交互に繰り返すため、表示装置の画面上
では縦線がゆれる等の不具合が生じる。従来のロックは
ずれ検出回路の感度を高めれば、この瞬間的なロックは
ずれ状態を検出することも可能であるが、このような微
妙なロックはずれを検出するようにしてしまうと、ＶＴ
Ｒ信号等の水平同期周波数の比較的不安定な信号が入力
された場合には、ロックはずれ検出の感度が高すぎて係
数Ｑの設定動作が頻繁に行われ、表示画面が乱れている
時間が長引くことになる。

【０００８】そこで、本発明の目的は、係数乗算器をＶ
ＣＯの後段に配置し、係数を適宜制御する方式のＰＬＬ
回路におけるロックはずれ検出回路が、通常のロックは
ずれ検出の感度を高くしすぎることなく、瞬間的なアン
ロックも検出できるようにすることにある。

【０００９】

【課題を解決するための手段】上記の目的は、本発明に
よれば、水平同期信号を入力し該水平同期信号に同期し
た整数倍の周波数を有するクロック出力を生成するＰＬ
Ｌ回路において、該水平同期信号と該クロック出力を前
記整数分の１に分周した比較信号との位相差に応じた制
御電圧を出力する位相比較回路と、該位相比較回路の制
御電圧に応答して所定の制御周波数帯内の周波数を有す
る信号を出力する発振器と、該発振器からの信号の周波
数に係数を乗算した周波数を有する前記クロック出力を
出力する係数乗算回路と、前記水平同期信号と前記比較
信号との位相ずれが所定回数連続して起きた時にロック
はずれと判定する第１の判定回路と、垂直同期信号の所
定数の周期の期間に前記位相ずれが所定回数起きた時に
ロックはずれと判定する第２の判定回路を有するロック
はずれ検出回路と、該ロックはずれ検出回路の検出結果
により前記クロック出力に対応した係数設定信号を前記
係数乗算回路に供給する係数制御回路とを有することを
特徴とするＰＬＬ回路を提供することにより達成され
る。

【００１０】従って、位相ずれが毎フィールドごとに発
生しなくても、数フィールドにわたって位相ずれパルス
を積算するロックはずれ検出機能を持たせることによ
り、通常のロックはずれを検出する第１の判定回路の感
度を高くしすぎることなく、第２の判定回路によりＶＣ
Ｏの制御範囲の限界点での瞬間的ロックはずれを検出す
ることができる。

【００１１】また、本発明のＰＬＬ回路における第２の
判定回路は、周波数が低い側に前記位相ずれが所定回数
起きるか、又は、周波数が高い側に前記位相ずれが所定
回数起きた時に、ロックはずれと判定することを特徴と
する。

【００１２】従って、瞬間的ロックはずれ状態は、一般
にＶＣＯの可変範囲の限界点でＰＬＬ回路がロックした
場合に生じやすいが、位相ずれが周波数範囲の同一方向
に発生した場合のみを検出することにより、瞬間的ロッ
クはずれを検出することができる。

【００１３】また、本発明のＰＬＬ回路における第２の
判定回路は、更に、周波数が低い側又は高い側に前記位
相ずれが所定回数起きても、逆方向に前記位相ずれが起
きれば、ロックはずれと判定しないことを特徴とする。

【００１４】従って、周波数の一方の側に位相ずれが所
定回数起きても、逆方向の位相ずれが一度でも発生した
場合には、ロックはずれと判定しないことにより、ＶＣ
Ｏの周波数可変範囲の上限点又は下限点でのロックはず
れを的確に検出することができる。

【００１５】

【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。本発明の実施の形態例によるＰＬＬ回路の全体のブ
ロック図は、従来例で示した図７と同様であるので従来
例と異なる点を中心に説明する。

【００１６】［第１の判定回路による通常のロックはず
れの検出］図１は、本発明の実施の形態例によるロック
はずれ検出回路５５の詳細回路図であり、図２は、その
タイミングチャートである。図１の１と７はそれぞれ基
準信号Ｈ．ＲＥＦ（水平同期信号）６０と比較信号Ｈ．
ＶＡＲＩ６６の立ち上がりエッジを検出する回路であ
る。ロックはずれ検出回路５５の基本的な動作は、比較
信号Ｈ．ＶＡＲＩ６６の立ち上がりエッジのパルス信号
７１の前後一定幅のゲートパルス７２の期間内に基準信
号Ｈ．ＲＥＦ６０の立ち上がりエッジパルス７０が入っ
ているかどうかを検出することにより、ロックはずれの
検出を行なうことにある。この場合、比較信号Ｈ．ＶＡ
ＲＩ６６の立ち上がりエッジのパルス信号７１（エッジ
検出回路７の出力）からａカウントした信号とｂカウン
トした信号をＲＳフリップフロップ５に入力することに
より、その反転出力にゲートパルス７２が生成される。

【００１７】そして、図２中の比較信号Ｈ．ＶＡＲＩ６
６の２つめのパルスの位相が早くなるか又は基準信号
Ｈ．ＲＥＦ６０の３つめのパルスの位相が遅くなった結
果、時刻ＴL において、３つめのゲートパルス７２は基
準信号Ｈ．ＲＥＦ６０の立ち上がりエッジのパルス７０
からずれることになる。その状態が図１のＤフリップフ
ロップ回路６にて検出される。このＤフリップフロップ
回路６の出力Ｑはロック状態の時にＨレベルが出力さ
れ、反転出力Ｑバーはロックはずれ状態の時にＨレベル
が出力される。

【００１８】従って、図２中の時刻ＴL でロックはずれ
状態が始まると、図１の基準信号Ｈ．ＲＥＦ６０のエッ
ジパルス７０が、Ｄフリップフロップ回路６の出力Ｑバ
ーのＨレベルにより、論理積回路８を経由して、積算カ
ウンタ１０に入力される。そして、積算カウンタ１０に
よりその基準信号Ｈ．ＲＥＦ６０のエッジパルス７０が
カウントされ、所定値（図２の場合Ｘカウント）までカ
ウントが続くとＸカウントデコーダ１１からロックはず
れの検出を知らせる信号がＲＳフリップフロップ回路１
４に伝えられ、論理和回路２８を経由してロックはずれ
検出パルス６７をＨレベルにする。

【００１９】一方、ロックインの状態になると、上記し
たゲートパルス７２のＨレベル期間内に水平同期信号
Ｈ．ＲＥＦ６０のエッジパルス７０が検出され、フリッ
プフロップ６の出力ＱがＨレベルとなり、論理積回路９
が開き、エッジパルス７０が積算カウンタ１２でカウン
トされる。そして、ロックはずれ状態から一定期間（図
２の場合Ｘカウント）ロック状態になると、Ｘカウント
デコーダ１３がロック状態を知らせる信号をＲＳフリッ
プフロップ回路１４のＲ入力に伝え、ロックはずれ検出
パルス６７をＬレベルに戻す。

【００２０】以上のように第１の判定回路による通常の
ロックはずれの検出では、基準信号（水平同期信号）
Ｈ．ＲＥＦ６０と比較信号Ｈ．ＶＡＲＩ６６との位相ず
れが一定期間（図２の場合は、論理積回路８の出力をＸ
カウント、即ちＸ×ＨREF の期間）続いた場合にのみ、
ロックはずれ検出パルス６７をＨレベルにして係数Ｑ制
御回路５６の係数設定信号６９を変更している。これに
より判別が敏感すぎて誤判別する可能性が高くなるのを
防止している。

【００２１】一方、はずれ方向検出パルス６８は、カウ
ンタ２の最上位ビットのＭＳＢが比較信号Ｈ．ＶＡＲＩ
６６に同期してＬレベルとＨレベルを交互に出力するこ
とを利用して、論理積回路８によってロックはずれが検
出されたタイミング時のカウンタのＭＳＢ信号のレベル
を遅延フリップフロップ１７が取り込むことで、比較信
号Ｈ．ＶＡＲＩ６６の位相が進んでいるか遅れているか
を検出するようにしている。従って、はずれ方向検出パ
ルス６８がＬレベルの場合には、図２に示されるように
比較信号Ｈ．ＶＡＲＩ６６の位相は進み方向（クロック
周波数が高い側にアンロック）であり、Ｈレベルの場合
は遅れ方向（クロック周波数が低い側にアンロック）で
ある。

【００２２】［係数Ｑ制御回路の説明］図３は、本発明
の実施の形態例による係数Ｑ制御回路５６の詳細回路図
である。前述のロックはずれ検出回路５５から、はずれ
方向検出パルス６８がカウンタのアップダウンを切り替
えるＵ／Ｄ端子に入力され、ロックはずれ検出パルス６
７がカウント動作を制御するイネーブル端子に入力さ
れ、更に、垂直同期信号６１がクロック端子に入力され
る。従って、アップ・ダウン・カウンタ４０は、クロッ
ク周期である垂直同期周期毎にアップカウント又はダウ
ンカウントされ、設定係数を変更する。即ち、アップ・
ダウン・カウンタ４０は、ロックはずれ検出パルス６７
がＨｉレベルの時（アンロック時）イネーブル状態とな
り、はずれ方向検出パルス６８がＬｏレベルの時（クロ
ック周波数が高い側にアンロック）ダウンカウントし、
Ｈｉレベルの時（クロック周波数が低い側にアンロッ
ク）アップカウントする。アップ・ダウン・カウンタ４
０の出力は係数ＲＯＭ４１のアドレスとなり、係数ＲＯ
Ｍ４１からは各アドレスに書き込まれている設定データ
が出力される。

【００２３】図４は、係数ＲＯＭ４１にあらかじめ書き
込むデータを示す。係数ＲＯＭ４１の下位アドレスには
クロック周波数ｆout が低くなるような設定値、上位ア
ドレスにはクロック周波数ｆout が高くなるような設定
値をあらかじめ書き込んでおく。これにより、クロック
周波数が高い側にアンロック時にはｆout が低くなるよ
うな設定値が、低い側にアンロック時にはｆout が高く
なるような設定値が係数ＲＯＭ４１から出力される。そ
して、設定データフォーマット変換回路４２で、設定デ
ータの形式を使用する係数Ｑ乗算器５３の仕様に合うよ
うに変換し、係数Ｑ設定信号６９を得る。但し、係数Ｒ
ＯＭ４１の替わりにＲＡＭを使用してもよい。ＲＡＭを
使用した場合には、回路内部で設定データを書き込む方
式と、外部制御により書き込むデータを適宜変更する方
式が考えられる。

【００２４】［第２の判定回路による瞬間的なロックは
ずれの検出］次ぎに、第２の判定回路による瞬間的なロ
ックはずれの検出について説明する。この場合は、論理
積回路８の出力である位相ずれパルス７３とはずれ方向
検出パルス６８を利用し、位相ずれパルス７３を複数フ
ィールドの期間にわたり積算することで制御範囲の限界
点でのロックはずれ状態を検出する。

【００２５】Ｍフィールドパルス生成回路３０にて、垂
直同期信号６１の周期である１フィールドのＭ倍の周
期、即ち、Ｍフィールドごとに発生するパルスを生成す
る。そして、論理積回路１８、積算カウンタ１９、Ｙカ
ウントデコーダ２０、ＲＳフリップフロップ２１によ
り、周波数が低い側に位相ずれが生じた場合の位相ずれ
パルス７３をＭフィールドの間積算し、周波数が低い側
の方向のみ、任意の回数例えばＹ回積算されたらＲＳフ
リップフロップ２１の出力をＨｉレベルとする。また、
反転回路２９、論理積回路２４、積算カウンタ２５、Ｙ
カウントデコーダ２６、ＲＳフリップフロップ２７によ
り、周波数が高い側に位相ずれが生じた場合の位相ずれ
パルス７３をＭフィールドの間積算し、周波数が高い側
の方向のみ、任意の回数例えばＹ回積算されたらＲＳフ
リップフロップ２７の出力をＨｉレベルとする。

【００２６】一方、ＲＳフリップフロップ２２、ＲＳフ
リップフロップ２３にて、逆方向の位相ずれパルス７３
の発生を監視し、一方向のロックはずれを検出しＲＳフ
リップフロップ２１又は２７がＨｉレベルとなっても、
逆方向に一度でも位相ずれパルス７３が発生した時点で
ＲＳフリップフロップ２１又は２７をリセットするとと
もにディセーブルし、判定結果をクリアする。

【００２７】また、論理和回路３２、ＲＳフリップフロ
ップ３１、論理積回路３７にて、Ｍフィールド間に積算
値がＹ回に達しなかったことを検出し、この場合もＲＳ
フリップフロップ２１、ＲＳフリップフロップ２７をク
リアし、判定結果をクリアする。これは、Ｍフィールド
で位相ずれがＹ回発生した場合を瞬間的ロックはずれの
検出点と設定したためで、それよりも少ない位相ずれを
検出させないためである。

【００２８】更に、論理積回路３５、遅延回路３６、Ｒ
Ｓフリップフロップ３４にて、制御範囲の限界点でのロ
ックはずれ状態が検出されＲＳフリップフロップ３４の
出力がＨｉレベルになっても、検出したあとの１フィー
ルド後にＲＳフリップフロップ３４の出力をＬｏレベル
にもどす。これは、ロックはずれ検出パルス６７を出力
する図７に示した係数Ｑ制御回路５６が１フィールドご
との動作となっているため、限界点におけるロックはず
れ状態が検出されたら１フィールドで１ステップだけ係
数を更新させるためである。そして、論理和回路２８に
て、通常のロックはずれ検出の結果と合成し、後段の係
数Ｑ制御回路５６へロックはずれ検出パルス６７を出力
する。

【００２９】［瞬間的なロックはずれを検出した場合の
タイミングチャート］次にタイミングチャートに従い各
回路の動作を更に詳細に説明する。図５は、瞬間的なロ
ックはずれを検出した場合のタイミングチャートを示
す。垂直同期信号６１は、Ｍフィールドパルス生成回路
３０に入力され、垂直周期のＭフィールドごとにＭフィ
ールドパルスを生成する。Ｍフィールドパルスは積算カ
ウンタ１９及び２５のクリア端子に入力され、Ｍフィー
ルド毎に積算結果がクリアされる。即ち、積算カウンタ
１９及び２５は、Ｍフィールド期間毎の位相ずれパルス
７３を積算する。

【００３０】図２に示したように、位相ずれが始まると
直ちに発生する位相ずれパルス７３は、論理積回路１８
及び２４に入力され、はずれ方向検出パルス６８の検出
結果に応じて積算カウンタ１９又は２５で積算される。
即ち、図２で示したように周波数が高い側に位相ずれが
生じた場合は、はずれ方向検出パルス６８（Ｄフリップ
フロップ１７の出力）はＬｏレベルとなるので、位相ず
れパルス７３は論理積回路１８を通過できず、はずれ方
向検出パルス６８が反転回路２９により反転されて入力
される論理積回路２４を通過して、積算カウンタ２５で
積算される。逆に周波数が低い側に位相ずれとなった場
合は、はずれ方向検出パルス６８はＨｉレベルとなるの
で、位相ずれパルス７３は論理積回路１８を通過し、積
算カウンタ１９で積算される。

【００３１】図５は、Ｄフリップフロップ１７の出力で
あるはずれ方向検出パルスがＨｉレベルで周波数が低い
側にロックはずれとなった場合を示している。従って、
位相ずれパルス７３は、論理積回路１８を通過し、積算
カウンタ１９で積算される。Ｙカウントデコーダ２０
は、この積算値がＹになると出力をＨｉレベルとし、Ｓ
Ｒフリップフロップ２１をセットする。

【００３２】一方、Ｍフィールドパルス３０は、遅延回
路３６でＤ・Ｌ時間の遅延を与えられて論理積回路３５
に入力される。論理積回路３５の他の入力には、論理和
回路３３を通過したＳＲフリップフロップ２１のＨｉレ
ベル出力が入力されているので、遅延回路３６の出力
は、論理積回路３５を通過し、ＳＲフリップフロップ３
４をセットする。このＳＲフリップフロップ３４の出力
が、論理和回路２８で通常のロックはずれ検出の結果と
合成され、ロックはずれ検出パルス６７となる。尚、遅
延回路３６でＭフィールドパルス生成回路３０の出力に
Ｄ・Ｌ時間の遅延を与えるのは、ＳＲフリップフロップ
３４へのセット入力が、リセット入力である垂直同期信
号６１のエッジと重なり、ＳＲフリップフロップ３４が
誤動作するのを防止するためである。

【００３３】また、ＳＲフリップフロップ３４は、垂直
同期信号６１によりリセットされ、瞬間的ロックはずれ
の判定結果は、垂直同期信号６１の周期、即ち、１フィ
ールドの期間だけ出力される。これは、ロックはずれの
判定結果に応じて、後段の係数乗算器５３の設定係数を
１フィールド毎に更新するためである。

【００３４】一方、Ｙカウントデコーダ２０の出力は、
論理和回路３２を経由してＳＲフリプフロップ３１にも
入力されているが、Ｙカウントデコーダ２０のＨｉレベ
ル出力は、ＳＲフリップフロップ３１をセットし、その
Ｑバー出力をＬｏレベルとするので、Ｍフィールドパル
ス３０は、論理積回路３７を通過できず、ＲＳフリップ
フロップ２１をクリアすることはない。つまり、論理積
回路３７は、Ｍフィールド間にＹカウントデコーダ２０
又は２６が、位相ずれパルス７３をＹ回カウントしなか
った場合にのみ、Ｍフィールドパルス３０を通過させ、
ＳＲフリップフロップ２１又は２７をクリアする。これ
は、Ｍフィールド毎に瞬間的ロックはずれを検出し直す
ためである。

【００３５】また、Ｍフィールド期間中に一度でも逆方
向の位相ずれが検出されると、論理積回路２４の出力が
Ｈｉレベルとなり、ＳＲフリップフロップ２１をリセッ
トし判定結果をクリアすると共に、ＳＲフリップフロッ
プ２２をセットする。従って、ＳＲフリップフロップ２
２のＱバー出力はＬｏレベルとなり、ＳＲフリップフロ
ップ２１をディセーブルし、逆方向位相ずれ発生後のＭ
フィールド期間は、元の方向の瞬間的ロックはずれの検
出を行わないようにする。ただし、図５においては、逆
方向の位相ずれは発生せず、ＳＲフリップフロップがク
リアされることはない。

【００３６】［瞬間的なロックはずれを検出しなかった
場合のタイミングチャート］図６は、瞬間的なロックは
ずれを検出しなかった場合のタイミングチャートを示
す。上記と同様に位相ずれパルス７３は、論理積回路１
８を通過しＹ回積算されている。ただし、この図は、Ｙ
回積算された後で、かつ、Ｍフィールド期間内にＤフリ
ップフロップ１７の出力がＬｏレベルとなった場合であ
る。つまり、周波数が低い側にＹ回位相ずれを検出した
後で、Ｍフィールド期間が終わらない内に周波数が高い
側に位相ずれが生じた場合である。

【００３７】周波数が低い側にＹ回位相ずれを検出して
いるので、Ｙカウントデコーダ２０は、Ｈｉレベルとな
り、ＳＲフリップフロップ２１をセットしている。ただ
し、その後に周波数が高い側に位相ずれが発生している
ので、Ｄフリップフロップ１７の出力はＬｏレベルとな
り、反転回路２９により反転されて論理積回路２４のゲ
ートを開く。従って、位相ずれパルス７３は、論理積回
路２４を通過し、ＳＲフリップフロップ２２をセットす
ると共に、ＳＲフリップフロップ２１をリセットし判定
結果をクリアする。セットされたＳＲフリップフロップ
２２のＱバー出力はＬｏレベルとなり、以後ＳＲフリッ
プフロップ２１をディセーブルする。

【００３８】尚、この図では、Ｙ回の位相ずれを一旦は
検出しているので、Ｙカウントデコーダ２０のＨｉレベ
ル出力は論理和回路３２を通過し、ＳＲフリップフロッ
プ３１をセットし、そのＱバー出力をＬｏレベルとす
る。従って、Ｍフィールドパルス３０は、論理積回路３
７を通過できず、ＳＲフリップフロップ２１をクリアす
ることはない。また、Ｍフィールドパルス３０は、ＳＲ
フリップフロップ２２及びＳＲフリップフロップ３１の
クリア端子にも入力されており、Ｍフィールド毎に判定
結果をクリアしている。これは、Ｍフィールド毎に瞬間
的ロックはずれの検出を新たに始めるためである。

【００３９】

【発明の効果】以上説明した通り、本発明によれば、通
常のロックはずれを検出する第１の判定回路と、瞬間的
なロックはずれを検出する第２の判定回路を有するの
で、通常のロックはずれ検出の感度を高くしすぎること
なく、瞬間的なアンロックを検出することができる。

【００４０】また、ＶＣＯの可変範囲の限界点で同一方
向に位相ずれが生じた場合のみを検出しているので、可
変範囲の上限点又は下限点で瞬間的に発生するアンロッ
クを的確に検出することができる。

【００４１】従って、かかるＰＬＬ回路がパーソナルコ
ンピュータ等の表示装置のサンプリング・パルスの生成
回路として使用された場合、画像の品質を向上させるこ
とができる。

【図面の簡単な説明】

【図１】本発明の実施の形態のロックはずれ検出回路の
回路図である。

【図２】通常のロックはずれ検出のタイミングチャート
である。

【図３】本発明の実施の形態の係数制御回路の回路図で
ある。

【図４】係数ＲＯＭにあらかじめ書き込むデータの説明
図である。

【図５】瞬間的ロックはずれを検出した場合のタイミン
グチャートである。

【図６】瞬間的ロックはずれを検出しなかった場合のタ
イミングチャートである。

【図７】従来のＰＬＬ回路のブロック図である。

【図８】一般的なＶＣＯの特性図である。

【図９】係数乗算器によるＶＣＯの可変範囲拡大の説明
図である。

【符号の説明】

５０ 位相比較回路 ５１ ローパスフィルタ ５２ 電圧制御発振回路 ５３ 係数乗算器 ５４ 分周器 ５５ ロックはずれ検出回路 ５６ 係数Ｑ制御回路 ６７ ロックはずれ検出パルス ６８ はずれ方向検出パルス ６９ 係数Ｑ設定信号 ６３ ＶＣＯ制御電圧

Claims (6)

【特許請求の範囲】
1. 【請求項１】水平同期信号を入力し該水平同期信号に同
   期した整数倍の周波数を有するクロック出力を生成する
   ＰＬＬ回路において、 該水平同期信号と該クロック出力を前記整数分の１に分
   周した比較信号との位相差に応じた制御電圧を出力する
   位相比較回路と、 該位相比較回路の制御電圧に応答して所定の制御周波数
   帯内の周波数を有する信号を出力する発振器と、 該発振器からの信号の周波数に係数を乗算した周波数を
   有する前記クロック出力を出力する係数乗算回路と、 前記水平同期信号と前記比較信号との位相ずれが所定回
   数連続して起きた時にロックはずれと判定する第１の判
   定回路と、垂直同期信号の所定数の周期の期間に前記位
   相ずれが所定回数起きた時にロックはずれと判定する第
   ２の判定回路を有するロックはずれ検出回路と、 該ロックはずれ検出回路の検出結果により前記クロック
   出力に対応した係数設定信号を前記係数乗算回路に供給
   する係数制御回路とを有することを特徴とするＰＬＬ回
   路。
2. 【請求項２】請求項１において、前記第２の判定回路
   は、 周波数が低い側に前記位相ずれが前記所定回数起きる
   か、又は、周波数が高い側に前記位相ずれが前記所定回
   数起きた時に、ロックはずれと判定することを特徴とす
   るＰＬＬ回路。
3. 【請求項３】請求項２において、前記第２の判定回路
   は、更に、 周波数が低い側又は高い側に前記位相ずれが前記所定回
   数起きても、逆方向に前記位相ずれが起きれば、ロック
   はずれと判定しないことを特徴とするＰＬＬ回路。
4. 【請求項４】請求項３において、前記第２の判定回路
   は、更に、 前記垂直同期信号の所定数の周期の期間に前記位相ずれ
   が前記所定回数起きなかった時に、ロック状態と判定す
   ることを特徴とするＰＬＬ回路。
5. 【請求項５】請求項４において、前記第２の判定回路
   は、更に、 ロックはずれ又はロック状態の検出信号を前記垂直同期
   信号の所定数の周期の期間有効とすることを特徴とする
   ＰＬＬ回路。
6. 【請求項６】水平同期信号を入力し該水平同期信号に同
   期した整数倍の周波数を有するクロック出力を生成する
   ＰＬＬ回路において、 該水平同期信号と該クロック出力を前記整数分の１に分
   周した比較信号との位相差に応じた制御電圧を出力する
   位相比較回路と、 該位相比較回路の制御電圧に応答して所定の制御周波数
   帯内の周波数を有する信号を出力する発振器と、 該発振器からの信号の周波数に係数を乗算した周波数を
   有する前記クロック出力を出力する係数乗算回路と、 垂直同期信号の所定数の周期の期間に前記水平同期信号
   と前記比較信号との位相ずれが所定回数起きた時にロッ
   クはずれと判定する判定回路を有するロックはずれ検出
   回路と、 該ロックはずれ検出回路の検出結果により前記クロック
   出力に対応した係数設定信号を前記係数乗算回路に供給
   する係数制御回路とを有することを特徴とするＰＬＬ回
   路。