JPH10301526A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】係数乗算器をＶＣＯの後段に配置し、係数を適
宜制御する方式のＰＬＬ回路において、ＶＴＲ信号に必
ず存在する水平同期信号のスキューによる誤動作を防止
するために、垂直同期の前後の任意の期間の位相ずれ検
出パルスをキャンセルする。 【解決手段】第１の基準信号に同期した整数倍の周波数
を有するクロック出力を生成するＰＬＬ回路において、
第１の基準信号と比較信号との位相差に応じた制御信号
を出力する位相比較回路と、制御周波数帯内の周波数を
有する発振器と、発振器からの信号の周波数に係数を乗
算する係数乗算回路と、ロックはずれ検出信号とはずれ
方向検出信号を出力するロックはずれ検出回路と、ロッ
クインすべき係数設定信号を出力する係数Ｑ制御回路
と、第２の基準信号の前後のロックはずれ検出動作をキ
ャンセルするキャンセル回路とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、プラズマ・ディス
プレイ・パネル（ＰＤＰ）や液晶表示パネル（ＬＣＤ）
等の表示装置に関し、特に、水平同期信号から所定の周
波数のシステムクロックを生成するフェイズ・ロックド
・ループ回路（以下ＰＬＬ回路とする）の改良に関す
る。

【０００２】

【従来の技術】ＰＤＰやＬＣＤを用いた表示装置は、ビ
デオ再生装置等から出力される映像信号、水平同期信号
および垂直同期信号を含むコンポジット信号を入力し、
それぞれの信号に分離し、水平同期信号をもとにＮ倍
（Ｎは２以上の整数）したシステム・クロックをＰＬＬ
回路により生成し画像処理に使用している。

【０００３】このシステム・クロックは、例えば、アナ
ログＲＧＢ信号のサンプリング用のクロック信号として
利用されたり、表示部での表示クロック信号として利用
されたりする。従って、このシステム・クロックの周波
数の乱れは、表示画面の乱れにつながることになる。

【０００４】図７は、従来のＰＬＬ回路の概略を示すブ
ロック図である。基本的な構成は、位相比較回路２０、
ローパスフィルタ（ＬＰＦ）２１、電圧制御発振器（Ｖ
ＣＯ：Ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃ
ｉｌｌａｔｏｒ）２２、１／Ｎ分周器２４からなる。

【０００５】このＰＬＬ回路では、コンポジット信号か
ら同期分離された水平同期信号である基準信号Ｈ．ＲＥ
ＦのＮ倍の周波数のクロックｆout が生成される。そし
て、クロックｆout をＮ分の１に分周した比較信号Ｈ．
ＶＡＲＩがフィードバックされて、位相比較回路２０に
て基準信号Ｈ．ＲＥＦとの位相差が検出される。

【０００６】位相比較回路２０の出力の位相差検出パル
スは、位相差に応じたパルス幅を有し、ローパスフィル
タ２１によって積分され、そのパルス幅に応じた値のＶ
ＣＯ制御電圧が電圧制御発振回路２２に入力される。

【０００７】そして、基準信号Ｈ．ＲＥＦと比較信号
Ｈ．ＶＡＲＩとの位相差に応じて電圧制御発振回路２２
の周波数が変更され、最終的にクロックｆout が基準信
号Ｈ．ＲＥＦと同期するよう制御される。

【０００８】図８は電圧制御発振器２２の一般的特性を
示す。ＶＣＯ制御電圧が、Ｖ1 からＶ2 に変化すると、
ＶＣＯ出力周波数はｆ1 からｆ2 に変化する。また、Ｖ
ＣＯ制御電圧がＶs の場合は、ＶＣＯ出力周波数はｆs
となる。

【０００９】更に従来のＰＬＬ回路では、図７に示すよ
うにロック制御可能なクロックｆout の周波数範囲を見
かけ上拡張するために、係数乗算器２３を電圧制御発振
回路２２の後段に設け、その係数Ｑをロックはずれ検出
回路２５と係数Ｑ制御回路２６により生成される係数設
定信号２９により可変設定している。

【００１０】ロックはずれ検出回路２５からはクロック
ｆout が基準信号Ｈ．ＲＥＦの位相からはずれて制御不
可能になったことを検出するロックはずれ検出パルス２
７とそのはずれ方向（基準信号Ｈ．ＲＥＦに対して比較
信号Ｈ．ＶＡＲＩの位相が進みか遅れか、又はクロック
ｆout が高い周波数か低い周波数か）を検出するはずれ
方向検出パルス２８とが出力される。

【００１１】図９にて、ロック制御可能なクロックｆou
t の周波数範囲を見かけ上拡張している点について説明
する。

【００１２】例えば、今仮に係数がＱn の場合で、ロー
パスフィルタ２２の出力であるＶＣＯ制御電圧がＶs で
あるとする。基準信号Ｈ．ＲＥＦの周波数が変動した
り、あるいはＰＬＬ回路特有の揺らぎが生じたとして
も、ＶＣＯ制御電圧がＶs を中心にして変動することで
出力クロックｆout の位相も追従することになる。

【００１３】そして、基準信号Ｈ．ＲＥＦと比較信号
Ｈ．ＶＡＲＩとの位相が大きくずれた場合には、ロック
はずれが検出され、係数制御回路２６によりその上の係
数Ｑn+1 が選択され、より高い周波数帯ｆs ×Ｑn+1 で
の制御に切り替わる。

【００１４】従って、ロックはずれの検出に伴い係数を
適宜選択していけば、ＶＣＯ制御電圧の範囲が限られて
いても見かけ上制御可能な周波数帯を広くすることがで
きる。

【００１５】

【発明が解決しようとする課題】ここで、ＶＴＲの磁気
テープに記録されるビデオ信号について説明する。図１
０は、一般的な回転２ヘッドヘリカルスキャン方式の回
転ヘッドと磁気テープの原理図を示す。

【００１６】ビデオヘッド５０は、回転ドラム５１の円
周上に２個、それぞれ１８０度の位置に正対して取り付
けられる。また、磁気テープ５２は、回転ドラム５１
に、図１０（ａ）のように半周以上巻き付いて走行す
る。

【００１７】この場合、回転ヘッドは、３０ｒｐｓで回
転し、半周毎に磁気テープ上に斜めに１本のトラックが
図１０（ｂ）のように順次記録される。従って、１本の
トラック毎に１垂直期間（１フィールド）のビデオ信号
が記録される。

【００１８】一方、図１１は、ビデオ信号の構成を示
す。図１１（ａ）は垂直周期のビデオ信号６０であり、
フィールド周期のなかから１水平周期の信号を抜き出す
と、図１１（ｂ）に示す水平周期のビデオ信号６１が含
まれる。

【００１９】ビデオ信号の１フレーム（１画面）は、飛
び越し走査が行われるため、２フィールドから構成され
ており、ＶＴＲの回転２ヘッドヘリカルスキャン方式の
場合、１フィールド毎に回転ヘッドが切り替わる。

【００２０】従って、回転ヘッドの切替えに伴い、ＶＴ
Ｒ信号には図１２に示すように、垂直同期信号６２の近
傍に必ず水平同期信号６３のスキュー６４が存在する。
このスキューのため従来のロックはずれ検出回路２５の
動作であると、ＶＴＲ信号が入力された場合、垂直同期
信号６２毎にロックはずれが検出されてしまい、定常状
態であるにもかかわらずアンロック判定がなされてしま
う。

【００２１】また、かかる現象が発生すると、係数乗算
器２３の係数が変更されアンロック状態が長く続くの
で、例えばクロックｆout がアナログ映像信号のサンプ
リングクロックとして使用する場合には、サンプリング
点が不安定になり、画面上では映像が揺れる等の不都合
を招くことになる。

【００２２】そこで、本発明の目的は、上記問題点を解
決したＰＬＬ回路を提供することにある。

【００２３】更に、本発明の目的は、係数乗算器をＶＣ
Ｏの後段に配置し、係数を適宜制御する方式のＰＬＬ回
路において、ＶＴＲ信号に必ず存在する水平同期信号の
スキューによる誤動作を防止することにある。

【００２４】

【課題を解決するための手段】上記の目的は、本発明に
よれば、第１の基準信号を入力し第１の基準信号に同期
した整数倍の周波数を有するクロック出力を生成するＰ
ＬＬ回路において、第１の基準信号とクロック出力を整
数分の１に分周した比較信号との位相差に応じた制御信
号を出力する位相比較回路と、位相比較回路の制御信号
に応答して所定の制御周波数帯内の周波数を有する信号
を出力する発振器と、発振器からの信号の周波数に係数
を乗算した周波数を有するクロック出力を出力する係数
乗算回路と、第１の基準信号と比較信号を入力し、両信
号の位相がずれるロックはずれを検出した時にロックは
ずれ検出信号とはずれ方向検出信号を出力するロックは
ずれ検出回路と、ロックはずれ検出信号に応答して、ロ
ックインする係数に対応する係数設定信号を係数乗算回
路に供給する係数制御回路と、第１の基準信号より低い
周波数の第２の基準信号の前後の所定の期間中、ロック
はずれ検出回路のロックはずれ検出動作をキャンセルす
るキャンセル回路とを有するＰＬＬ回路を提供すること
により達成される。

【００２５】上記発明によれば、第２の基準信号の前後
の位相ずれ検出パルスをキャンセルすることにより、Ｐ
ＬＬ回路におけるアンロック判定の誤動作を防止するこ
とができる。

【００２６】また、本発明のキャンセル回路は、第２の
基準信号を基準として第１の基準信号を計数して求めら
れる所定期間中、ロックはずれ検出動作をキャンセルす
ることができる。このため、誤動作が起きやすい第２の
基準信号の前後をキャンセル期間として的確に指定する
ことができる。

【００２７】更に、本発明のキャンセル回路は、キャン
セル期間として第１の基準信号の整数倍の期間を任意に
設定可能とした特徴を有する。このため、誤動作が起こ
る状況に応じて柔軟にキャンセル期間を設定することが
できる。

【００２８】また、本発明のロックはずれ検出回路は、
ロックはずれ状態時に第１の基準信号をカウントし、所
定値までカウントされた時にロックはずれ検出信号を出
力し、所定の期間中第１の基準信号のカウントを行わな
いことを特徴とする。

【００２９】このため、キャンセル回路の出力でロック
はずれ状態を検出するパルスの通過を阻止するキャンセ
ル動作を行うことができる。

【００３０】また、本発明のＰＬＬ回路は、水平同期信
号及び垂直同期信号が含まれる画像信号に適用でき、特
にＶＴＲ信号を入力とする画像表示装置に適用できる特
徴を有する。このため、垂直同期信号の近傍に必ず存在
する水平同期信号のスキューによるアンロック判定の誤
動作を防止することができる。

【００３１】

【発明の実施の形態】以下、本発明の実施の形態の例に
ついて図面に従って説明する。しかしながら、かかる実
施の形態例が本発明の技術的範囲を限定するものではな
い。

【００３２】図１は、本発明のＰＬＬ回路の全体のブロ
ック図で、ロックはずれ検出回路２５にキャンセル回路
３０が付属している以外は、従来と同様であるので、従
来と異なる部分を中心に以下説明する。

【００３３】本発明のロックはずれ検出回路２５及びキ
ャンセル回路３０の詳細回路図を図２に示す。図２の１
と７はそれぞれ基準信号Ｈ．ＲＥＦと比較信号Ｈ．ＶＡ
ＲＩの立ち上がりエッジを検出する回路である。

【００３４】図３は係数Ｑ制御回路２６の詳細回路図
で、アップ・ダウンカウンタ２６１と係数ＲＯＭ２６２
及び設定データフォーマット変換２６３から構成されて
いる。

【００３５】また、図４は、本発明の係数ＲＯＭにあら
かじめ書き込むデータにより、ＶＣＯの出力周波数の可
変範囲が拡張される様子を示し、図５、６は、本発明の
ロックはずれ検出及びキャンセル回路のタイミングチャ
ートを示す。

【００３６】図２における本発明のロックはずれ検出回
路２５の基本的な動作は、比較信号Ｈ．ＶＡＲＩの立ち
上がりエッジのパルス信号の前後一定幅のゲートパルス
期間内に基準信号Ｈ．ＲＥＦの立ち上がりエッジパルス
が入っているかどうかを検出することにより、ロックは
ずれの検出を行なうことにある。

【００３７】即ち、比較信号Ｈ．ＶＡＲＩの立ち上がり
エッジのパルス信号（エッジ検出回路７の出力）からａ
カウントした信号とｂカウントした信号をＲＳフリップ
フロップ５に入力することにより、その反転出力にゲー
トパルス３３が生成される。

【００３８】従って、図５中の比較信号Ｈ．ＶＡＲＩの
２つめのパルスの位相が早くなった結果、時刻ＴL にお
いて、３つめのゲートパルスは基準信号Ｈ．ＲＥＦの立
ち上がりエッジのパルスからずれることになる。その状
態がＤフリップフロップ回路６にて検出される。

【００３９】このＤフリップフロップ回路６の出力Ｑは
ロック状態の時にＨレベルが出力され、反転出力Ｑバー
はロックはずれ状態の時にＨレベルが出力される。な
お、Ｑバー出力はロックはずれが始まると直ちに出力さ
れるので、便宜上、ロックはずれ開始パルス３２とす
る。

【００４０】従って、図５中の時刻ＴL でロックはずれ
状態が始まると、第１の基準信号Ｈ．ＲＥＦのエッジパ
ルス３４が、Ｄフリップフロップ回路６の出力Ｑバーの
Ｈレベルにより、論理積回路８及び論理積回路２３を経
由して、積算カウンタ１０に入力される。

【００４１】そして、積算カウンタ１０によりその第１
の基準信号Ｈ．ＲＥＦのエッジパルス３４がカウントさ
れ、所定値（図５の場合Ｘカウント）までカウントが続
くとＸカウントデコーダ１１からロックはずれの検出を
知らせる信号がＲＳフリップフロップ回路１４に伝えら
れ、ロックはずれ検出回路２５はロックはずれ検出パル
ス２７をＨレベルにする。

【００４２】尚、論理積回路２３の一方の入力は、後に
詳細に説明するキャンセル回路のＲＳフリップフロップ
回路２１のＱ出力が入力されており、キャンセル動作を
しない時は、ＲＳフリップフロップ２１のＱ出力はＨレ
ベルになっているので、論理積回路８の出力であるエッ
ジパルス３４は、論理積回路２３を通過する。

【００４３】一方、ロックインの状態になると、上記し
たゲートパルス３３のＨレベル期間内に水平同期信号
Ｈ．ＲＥＦのエッジパルス３４が検出され、フリップフ
ロップ６の出力ＱがＨレベルとなり、論理積回路９が開
き、エッジパルス３４が積算カウンタ１２でカウントさ
れる。

【００４４】従って、ロックはずれ状態から一定期間
（図５の場合Ｘカウント）ロック状態になると、Ｘカウ
ントデコーダ１３がロック状態を知らせる信号をＲＳフ
リップフロップ回路１４のＲ入力に伝え、ロックはずれ
検出パルス２７をＬレベルに戻す。

【００４５】以上のようにロックはずれ検出回路２５
は、第１の基準信号（水平同期信号）Ｈ．ＲＥＦと比較
信号Ｈ．ＶＡＲＩとの位相ずれが一定期間（図５の場合
は、論理積出力８をＸカウント、即ちＸ×ＨSYNCの期
間）続いた場合にのみ、ロックはずれ検出パルス２７を
Ｈレベルにして係数Ｑ制御回路２６の係数設定信号２９
を変更している。これにより判別が敏感すぎて誤判別す
る可能性が高くなるのを防止している。

【００４６】尚、図３の係数Ｑ制御回路２６では、ロッ
クはずれ検出パルス２７がＨレベルの時にアップ・ダウ
ンカウンタ２６１がはずれ方向検出パルス２８の状態に
応じてカウントアップまたはカウントダウンし、その出
力信号をアドレス信号として入力する係数ＲＯＭから選
定された係数が、変換回路２６３にて所定のフォーマッ
ト変換の上、係数設定信号２９として係数乗算器２３に
与えられる。

【００４７】図４は、本発明のＰＬＬ回路の係数ＲＯＭ
にあらかじめ書き込むデータの説明図である。ＶＣＯの
可変範囲を拡大するための係数Ｑの設定値は、ＲＯＭア
ドレスで指定された場所にＱ1 からＱn まで書き込まれ
ている。ただし、データの書き込みはＲＯＭには限定さ
れず、ＲＡＭによっても可能である。ＲＡＭの場合は、
外部制御又は内部制御の２方式が考えられる。

【００４８】尚、ＲＯＭの下位アドレスにはｆout が低
くなるような設定値が、また上位アドレスにはｆout が
高くなるような設定値が予め書き込まれている。

【００４９】一方、図２にもどり、はずれ方向検出パル
ス２８は、カウンタ２の最上位ビットのＭＳＢが比較信
号Ｈ．ＶＡＲＩに同期してＬレベルとＨレベルを交互に
出力することを利用して、論理積回路８及び２３によっ
てロックはずれが検出されたタイミング時のカウンタの
ＭＳＢ信号のレベルを遅延フリップフロップ１７が取り
込むことで、比較信号Ｈ．ＶＡＲＩの位相が進んでいる
か遅れているかを検出するようにしている。

【００５０】従って、はずれ方向検出パルス２８がＬレ
ベルの場合には、図５に示されるように比較信号Ｈ．Ｖ
ＡＲＩの位相は進み方向であり、Ｈレベルの場合は遅れ
方向である。

【００５１】また、本発明の実施の形態例においては、
カウンタ１８、ｃカウントデコーダ１９、ｄカウントデ
コーダ２０、ＲＳフリップフロップ２１、エッジ検出回
路２２によりキャンセル回路３０を構成し、垂直同期信
号ＶSYNCの前後の任意の期間Ｌレベルとなるキャンセル
パルス信号３１を生成し、この信号３１と論理積回路８
の出力とを論理積回路２３で論理積をとることにより、
垂直同期信号ＶSYNC前後に不必要に発生する位相ずれ検
出パルス３５をキャンセルするようにしている。

【００５２】次に、図２及び６により位相ずれ検出パル
スのキャンセル動作を説明する。

【００５３】垂直同期信号３６は、エッジ検出回路２２
に入力され、本実施例では立ち下がりエッジが検出され
る。垂直同期信号の立ち下がりエッジは、カウンタ１８
及びＲＳフリップフロップ２１のＣＬＲ端子に入力さ
れ、カウンタ１８及びＲＳフリップフロップ２１を初期
状態とする。

【００５４】一方、カウンタ１８には基準信号Ｈ．ＲＥ
Ｆの立ち上がりエッジが入力され、カウントされる。基
準信号Ｈ．ＲＥＦの立ち上がりエッジがｃ回カウントさ
れると、ｃカウントデコーダ１９はＲＳフリップフロッ
プ２１にセット信号を出力する。また、基準信号Ｈ．Ｒ
ＥＦの立ち上がりエッジがｄ回カウントされると、ｄカ
ウントデコーダ２０はＲＳフリップフロップ２１にリセ
ット信号を出力する。

【００５５】このため、ＲＳフリップフロップ２１は、
垂直同期信号の立ち下がりエッジから、基準信号Ｈ．Ｒ
ＥＦの立ち上がりエッジがｃ回カウントされるとＨレベ
ルとなり、ｄ回カウントされるとＬレベルとなるキャン
セル信号３１を論理積回路２３に出力することになる。

【００５６】従って、論理積回路２３は、ＲＳフリップ
フロップ２１のＱ出力であるキャンセル信号３１が、Ｈ
レベルのときだけ論理積回路８の出力である位相ずれ検
出パルスを通過させ、キャンセル信号３１がＬレベルの
期間、即ち垂直同期信号３６の前後で、ｃカウントデコ
ーダ１９とｄカウントデコーダ２０で設定される所定期
間の位相ずれ検出パルスをキャンセルすることができ
る。

【００５７】具体的には、ロックはずれ状態における第
１の基準信号Ｈ．ＲＥＦの立上がりエッジ信号３４のカ
ウントを一時的にキャンセルすることができる。

【００５８】

【発明の効果】以上説明した通り、本発明によれば、垂
直同期の前後の任意の期間の位相ずれ検出パルスをキャ
ンセルするようにしたので、ＶＴＲ信号に必ず存在する
水平同期信号のスキューによる誤動作を防止することが
できる。

【００５９】従って、かかるＰＬＬ回路がＰＤＰ等の表
示装置のサンプリング・パルスの生成回路として使用さ
れた場合、画像の品質を向上させることができる。

【図面の簡単な説明】

【図１】本発明のＰＬＬ回路のブロック図である。

【図２】本発明のロックはずれ検出回路２５及びキャン
セル回路３０の回路図である。

【図３】本発明の係数Ｑ制御回路２６の回路図である。

【図４】本発明の係数ＲＯＭにあらかじめ書き込むデー
タの説明図である。

【図５】本発明のロックはずれ検出のタイミングチャー
トである。

【図６】本発明のキャンセル回路のタイミングチャート
である。

【図７】従来のＰＬＬ回路のブロック図である。

【図８】ＶＣＯの特性図である。

【図９】係数乗算器によるＶＣＯの可変範囲拡大を説明
する特性図である。

【図１０】回転２ヘッド方式の原理図である。

【図１１】ビデオ信号の構成図である。

【図１２】ＶＴＲ信号のスキューのタイミングチャート
である。

【符号の説明】

２０ 位相比較回路 ２１ ローパスフィルタ ２２ 電圧制御発振回路 ２３ 係数乗算器 ２４ 分周器 ２５ ロックはずれ検出回路 ２６ 係数Ｑ制御回路 ２７ ロックはずれ検出信号 ２８ はずれ方向検出信号 ２９ 係数Ｑ設定信号 ３０ キャンセル回路 ２６１ アップ・ダウン・カウンタ ２６２ 係数メモリ

Claims (7)

【特許請求の範囲】
1. 【請求項１】第１の基準信号を入力し該第１の基準信号
   に同期した整数倍の周波数を有するクロック出力を生成
   するＰＬＬ回路において、 該第１の基準信号と該クロック出力を前記整数分の１に
   分周した比較信号との位相差に応じた制御信号を出力す
   る位相比較回路と、 該位相比較回路の制御信号に応答して所定の制御周波数
   帯内の周波数を有する信号を出力する発振器と、 該発振器からの信号の周波数に係数を乗算した周波数を
   有する前記クロック出力を出力する係数乗算回路と、 前記第１の基準信号と前記比較信号を入力し、当該両信
   号の位相がずれるロックはずれを検出した時にロックは
   ずれ検出信号とはずれ方向検出信号を出力するロックは
   ずれ検出回路と、 該ロックはずれ検出信号に応答して、ロックインする係
   数に対応する係数設定信号を前記係数乗算回路に供給す
   る係数制御回路と、 第１の基準信号より低い周波数の第２の基準信号の前後
   の所定の期間中、前記ロックはずれ検出回路のロックは
   ずれ検出動作をキャンセルするキャンセル回路とを有す
   ることを特徴とするＰＬＬ回路。
2. 【請求項２】請求項１において、前記キャンセル回路
   は、 前記第２の基準信号を基準として前記第１の基準信号を
   計数して求められる前記所定期間中、前記ロックはずれ
   検出動作をキャンセルすることを特徴とするＰＬＬ回
   路。
3. 【請求項３】請求項２において、前記キャンセル回路
   は、 前記所定期間として前記第１の基準信号の整数倍の期間
   を任意に設定可能としたことを特徴とするＰＬＬ回路。
4. 【請求項４】請求項１において、前記キャンセル回路
   は、 前記第２の基準信号のエッジを検出するエッジ検出回路
   と、 前記第１の基準信号のエッジ検出回路の出力をクロック
   入力とするカウンタと、 該カウンタで前記キャンセル期間の終期に相当する設定
   値で信号を出力する第１のカウントデコーダと、 該カウンタで前記キャンセル期間の始期に相当する設定
   値で信号を出力する第２のカウントデコーダと、 該第１のカウントデコーダの出力をセット入力とし、該
   第２のカウントデコーダの出力をリセット入力とするフ
   リップフロップとを有することを特徴とするＰＬＬ回
   路。
5. 【請求項５】請求項４において、前記第１及び／又は第
   ２のカウントデコーダは、 前記キャンセル期間に対応する設定値を書き換え可能で
   あることを特徴とするＰＬＬ回路。
6. 【請求項６】請求項１において、前記ロックはずれ検出
   回路は、 ロックはずれ状態時に前記第１の基準信号をカウント
   し、 所定値までカウントされた時に前記ロックはずれ検出信
   号を出力し、 前記所定の期間中当該第１の基準信号のカウントを行わ
   ないことを特徴とするＰＬＬ回路。
7. 【請求項７】請求項１乃至６のいずれかの請求項に記載
   されたＰＬＬ回路において、 第１の基準信号が画像信号の水平同期信号であり、 第２の基準信号が画像信号の垂直同期信号であることを
   特徴とするＰＬＬ回路。