JP2942750B2 - ディジタル表示装置におけるクロック再生のための方法及び装置 - Google Patents

ディジタル表示装置におけるクロック再生のための方法及び装置

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はグラフィックスシス
テムに関し、特に、グラフィックスシステムのディジタ
ル表示装置（例えば、フラットパネルモニタ）で受信さ
れたアナログ表示データに付随するクロック信号を再生
する方法および装置に関するものである。
【０００２】
【従来の技術】画像の表示には、ディジタル表示装置が
よく使用される。ラップトップコンピュータで一般に用
いられるフラットパネルモニタは、このようなディジタ
ル表示装置の一例である。フラットパネルモニタは、通
常、グラフィックス制御回路からソースイメージを受信
して、このソースイメージを表示する。デスクトップコ
ンピュータに徐々に装備されるようになったフラットモ
ニタは、このようなディジタル表示装置の別の例であ
る。ソースイメージは、通常、技術上周知のＲＧＢ信号
のようなアナログデータの形で受信される。
【０００３】ディジタル表示装置は、しばしば、受信し
たアナログデータを一連の画素データに変換する必要が
ある。このような変換の必要性は、後述する一般的なデ
ィジタル表示装置の一般設計を理解することによって認
識することができる。
【０００４】ディジタル表示装置は、一般に、多数の水
平線を含む表示画面を有している。図１（ａ）は、例示
の表示画面１００を示すブロック図である。各水平線
（１０１〜１０６で示す）は、一般に画素と呼ばれる幾
つかの離散的な点に次々に分割される。水平線の中で同
じ相対位置にある複数の画素は、垂直線（点線１０８で
示す）を形成するものとみなすことができる。
【０００５】水平線および垂直線の数によって、対応す
るディジタル表示装置の解像度が決まる。市販されてい
る通常の画面の解像度には、６４０×４８０、１０２４
×７６８、その他がある。少なくとも、デスクトップや
ラップトップ用途では、ますます大きなサイズの表示画
面が要望されている。従って、水平表示線の数および各
水平線中の画素の数も全体的に増加しつつある。
【０００６】このように、ソースイメージを表示する場
合、そのソースイメージは多数の点に分割され、各点が
一つの画素の上に表示される。各点は、画素データ要素
と表現することもできる。表示装置１００の各画素につ
いての表示信号は、対応する表示データ要素を用いて生
成することができる。しかし、前述したように、ソース
イメージは、アナログ信号の形で受信される。従って、
このアナログデータをディジタル表示画面での表示のた
めに画素データに変換する必要がある。
【０００７】通常の変換プロセスを正しく認識するため
には、アナログデータの典型的な形式を理解することが
役立つ。一般に、各ソースイメージは、各フレームが多
数の水平走査線を有する一連のフレームとして伝送され
る。これらの連続フレームを表示することによって、画
像が表示画面１００上に生成される。
【０００８】通常、時間基準信号（time reference sig
nal）が並行して与えられ、アナログ信号を水平走査線
とフレームとに分割する。この技術分野で公知のＶＧＡ
／ＳＶＧＡ環境では、時間基準信号にVSYNCとHSYNCとが
含まれる。VSYNC信号はフレームの開始を示し、HSYNC信
号は次のソース走査線の開始を示す。HSYNCとアナログ
信号データとの関係については、図１（ｂ）を参照して
さらに説明する。
【０００９】図１（ｂ）の信号１５０は、時間領域（ti
me domain）内のアナログ表示データ信号を表してい
る。アナログ信号１５０は、表示画面１００上に生成さ
れる表示画像を表す。表示信号部分１０３Ｂ、１０４
Ｂ、１０５Ｂ等は、対応する水平線１０３Ａ、１０４
Ａ、１０５Ａ上の表示データをそれぞれ表している。直
線として示した部分は、次の水平線への移行を意味する
「帰線（retrace）」期間に相当する。
【００１０】このような移行は、通常、別の信号（例え
ば、コンピュータディスプレイのHSYNC信号）によって
示される。パルス１０３Ｂ、１０４Ｂ、および１０５Ｂ
は、このような移行を表している。このため、移行の
後、信号の表示部分は何回もサンプリングすることがで
きる。サンプリングの正確な回数は、表示画面１００の
各水平線上にある画素の数に比例する場合がある。各表
示部分は、一般に、同じ回数だけサンプリングされ、各
画素ごとにサンプルが生成される。
【００１１】このように、アナログ信号の形で受信され
たソースイメージをディジタル表示装置での表示に適し
た画素データに変換するため、各水平走査線は複数の画
素データに変換される。このような変換のために、アナ
ログデータの各水平走査線は、所定の回数だけサンプリ
ングされる。このサンプル値は、画素データ要素を構成
する数値として表される。
【００１２】各水平走査線は、一般に、サンプリングク
ロック信号を用いてサンプリングされる。すなわち、水
平走査線は、通常、サンプリンククロックの各周期中に
サンプリングされる。したがって、サンプリングクロッ
クは、各水平走査線の表示部分が所望の回数だけサンプ
リングされるような周波数を有するように設計される。
この所望の回数は、表示画面の各水平表示線上の画素の
数に対応していてもよい。しかしながら、この所望の回
数は、各水平表示線上の画素の数と異なっていてもよ
い。
【００１３】上記のサンプリング手法を用いることによ
り、ソースフレームの各水平走査線は、多数の画素デー
タとして表される。ソースイメージを表示するときはソ
ースイメージ点の相対位置が適切に維持される必要があ
ることは容易に理解することができる。さもないと、こ
れらの線の一部が、表示画面上の他の線に対してスキュ
ーして現れることになる。
【００１４】ソースイメージ画素の適切な相対位置を維
持するために、サンプリングクロックが基準信号に同期
されていなければならない場合がある。すなわち、説明
のためにHSYNC信号が時間基準として用いられていると
仮定すると、水平表示線に対するアナログデータのサン
プリングの開始がHSYNC信号パルスに同期されていなけ
ればならない場合がある。このような同期化が達成され
ると、同一水平線内の後続の画素も、他の線内の対応す
る画素と適切に整列させることができる。
【００１５】アナログ部品を用いて実装された位相同期
ループ（ＰＬＬ）回路が、このような同期化を達成する
ために従来から用いられている。図２は、このような同
期化のために実装された例示のＰＬＬ回路２００のブロ
ック図である。さらに述べると、ＰＬＬ回路２００は、
サンプリングクロック信号も生成する。ＰＬＬ回路２０
０には、位相比較器（phase detector）２１０、フィル
タ２２０、増幅器２３０、電圧制御発振器（ＶＣＯ）２
４０、および分周器（frequency divider）２５０が含
まれている。位相比較器（位相検波回路）２１０は、ラ
イン２０１で受信した時間基準（たとえばVSYNC）と、
ライン２５１で受信したサンプリングクロック（より正
確には、サンプリング信号の所定数分の１を有する信
号）とを比較する。この２つの信号は、簡単のため、ｆ
１およびｆ２と呼ぶことにする。
【００１６】位相比較器２１０は、周波数ｆ１とｆ２の
差を有する信号をライン２１２上に供給する。ライン２
１２上の信号は、差周波数の幾つかの高調波も含んでい
る。フィルタ２２０は、不要な成分を除去するローパス
フィルタとして一般的に設計されている。周波数ｆ１と
ｆ２が近いが異なっている場合、ライン２２３は、差周
波数を有する信号を搬送する。ＶＣＯ２４０は、所定の
周波数を有する信号を生成するように設計されている。
しかしながら、この周波数は、ライン２３４で受信する
電圧レベルに依存して変動する。
【００１７】増幅器２３０は、ライン２２３上の信号を
増幅し、所望のレベルの電圧をライン２３４上に与えて
ＶＣＯ２４０の周波数を修正する。この電圧レベルは、
周波数ｆ１およびｆ２の同期化が達成されるように生成
される。分周器２５０は、ライン２４５で受信したクロ
ック信号の周波数を係数ｎで除算する。ｎの適切な値を
選択することにより、各水平ソース走査線用のアナログ
信号データを所望の回数だけサンプリングすることがで
きる。ライン２４５上の信号は、このようなサンプリン
グのために使用することができる。
【００１８】しかしながら、この技術分野では周知のよ
うに、基準周波数（HSYNC）は、正常な動作状態の間、
平均周波数からわずかな値だけ変動することがある。さ
らに、この基準周波数は、例えばアナログソースイメー
ジデータを生成する回路内の温度変化のために、長期間
にわたってドリフトすることがある。さらにまた、基準
信号と、アナログＰＬＬによって生成されたクロック信
号との双方にジッタが現れることもある。
【００１９】一般に、図２のＰＬＬは、長期のドリフト
を追跡する一方でジッタを除去することが望ましい。こ
れは、ＰＬＬ回路が低帯域幅（たとえば１００〜１００
０Ｈｚ）を有するようにすることによって達成される。
しかしながら、このような低帯域幅には、一般に、大き
なサイズを有するキャパシタが必要であるが、これは、
比較的小型の集積回路に組み込むことが困難な場合があ
る。
【００２０】先行技術の手法のなかには、キャパシタを
パッドで集積回路に結合させてキャパシタを集積回路の
外側に配置したものもある。このような手法に伴う問題
の一つは、外部結合のためにアナログＰＬＬループ内に
雑音が導かれることである。アナログＰＬＬは、概して
このような雑音に影響されやすく、これによりＰＬＬル
ープが不安定になる。ループ内に低帯域幅がないと、Ｐ
ＬＬ２００は基準信号の偏差（deviation）を綿密に追
跡することができなくなる可能性があるが、これは後述
するような幾つかの状況では許されない場合がある。
【００２１】
【発明が解決しようとする課題】通常のグラフィックス
環境では、時間基準周期内における約５〜２０ナノ秒の
偏差は一般的とみなすことができる。これらの偏差は、
普通、より大型の表示画面でいっそう問題となる。この
点を例を挙げて説明すると、６４０×４８０サイズの表
示画面は、４０ナノ秒の画素処理時間（すなわち、各画
素を表示する平均時間）を有しているが、１２８０×１
０８０の大型モニタは、約８〜９ナノ秒の画素処理時間
を有することがある。２０ナノ秒の偏差は、６４０×４
８０画面の表示装置には、画素の処理時間が比較的長い
ため、確認されるほどの影響は与えないかもしれない
が、同量の偏差は、大型モニタ上の表示を２画素分スキ
ューさせることが可能である。
【００２２】このような線間のスキューは、一般的に人
間の目で確認することができるので、得られる表示品質
が容認できないものとなる可能性がある。このようなス
キューの数が大きい程、表示品質はいっそう劣化する。
この技術分野では周知のように、この表示品質の問題
は、時間基準信号をいっそう綿密に追跡（track）する
ことが可能な回路によって改善することができる。従っ
て、必要なのは、時間基準信号を綿密に追跡する回路で
ある。
【００２３】
【課題を解決するための手段】本発明は、ディジタル表
示装置内に実装されたクロック再生回路に関するもので
ある。ディジタル表示装置は、アナログ信号データと、
付随する時間基準信号と、を受信する。これらの信号
は、ディジタル表示装置に通常設けられるディジタル表
示画面上に表示されるイメージを共同で表している。
【００２４】クロック再生回路は、時間基準信号に基づ
いてサンプリングクロックを供給する。サンプリングク
ロックは、アナログ信号データをサンプリングするため
に使用され、結果として生じる画素データは、表示画面
上に表示信号を生成するために用いられる。
【００２５】このクロック再生回路には、ディジタル位
相同期ループ（ＰＬＬ）が含まれる。ディジタル実装の
ため、ＰＬＬの帯域幅は、瞬時に変更することができ
る。さらに述べると、長期的な周波数変動と一時的な位
相変動とは、異なる制御ループを用いて追跡される。そ
の結果、設計者は、かなりの柔軟性をもって時間基準信
号を追跡することができる。
【００２６】
【発明の実施の形態】本発明の更なる特徴と利点は、本
発明による種々の実施態様の構成および作用とともに、
添付図面を参照しながら以下で詳細に述べる。図面にお
いて同様の参照番号は、概して、機能が類似した、およ
び／または構造が類似した同一の要素を示している。一
つの要素が最初に現れる図面は、対応する参照番号の左
端の数字で示されている。
【００２７】１．本発明の概要と考察 本発明は、ディジタルＰＬＬ回路３１０およびアナログ
フィルタ３２０を含むクロック再生回路３００（図３）
を前提にして記載されている。ＰＬＬ回路３１０の出力
は、アナログフィルタ３２０の入力に結合されている。
ＰＬＬ回路３１０は、ディジタル部品およびディジタル
信号を用いて実装されている。
【００２８】作動時には、ＰＬＬ回路３１０は、入力と
して時間基準３０１を受信し、出力信号３１２を生成す
る。出力信号を生成する一方で、ＰＬＬ信号３１０は、
出力信号３１２を時間基準に同期させようとする。アナ
ログフィルタ３２０は、出力信号３１２中の不要なスペ
クトル成分をフィルタリングし、フィルタリング済みの
信号を入力としてＰＬＬ回路の入力３０２に供給する。
【００２９】ＰＬＬ回路３１０がディジタル部品を用い
て実装されているので、設計者は、出力信号３１２が基
準信号３０１に追随する程度や方法を極めて柔軟に指定
することができる。このような柔軟性のために、ＰＬＬ
回路３１０の帯域幅を動的に変化させて、ＰＬＬ回路３
１０に基準信号３０１を十分に追跡させることができ
る。このような綿密な追跡（tracking）によって、表示
線中の相対的なスキューを防止することができる。
【００３０】ＰＬＬ回路３１０がディジタル部品を用い
て実装されているので、この回路を狭い帯域幅ループを
有するように実装することができる。従来のアナログＰ
ＬＬは、同等の回路を実装するために大きなキャパシタ
を必要とする場合がある。従来技術の部分で既に述べた
ように、半導体集積回路内に大きなキャパシタを組み込
むことには問題がある。
【００３１】アナログフィルタ３２０は従来のものでよ
く、公知の方法でアナログ部品を用いて実装される。ア
ナログ信号の出力信号は、時間基準REFと同期したクロ
ック（たとえば、サンプリングクロック）に相当する。
出力信号はＫで除算される。ここで、Ｋは、各水平ソー
スイメージ線ごとに抽出されたサンプルの数に対応して
いてもよい。
【００３２】本発明を極めて詳細に述べる前に、本発明
を実施することが可能な環境の例について述べることが
有用である。クロック再生回路３００の実装と動作の詳
細は、その後で詳細に説明する。
【００３３】２．環境の例 大まかに言うと、本発明は、ディジタル表示装置を有す
る任意のグラフィックスシステムで実施することができ
る。このようなシステムには、ラップトップ型やデスク
トップ型のパーソナルコンピュータシステム（ＰＣ
Ｓ）、ワークステーション、専用コンピュータシステ
ム、汎用コンピュータシステム、その他多くが含まれて
いる。但し、これに限定されるものではない。本発明
は、ハードウェア、ソフトウェア、ファームウェア、又
はこれらの組合せで実施することができる。「イメージ
をアップスケーリングする方法及び装置」と題する同時
係属出願には、本発明のクロック再生回路を使用できる
一つ以上の実施態様が記載されている。なお、この出願
は参照文献として本明細書に組み込まれる。
【００３４】図７は、本発明を実施可能なコンピュータ
システム７００のブロック図である。コンピュータシス
テム７００は、本発明を実施可能なグラフィックスシス
テムの一例に過ぎない。コンピュータシステム７００に
は、中央処理装置（ＣＰＵ）７１０、ランダムアクセス
メモリ（ＲＡＭ）７２０、１個以上の周辺装置７３０、
グラフィックスコントローラ７６０、およびディジタル
表示装置７７０が含まれている。これらの構成要素は、
すべてバス７５０を介して通信を行う。このバスは、適
切なインタフェースによって接続された数本の物理バス
を実際に含んでいてもよい。
【００３５】グラフィックスコントローラ７６０は、ア
ナログイメージデータおよび対応する基準信号を生成
し、ディジタル表示装置７７０にこれらを双方とも提供
する。アナログイメージデータは、たとえばＣＰＵ７１
０または外部エンコーダ（図示せず）から受け取った画
素データに基づいて生成することができる。ある態様で
は、アナログイメージデータがＲＧＢ形式で与えられ、
基準信号は、当技術分野で周知の既述のVSYNC信号およ
びHSYNC信号を含んでいる。しかしながら、本発明は、
他の形式のアナログイメージデータおよび／または基準
信号を用いて実施することも可能である。たとえば、ア
ナログイメージデータは、ビデオ信号データを、対応す
る時間基準信号とともに含んでいてもよい。
【００３６】ディジタル表示装置７７０は、図１（ａ）
を参照して説明した画素を有する表示画面を含んでいて
もよい。ディジタル表示装置７７０には、本発明に係る
クロック再生回路が含まれている。ディジタル表示装置
７７０は、このクロック再生回路を用いてアナログ信号
データをサンプリングする。画素データを生成するため
にサンプリングクロックが供給される場合にアナログ信
号データをサンプリングする方法は、技術上周知であ
る。本発明のクロック再生回路によって、ディジタル表
示装置７７０は、線の相対的なスキューなしにアナログ
信号データに対応するイメージを表示することができ
る。
【００３７】ＣＰＵ７１０、ＲＡＭ７２０および周辺装
置７３０は、本発明のある態様では従来のものである。
ＣＰＵ７１０は、たとえばIntel社から市販されているP
entium Processorなどのプロセッサであってもよい。Ｒ
ＡＭ７２０は、命令およびデータを記憶するシステム／
メインメモリを表している。この命令およびデータは、
ハードディスクのような周辺装置から読み出される。Ｃ
ＰＵ７１０は、このデータを用いて命令を実行し、様々
な機能を提供する。この命令の実行の一部として、ＣＰ
Ｕ７１０は、グラフィックスコントローラ７１０にコマ
ンドを送出することができる。このグラフィックスコン
トローラ７１０は、公知の方法でアナログ表示信号デー
タを生成する。ディジタル表示装置７７０の一例がアナ
ログ表示信号に対応するイメージを表示する方法に関し
ては、以下で更に詳細に説明する。
【００３８】３．本発明のディジタル表示装置７７０の
例 一つの態様では、ディジタル表示装置７７０は、コンピ
ュータシステムとともに動作するように実装されてい
る。ディジタル表示装置７７０は、数ある中でも特にラ
ップトップ（ノートブックコンピュータ）で用いられる
フラットパネルモニタや、デスクトップコンピュータや
ワークステーションで用いられるフラットモニタの形態
とすることができる。しかしながら、ディジタル表示装
置をフラットモニタテレビジョンシステムなどの他のグ
ラフィックスシステム環境用に実装する方法は、本明細
書の記載を読めば当業者には明らかである。
【００３９】図８は、アナログ−ディジタル変換器（Ａ
ＤＣ）８１０、アップスケーラ８２０、パネルインタフ
ェース８３０、クロック発振回路８５０、および表示画
面１００を含んだディジタル表示装置７７０のブロック
図である。ＡＤＣ８１０の出力ラインは、アップスケー
ラ８２０の入力ラインに結合されている。アップスケー
ラ８２０の出力ラインは、パネルインタフェース８３０
に結合されている。パネルインタフェースの出力は、表
示画面１００に結合されている。クロック発振回路８５
０は、ＡＤＣ８１０、アップスケーラ８２０、パネルイ
ンタフェース８３０に結合されている。
【００４０】作動時に、ＡＤＣ８１０は、アナログ信号
データをライン８０１で受け取り、また、サンプリング
クロック信号をライン８５１で受け取る。ＡＤＣ８１０
は従来のものであり、アナログ信号データをサンプリン
グクロック信号に応じてサンプリングする。ＡＤＣ８１
０は、ライン８１２上の画素データをアップスケーラ８
２０に提供する。
【００４１】アップスケーラ８２０は、ライン８１２上
で受信した画素データを用いて、画素データによって表
されるイメージを任意的にアップスケーリングする。イ
メージは、例えば表示画面１００がより大きなサイズを
有しているために、アップスケーリングされる場合があ
る。アップスケーラ８２０の一態様は、同時係属出願
「イメージをアップスケーリングする方法及び装置」に
記載されている。この同時係属出願では、アップスケー
ラ８２０がクロック発振回路８５０をも含むものとして
記載されている場合がある。
【００４２】クロック発振器８０２は、ＡＤＣ８１０、
アップスケーラ８２０およびパネルインタフェース８３
０へのクロック信号を生成する。個々のクロック信号
は、全体の設計に応じて異なる周波数を有していてもよ
い。これら一つ以上の個別クロック信号は、本発明のク
ロック再生回路を用いることによって時間基準信号８０
２と同期させることができる。一つの態様で異なる周波
数を計算できる方法も、同時係属出願「イメージをアッ
プスケーリングする方法及び装置」に記載されている。
【００４３】ある態様では、時間基準信号８０２は、HS
YNC信号に一致していてもよい。他の態様では、時間基
準信号８０２は、VSYNC信号に一致していてもよい。し
かしながら、時間基準信号８０２は、特定の環境に適合
する限り、任意の他の信号（HSYNCとVSYNCの組合せを含
む）に一致していてもよい。
【００４４】表示画面１００は、上記で詳細に説明した
通りである。表示画面１００は、アクティブ／パッシブ
液晶ディスプレイ（ＬＣＤ）技術など、任意のディジタ
ルスクリーン技術を用いて実現することができる。パネ
ルインタフェース８３０は、イメージを表示画面１００
に表示するための表示信号を生成するように設計されて
いる。パネルインタフェース８３０は、アップスケーラ
８２０から受信した画素データから表示画面１００への
表示信号を生成する公知の方法で実装することができ
る。
【００４５】クロック再生回路が、発生したクロックを
時間基準に同期させる（または同期させようとする）方
法については、これから詳細に説明する。最初は、特に
ＰＬＬ回路３１０について説明する。次いで、アナログ
フィルタ３２０について説明する。説明の都合で、時間
基準はHSYNC信号を含むものと仮定する。しかしなが
ら、本発明は、他の種類の基準信号を用いて実施するこ
ともできる。
【００４６】４．本発明のディジタルＰＬＬ回路の概略 図４は、ディジタルＰＬＬ回路３１０の一例の内部ブロ
ックを示すブロック図である。ＰＬＬ回路３１０には、
位相周波数検出器（phase and frequency detector:Ｐ
ＦＤ）４１０、周波数補正ロジック（frequency correc
tion logic）４２０、位相補正ロジック（phase correc
tion logic）４１０、加算器４４０および４５０、ＤＴ
Ｏ４６０、並びにＤＡＣ４７０が含まれている。位相補
正ロジック４３０および周波数補正ロジック４２０は、
ＰＦＤ４１０の出力に接続されている。第１加算器４４
０は、周波数補正ロジック４２０の出力に結合されてい
る。第１加算器の出力は、第２加算器４５０に結合され
ている。第２加算器は、位相補正ロジック４３０にも結
合されている。第２加算器４５０の出力は、ＤＴＯ４６
０に結合されている。次に、ＤＴＯの出力は、ディジタ
ル−アナログ変換器４７０に接続されている。
【００４７】作動時には、ＰＦＤ４１０は、時間基準
（HSYNC）信号およびフィードバック信号の位相および
周波数を比較する。ＰＦＤ４１０は従来のものであり、
このＰＦＤ４１０は、基準信号がフィードバック信号よ
り遅れているか進んでいるかに応じて、ＥＡＲＬＹ線お
よびＬＡＴＥ線上に信号を生成する。ある態様では、進
みまたは遅れに応じてパルスが生成され、パルスの持続
時間は、進み量または遅れ量に比例する。
【００４８】再同期化プロセスは、基準信号の長期的な
周波数ドリフトと位相ジッタを補正する二つの別個のブ
ロックを有することによって達成される。この二つの別
個のブロックを有することにより、設計者は、再同期化
プロセスの全体にわたって一層の制御力を有することが
できる。
【００４９】一般に、周波数補正ロジック４２０は、基
準信号の長期周波数ドリフトを補正するように設計され
ている。周波数ドリフトは、一般に、基準周波数の変化
に相当する。この変化は、通常、数ヘルツ程度である。
このドリフトは、たとえば、ソースイメージを生成する
ソースシステム内での温度変動の結果であることがあ
る。周波数補正ロジック４２０は、長期間にわたって基
準信号を追跡するように好適に設計することができる。
【００５０】加算器４４０は、周波数補正ロジック４２
０によって与えられた周波数補正数をPnom周波数に加算
（減算）する。Pnomは、サンプリングクロックの期待周
波数に相当し、周波数取得フェーズ中に用いられる。周
波数取得フェーズ（frequency acquisition phase）
は、ＰＬＬループが基準信号の周波数を安定化して基準
信号の周波数とロックしている持続時間を指す。Pnom信
号を供給することにより、周波数取得時間を短縮するこ
とができる。
【００５１】しかし、ディジタルＰＬＬ３１０は、Pnom
信号がなくても動作することができる。この場合、周波
数の取得に長期間を要する可能性がある。周波数取得期
間の終了後は、Pnomを使用しなくてもよい。位相補正ロ
ジック４３０は、時間基準の位相変動を追跡する。位相
補正ロジック４３０の出力は、位相の程度（または量）
を表している。生成されているクロック信号は、時間基
準信号およびフィードバック信号間に位相差があること
から、位相の程度によって補正すべきである。
【００５２】加算器４４０の出力は、ループの現在の周
波数を表している。位相補正ロジック４３０および加算
器４４０の出力は、加算器４５０を用いて加算される。
したがって、加算器４５０の出力は、Pnomと、周波数補
正ロジック４２０によって提供される周波数補正量と、
位相補正ロジック４３０によって提供される位相補正量
と、の合計を表わす。この合計は、ＤＴＯ４６０の位相
の各ＤＴＯクロックサイクごとの進み量を表している。
この合計は、各基準クロックサイクル中に変化する可能
性がある。
【００５３】ＤＴＯ４６０は従来のものであり、位相ア
キュムレータとしても知られている。ＤＴＯ４６０は、
基本周波数および他の不要なスペクトル成分を有するラ
ンプ信号を出力として生成する。この基本周波数は、時
間基準信号と同期したクロックの周波数を表している。
スペクトル周波数が不要なのは、スペクトル周波数がク
ロックジッタの一因となるためである。従って、これら
のスペクトル周波数は、アナログフィルタ３２０を用い
て除去される。ＤＡＣ４７０は、ＤＴＯのディジタル出
力を、アナログフィルタによる処理に適したアナログ形
式に変換する。アナログフィルタ３２０に関しては、以
下でさらに詳細に説明する。アナログフィルタ３２０に
ついて詳細に述べる前に、ディジタルＰＬＬ回路３１０
の実装について先ず説明する。
【００５４】５．ディジタルＰＬＬの実装 上記に述べた概略に基づいて、本発明の範囲と趣旨から
逸脱することなくディジタルＰＬＬの他の態様を幾つか
実装することができる。ここでは、このような態様の一
つを図６を参照して述べる。
【００５５】図６は、ディジタルＰＬＬ回路３１０の具
体例の設計と動作を示すブロック図である。ＰＬＬ回路
３１０は、数個の部品と、これらの部品を相互接続する
信号と、を有している。各々の部品と信号については、
以下でさらに詳細に説明する。大まかに言って、ＰＬＬ
回路３１０は、三つの別個のセクションで表わされる。
すなわち、（１）位相比較、（２）周波数補正、（３）
位相補正、である。
【００５６】位相比較に関して述べると、ＰＦＤ６０３
は、時間基準信号REFに対してフィードバック信号（FBA
CK）が位相に関して早い又は遅いことを示す二つの出力
信号線EARLY６０４およびLATE６０５を有している。あ
る態様では、ＰＦＤ６０３は、EARLY６０４上にパルス
を生成する。このパルスは、REF信号に対してFBACK信号
が早いときの位相進み量に比例した持続時間を有してい
る。このパルス持続時間は、基準クロック周期の数で計
測される。ここで、基準クロックとは、ＰＬＬ回路３１
０が動作するクロックを指している。EARLY信号６０４
およびLATE信号６０５上のパルスは、一般に、誤差パル
ス（error pulse）と呼ばれる。LATE信号６０５も同様
に解釈される。
【００５７】ＰＦＤ６０３は、STOP信号がアサートされ
ると、REF信号とFBACK信号との比較を停止する。比較が
停止されると、LATE信号およびEARLY信号の双方はアン
アサートされる。充放電制御器（charge/discharge con
trol）６５０は、位相補正積分器がオーバーフローする
可能性があるとき、STOP信号をアサートにする。比較信
号リミッタ６１０は、位相差が所定の数値を超えるとき
にSTOP信号をアサートにする。
【００５８】周波数補正に関して述べると、周波数補正
制御器６２０、マルチプレクサ６３０、加算器６２７、
およびフリップフロップ６２５は、周波数補正を行うよ
うに動作する。ＰＬＬ回路がINIT信号によって指示され
るように初期化されると（たとえば、位相取得の始めの
間）、周波数補正制御器６２０は、マルチプレクサ６３
０に数２を有する入力の値を出力として選択させる。同
時に、Ａ／Ｓ（加算／減算）信号がローにアサートさ
れ、現在のアキュムレータ値をそれ自体から減算するこ
とによって加算器６２７がゼロ値に設定される。
【００５９】この後、周波数補正制御器６２０は、マル
チプレクサ６３０にPnom値を選択させる。Pnomは、生成
されているサンプリングクロックの期待周波数に相当す
る。従って、REF信号が期待周波数からわずかに偏移し
た周波数を有すると仮定すると、周波数取得期間は、少
ないサイクル数に短縮される。しかし、Pnomなしでは、
周波数取得にある程度のサイクル数を要する場合があ
る。
【００６０】周波数の取得後、周波数補正制御器６２０
は、マルチプレクサ６３０によってFdp値が選択される
ようにする。Fdp値は、誤差パルスが存在する各基準ク
ロックサイクル中に加減算される。Fdp値の加算によっ
てクロック周波数は増加し、Fdp値の減算によってクロ
ック周波数は減少する。
【００６１】Fdp値は、レジスタから得られる。Fdp値
は、ループ帯域幅を表す。Fdp値が高いほど、ＰＬＬ３
１０が変化に対して迅速に応答することを意味し、Fdp
値が低いほど、ＰＬＬ３１０が安定であることを意味す
る。しかし、Fdp値はレジスタを設定することによって
瞬時に（すなわち、一つの基準クロックサイクル内で）
変えることができるので、ループ帯域幅も瞬時に変更す
ることができる。
【００６２】従って、ディジタルＰＬＬ３１０の設計者
には、ループ帯域幅を特定の状況に応じて変更する相当
な柔軟性が与えられている。たとえば、位相取得ループ
の間、Fdp値は、かなり高い値に設定することができ、
また、ループが安定すれば、Fdp値を低い値に設定する
ことができる。さらに、Fdpは、個々のFdp値の基礎を位
相補正の履歴値におく適応方式（adaptive scheme）に
準拠させることができる。ある態様におけるFdp値の設
定方法を、以下で説明する。周波数補正制御器６２０
は、誤差パルス長の間だけFCCE信号をイネーブルにす
る。フリップフロップ６２５の出力は、生成されている
クロックの現在の平均周波数を表す。
【００６３】位相補正に関しては、まず概略的に説明す
る。充放電制御器６５０は、関連回路と共にリーク形積
分器とみなすことができるが、ディジタル分野で実現す
ることができる。この積分器は、PPDP値を用いて、ある
レベルまで充電される。この充電レベルは、誤差パルス
長の持続時間に左右される。充電が完了すると、積分器
はNPDP値を用いてゆっくりと放電される。NPDP値は、PP
DP値に比べて小さい値であり、従って、放電は長時間に
わたって行われる。位相補正は、放電サイクル中に行わ
れる。充電および放電の実施方法については、さらに詳
細に後述する。ある態様においてNPDP値およびPPDP値が
計算される方法についても、その際に説明する。
【００６４】充放電制御器６５０、マルチプレクサ６５
５、加算器６６０、およびフリップフロップ６６５は、
ともに積分器の電荷を定める。ここで、フリップフロッ
プ６６５（および、本明細書に記載した他のフリップフ
ロップ）は、実際には、数個のフリップフロップを含ん
でおり、各フリップフロップは１ビットを記憶する。加
算器６６０内の値は、各時間基準サイクルの開始時（た
とえば、HSYNCパルスの受信時）に消去される。PPDP値
は、誤差パルスが存在する各基準サイクル（すなわち、
ＰＬＬの内部クロック）中に加算器６６０に加算され
る。加算の結果が所定のしきい値を超える場合、積分器
がオーバフローしたものと判断され、積分器オーバーフ
ロー検出器６７３が、ＰＦＤ６０３に結合されたSTOP信
号をアサートにする。誤差パルスが終了すると、フリッ
プフロップ６６５は、積分器の電荷を示す値を記憶す
る。
【００６５】充電が完了すると、放電段階が開始する。
クロックの位相補正は、放電段階中に行われる。放電段
階の間、充放電制御器６５０は、NPDP値が各基準クロッ
クサイクル中にアキュムレータ６６０から繰り返し減算
されるようにする。各放電クロックサイクルの間、イン
アクティブのREMINDER信号は、NPDP値がマルチプレクサ
６５２によって選択されるようにする。また、位相補正
制御器６７５は、ＡＮＤロジック６７７の加算器６８０
への出力をゲート制御するようにPCORR信号を供給す
る。これ以外の場合、PCORR信号は低信号レベル（論理
値０）に設定され、ＡＮＤロジック６７７の出力はゼロ
に設定される。位相補正制御器６７５は、加算器６８０
のＡ／Ｓ入力をアサートにして、加算器６７７の出力が
加算または減算されるようにする。この値は、REF信号
がFBACK信号より進んでいれば加算され、そうでなけれ
ば減算される。
【００６６】NPDP値は各基準クロックサイクル中に減算
されるので、減算後の結果が負の数となる可能性があ
る。この場合、クロック信号は過度に補正されたことに
なる。従って、符号ゼロ交差検出器（sign and zero cr
ossing detector）６７０は、位相が過度に補正された
ことを検出し、充放電制御器６５０に補正動作を行わせ
る。この負数は、フリップフロップ６７４内に記憶され
る。
【００６７】充放電制御６５０が、REMINDER信号を１に
アサートし、フリップフロップ６７４内に記憶された値
をマルチプレクサ６５２に選択させる。選択された値は
加算器６８０に与えられ、加算器は過度補正を補正す
る。位相補正制御器６７５は、加算器６８０へのＡ／Ｓ
入力上の値を切り換える。すなわち、以前に０値が与え
られている場合は、過度補正パラメータを送るときに１
の数値が与えられる。
【００６８】ＤＴＯの動作は図４を参照して前述したの
で、簡単のため、ここでは繰返し説明はしない。手短に
言えば、ＤＴＯ４６０は、基本周波数および他のスペク
トル成分（例えば、ディジタルサンプリングから生じた
イメージ）の位相を表すランプ信号を出力として生成す
る。基本周波数は、時間基準信号と同期したクロックの
周波数を表す。スペクトル成分は、クロックジッタの一
因となるため望ましくない。回路の残りの部分は、基本
周波数を保存する一方で、これらの他の周波数を除去す
るように設計されている。
【００６９】ＬＵＴ６９０は従来のものであり、ＤＴＯ
４６０の位相出力を振幅値に変換する。位相値は、この
技術分野で周知のように、正弦波または三角波のいずれ
かに変換することができる。ＤＡＣ６９５は、アナログ
フィルタ３２０による適切な処理のために、ＬＵＴ６９
０の出力をアナログ信号に変換する。アナログフィルタ
３２０の例については後述する。
【００７０】上記の図６の説明は単なる例に過ぎず、本
発明の範囲と精神から逸脱することなく種々の変形を加
えることができることは当業者には明らかである。上記
の記載において、Pnom、NPDPおよびPPDPの各値は、使用
されるべき値として記述されている。これらのパラメー
タの計算法の一例を説明する。
【００７１】６．ループパラメータの計算 Pnomは、水平線中の基準クロックの数（Hor_Rcount）に
基づいて計算することができる。
【００７２】 Hor_Rcount＝Th／Trclk （１） ここで、Trclkは基準クロックのクロック周期を表し、T
hは水平期間（２つの連続したHsyncパルス間の時間）を
表している。
【００７３】 Pnom＝src_htotal*Qdto／Hor_Rcount （２） ここで、Qdtoは、ＤＴＯモジュロ（すなわち、２**ｎ、
ここでｎはＤＴＯ中のビットの数）である。Pnomがロッ
キング方式に依存しない点に注意すべきである。すなわ
ち、クロック信号は、HSYNC、VSYNCなどとロックオンさ
せることができる。
【００７４】位相補正ループ用の正傾斜（充電）パラメ
ータ（Positive slope (charging)parameter）は、Pnom
から導出される。このパラメータも、ロッキング方式に
は依存しない。Kpdpは、位相補正ループのダンピングを
制御する。最適な追跡のために、Kpdpを２又は３に設定
することができる。ここで、 Ppdp＝Pnom／Kpdp （３） である。
【００７５】負傾斜パラメータ（放電）（Negative slo
pe parameter (discharging)）は、Ppdpから導出され
る。NPDPは、ループがアンロック状態の場合は、通常、
Ppdpに近く、ループがロック状態の場合（位相の飛び越
し（phase jump）が最小限に抑えられている場合）は、
数倍小さく（８．．１６）なる。ここで、 Npdp＝Ppdp／Knpdp （４） Knpdp＝2..16 である。
【００７６】周波数補正パラメータはロッキング方式に
依存する。これは、一つのRclk位相追跡誤差あたりの周
波数調整量を意味する。
【００７７】FBACK信号が時間基準としてHSYNCパルスに
ロックオンされていると、 Fdp＝Pnom／(Kfdp*Vdiv*Hor_Rcount) （５ａ） である。
【００７８】FBACK信号が時間基準としてVsyncパルスに
ロックオンされていると、 Fdp＝Pnom／(Kfdp*Vtotal*Hor_Rcount) （５ｂ） である。
【００７９】ここで、Vdivは、垂直Hsyncディバイダ
（１．．ｎ）である。Vdivが１の場合、全てのHsync
は、比較のために使用される。Vdivが２の場合、他の全
てのHsyncは、その他種々に使用される。Vtotalは、VSY
NCロッキングが使用される場合のソースフレーム中の線
の数である。
【００８０】７．アナログフィルタ３２０ 前述したように、アナログフィルタ３２０は、ＤＴＯに
より生成された基本周波数を保存する一方で、他の周波
数を除去するように設計されている。アナログフィルタ
３２０は、技術上周知なように、アクティブフィルタま
たはパッシブフィルタを用いて、あるいは位相同期ルー
プを用いて実装することができる。アナログフィルタ３
２０の一例は、図５を参照して説明する。
【００８１】アナログフィルタ３２０は従来のものであ
り、ＤＡＣ復元フィルタ（reconstruction filter）５
１０を含んでいる。シュミットトリガ５２０は、公知の
方法で正弦波をスライスし、この正弦波をディジタル信
号に変換する（２レベル量子化）。ＰＦＤ５３０、チャ
ージポンプ５４０、ループフィルタ５５０、ＶＣＯ５６
０、およびディバイダ５８０を備えるＰＬＬループは、
すべての不要な周波数を除去する一方で、基本周波数を
保存するように設計されている。ディバイダ５８０のＮ
の値は、比較的小さな値（８以下）に維持される。ＶＣ
Ｏ５６０は、サンプリングクロック信号を生成するよう
に設計されており、このサンプリングクロック信号は、
アナログ信号データをサンプリングするために用いられ
る。ディバイダ５７０および５８０を用いることで、Ｖ
ＣＯ周波数をＶＣＯ５６０の動作範囲内にシフトさせる
ことができる。
【００８２】このように、アナログフィルタ３２０の出
力は、スプリアスなスペクトル成分が十分に抑えられた
フィルタリング済み信号を含んでいる。
【００８３】１６．結論 以上、本発明の種々の実施態様を説明してきたが、これ
らの実施態様は例示として挙げたものに過ぎず、限定事
項ではない。従って、本発明の広さと範囲は、前述のい
ずれの好適な実施態様に限定されるものではなく、特許
請求の範囲およびその均等物によってのみ定められるべ
きである。
【図面の簡単な説明】
【図１】（ａ）は、複数の水平行に配列された数個の画
素を含む例示の表示画面のブロック図であり、（ｂ）
は、時間領域内で示される信号の図であってアナログ表
示データに対する例示の時間基準信号を示している。
【図２】アナログ部品を用いて実装された従来のＰＬＬ
回路のブロック図である。
【図３】本発明のクロック再生回路の一実施態様を示す
ブロック図である。
【図４】ディジタルＰＬＬ回路のブロック図であり、周
波数および位相を追跡する独立ループを示している。
【図５】ディジタルＰＬＬの出力から不要な周波数成分
をフィルタリングする例示のアナログフィルタのブロッ
ク図である。
【図６】本発明の一実施態様におけるディジタルＰＬＬ
の例示の実装のブロック図である。
【図７】本発明に従って実装された例示のグラフィック
スシステムのブロック図である。
【図８】本発明に係る例示のディジタル表示装置のブロ
ック図である。
【符号の説明】
３００…クロック再生回路、３１０…ディジタルＰＬＬ
回路、３２０…アナログフィルタ、４１０…位相周波数
検出器、４２０…周波数補正回路、４３０…位相補正回
路、４４０および４５０…加算器。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−334141（ＪＰ，Ａ) 特開 昭53−95560（ＪＰ，Ａ) 特開 平８−340254（ＪＰ，Ａ) 特開 昭63−14522（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/00 - 7/199 G09G 3/20

Claims (19)

    (57)【特許請求の範囲】
  1. 【請求項１】 アナログイメージデータおよび対応する
    時間基準信号により表されるイメージを表示するディジ
    タル表示装置であって、 前記イメージを表示する複数の画素を有する表示画面
    と、 前記アナログイメージデータを受信し、前記アナログイ
    メージデータをサンプリングクロックを用いてサンプリ
    ングすることにより、前記複数の画素に対応する複数の
    画素データ要素を生成するアナログ−ディジタル変換器
    （ＡＤＣ）と、 前記サンプリングクロックを生成する位相同期ループ
    （ＰＬＬ）回路を備えたクロック発振回路であって、前
    記サンプリングクロックが前記時間基準信号に同期され
    ているクロック発振回路と、 前記複数の画素データ要素に基づいて前記表示画面用の
    表示信号を生成するパネルインタフェースと、 を備え、前記ＰＬＬは、 ディジタル入力を受信し、前記ディジタル入力によって
    定められた周波数を有する前記サンプリングクロックを
    表す信号を生成する離散時間発振器（ＤＴＯ）と、 前記時間基準信号、および前記サンプリングクロックを
    分周することにより生成されるフィードバック信号、を
    受信するディジタル回路であって、前記時間基準信号と
    前記フィードバック信号との位相差に応じて前記ディジ
    タル入力を生成し、このディジタル入力によって前記Ｄ
    ＴＯは前記時間基準信号に同期した前記信号を生成する
    ようになっているディジタル回路と、 を備え、前記ディジタル回路は、前記サンプリングクロ
    ック内の個々のクロックパルスの位相を変更することに
    より、比較サイクル中に前記フィードバック信号と前記
    基準信号との間の位相誤差を分散させる、ディジタル表
    示装置。
  2. 【請求項２】 アナログイメージデータおよび対応する
    時間基準信号により表されるイメージを表示するディジ
    タル表示装置であって、 前記イメージを表示する複数の画素を有する表示画面
    と、 前記アナログイメージデータを受信し、前記アナログイ
    メージデータをサンプリングクロックを用いてサンプリ
    ングすることにより、前記複数の画素に対応する複数の
    画素データ要素を生成するアナログ−ディジタル変換器
    （ＡＤＣ）と、 前記サンプリングクロックを生成する位相同期ループ
    （ＰＬＬ）回路を備えたクロック発振回路であって、前
    記サンプリングクロックが前記時間基準信号に同期され
    ているクロック発振回路と、 前記複数の画素データ要素に基づいて前記表示画面用の
    表示信号を生成するパネルインタフェースと、 を備え、前記ＰＬＬは、 ディジタル入力を受信し、前記ディジタル入力によって
    定められた周波数を有する前記サンプリングクロックを
    表す信号を生成する離散時間発振器（ＤＴＯ）と、 前記時間基準信号、および前記サンプリングクロックを
    分周することにより生成されるフィードバック信号、を
    受信するディジタル回路であって、前記時間基準信号と
    前記フィードバック信号との位相差に応じて前記ディジ
    タル入力を生成し、このディジタル入力によって前記Ｄ
    ＴＯは前記時間基準信号に同期した前記信号を生成する
    ようになっているディジタル回路と、 を備え、前記ディジタル回路は、 前記時間基準信号の周波数の長期ドリフトに応じて前記
    サンプリングクロックの位相を調整する周波数補正ロジ
    ックと、 前記フィードバック信号と前記時間基準信号との位相差
    に応じて前記サンプリングクロックの位相を調整する位
    相補正ロジックと、 を備えており、前記周波数補正ロジックおよび前記位相
    補正ロジックが、二つの個別の制御ループとして実装さ
    れている、ディジタル表示装置。
  3. 【請求項３】 前記フィードバック信号と前記時間基準
    信号との間の位相差を決定する位相周波数検出器をさら
    に備える請求項２記載のディジタル表示装置。
  4. 【請求項４】 前記位相差の決定に基づいて行われる位
    相補正の量を決定する充放電制御ロジックをさらに備え
    る請求項３記載のディジタル表示装置。
  5. 【請求項５】 前記周波数補正ロジックはマルチビット
    数を生成し、このマルチビット数は、ＤＴＯクロック周
    期の間に前記ＤＴＯによって生成される前記サンプリン
    グクロックの位相進み量を表しており、このマルチビッ
    ト表現によって、前記ＰＬＬが短期間で前記サンプリン
    グ周波数に到達できるようになっている、請求項２、３
    または４記載のディジタル表示装置。
  6. 【請求項６】 前記周波数補正ロジックは、 入力としてPnom値とFdp値を受け取る第１のマルチプレ
    クサであって、Pnomが前記サンプリングクロックの期待
    周波数を表し、Fdpが前記長期周波数ドリフトに起因す
    る補正を表している第１のマルチプレクサと、 前記周波数補正ロジックに対応する位相補正を表す値を
    記憶するフリップフロップと、 前記第１マルチプレクサの出力を前記フリップフロップ
    に記憶された値に対して加算または減算する加算器であ
    って、その出力が前記フリップフロップに記憶されるよ
    うになっている加算器と、 前記フリップフロップおよび前記加算器に結合された周
    波数補正制御器であって、前記フリップフロップが位相
    取得フェーズの開始時にPnomに設定されるようにすると
    ともに、前記サンプリングクロックが前記時間基準と比
    較して早いまたは遅いことに応じて前記加算器がFdpを
    加算または減算するようにする周波数補正制御器と、 を備えている、請求項２〜５のいずれか記載のディジタ
    ル表示装置。
  7. 【請求項７】 前記フィードバック信号と前記時間基準
    信号との間の位相差を決定する位相周波数検出器であっ
    て、前記フィードバック信号が前記時間基準信号よりも
    進んでいるときの位相差に比例した複数のクロックパル
    スにEARLY信号をアサートし、および／または前記フィ
    ードバック信号が前記時間基準信号よりも遅れていると
    きの位相差に比例した複数のパルスにLATE信号をアサー
    トする位相周波数検出器と、 ディジタル部品を用いて実装され、位相積分器を含んだ
    充放電制御ロジックであって、前記EARLY信号またはLAT
    E信号がアサートされるパルスの数に応じて前記位相積
    分器を充電し、比較サイクルの全体にわたって位相差が
    分散するように、この充電時間よりも長い時間にわたっ
    て放電を行わせ、前記サンプリングクロックの位相がこ
    の放電時間中に補正されるようになっている充放電制御
    ロジックと、 をさらに備える請求項２〜６のいずれか記載のディジタ
    ル表示装置。
  8. 【請求項８】 前記充放電ロジックによって前記放電時
    間中に行われた過度補正を補正する符号ゼロ交差検出器
    をさらに備える請求項７記載のディジタル表示装置。
  9. 【請求項９】 時間基準信号を参照して受信されたアナ
    ログ表示信号をサンプリングするサンプリングクロック
    信号を生成するクロック発振回路であって、前記時間基
    準信号に同期された前記サンプリングクロック信号を含
    む出力信号を生成する位相同期ループ（ＰＬＬ）と、 前記出力信号中の任意の不要な周波数を除去して前記サ
    ンプリングクロック信号を生成するフィルタであって、
    前記時間基準信号に同期した前記サンプリングクロック
    信号が前記アナログ表示信号を正確にサンプリングする
    ために使用されるフィルタと、 を備え、前記ＰＬＬは、 ディジタル入力を受信し、前記ディジタル入力により定
    められるディジタル信号を生成する離散時間発振器（Ｄ
    ＴＯ）と、 前記時間基準信号、および前記サンプリングクロックを
    分周することにより生成されるフィードバック信号、を
    受信するディジタル回路であって、前記時間基準信号と
    前記フィードバック信号との位相差に応じて前記ディジ
    タル入力を生成し、このディジタル入力によって前記Ｄ
    ＴＯは前記ディジタル信号を生成し、前記ＤＴＯによっ
    て生成されたディジタル信号が前記出力信号を表してい
    るディジタル回路と、 を備え、前記ディジタル回路は、前記サンプリングクロ
    ック内の個々のクロックパルスの位相を変更することに
    より、比較サイクル中に前記フィードバック信号と前記
    基準信号との間の位相誤差を分散させる、クロック発振
    回路。
  10. 【請求項１０】 時間基準信号を参照して受信されたア
    ナログ表示信号をサンプリングするサンプリングクロッ
    ク信号を生成するクロック発振回路であって、 前記時間基準信号に同期された前記サンプリングクロッ
    ク信号を含む出力信号を生成する位相同期ループ（ＰＬ
    Ｌ）と、 前記出力信号中の任意の不要な周波数を除去して前記サ
    ンプリングクロック信号を生成するフィルタであって、
    前記時間基準信号に同期した前記サンプリングクロック
    信号が前記アナログ表示信号を正確にサンプリングする
    ために使用されるフィルタと、 を備え、前記ＰＬＬは、 ディジタル入力を受信し、前記ディジタル入力により定
    められるディジタル信号を生成する離散時間発振器（Ｄ
    ＴＯ）と、 前記時間基準信号、および前記サンプリングクロックを
    分周することにより生成されるフィードバック信号、を
    受信するディジタル回路であって、前記時間基準信号と
    前記フィードバック信号との位相差に応じて前記ディジ
    タル入力を生成し、このディジタル入力によって前記Ｄ
    ＴＯは前記ディジタル信号を生成し、前記ＤＴＯによっ
    て生成されたディジタル信号が前記出力信号を表してい
    るディジタル回路と、 を備え、前記ディジタル回路は、 前記時間基準信号の周波数の長期ドリフトに応じて前記
    サンプリングクロックの位相を調整する周波数補正ロジ
    ックと、 前記フィードバック信号と前記時間基準信号との位相差
    に応じて前記サンプリングクロックの位相を調整する位
    相補正ロジックと、 を備えており、前記周波数補正ロジックおよび前記位相
    補正ロジックが、二つの個別の制御ループとして実装さ
    れている、クロック発振回路。
  11. 【請求項１１】 前記フィードバック信号と前記時間基
    準信号との間の位相差を決定する位相周波数検出器であ
    って、前記位相差の程度を示す一つ以上の信号を生成す
    る位相周波数検出器をさらに備える請求項１０記載のク
    ロック発振回路。
  12. 【請求項１２】 位相積分器を含む充放電制御ロジック
    であって、前記位相差の程度に応じて前記位相積分器を
    充電し、この充電時間よりも長い時間にわたって放電を
    行わせる充放電制御ロジックをさらに備え、前記サンプ
    リングクロックの位相が放電時間中に補正されるように
    なっている請求項１０または１１記載のクロック発振回
    路。
  13. 【請求項１３】 前記放電時間中に前記充放電ロジック
    により行われた過度補正を補正する符号ゼロ交差検出器
    をさらに備える請求項１２記載のクロック発振回路。
  14. 【請求項１４】 前記周波数補正ロジックは、 入力としてPnom値とFdp値を受け取る第１のマルチプレ
    クサであって、Pnomが前記サンプリングクロックの期待
    周波数を表し、Fdpが前記長期周波数ドリフトに起因す
    る補正を表している第１のマルチプレクサと、 前記周波数補正ロジックに対応する位相補正を表す値を
    記憶するフリップフロップと、 前記第１マルチプレクサの出力を前記フリップフロップ
    に記憶された値に対して加算または減算する加算器であ
    って、その出力が前記フリップフロップに記憶されるよ
    うになっている加算器と、 前記フリップフロップおよび前記加算器に結合された周
    波数補正制御器であって、前記フリップフロップが位相
    取得フェーズの開始時にPnomに設定されるようにすると
    ともに、前記サンプリングクロックが前記時間基準と比
    較して早いまたは遅いことに応じて前記加算器がFdpを
    加算または減算するようにする周波数補正制御器と、 を備えている、請求項１０〜１３のいずれか記載のクロ
    ック発振回路。
  15. 【請求項１５】 前記Fdp値が静的に計算される請求項
    １４記載のクロック発振回路。
  16. 【請求項１６】 前記周波数補正ロジックは、マルチビ
    ット数を生成し、このマルチビット数は、ＤＴＯクロッ
    ク周期の間に前記ＤＴＯによって生成される前記サンプ
    リングクロックの位相進み量を表しており、このマルチ
    ビット表現によって、前記ＰＬＬが短期間で前記サンプ
    リング周波数に到達できるようになっている、請求項１
    ０〜１５のいずれか記載のクロック発振回路。
  17. 【請求項１７】 ソースイメージを表示するコンピュー
    タシステムであって、 バスに結合されたプロセッサと、 前記バスに結合されたメモリと、 前記プロセッサに結合され、ソースイメージ画素データ
    を受信し、イメージを表すアナログイメージデータおよ
    び時間基準信号を生成するようになっているグラフィッ
    クスコントローラと、 前記アナログイメージデータおよび前記時間基準信号を
    受信するディジタル表示装置と、 を備え、前記ディジタル表示装置は、 前記イメージを表示する複数の画素を有する表示画面
    と、 前記アナログイメージデータを受信するアナログ−ディ
    ジタル変換器（ＡＤＣ）であって、前記アナログイメー
    ジデータをサンプリングクロックを用いてサンプリング
    することにより、前記複数の画素に対応する複数の画素
    データ要素を生成するアナログ−ディジタル変換器と、 前記サンプリングクロックを生成する位相同期ループ
    （ＰＬＬ）回路を備えたクロック発振回路であって、前
    記サンプリングクロックが前記時間基準信号に同期され
    ているクロック発振回路と、 前記複数の画素データ要素に基づいて前記表示画面用の
    表示信号を生成するパネルインタフェースと、 を備え、前記ＰＬＬは、 ディジタル入力を受信し、前記ディジタル入力によって
    定められた周波数を有する前記サンプリングクロックを
    表す信号を生成する離散時間発振器（ＤＴＯ）と、 前記時間基準信号、および前記サンプリングクロックを
    分周することにより生成されるフィードバック信号、を
    受信するディジタル回路であって、前記時間基準信号と
    前記フィードバック信号との位相差に応じて前記ディジ
    タル入力を生成し、このディジタル入力によって前記Ｄ
    ＴＯは前記時間基準信号に同期した前記信号を生成する
    ようになっているディジタル回路と、 を備え、前記ディジタル回路は、前記サンプリングクロ
    ック内の個々のクロックパルスの位相を変更することに
    より、比較サイクル中に前記フィードバック信号と前記
    基準信号との間の位相誤差を分散させる、コンピュータ
    システム。
  18. 【請求項１８】 ソースイメージを表示するコンピュー
    タシステムであって、 バスに結合されたプロセッサと、 前記バスに結合されたメモリと、 前記プロセッサに結合され、ソースイメージ画素データ
    を受信し、イメージを表すアナログイメージデータおよ
    び時間基準信号を生成するようになっているグラフィッ
    クスコントローラと、 前記アナログイメージデータおよび前記時間基準信号を
    受信するディジタル表示装置と、 を備え、前記ディジタル表示装置は、 前記イメージを表示する複数の画素を有する表示画面
    と、 前記アナログイメージデータを受信するアナログ−ディ
    ジタル変換器（ＡＤＣ）であって、前記アナログイメー
    ジデータをサンプリングクロックを用いてサンプリング
    することにより、前記複数の画素に対応する複数の画素
    データ要素を生成するアナログ−ディジタル変換器と、 前記サンプリングクロックを生成する位相同期ループ
    （ＰＬＬ）回路を備えたクロック発振回路であって、前
    記サンプリングクロックが前記時間基準信号に同期され
    ているクロック発振回路と、 前記複数の画素データ要素に基づいて前記表示画面用の
    表示信号を生成するパネルインタフェースと、 を備え、前記ＰＬＬは、 ディジタル入力を受信し、前記ディジタル入力によって
    定められた周波数を有する前記サンプリングクロックを
    表す信号を生成する離散時間発振器（ＤＴＯ）と、 前記時間基準信号、および前記サンプリングクロックを
    分周することにより生成されるフィードバック信号、を
    受信するディジタル回路であって、前記時間基準信号と
    前記フィードバック信号との位相差に応じて前記ディジ
    タル入力を生成し、このディジタル入力によって前記Ｄ
    ＴＯは前記時間基準信号に同期した前記信号を生成する
    ようになっているディジタル回路と、 を備え、前記ディジタル回路は、 前記時間基準信号の周波数の長期ドリフトに応じて前記
    サンプリングクロックの位相を調整する周波数補正ロジ
    ックと、 前記フィードバック信号と前記時間基準信号との位相差
    に応じて前記サンプリングクロックの位相を調整する位
    相補正ロジックと、 を備えており、前記周波数補正ロジックおよび前記位相
    補正ロジックが、二つの個別の制御ループとして実装さ
    れている、コンピュータシステム。
  19. 【請求項１９】 前記周波数補正ロジックは、マルチビ
    ット数を生成し、このマルチビット数は、ＤＴＯクロッ
    ク周期の間に前記ＤＴＯによって生成される前記サンプ
    リングクロックの位相進み量を表しており、このマルチ
    ビット表現によって、前記ＰＬＬが短期間で前記サンプ
    リング周波数に到達できるようになっている、請求項１
    ８記載のコンピュータシステム。
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