KR101237192B1 - 클록 복원 회로 및 그를 포함한 화상 신호 수신기 및 액정표시 장치 - Google Patents

클록 복원 회로 및 그를 포함한 화상 신호 수신기 및 액정표시 장치 Download PDF

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Abstract

정전기로 인한 순시적인 왜곡에도 불구하고 클록을 정확하게 복원하기에 적합한 클록 복원 회로가 개시된다.
클록 복원 회로에는 입력 단자 상의 제1 클록에 동기된 제2 클록을 발생하는 제어용 위상 동기 루프가 사용된다. 이 제어용 위상 동기 루프는 제1 클록을 이용하는 루프 제어기의 제어를 받아 클록 동기 동작을 주기적으로 수행하게 된다.
이렇게 복원된 제2 클록은 주기적으로 일정한 기간 동안 제1 클록에 위상 동기된 후 나머지 기간에 그 동기된 주파수를 유지하게 한다. 이에 따라, 복원된 클록은 정전기 및 서지 전압 등에 의한 잡음에 의하여 제2 클록의 일부가 무너지더라도 추적된 주파수를 안정되게 유지하게 된다.
클록, 동기, 샘플-홀드, 정전기, 잡음, 제어 전압 발진기, 위상 비교.

Description

클록 복원 회로 및 그를 포함한 화상 신호 수신기 및 액정 표시 장치{Circuit of Recoverying Clock and Video Signal Receiver and Liquid Crystal Display System including the same}
본 발명의 상세한 설명에서 사용되는 도면에 대한 보다 충분한 이해를 돕기 위하여, 각 도면의 간단한 설명이 제공된다.
도 1 은 클록 복원 회로를 포함하는 액정 표시 장치를 개략적으로 설명하는 블록도 이다.
도 2 는 도 1에 도시된 루프 제어기의 실시 예를 상세하게 도시하는 상세 블록도 이다.
도 3 는 도 1에 도시된 루프 제어기의 다른 실시 예를 상세하게 도시하는 상세 블록도이다.
《도면의 주요부분에 대한 부호의 설명》
10 : 액정 패널 20 : 게이트 드라이버
30 : 데이터 드라이버 40 : 타이밍 제어기
50 : 신호 수신기 52 : 데이터 클록 복원부
54 : 신호 변환부 100 : 위상 차 검출기
102 : 샘플-홀드부 104 : 전압 제어 발진기
106 : 루프 제어기 200 : 카운터
202 : 레지스터 204 : 비교기
206 : 단안정 멀티 바이브레이터 300 내지 306 : 분주기
308 : 논리 연산부 MT : 박막 트랜지스터
CLC : 액정 셀
본 발명은 외부로부터의 입력되는 클럭을 원래의 형태로 복원하는 클록 복원 회로에 관한 것이다. 또한, 본 발명은 클록 신호와 함께 전송되는 화상 신호를 수신하는 수신기에 관한 것이다. 나아가, 본 발명은 클록 신호와 함께 화상 신호를 수신하는 화상 신호 수신기를 포함하는 액정 표시 장치에 관한 것이다.
통상의 평판 표시 시스템은, 표시 장치로서, 액정 패널(Liquid Crystal Panel), 플라즈마 표시 패널(Plasma Display Panel) 및 전계 발광 패널(Electro-Luminescence Panel) 등과 같은 평판 패널들 중 어느 하나를 포함한다. 이들 평판 패널들은 좀더 선명하고 다양한 색상의 화상을 표시하기 위하여 가능한 많은 화소 셀 들을 포함하게 제작되고 있다. 다시 말하여, 최근의 평판 패널 들은 좀 더 높은 해상도를 가지게끔 개발되고 있다.
평판 패널의 해상도가 높아짐에 따라, 평판 표시 시스템에 공급되는 화상 신호의 주파수도 높아질 수밖에 없다. 높은 주파수의 화상 신호는 화상 신호원과 평판 표시 시스템과의 전송로 상에서 전자기 간섭 및 잡음의 발생을 가중시키는 원인으로 작용한다. 이에 더하여 높은 주파수의 화상 신호는 화상 신호원과 평판 표시 시스템과의 전송로의 구성을 복잡하게 하는 원인으로도 작용한다.
이러한 전송로에서 문제점들을 해결하기 위하여, 평판 표시 시스템이 요구하는 신호의 레벨과는 다른 전압 레벨의 신호 형태로 전송하는 저전압 차동 시그널링(Low Voltage Differential Signaling; 이하 "LVDS"라 함) 방식 및 전이 최소화 차동 시그널링(Transition Minimized Differential Signaling; 이하 "TMDS"라 함) 방식의 중계 장치가 도입되고 있다. 이들 LVDS 방식 및 TMDS 방식의 중계 장치들은 화상 신호원에서 발생된 트랜지스터-트랜지스터-로직(Transistor-Transistor Logic; 이하 "TTL"이라 함)의 전압(즉, 5V)의 화상 신호가 이보다 낮은 전압 범위에서 스윙하는 신호의 형태로 전송로를 통해 전송되게 한다. 실제로, LVDS 방식의 중계 장치는 화상 신호원에서 발생된 TTL 전압의 화상 신호가 1.5V 내지 3.3V의 범위에서 스윙하는 차동 신호의 형태로 변환되어 전송로를 통해 전송되게 된다. 이렇게 스윙 폭이 작아진 화상 신호는 전송로 상에서의 전자기 간섭 및 잡음이 현저하게 줄어들게 함은 물론 고속 전송을 가능하게 한다.
이러한 저전압의 중계 장치에는, 화상 신호원 측에 위치하여 TTL 전압의 화상 신호를 저전압 신호의 형태인 LVDS 또는 TMDS의 화상 신호로 변환-전송하는 저 전압 송신기와 그리고 이 저전압 송신기로부터의 화상 신호를 수신-역변환하는 저전압 수신기가 포함된다. 저전압 송신기에서는 화상 신호의 데이터 주기를 지시하는 데이터 클록이 화상 신호와 함께 저전압 수신기 쪽으로 송출된다. 이 데이터 클록에 의하여, 저전압 수신기는 화상 신호는 물론 동기 신호들을 왜곡 없이 복원하게 된다.
데이터 클록의 정확한 수신을 위하여, 저전압 수신기는 저전압 송신기로부터의 저전압 데이터 클록을 입력하는 입력 위상 동기 루프(Phase Locked Loop; 이하 "PLL"이라 함)를 포함한다. 위상 동기 루프는 저전압 데이터 클록의 주파수를 순시적으로 추적하여 저전압 송신기에서 발생된 것과 동일한 위상 및 주파수의 데이터 클록을 복원한다.
그러나, 저전압 송신기에 포함된 순시 응답의 PLL은, 정전기로 인하여 수신된 데이터 클록이 왜곡된 경우, 일시적으로 송신기에서 발생된 것과는 위상 및 주파수가 다른 데이터 클록이 발생되게 한다. 이 왜곡된 데이터 클록으로 인하여, 저전압 수신기에서 출력되는 화상 신호도 왜곡될 수밖에 없고, 나아가 평판 패널 상에 표시되는 화상에는 플리커(Flicker)와 같은 잡음이 나타나게 된다.
따라서, 본 발명의 목적은 정전기로 인한 순시적인 왜곡에도 불구하고 클록을 정확하게 복원하기에 적합한 클록 복원 회로를 제공함에 있다.
본 발명의 다른 목적은 정전기로 인한 순시적인 왜곡에도 불구하고 화상 신 호를 정확하게 복원하기에 적합한 화상 신호 수신기를 제공함에 있다.
본 발명의 또 다른 목적은 정전기로 인한 플리커 잡음을 방지하기에 적합한 액정 표시 장치를 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 일면의 실시 예에 따른 클록 복원 회로는 입력 단자 상의 제1 클록에 동기된 제2 클록을 발생하는 제어용 위상 동기 루프; 및 입력 단자 상의 제1 클록을 이용하여 위상 동기 루프의 동기 동작이 주기적으로 수행되게 제어용 위상 동기 루프를 제어하는 루프 제어기를 구비한다.
상기의 제어용 위상 동기 루프는, 전압 레벨에 따라 주파수가 증감되는 상기 제2 클록을 발생하는 전압 제어 발진기; 입력 단자 상의 제1 클록과 전압 제어 발진기로부터의 제2 클록 간의 위상 차에 근거한 제어 전압을 전압 제어 발진기에 공급하는 위상 차 검출기; 및 루프 제어기의 제어하에, 위상 차 검출기로부터 전압 제어 발진기에 공급되는 제어 전압을 샘플링하고 그 샘플링된 제어 전압을 홀드하는 샘플-홀드부를 구비한다.
상기의 루프 제어기는, 제1 클록에 응답하여 "1"씩 증가 카운트하는 카운터; 제어 전압의 샘플링 주기에 대한 기준 값을 설정하는 기준값 설정부; 카운터로부터의 카운트 값과 기준 값 설정부로부터의 기준 값을 비교하는 비교기; 및 비교기에 의해 카운트 값이 기준 값과 같은 때 비교기의 출력에 응답하여 일정한 폭의 특정 논리 전압의 가지는 샘플-홀드 제어 신호를 샘플-홀드부에 공급하는 펄스 발생부를 구비한다.
상기의 루프 제어기는 카운터가 펄스 발생부에서 발생된 상기 샘플-홀드 제어 신호에 의하여 카운트 값을 초기화하게 한다.
상기의 펄스 발생부는 비교기의 출력 신호에 응답하는 단안정 멀티 바이브레이터를 구비하는 것이 바람직하다.
상기의 기준 값 설정부는 기준 값이 저장된 레지스터를 구비할 수 있다.
본 발명의 다른 일면의 실시 예에 따른 화상 신호 수신기는, 클록 전송 라인으로부터의 제1 클록에 동기된 제2 클록을 발생하는 제어용 위상 동기 루프; 제어용 위상 동기 루프로부터의 제2 클럭에 기초하여 데이터 전송 라인으로부터의 화상 신호를 트랜지스터-트랜지스터 로직 전압의 화상 신호 및 동기 신호로 변환하는 신호 변환부; 및 제1 클록 및 신호 변환부로부터의 동기 신호 중 어느 하나를 이용하여 제어용 위상 동기 루프의 동기 동작이 주기적으로 수행되게 제어용 위상 동기 루프를 제어하는 루프 제어기를 구비한다.
상기의 제어용 위상 동기 루프가, 전압 레벨에 따라 주파수가 증감되는 상기 제2 클록을 발생하는 전압 제어 발진기; 제1 클록과 전압 제어 발진기로부터의 제2 클록간의 위상 차에 근거한 제어 전압을 상기 전압 제어 발진기에 공급하는 위상 차 검출기; 및 루프 제어기의 제어하에, 위상 차 검출기로부터 전압 제어 발진기에 공급되는 제어 전압을 샘플링하고 그 샘플링된 제어 전압을 홀드하는 샘플-홀드부를 구비한다.
상기의 루프 제어기가, 제1 클록 및 수평 동기 신호 중 어느 하나에 응답하 여 "1"씩 증가 카운트하는 카운터; 제어 전압의 샘플링 주기에 대한 기준 값을 설정하는 기준값 설정부; 카운터로부터의 카운트 값과 상기 기준 값 설정부로부터의 기준 값을 비교하는 비교기; 및 비교기에 의해 카운트 값이 기준 값과 같은 때 비교기의 출력에 응답하여 일정한 폭의 특정 논리 전압의 가지는 샘플-홀드 제어 신호를 샘플-홀드부에 공급하는 펄스 발생부를 구비할 수 있다.
상기의 루프 제어기는 카운터가 펄스 발생부에서 발생된 샘플-홀드 제어 신호에 의하여 카운트 값을 초기화하게 하는 것이 바람직하다.
상기의 펄스 발생부가 비교기의 출력 신호에 응답하는 단안정 멀티 바이브레이터를 구비하는 것이 바람직하다.
상기의 기준 값 설정부는 기준 값이 저장된 레지스터를 구비할 수 있다.
상기의 레지스터에 저장된 기준 값이 적어도 1 수직 동기 신호 이상의 주기로 설정될 수 있다.
상기의 루프 제어기는, 신호 변환부로부터의 수직 동기 신호에 대하여 직렬 접속되어 2분주 동작을 수행하는 적어도 1 이상의 분주기; 및 신호 변환부로부터의 수직 동기 신호와 적어도 1 이상의 분주기의 출력 신호를 논리 연산하여 샘플-홀드부의 샘플링 및 홀드 동작을 제어하기 위한 샘플-홀드 제어 신호를 발생하는 논리 연산부로 구성될 수도 있다. 이 경우, 상기의 샘플-홀드 제어 신호는 샘플-홀드부의 샘플 동작이 수직 블랭킹 기간에 수행되게 하는 것이 바람직하다.
상기의 데이터 전송 라인의 화상 신호는 저전압 차동 신호 방식 및 전이 최소화 차동 신호 방식 중 어느 한 방식의 것이 될 수 있다.
본 발명의 또 다른 일면의 실시 예에 따른 액정 표시 장치는, 데이터 라인들 및 게이트 라인들에 접속되게 매트릭스 형태로 배열된 화소들을 가지는 액정 패널; 액정 패널 상의 게이트 라인들을 구동하는 게이트 드라이버; 액정 패널 상의 데이터 라인들을 구동하는 데이터 드라이버; 클록 전송 라인으로부터의 제1 클록에 동기된 제2 클록을 발생하는 제어용 위상 동기 루프; 제어용 위상 동기 루프로부터의 제2 클럭에 기초하여 데이터 전송 라인으로부터의 화상 신호를 트랜지스터-트랜지스터 로직 전압의 화상 신호 및 동기 신호로 변환하는 신호 변환부; 클록 전송 라인 상의 제1 클록 및 신호 변환부로부터의 동기 신호 중 어느 하나를 이용하여 제어용 위상 동기 루프의 동기 동작이 주기적으로 수행되게 제어용 위상 동기 루프를 제어하는 루프 제어기; 및 신호 변환부로부터의 트랜지스터-트랜지스터 로직 전압의 화상 신호 및 동기 신호와 제어용 위상 동기 루프로부터의 제2 클록에 기초하여 게이트 드라이버 및 데이터 드라이버를 제어하는 타이밍 제어기를 구비한다.
이상과 같은 구성에 의하여, 본 발명에 따른 클록 복원 회로에서는 복원된 클록이 주기적으로 일정한 기간 동안 수신 데이터 클록에 위상 동기된 후 나머지 기간에 그 동기된 주파수를 유지하게 한다. 이에 따라, 본 발명의 클록 복원 회로에 의하여 복원된 클록은 정전기 및 서지 전압 등에 의한 잡음에 의하여 전송 라인 상의 수신 클록의 일부가 무너지더라도 추적된 주파수를 안정되게 유지하게 된다. 이렇게 복원된 클록은 정전기 및 서지 전압 등에 의한 잡음과는 무관하게 추적된 주파수를 안정하게 유지하기 때문에, 복원된 클록을 이용하는 화상 신호 수신기는 LVDS 또는 TMDS 방식의 신호가 안정되고 정확하게 TTL 전압의 비디오 데이터, 데이 터 인이에블 신호, 수평 및 수직 동기 신호로 변환되게 한다. 이 결과, 액정 표시 장치는 액정 패널 상에 표시되는 화상에 정전기 및 서지 전압 등에 의한 플리커와 같은 잡음이 나타나지 않게 한다.
상기한 바와 같은 본 발명의 목적들 외에, 본 발명의 다른 목적들, 다른 이점들 및 다른 특징들은 첨부한 도면을 참조한 바람직한 실시 예의 상세한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 첨부한 도면과 결부되어 본 발명에 바람직한 실시 예들이 상세히 설명될 것이다.
도 1은 본 발명의 바람직한 실시 예에 따른 데이터 클록 복원 회로가 포함된 액정 표시 장치를 개략적으로 설명하는 블록도 이다.
도 1을 참조하면, 액정 표시 장치는 액정 패널(10) 상의 게이트 라인들(GL)을 구동하는 게이트 드라이버(20), 액정 패널(10) 상의 데이터 라인들(DL)을 구동하는 데이터 드라이버(30) 그리고 이들 게이트 드라이버(20) 및 데이터 드라이버(30)를 제어하는 타이밍 제어기(40)를 구비한다. 액정 패널(10)에는 화소들(PX)이 매트릭스의 형태로 배열되어 있다. 이들 화소들(PX) 각각은 게이트 라인(GL) 및 데이터 라인(DL)에 의하여 구분된 화소 영역에 마련된 액정 셀(CLC)과 그리고 게이트 라인(GL) 상의 게이트 구동 신호에 응답하여 데이터 라인(DL)으로부터 액정 셀(CLC) 쪽으로 전송될 화소 구동 신호를 절환하는 박막 트랜지스터(MT)를 포함한다. 게이트 드라이버(20)는 타이밍 제어기(40)의 제어하에 게이트 라인들이(GL) 순차적이고 번갈아 인에이블되게 하는 게이트 라인의 수에 해당하는 게이트 구동 신호들 을 발생한다. 데이터 드라이버(30)는 비디오 데이터에 포함된 화소 데이터를 1 라인분씩 화소 구동 신호로 변환하고 그 변환된 1라인 분의 화소 구동 신호들이 대응하는 데이터 라인들(DL)에 각각 공급되게 한다. 이러한 화소 구동 신호의 공급 동작을 게이트 라인들(GL) 중 어느 하나가 인에이블 될 때마다 수행하도록 데이터 드라이버(30)은 타이밍 제어기(40)에 의하여 제어된다. 타이밍 제어기(40)는 수직 동기 신호, 수평 동기 신호 및 클록 신호에 기초하여 게이트 드라이버(20) 및 데이터 드라이버(30)의 동작 타이밍을 제어한다. 이와 더불어, 타이밍 제어기(40)는 비디오 데이터를 입력하여 그 비디오 데이터에 포함된 화소 데이터들을 액정 패널(10)이 요구하는 형태로 재배열하여 그 재배열된 비디오 데이터를 1라인 분씩 데이터 드라이버(30)에 공급한다.
상기의 액정 표시 장치에는 클록 전송 라인(CTL) 및 데이터 전송 라인(DTL)에 접속된 신호 수신기(50)가 추가로 구비된다. 데이터 전송 라인(DTL)은 화상 신호원(예를 들면, 컴퓨터의 그래픽 보드)에 위치한 신호 송신기(도시하지 않음)에 접속되어 TMDS 및 LVDS 등의 시그널링 방식들 중 어느 한 방식으로 변환된 비디오 데이터가 신호 수신기(50) 쪽으로 전송되게 한다. 마찬가지로, 클록 전송 라인(CTL)도 화상 신호원에 위치한 신호 송신기에 접속되어 데이터 전송 라인(DTL) 상의 신호의 데이터 주기를 지시하는 데이터 클록이 신호 수신기(50) 쪽으로 전송되게 한다. 신호 수신기(50)는 클록 전송 라인(CTL) 상의 데이터 클록(CLK)에 기초하여 데이터 전송 라인(DTL) 상의 TMDS 및 LVDS 등의 방식의 신호를 TTL 레벨의 비디오 데이터, 수평 및 수직 동기 신호들(Hsync,Vsync) 그리고 데이터 인에이블 신 호(DE)로 변환한다. 이를 위하여, 신호 수신기(50)는 클록 전송 라인(CTL)에 접속된 데이터 클록 복원부(52) 및 데이터 전송 라인(DTL)에 접속된 신호 변환부(54)로 구성된다.
데이터 클록 복원부(52)는 클록 전송 라인(CTL) 상의 데이터 클록(CLK)이 화상 신호원의 신호 송신기에서와 동일한 형태로 복원되게 한다. 데이터 클록 복원부(52)에서 복원된 데이터 클록(RCLK)은 클록 전송 라인(CTL) 상의 데이터 클록(CLK)와 동일한 위상 및 주파수를 가지게 된다. 데이터 클록을 복원하기 위하여, 데이터 클록 복원부(52)는 클록 전송 라인(CTL)에 폐루프를 이루게끔 접속된 위상 차 검출기(100), 샘플-홀드부(102) 및 전압 제어 발진기(104)와 그리고 샘플-홀드 제어기(106)를 구비한다. 위상 차 검출기(100)는 클록 전송 라인(CTL)으로부터 수신되는 수신 데이터 클록(CLK)와 전압 제어 발진기(104)로부터 귀환되는 복원된 데이터 클록(RCLK)를 위상-비교하여 양 클록 간의 위상 차이에 따라 변하게 되는 전압 레벨을 가지는 위상 차 검출 신호를 발생한다. 이러한 위상 차 검출기(100)에는, 상기 수신 데이터 클럭(CLK)과 상기 복원된 데이터 클럭(RCLK)의 위상을 비교하여 양 클럭간의 위상의 차이가 있는가를 검출하는 위상 비교기(도시하지 않음)와 그리고 이 위상 비교기에 의해 위상의 차이가 있을 경우 전하를 업(Up) 또는 다운(Down) 펌핑하여 상기 위상 차 검출신호가 발생되게 하는 차징 펌프(도시하지 않음)이 포함되게 된다. 이렇게 위상 검출기(100)에서 발생된 위상 차 검출 신호는 샘플-홀드부(102)를 경유하여 전압 제어 발진기(104)에 전달된다. 전압 제어 발진기(104)는 위상 차 검출 신호의 전압 레벨에 따라 발진 주기가 느리게 또는 빨라지 게 하여 클록 전송 라인(CTL) 상의 수신 데이터 클록(CLK)와 동일한 주파수를 가지는 복원된 데이터 클록(RCLK)가 발생되게 한다. 이렇게 복원된 데이터 클록(RCLK)는 위상 차 검출기(100)에 귀환 됨과 아울러 신호 변환부(54) 및 타이밍 제어기(40)에 공급된다. 샘플-홀드부(102)는 위상 차 검출기(100)에서 전압 제어 발진기(104) 쪽으로 전송되는 위상 차 검출 신호를 일정한 주기로 샘플링하고 그 샘플링된 위상 차 검출 신호를 홀드한다. 이에 따라, 전압 제어 발진기(104)에서 발생되는 복원된 데이터 클록(RCLK)의 주파수는 샘플-홀드부(102)가 샘플링 동작을 수행하는 기간에 연속적으로 변할 수 있는 반면 샘플-홀드부(102)가 홀딩 동작을 수행하는 기간에는 고정된다. 다시 말하여, 전압 제어 발진기(104)에 의해 복원되는 데이터 클록(RCLK)는 샘플-홀드부(102)의 샘플링 모드에서는 클록 전송 라인(CTL) 상의 수신 데이터 클록(CLK)의 주파수를 따라 변하다가 샘플-홀드부(102)의 홀드 모드에서는 추적된 주파수를 유지하게 된다. 따라서, 복원된 데이터 클럭(RCLK)는 정전기 및 서지 전압 등에 의한 잡음에 의하여 클록 전송 라인(CTL) 상의 수신 데이터 클록(CLK)의 일부가 무너지더라도 복원된 데이터 클록(RCLK)은 추적된 주파수를 안정되게 유지하게 된다. 결과적으로, 샘플-홀드부(102)는 위상 차 검출기(100) 및 전압 제어 발진기(104)와 함께 제어용 위상 동기 루프를 형성하게 된다.
이러한 제어용 위상 동기 루프에 포함된 샘플-홀드부(102)의 샘플 및 홀드 동작 모드는 루프 제어기(106)에 의하여 제어된다. 루프 제어기(106)는 적어도 1 수직 동기 신호 이상의 주기마다 1 내지 수십 수평 동기 신호의 기간 동안 상기 샘플-홀드부(102)가 샘플링 동작을 수행하게 함과 아울러 나머지 기간에는 샘플-홀드 부(102)가 샘플된 위상 차 검출 신호를 홀드하게끔 제어할 수 있다. 예를 들면, 루프 제어기(106)는 1 수직 동기 신호의 주기마다 1 수평 동기 신호의 기간 동안 샘플-홀드부(102)가 위상 차 검출 신호의 샘플링 동작을 수행하게 함과 아울러 나머지 기간에는 샘플링된 위상 차 검출 신호를 샘플-홀드부(102)가 샘플링된 위상 차 검출 신호를 홀드하게 할 수 있다. 나아가, 루프 제어기(106)는 샘플-홀드부(102)의 샘플링 동작 모드가 적어도 1 수직 동기 신호 이상의 주기마다 수직 블랭킹 기간 동안 수행되게 할 수 있다. 이 경우, 복원된 데이터 클록(RCLK)가 수직 블랭킹 기간에 클록 전송 라인(CTL) 상의 수신 데이터 클록(CLK)의 주파수를 추적하여 그 추적된 주파수를 수직 주사 기간 동안 일정하게 유지하게 된다. 이에 따라, 비디오 데이터의 수신되는 기간에는 복원된 데이터 클록(RCLK)이 일정한 주파수를 유지하여 비디오 데이터가 정확하게 수신되게 한다. 이러한 샘플-홀드부(102)의 샘플 및 홀드 동작을 제어하기 위하여 루프 제어기(106)는 신호 변환부(54)로부터의 수직 동기 신호(Vsync) 및 수평 동기 신호(Hsync) 중 어느 하나 또는 클록 전송 라인(CTL) 상의 수신 데이터 클록(CLK)에 응답할 수도 있다.
신호 변환부(54)는 전압 제어 발진기(104)로부터의 복원 데이터 클록(RCLK)를 이용하여 데이터 전송 라인(DTL) 상의 LVDS 방식 또는 TMDS 방식의 신호를 입력하고 그 입력된 LVDS 또는 TMDS 신호를 TTL 전압 레벨의 비디오 데이터, 데이터 인이에블 신호(DE), 수평 및 수직 동기 신호(Hsync,Vsync)로 변환한다. 신호 변환부(54)에 의하여 변환되어진 비디오 데이터, 데이터 인에이블 신호(DE), 수평 및 수직 동기 신호(Hsync,Vsync)는 복원된 데이터 클록(RCLK)의 주기에 맞추어 타이밍 제어기(40)에 공급된다. LVDS 또는 TMDS 신호는, 복원된 데이터 클럭(RCLK)이 정전기 및 서지 전압 등에 의한 잡음과는 무관하게 추적된 주파수를 안정하게 유지하기 때문에, 신호 변환부(54)에 의하여 안정되고 정확하게 TTL 전압 레벨의 비디오 데이터, 데이터 인이에블 신호(DE), 수평 및 수직 동기 신호(Hsync,Vsync)로 변환된다. TTL 전압 레벨의 비디오 데이터, 데이터 인이에블 신호(DE), 수평 및 수직 동기 신호(Hsync,Vsync)가 TMDS 또는 LVDS 방식의 신호로부터 정확하고 안정되게 변환되기 때문에 타이밍 제어기(40)의 제어하에 게이트 드라이버(20) 및 데이터 드라이버(30)에 구동되는 액정 패널(10) 상에 표시되는 화상에는 정전기 및 서지 전압 등에 의한 플리커와 같은 잡음이 나타나지 않게 된다.
도 2는 도 1에 도시된 루프 제어기(106)의 일 실시 예를 상세하게 설명하는 상세 블록도 이다.
도 2를 참조하면, 루프 제어기(106)는 수평 동기 신호(Hsync) 또는 수신 데이터 클록(CLK)에 응답하는 카운터(200)와 레지스터(202)에 직렬 접속된 비교기(204) 및 단안정 멀티 바이브레이터(206)를 구비한다. 수평 동기 신호(Hsync)는 도 1의 신호 변환부(54)로부터 카운터(200)에 공급될 수 있고, 수신 데이터 클록(CLK)은 도 1에서의 클록 전송 라인(CLK)로부터 카운터(200)에 공급될 수 있다. 카운터(200)는 수평 동기 신호(Hsync) 또는 수신 데이터 클록(CLK)이 입력될 때마다(상세하게는 수평 동기 신호(Hsync) 또는 수신 데이터 클록(CLK)의 상승 에지(Rising Edge) 또는 하강 에지(Falling Edge) 마다) 카운트 값이 "1" 씩 증가되게 한다.
레지스터(202)에는 1 수직 동기 신호(Vsync)의 기간에 포함될 수 있는 수평 동기 신호의 개수 또는 수신 데이터 클록의 개수에 해당하는 기준 값이 저장된다. 이 레지스터(202)에 저장된 기준 값은 제작자에 의하여 설정되거나 또는 사용자에 의하여 갱신될 수 있다. 또한, 기준 값은 2 이상의 수직 동기 신호의 기간에 포함될 수 있는 수평 동기 신호(Hsync)의 개수 또는 수신 데이터 클록(CLK)로 설정될 수도 있다.
비교기(204)는 카운터(200)로부터의 카운트 값과 레지스터(202)에 저장된 기준 값과 비교하여 카운트 값과 기준 값이 일치할 때 단안정 멀티 바이브레이터(206)를 구동하는 특정 논리의 인에이블 펄스를 발생한다. 그러면, 단안정 멀티 바이브레이터(206)는 비교기(204)로부터의 인에이블 펄스가 입력될 때마다 특정 논리(즉, 하이 또는 로우 논리) 전압을 일정한 기간 유지하는 샘플-홀드 제어 신호(S/H)를 발생시킨다. 이 샘플-홀드 제어 신호(S/H)에서의 특정 논리 전압의 폭은 샘플-홀드부(102)의 샘플링 동작 기간, 즉 복원된 데이터 클록(RCLK)의 주파수 추적 기간이 충분하게 확보되게끔 적어도 1 수평 동기 신호 이상의 기간으로 설정된다. 바람직하게는, 샘플-홀드 제어 신호(S/H)의 특정 논리 전압의 기간은 1 수평 동기 신호의 기간으로 설정되는 것이 바람직하다. 이러한 샘플-홀드 제어 신호(S/H)는 카운터(200)에 공급되어 카운터(200)의 카운트 값이 "0"으로 초기화되게 한다. 또한, 샘플-홀드 제어 신호(S/H)는 도 1의 샘플-홀드부(102)에 공급되어 샘플-홀드부(102)가 수직 동기 신호의 주기마다 1 수평 동기 신호의 기간 동안 위상 차 검출 신호의 샘플링 동작 모드를 수행하게 함과 아울러 나머지 기간에는 샘플링 된 위상 차 검출 신호를 홀드하게 한다.
도 3은 도 1에 도시된 루프 제어기(106)의 다른 실시 예를 설명하는 상세 블록도 이다.
도 3에 있어서, 루프 제어기(106)는 도 1의 신호 변환기(54)에 직렬 접속되는 제1 내지 제4 분주기(300 내지 306)와 이들 분주기(300 내지 306) 및 신호 변환기(54)에 접속되는 논리 연산부(308)를 구비한다. 제1 분주기(300)는 신호 변환부(54)로부터의 수직 동기 신호(Vsync)를 2 분주하여 수직 동기 신호의 주파수가 1/2로 낮아지게 한다. 제2 분주기(302)는 제1 분주기(300)로부터의 2분주된 수직 동기 신호를 2 분주하여 수직 동기 신호에 비하여 주파수가 1/4로 낮아진 4분주된 수직 동기 신호를 발생시킨다. 제3 분주기(304)도 제2 분주기(302)로부터의 4분주된 수직 동기 신호를 2분주하여 수직 동기 신호에 비하여 주파수가 1/8로 낮아진 8분주된 수직 동기 신호가 발생되게 한다. 마찬가지로, 제4 분주기(306)도 제3 분주기(304)로부터의 8분주된 수직 동기 신호를 다시 2분주하여 수직 동기 신호(Vsync)에 비하여 주파수가 1/16로 낮아진 16분주된 수직 동기 신호가 발생되게 한다. 이들 제1 내지 제4 분주기(300 내지 306)의 직렬 회로는 각각 2n분주된 수직 동기 신호들을 발생시킨다. 여기서, "n"은 1을 포함한 정수이다. 2n분주된 수직 동기 신호들을 발생시키기 위한 제1 내지 제4 분주기(300 내지 306)의 직렬 회로는 수직 동기 신호에 의하여 순환 카운트를 수행하는 4 비트 카운터로 대치될 수도 있다.
논리 연산부(308)는 신호 변환부(54)로부터의 수직 동기 신호와 제1 내지 제 4 분주기(300 내지 306)로부터의 2 내지 16 분주된 수직 동기 신호들을 논리 연산하여 16 수직 동기 신호의 주기마다 1 수직 블랭킹 기간의 폭과 특정 논리 전압(즉, 하이 또는 로우 논리 전압)을 가지는 샘플-홀드 제어 신호(S/H)가 발생되게 한다. 샘플-홀드 제어 신호(S/H)가 도 1의 샘플-홀드부(102)에 공급되어 샘플-홀드부(102)가 16 수직 동기 신호의 주기마다 1 수직 블랭킹 기간 동안 위상 차 검출 신호의 샘플링 동작 모드를 수행하게 함과 아울러 나머지 기간에는 샘플된 위상 차 검출 신호를 홀드하게 한다. 결과적으로 16 수직 동기 신호의 주기마다 수직 블랭킹 기간 동안 복원된 데이터 클록(RCLK)가 클록 전송 라인(CTL) 상의 수신 데이터 클럭(CLK)의 주파수를 추적하게 하고 나마지 기간에는 복원된 데이터 클록(RCLK)이 추적된 수신 데이터 클록(CLK)의 주파수를 유지하게 한다. 이러한 샘플-홀드 제어 신호(S/H)를 생성하기 위하여, 논리 연산부(308)는 OR, NOR, AND 및 NAND 연산 중 어느 하나 또는 적어도 하나 이상을 수행한다.
다른 형태로, 논리 연산부(308)는 제1 분주기(300)로부터의 2분주된 수직 동기 신호와 신호 변환부(54)로부터의 수직 동기 신호만을 논리 연산하여 2 수직 동기 신호의 주기마다 1 수직 블랭킹 기간 동안 샘플-홀드부(102)가 위상 차 검출 신호의 샘플링 동작 모드를 수행하게 하는 샘플-홀드 제어 신호(S/H)가 발생되게 할 수 있다.
또 다른 형태로, 논리 연산부(308)는 제1 및 제2 분주기(300,302)로부터의 2 및 4 분주된 수직 동기 신호들과 신호 변환부(54)로부터의 수직 동기 신호만을 논리 연산하여 4 수직 동기 신호의 주기마다 1 수직 블랭킹 기간 동안 샘플-홀드부 (102)가 위상 차 검출 신호의 샘플링 동작 모드를 수행하게 하는 샘플-홀드 제어 신호(S/H)가 발생되게 할 수도 있다.
이들과는 달리, 논리 연산부(308)는 제1 내지 제3 분주기(300)로부터의 2 내지 8 분주된 수직 동기 신호들과 신호 변환부(54)로부터의 수직 동기 신호만을 논리 연산하여 8 수직 동기 신호의 주기마다 1 수직 블랭킹 기간 동안 샘플-홀드부(102)가 위상 차 검출 신호의 샘플링 동작 모드를 수행하게 하는 샘플-홀드 제어 신호(S/H)가 발생되게 할 수 있다.
상술한 바와 같이, 본 발명에 따른 클록 복원 회로에서는 제어용 위상 동기 루프에 의하여 주기적으로 일정한 기간 동안 복원된 데이터 클록이 수신 데이터 클록에 위상 동기된 후 나머지 기간에 그 동기된 주파수를 유지하게 한다. 이에 따라, 본 발명의 클록 복원 회로에 의하여 복원된 데이터 클록은 정전기 및 서지 전압 등에 의한 잡음에 의하여 클록 전송 라인 상의 수신 데이터 클록의 일부가 무너지더라도 복원된 데이터 클록은 추적된 주파수를 안정되게 유지하게 된다.
이렇게 복원된 데이터 클록이 정전기 및 서지 전압 등에 의한 잡음과는 무관하게 추적된 주파수를 안정하게 유지하기 때문에, 복원된 데이터 클록을 이용하는 신호 수신기는 LVDS 또는 TMDS 방식의 신호가 안정되고 정확하게 TTL 전압 레벨의 비디오 데이터, 데이터 인이에블 신호, 수평 및 수직 동기 신호로 변환되게 한다. 이 결과, 액정 표시 장치는 액정 패널 상에 표시되는 화상에 정전기 및 서지 전압 등에 의한 플리커와 같은 잡음이 나타나지 않게 한다.
이상과 같이, 본 발명이 도면에 도시된 실시 예를 참고하여 설명되었으나, 이는 예시적인 것들에 불과하며, 본 발명이 속하는 기술 분야의 통상의 지식을 가진 자라면 본 발명의 요지 및 범위를 벗어나지 않으면서도 다양한 변형, 변경 및 균등한 타 실시 예들이 가능하다는 것을 명백하게 알 수 있을 것이다.

Claims (26)

  1. 외부로부터의 제1 클록을 입력하기 위한 입력 단자;
    상기 입력 단자 상의 상기 제1 클록에 동기된 제2 클록을 발생하는 제어용 위상 동기 루프; 및
    상기 입력 단자 상의 상기 제1 클록을 이용하여 상기 위상 동기 루프의 동기 동작이 주기적으로 수행되게 상기 제어용 위상 동기 루프를 제어하는 루프 제어기를 구비하고,
    상기 제어용 위상 동기루프는
    전압 레벨에 따라 주파수가 증감되는 상기 제2 클록을 발생하는 전압 제어 발진기;
    상기 입력 단자 상의 제1 클록과 상기 전압 제어 발진기로부터의 제2 클록간의 위상 차에 근거한 제어 전압을 상기 전압 제어 발진기에 공급하는 위상 차 검출기; 및
    상기 루프 제어기의 제어하에, 상기 위상 차 검출기로부터 상기 전압 제어 발진기에 공급되는 상기 제어 전압을 샘플링하고 그 샘플링된 제어 전압을 홀드하는 샘플-홀드부를 구비하는 것을 특징으로 하는 클록 복원 회로.
  2. 삭제
  3. 제 1 항에 있어서, 상기 루프 제어기가
    상기 제1 클록에 응답하여 "1"씩 증가 카운트하는 카운터;
    상기 제어 전압의 샘플링 주기에 대한 기준 값을 설정하는 기준값 설정부;
    상기 카운터로부터의 카운트 값과 상기 기준 값 설정부로부터의 기준 값을 비교하는 비교기; 및
    상기 비교기에 의해 상기 카운트 값이 상기 기준 값과 같은 때 상기 비교기의 출력에 응답하여 일정한 폭의 특정 논리 전압의 가지는 샘플-홀드 제어 신호를 상기 샘플-홀드부에 공급하는 펄스 발생부를 구비하는 것을 특징으로 하는 클록 복원 회로.
  4. 제 3 항에 있어서,
    상기 카운터는 상기 펄스 발생부에서 발생된 상기 샘플-홀드 제어 신호에 의하여 초기화되는 것을 특징으로 하는 클록 복원 회로.
  5. 제 3 항에 있어서,
    상기 펄스 발생부가 상기 비교기의 출력 신호에 응답하는 단안정 멀티 바이브레이터를 구비하는 것을 특징으로 하는 클록 복원 회로.
  6. 제 3 항에 있어서,
    상기 기준 값 설정부가 상기 기준 값이 저장된 레지스터를 구비하는 것을 특징으로 하는 클록 복원 회로.
  7. 클록 전송 라인으로부터의 제1 클록에 동기된 제2 클록을 발생하는 제어용 위상 동기 루프;
    상기 제어용 위상 동기 루프로부터의 상기 제2 클럭에 기초하여 데이터 전송 라인으로부터의 화상 신호를 트랜지스터-트랜지스터 로직 전압의 화상 신호 및 동기 신호로 변환하는 신호 변환부; 및
    상기 클록 전송 라인 상의 상기 제1 클록 및 상기 신호 변환부로부터의 동기 신호 중 어느 하나를 이용하여 상기 제어용 위상 동기 루프의 동기 동작이 주기적으로 수행되게 상기 제어용 위상 동기 루프를 제어하는 루프 제어기를 구비하고,
    상기 제어용 위상 동기 루프는,
    전압 레벨에 따라 주파수가 증감되는 상기 제2 클록을 발생하는 전압 제어 발진기;
    상기 클록 전송 라인 상의 제1 클록과 상기 전압 제어 발진기로부터의 제2 클록간의 위상 차에 근거한 제어 전압을 상기 전압 제어 발진기에 공급하는 위상 차 검출기; 및
    상기 루프 제어기의 제어하에, 상기 위상 차 검출기로부터 상기 전압 제어 발진기에 공급되는 상기 제어 전압을 샘플링하고 그 샘플링된 제어 전압을 홀드하는 샘플-홀드부를 구비하는 것을 특징으로 하는 화상 신호 수신기.
  8. 삭제
  9. 제 7 항에 있어서, 상기 루프 제어기가
    상기 제1 클록 및 수평 동기 신호 중 어느 하나에 응답하여 "1"씩 증가 카운트하는 카운터;
    상기 제어 전압의 샘플링 주기에 대한 기준 값을 설정하는 기준값 설정부;
    상기 카운터로부터의 카운트 값과 상기 기준 값 설정부로부터의 기준 값을 비교하는 비교기; 및
    상기 비교기에 의해 상기 카운트 값이 상기 기준 값과 같은 때 상기 비교기의 출력에 응답하여 일정한 폭의 특정 논리 전압의 가지는 샘플-홀드 제어 신호를 상기 샘플-홀드부에 공급하는 펄스 발생부를 구비하는 것을 특징으로 하는 화상 신호 수신기.
  10. 제 9 항에 있어서,
    상기 카운터가 상기 펄스 발생부에서 발생된 상기 샘플-홀드 제어 신호에 의하여 카운트 값을 초기화하는 것을 특징으로 하는 화상 신호 수신기.
  11. 제 9 항에 있어서,
    상기 펄스 발생부가 상기 비교기의 출력 신호에 응답하는 단안정 멀티 바이브레이터를 구비하는 것을 특징으로 하는 화상 신호 수신기.
  12. 제 9 항에 있어서,
    상기 기준 값 설정부가 상기 기준 값이 저장된 레지스터를 구비하는 것을 특징으로 하는 화상 신호 수신기.
  13. 제 12 항에 있어서,
    상기 레지스터에 저장된 기준 값이 적어도 1 수직 동기 신호 이상의 주기로 설정되는 것을 특징으로 하는 화상 신호 수신기.
  14. 제 7 항에 있어서, 상기 루프 제어기가
    상기 신호 변환부로부터의 수직 동기 신호에 대하여 직렬 접속되어 2분주 동작을 수행하는 적어도 1 이상의 분주기; 및
    상기 신호 변환부로부터의 수직 동기 신호와 상기 적어도 1 이상의 분주기의 출력 신호를 논리 연산하여 상기 샘플-홀드부의 샘플링 및 홀드 동작을 제어하기 위한 샘플-홀드 제어 신호를 발생하는 논리 연산부를 구비하는 것을 특징으로 하는 화상 신호 수신기.
  15. 제 14 항에 있어서,
    상기 샘플-홀드 제어 신호는 상기 샘플-홀드부의 샘플 동작이 수직 블랭킹 기간에 수행되게 하는 것을 특징으로 하는 화상 신호 수신기.
  16. 제 7 항, 제9항 내지 제15항 중 어느 한 항에 있어서,
    상기 데이터 전송 라인의 화상 신호가 저전압 차동 신호 방식 및 전이 최소화 차동 신호 방식 중 어느 한 방식으로 된 것을 특징으로 화상 신호 수신기.
  17. 데이터 라인들 및 게이트 라인들에 접속되게 매트릭스 형태로 배열된 화소들을 가지는 액정 패널;
    상기 액정 패널 상의 게이트 라인들을 구동하는 게이트 드라이버;
    상기 액정 패널 상의 데이터 라인들을 구동하는 데이터 드라이버;
    클록 전송 라인으로부터의 제1 클록에 동기된 제2 클록을 발생하는 제어용 위상 동기 루프;
    상기 제어용 위상 동기 루프로부터의 상기 제2 클럭에 기초하여 데이터 전송 라인으로부터의 화상 신호를 트랜지스터-트랜지스터 로직 전압의 화상 신호 및 동기신호로 변환하는 신호 변환부;
    상기 클록 전송 라인 상의 상기 제1 클록 및 상기 신호 변환부로부터의 동기 신호 중 어느 하나를 이용하여 상기 제어용 위상 동기 루프의 동기 동작이 주기적으로 수행되게 상기 제어용 위상 동기 루프를 제어하는 루프 제어기; 및
    상기 신호 변환부로부터의 트랜지스터-트랜지스터 로직 전압의 화상 신호 및 상기 제2 클록에 의해 복원되는 동기신호에 기초하여 상기 게이트 드라이버 및 데이터 드라이버를 제어하는 타이밍 제어기를 구비하고,
    상기 제어용 위상 동기 루프는,
    전압 레벨에 따라 주파수가 증감되는 상기 제2 클록을 발생하는 전압 제어 발진기;
    상기 클록 전송 라인 상의 제1 클록과 상기 전압 제어 발진기로부터의 제2 클록간의 위상 차에 근거한 제어 전압을 상기 전압 제어 발진기에 공급하는 위상 차 검출기; 및
    상기 루프 제어기의 제어하에, 상기 위상 차 검출기로부터 상기 전압 제어 발진기에 공급되는 상기 제어 전압을 샘플링하고 그 샘플링된 제어 전압을 홀드하는 샘플-홀드부를 구비하는 것을 특징으로 하는 액정 표시 장치.
  18. 삭제
  19. 제 17 항에 있어서, 상기 루프 제어기가
    상기 제1 클록 및 수평 동기 신호 중 어느 하나에 응답하여 "1"씩 증가 카운트하는 카운터;
    상기 제어 전압의 샘플링 주기에 대한 기준 값을 설정하는 기준값 설정부;
    상기 카운터로부터의 카운트 값과 상기 기준 값 설정부로부터의 기준 값을 비교하는 비교기; 및
    상기 비교기에 의해 상기 카운트 값이 상기 기준 값과 같은 때 상기 비교기의 출력에 응답하여 일정한 폭의 특정 논리 전압의 가지는 샘플-홀드 제어 신호를 상기 샘플-홀드부에 공급하는 펄스 발생부를 구비하는 것을 특징으로 하는 액정 표시 장치.
  20. 제 19 항에 있어서,
    상기 카운터가 상기 펄스 발생부에서 발생된 상기 샘플-홀드 제어 신호에 의하여 카운트 값을 초기화하는 것을 특징으로 하는 액정 표시 장치.
  21. 제 19 항에 있어서,
    상기 펄스 발생부가 상기 비교기의 출력 신호에 응답하는 단안정 멀티 바이브레이터를 구비하는 것을 특징으로 하는 액정 표시 장치.
  22. 제 19 항에 있어서,
    상기 기준 값 설정부가 상기 기준 값이 저장된 레지스터를 구비하는 것을 특징으로 하는 액정 표시 장치.
  23. 제 22 항에 있어서,
    상기 레지스터에 저장된 기준 값이 적어도 1 수직 동기 신호 이상의 주기로 설정되는 것을 특징으로 하는 액정 표시 장치.
  24. 제 17 항에 있어서, 상기 루프 제어기가
    상기 신호 변환부로부터의 수직 동기 신호에 대하여 직렬 접속되어 2분주 동작을 수행하는 적어도 1 이상의 분주기; 및
    상기 신호 변환부로부터의 수직 동기 신호와 상기 적어도 1이상의 분주기의 출력 신호를 논리 연산하여 상기 샘플-홀드부의 샘플링 및 홀드 동작을 제어하기 위한 샘플-홀드 제어 신호를 발생하는 논리 연산부를 구비하는 것을 특징으로 하는 액정 표시 장치.
  25. 제 24 항에 있어서,
    상기 샘플-홀드 제어 신호는 상기 샘플-홀드부의 샘플 동작이 수직 블랭킹 기간에 수행되게 하는 것을 특징으로 하는 액정 표시 장치.
  26. 제 17 항, 제19항 내지 제 25 항 중 어느 한 항에 있어서,
    상기 데이터 전송 라인의 화상 신호가 저전압 차동 신호 방식 및 전이 최소화 차동 신호 방식 중 어느 한 방식으로 된 것을 특징으로 액정 표시 장치.
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