KR19980058546A - 디지탈프로세서 위상동기루프(dp-pll)의 전압 제어방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 기술분야

디지탈프로세서 위상동기루프(DP-PLL)

2. 발명이 해결하려고 하는 기술적 과제

종래의 위상동기루프에서 입력되는 기준클럭과 비교클럭의 위상을 비교하여 위상차틀 발생하고 그 발생한 위상차값을 저역 필터링한 후 제어전압으로 전압제어발진기에 인가하여 주파수를 동기화 시킴으로써 발생하는 주파수 동기 시간이 길어지는 단점과 정확성이 결여되는 문제점을 해결하고자 한 것임.

3. 발명의 해결방법의 요지

매 할당된 시간마다 검출된 데이터를 읽어들인후 기준클럭과 비교클럭을 비교하여 얻어지는 위상차값의 최상위비트를 검색하는 제1단계(ST1 - ST4)와; 상기 최상위비트의 검색후 개별 위상차값을 산출하는 제2단계(ST5)와; 상기 산출한 개별 위상차값과 설정된 기준값과를 비교하여 상기 개별 위상차값이 기준값보다 클 경우 카운트값을 증가시키고 상기 개별 위상차값이 기준값보다 작을 경우 위상차합을 연산하는 제3단계(ST6 - ST8)와; 상기 제1 및 제3 단계를 최초 읽어 들인 데이타만큼 수행한후 상기 개별 위상차값이 기준값보다 큰 경우가 몇 개인지를 검색하는 제4단계(ST9)와; 상기 개별 위상차값이 기준값보다 큰 경우가 허용치 이내이면 위상차값이 모드인지를 판별하여 모드가 아니면 기준보다 빠르게 전압제어발진기를 제어하고 상기 모드인 경우 기준치로 전압제어발진기를 제어하는 제5단계(ST10 - ST12)와; 상기 제5단계후 평균 위상차 및 평균속도를 연산하고 초기 상태로 리턴하는 제6단계(ST13)로 이루어짐을 특징으로 한 것이다.

4. 발명의 중요한 용도

디지탈프로세서 위상동기루프에서 전압제어발진기를 제어하는데 적용되는 것임.

Description

디지탈프로세서 위상동기루프(DP-PLL)의 전압 제어방법

본 발명은 디지탈프로세서 위상동기루프(DP-PLL)의 전압 제어에 관한 것으로, 특히 읽어들인 위상차 데이터값으로 위상차 합을 구하고 평균 위상차 및 평균 속도를 구해 위상동기루프의 동작 주파수대의 범위 안에 들어오도록 하는 방법으로 주파수의 동기화를 맞추어가도록 한 디지탈프로세서 위상동기루프의 전압제어 방법에 관한 것이다.

도1은 종래 위상동기루프(PLL)의 전압제어장치 블록 구성도이다.

도시된 바와 같이, 입력되는 기준 클럭의 위상과 비교 클럭의 위상을 비교하여 위상차를 발생하는 위상 검출기(10)와, 상기 위상검출기(10)에서 출력되는 위상차값을 저역 필터링하는 저역 필터(20)와, 상기 저역 필터(20)에서 출력된 전압으로 제어되어 발진 클럭을 변환시키는 전압제어발진기(30)와, 상기 전압제어발진기(30)에서 생성된 발진클럭을 소정 레벨로 분주하여 비교 클럭을 생성하는 클럭 분주부(40)로 구성 되었다.

이와 같이 구성된 종래 위상동기루프의 전압제어장치는, 먼저, 위상 검출기(10)에서 입력되는 기준 클럭의 위상과 비교 클럭의 위상을 비교하여 위상차를 발생하게 되고, 저역 필터(20)는 그 발생된 위상차값을 저역 필터링하여 전압제어발진기(30)의 제어전압으로 인가한다.

그러면 전압제어발진기(30)는 그 전달되는 제어전압에 따라 발진클럭을 변환시켜 출력시키게 되고, 클럭 분주부(40)는 상기와 같이 전압제어발진기(30)에서 출력되는 발진 클럭을 소정 레벨로 분주하여 비교 클럭을 생성하게 되고, 그 생성한 비교 클럭을 상기한 위상 검출기(10)에 피이드백시켜 주파수 동기가 이루어지도록 한다.

그러나 이러한 종래의 위상동기루프는 입력되는 기준클럭과 비교클럭의 위상을 비교하여 위상차를 발생하고 그 발생한 위상차값을 저역 필터링한 후 제어전압으로 전압제어발진기에 인가하여 주파수를 동기화 시킴으로써 주파수 동기 시간이 길어지는 단점과 정확성이 결여되는 문제점이 있었다.

따라서 본 발명은 상기와 같은 종래 위상동기루프에서 발생하는 제반 문제점을 해결하기 위해서 제안된 것으로서,

본 발명의 목적은 읽어들인 위상차 데이터값으로 위상차 합을 구하고 평균 위상차 및 평균 속도를 구해 위상동기루프의 동작 주파수대의 범위 안에 들어오도록 하는 방법으로 주파수의 동기화를 맞추어가도록 한 디지탈프로세서 위상동기루프의 전압제어 방법을 제공하는데 있다.

이러한 본 발명의 목적을 달성하기 위한 방법은,

기준클럭과 비교클럭을 비교하여 얻어지는 위상차값의 최상위비트를 검색하는 제1단계와;

상기 최상위비트의 검색후 개별 위상차값을 산출하는 제2단계와;

상기 산출한 개별 위상차값과 설정된 기준값과를 비교하여 상기 개별 위상차값이 기준값보다 클 경우 카운트값을 증가시키고 상기 개별 위상차값이 기준값보다 작을 경우 위상차합을 연산하는 제3단계와;

상기 제1 및 제3 단계를 최초 읽어들인 비트만큼 수행한 후 상기 개별 위상차값이 기준값보다 큰 경우가 몇 개인지를 검색하는 제4단계와;

상기 개별 위상차값이 기준값보다 큰 경우가 허용치 이내이면 위상차값에 따라 제어시간을 달리하여 전압제어발진기를 제어하는 제5단계와;

상기 제5단계후 평군 위상차 및 평균속도를 연산하고 초기 상태로 리턴하는 제6단계로 이루어진다.

이하, 본 발명을 첨부한 도면에 의거 상세히 설명하면 다음과 같다.

도 1은 종래 위상동기루프(PLL)의 전압제어 장치 블록 구성도,

도2는 본 발명에 의한 디지탈프로세서 위상동기루프(DP-PLL)의 전압제어방법을 보인 흐름도,

도3은 본 발명에서의 위상차 검출 타이밍도,

도 4는 본 발명에서의 위상차 데이터 표시도표.

* 도면의 주요 부분에 대한 부호의 설명

10 : 위상 검출기, 20 : 저역 필터, 30 : 전압제어발진기, 40 : 클럭 분주부

도2는 본 발명에 의한 디지탈프로세서 위상동기루프(DP-PLL)의 전압제어 방법을 보인 흐름도이다.

이에 도시된 바와 같이, 매 할당된 시간마다 검출된 데이터를 읽어들인후 기준클럭과 비교클럭을 비교하여 얻어지는 위상차값의 최상위비트를 검색하는 제1단계(ST1 - ST4)와, 상기 최상위비트의 검색후 개별 위상차값을 산출하는 제2단계(ST5)와, 상기 산출한 개별 위상차값과 설정된 기준값과를 비교하여 상기 개별 위상차값이 기준값보다 클 경우 카운트값을 증가시키고 상기 개별 위상차값이 기준값보다 작을 경우 위상차합을 연산하는 제3단계(ST6-ST8)와, 상기 제1 및 제3 단계를 최초 읽어들인 데이타만큼 수행한 후 상기 개별 위상차값이 기준값보다 큰 경우가 몇 개인지틀 검색하는 제4단계(ST9)와, 상기 개별 위상차값이 기준값보다 큰 경우가 허용치 이내이면 위상차값에 따라 제어시간을 달리하여 전압제어발진기를 제어하는 제5단계(ST10 - ST12)와, 상기 제5단계후 평균 위상차 및 평균속도를 연산하고 초기 상태로 리턴하는 제6단계(ST13)로 이루어진다.

이와 같이 이루어지는 본 발명에 의한 디지탈프로세서 위상동기루프의 전압제어 방법을 첨부한 도면 도2 내지 도4에 의거 상세히 설명하면 다음과 같다.

먼저, 매 할당된 시간마다 검출된 데이터는 듀얼 포트 램에 저장되며, 1024데이타가 들어오면 할당된 시간 마다 인터럽트가 발생하여 CPU가 읽어간다(ST1).

이후, 도4와 같이 얻어지는 위상차값중 최상위비트(D12)의 값이 0인지 1인지를 확인하여 데이터의 값이 양의 범위에 있는지 음의 범위에 있는지를 확인한다(ST2 - ST4).

그리고 범위를 확인한 후 개별 위상차값(PDD)을 개별 위상차값에서 바로 전의 개별 위상차값을 감산(PD - P(D-1))한 것으로 산출하게 되고(ST5), 그 산출한 개별 위상차값(PDD)을 설정된 기준값(16)과 비교한다(ST5)(ST6).

이 비교결과 개별 위상차값(PDD)이 16보다 클 경우에는 카운트 값을 증가시키고(ST8), 이와는 달리 개별 위상차값(PDD)이 상기한 기준값(16)보다 작을 경우에는 위상차 합을 연산한다(ST7). 그리고 1024데이타중 16을 넘는 PDD값이 20개 이상인지를 판별하여(ST9), 20개 이상이 있을 경우에는 오버플로워이므로 리턴을 하고, 이와는 달리 16을 넘는 PDD값이 허용치인 20개 이하인 경우에는 개별 위상차값이 모드인지를 판단한다(ST10).

이 판단 결과 개별 위상차값이 모드가 아니면 순간 속도가 8이상이므로 4초 제어를 행하고, 모드 이면 순간 속도의 합이 8이하 이므로 8초 제어를 한다(ST11)(ST12).

이후 평균 위상차 및 평균속도를 연산하게 되며(ST13), 다시 리턴을 하여 상기한 동작을 반복수행하게 되는 것이다.

다시 말해 기준클럭을 기준으로 전압제어발진기의 루프 클럭의 위치를 찾아내 현재 위치에 따라 DP - PLL의 동작 모드를 결정하고, 제어값에서 이들을 다르게 한다.

현재 위치는 기준클럭을 기준으로 전압제어발진기의 루프 클럭의 위상차 N에서 - N까지의 데이터로 표시되는데, 전압제어발진기의 제어는 4초 제어 8초 제어로 행해지기 때문에 위치를 계산한다.

도3은 위상차 검출을 위한 타이밍도를 나타낸 것이다. 동기용 기준클럭(A;2N)을 반으로 나누어서 위상 비교 클럭이 N카운터에 오면 클럭이 고정되어지도록 하여 위상 오차 측정 클럭에 카운트한다.

동기용 기준 클럭이 로우일 때 카운트를 하여 위상 비교 클럭이 하이일 때 다운 카운터의 값을 읽는다. 이때 N의 값이 0이면 동기화된 것으로 간주하며, N0이면 오버 상태이므로 위상차값을 당겨주며(평균속도0), N0이면 언더 상태이므로 위상차값을 늘려준다(평균속도 0 ).

그리고 도4는 위상 데이터 표시도표로서, D12의 값이 1(양수),0(음수)를 구성하며 나머지 D11 - D0까지 위상차 데이터 값을 표시하고 있다.

여기서, D12값을 이용하여 평균 속도를 알 수 있게 되는 것이다.

이상에서 설명한 바와 같이 본 발명은 인터럽트에 의해 데이터값을 읽으며, 이 읽은 값으로 위상차 합을 구하고 평균 위상차 및 를 구해 PLL/의 동작 주파수대의 범위 안에 들어오도록 하여 주파수의 동기화를 맞추어 가므로써 전압제어발진기를 용이하게 제어할 수 있는 효과가 있다.

Claims (1)

1. 디지탈프로세서 위상동기루프의 제어방법에 있어서,

   매 할당된 시간마다 검출된 데이터를 읽어들인후 기준클럭과 비교클럭을 비교하여 얻어지는 위상차값의 최상위비트를 검색하는 제1단계(ST1 - ST4)와;

   상기 최상위비트의 검색후 개별 위상차값을 산출하는 제2단계(ST5)와;

   상기 산출한 개별 위상차값과 설정된 기준값과를 비교하여 상기 개별 위상차값이 기준값보다 클 경우 카운트값을 증가시키고 상기 개별 위상차값이 기준값보다 작을 경우 위상차합을 연산하는 제3단계(ST6 - ST8)와;

   상기 제1 및 제3 단계를 최초 읽어들인 데이타만큼 수행한후 상기 개별 위상차값이 기준값보다 큰 경우가 몇 개인지틀 검색하는 제4단계 (ST9) 와;

   상기 개별 위상차값이 기준값보다 큰 경우가 허용치 이내이면 위상차값에 따라 제어시간을 달리하여 전압제어발진기를 제어하는 제5단계(ST10 - ST12)와;

   상기 제5단계후 평균 위상차 및 평균속도를 연산하고 초기 상태로 리턴하는 제6단계(ST13)를 포함하여 이루어짐을 특징으로 하는 디지탈프로세서 위상동기루프의 전압 제어방법.