KR0182699B1 - 위상 동기 루프 바이너리 추적 방법 - Google Patents

Abstract

본 발명은 교환망에 있어서 필수 요소라 할 수 있는 동기 장치에 있어서 위상 동기 루프 알고리즘(Phase-Locked Loop Algorithm)을 개선하여 보다 신속하고 정확한 클럭을 해당 교환 시스템에 공급할 수 있도록 하는 위상 동기 루프 바이너리 추적 방법에 관한 것으로서, 종래의 기술에 있어서는 분주기(20)의 자체 클럭이 분주된 클럭이 동기용 기준 주파수에 위상을 일치시킬 수 없으며, 일정 범위 안에 들어오면 더 이상 추적을 하지 못해 슬립(Slip)이 발생하게 됨으로써 특정 데이타가 유실되는 결점이 있었으나, 본 발명에서는 위상 동기 루프 알고리즘을 개선하여 보다 신속하고 정확한 클럭을 시스템에 공급할 수 있도록 함으로써 통신 장비의 신뢰도를 높일 수 있으므로 상기 결점을 개선시킬 수 있는 것이다.

Description

위상 동기 루프 바이너리 추적 방법

제1도는 종래 기술에 따른 디지탈 처리 위상 동기 루프의 일 실시예를 설명하기 위한 블럭도.

제2도는 제1도에 따른 디지탈 처리 위상차 검출 원리를 설명하기 위한 파형도.

제3도는 본 발명에 따른 알고리즘을 설명하기 위한 블럭도로서, 디지탈 처리에 의한 위상 동기 루프 바이너리 추적 방법의 일 실시예를 설명하기 위한 블럭도.

제4도는 제3도에 따른 알고리즘을 나타낸 것으로서, 디지탈 처리에 의한 위상 동기 루프 바이너리 추적 방법을 설명하기 위한 순서도.

* 도면의 주요부분에 대한 부호의 설명

30 : 위상차 검출부 32 : 공통 메모리부

34 : 마이크로 프로세서 36 : D/A 변환부

38 : 전압 제어 발진부 40 : 분주부

본 발명은 위상 동기 루프 바이너리(Phase-Locked Loop Binary) 추적 방법에 관한 것으로서, 특히, 교환망에 있어서 필수 요소라 할 수 있는 동기 장치에 있어서 위상 동기 루프 알고리즘(Phase-Locked Loop Algorithm)을 개선하여 보다 신속하고 정확한 클럭을 해당 교환 시스템에 공급할 수 있도록 하는 위상 동기 루프 바이너리 추적 방법에 관한 것이다.

이와 관련하여, 제1도는 종래 기술에 따른 디지탈 처리 위상 동기 루프(Digital Processing Phase-Locked Loop)의 일 실시예를 설명하기 위한 블럭도로서, 자체 발진 클럭을 2분주한 클럭으로 동기용 기준 클럭의 한 주기를 계수하는 위상차 검출기(10)와, 위상차 검출기(10)의 계수값을 저장해 나가다가 일정한 량의 값이 저장되면 인터럽트를 발생시켜 그동안 저장한 데이타를 출력하는 공통 메모리(12)와, 공통 메모리(12)의 저장된 데이타를 인가받아 이를 조사하여 루프 출력 주파수가 기준 주파수보다 빠르거나 느린것을 판단함에 따라 해당 데이타를 디지탈 출력하는 마이크로 프로세서(Micro Processor)(14)와, 마이크로 프로세서(14)의 디지탈 출력을 아날로그(Analog) 신호로 변환시키는 D/A 변환기(Digital/Analog Converter)(16)와, D/A 변환기(16)의 아날로그 출력에 따라 발진 주파수 신호를 출력하는 전압 제어 발진기(18)와, 전압 제어 발진기(18)의 출력에 따라 자체 클럭을 분주해서 만든 클럭을 위상차 검출기(10)에 인가하는 분주기(20)로 이루어진다.

이와 같이 이루어지는 종래 기술을 제2도를 참조하여 보면 다음과 같다.

제2도는 제1도에 따른 디지탈 처리 위상차 검출 원리를 설명하기 위한 파형도이다.

먼저, 위상차 검출기(10)는 분주기(20)의 자체 발진 클럭(32.768MHz)을 2분주한 제2도 (B)와 같은 16.384MHz의 클럭으로 제2도 (A)와 같은 동기용 기준 클럭 4KHz의 한 주기를 계수하여 공통 메모리(12)에 그 계수값을 저장해 나간다.

이에, 공통 메모리(12)는 일정한 량의 값이 저장되면 인터럽트를 발생시켜 저장한 데이타를 출력하며, 마이크로 프로세서(14)는 공통 메모리(12)의 저장된 데이타를 인가받아 이를 조사하여 4096개 보다 많게 또는 적게 계수된 경우 루프 출력 주파수가 동기용 기준 주파수보다 빠르거나 느린것으로 간주하여 해당 디지탈 데이타를 16비트(워드단위)로 출력한다.

이어, D/A 변환기(16)는 마이크로 프로세서(14)의 디지탈 출력을 아날로그 신호로 변환시켜서 출력하며, 전압 제어 발진기(18)는 D/A 변환기(16)의 아날로그 출력에 따라 해당 발진 주파수를 출력함으로써 동기가 되는 주파수를 추적해 나간다.

그러나 이와 같은 종래의 기술에 있어서는 분주기(20)의 자체 클럭이 분주된 클럭이 동기용 기준 주파수에 위상을 일치시킬 수 없으며, 일정 범위 안에 들어오면 더 이상 추적을 하지 못해 슬립(Slip)이 발생하게 됨으로써 특정 데이타가 유실되는 결점이 있다.

본 발명은 이와 같은 종래 기술의 결점을 해결하기 위하여 안출한 것으로서, 위상 동기 루프 알고리즘을 개선하여 보다 신속하고 정확한 클럭을 해당 교환 시스템에 공급할 수 있도록 하는 위상 동기 루프 바이너리 추적 방법을 제공하는 데 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.

제3도를 참조하면, 제3도는 본 발명에 따른 위상 동기 루프 바이너리 추적 방법의 일 실시예를 설명하기 위한 블럭도로서, 동기용 기준 클럭과 자체 클럭을 분주해서 만든 클럭 및 계수용 클럭을 인가받아 계수하는 위상차 검출부(30)와, 위상차 검출부(30)의 계수값을 저장해 나가다가 일정한 량의 값이 저장되면 인터럽트를 발생시켜 저장된 데이타를 출력하는 공통 메모리부(32)와, 공통 메모리부(32)의 저장된 데이타를 인가받아 이를 조사하여 루프 출력 주파수가 기준 주파수보다 빠르거나 느린것을 판단해서 해당 디지탈 데이타를 출력하는 마이크로 프로세서(34)와, 마이크로 프로세서(34)의 디지탈 출력을 아날로그 신호로 변환시키는 D/A 변환부(36)와, D/A 변환부(36)의 아날로그 출력에 따라 발진 주파수 신호를 출력하는 전압 제어 발진부(38)와, 전압 제어 발진부(38)의 출력에 따라 자체 클럭을 분주해서 만든 시스템 클럭과 계수용 클럭을 위상차 검출부(30)에 인가하는 분주부(40)를 포함하여 이루어진다.

이와 같이 이루어지는 본 발명을 제4도를 참조하여 보면 다음과 같다.

본 발명의 기본적 구성은 종래의 기술에 다른 디지탈 처리 위상 동기 루프를 사용하는 것은 동일하나 위상차 검출 원리와 전압 제어 발진을 제어하는 방법에 차이가 있는 것이다.

먼저, 위상차 검출부(30)에 입력되는 클럭은 기준 클럭 4KHz 및 분주부(40)로부터의 자체 클럭을 분주해서 만든 시스템 클럭 4KHz와 계수용 클럭 16MHz이다.

이에, 초기화를 보면 다음과 같다.

위상차 검출부(30)로부터의 일정 량의 계수 데이타가 공통 메모리부(32)에 저장되면 공통 메모리부(32)는 인터럽트를 발생시켜 그 저장된 계수 데이타 값의 평균값을 산출해서 출력하며, 마이크로 프로세서(34)는 공통 메모리부(32)의 출력 데이타를 인가받아 그 값이 2048개보다 적으면 전압 제어 발진부(38)의 출력을 가장 빠르게 제어, 또는 2048보다 많으면 가장 느리게 제어한다.

이와 같이 제어하는 이유는 분주부(40)의 시스템 클럭 4KHz의 위상을 기준 클럭에 신속하게 맞추기 위함이다.

D/A 변환부(36)는 16비트를 사용함으로써 마이크로 프로세서(34)의 데이타를 인가받아 0000H-FFFFH까지 제어할 수 있다.

이때, 0000H일 때 가장 빠른 주파수를, FFFFH일때 가장 느린 주파수가 출력된다.

이에 따른 바이너리 추적을 보면 다음과 같다.

기준 클럭과 분주부(40)의 시스템 클럭의 위상이 일치하는 시점에 D/A 변환부(36)의 워드(16비트)값을 7FFFH로 제어한다.

이때, 시스템 클럭의 변이는 둔화되고 이때부터 바이너리 추적 알고리즘을 적용하여 위상과 주파수를 동시에 추적해 나간다.

예를 들어, 초기화시 계수 평균치가 2048개보다 작아 D/A 변환부(36)의 워드(16비트)값을 0000H로 제어했다고 가정하면 시스템 클럭은 왼쪽 방향으로 흘러 기준 클럭의 상승 지점을 통과해 계속해서 흐른다.

이와 같은 상승 지점에 도달했을 때 D/A 변환부(36)의 워드(16비트)값을 7FFFH로 제어한다.

이와 같은 경우 계속해서 왼쪽으로 흐르면 7FFFH와 FFFFH의 중간값인 BFFFH로 제어하고, 오른쪽으로 흐르면 위상이 일치되는 시점을 기다리다가 이지점을 통과하면 0000H와 6FFFH의 중간값인 3FFFH로 제어한다.

왼쪽으로 흘러 BFFFH로 제어했다고 할 경우, 이제 오른쪽으로 흐른다고 하면 다시 위상이 일치되는 시점을 기다리다가 이 지점을 통과하면 7FFFH와 BFFFH의 중간값인 9FFFH로 제어한다.

그래도 계속해서 오른쪽으로 흐르면 8FFFH로, 왼쪽으로 흐르면 위상이 일치되는 지점까지 기다렸다가 AFFFH로 제어한다.

이런식으로 계속해서 제어를 하면 신속하게 위상과 주파수가 동시에 맞춰질 것이다.

시스템 클럭의 흐르는 방향을 계수값의 변이로 알 수 있으며 즉, 계수값이 증가하면 오른쪽으로 흐르는 것일 것이고, 감소하면 왼쪽으로 흐르는 것일 것이다.

또, 계수값이 감소하다가 큰 폭(4000개 이상)으로 증가하거나 계수값이 증가하다 큰 폭으로 감소하면 위상 일치점을 통과하는 시점으로 간주하면 될 것이다.

제4도는 제3도에 따른 위상 동기 루프 바이너리 추적 방법을 설명하기 위한 순서도이다.

먼저, 마이크로 프로세서(34)는 계수값의 평균을 산출해서 이후의 계수값이 증가하는지 또는 감소하는지를 판단한다(50,52).

이에, 계수값이 증가할 경우, 이전에도 증가하고 있었으면 이에 따른 바이너리 추적 알고리즘을 수행하고 이전에는 증가하고 있지 않았으나 위상 일치점에 도달하면 이에 따른 바이너리 추적 알고리즘을 수행한다(54,56,58).

또한, 단계(52)에서 계수값이 감소할 경우, 이전에도 감소하고 있었으면 이에 따른 바이너리 추적 알고리즘을 수행하고 이전에는 감소하고 있지 않았으나 위상 일치점에 도달하면 이에 따른 바이너리 추적 알고리즘을 수행한다(60,62,64).

이상에서 설명한 바와 같이 본 발명은 위상 동기 루프 알고리즘을 개선하여 보다 신속하고 정확한 클럭을 시스템에 공급할 수 있도록 함으로써 통신 장비의 신뢰도를 높일 수 있는 효과가 있다.

Claims (1)

1. 동기용 기준 클럭과 자체 클럭을 분주해서 만든 클럭 및 계수용 클럭을 인가받아 계수하는 위상차 검출부(30)와, 상기 위상차 검출부(30)의 계수값을 저장해 나가다가 일정한 량의 값이 저장되면 인터럽트를 발생시켜 저장된 데이타를 출력하는 공통 메모리부(32)와, 상기 공통 메모리부(32)의 저장된 데이타를 인가받아 이를 조사하여 루프 출력 주파수가 기준 주파수보다 빠르거나 느린것을 판단해서 해당 디지탈 데이타를 출력하는 마이크로 프로세서(34)와, 상기 마이크로 프로세서(34)의 디지탈 출력을 아날로그 신호로 변환시키는 D/A 변환부(36)와, 상기 D/A 변환부(36)의 아날로그 출력에 따라 발진 주파수 신호를 출력하는 전압 제어 발진부(38)와, 상기 전압 제어 발진부(38)의 출력에 따라 자체 클럭을 분주해서 만든 시스템 클럭과 계수용 클럭을 위상차 검출부(30)에 인가하는 분주부(40)를 포함하여 이루어지는 위상 동기 루프 바이너리 추적 장치에 있어서, 상기 마이크로 프로세서(34)는, 상기 계수값의 평균을 산출해서 이후의 계수값이 증가하는지 또는 감소하는지를 판단하는 단계(50,52)와; 상기 계수값이 증가할 경우, 이전에도 증가하고 있었으면 이에 따른 바이너리 추적 알고리즘을 수행하고 이전에는 증가하고 있지 않았으나 위상 일치점에 도달하면 이에 따른 바이너리 추적 알고리즘을 수행하는 단계(54,56,58)와; 상기 단계(50,52)에서 상기 계수값이 감소할 경우, 이전에도 감소하고 있었으면 이에 따른 바이너리 추적 알고리즘을 수행하고 이전에는 감소하고 있지 않았으나 위상 일치점에 도달하면 이에 따른 바이너리 추적 알고리즘을 수행하는 단계(60,62,64)를 포함하여 이루어지는 위상 동기 루프 바이너리 추적 방법.