KR0144125B1 - 망동기용 디지탈 위상동기 루프장치 및 제어방법 - Google Patents
망동기용 디지탈 위상동기 루프장치 및 제어방법Info
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Abstract
본 발명은 망동기용 DP-PLL의 제어 알고리즘에 관한 것으로, 특히 상위 계위에서 공급하는 타이밍에 동기된 시스템 타이밍을 만들기 위한 망동기용 디지탈 위상 동기 루프 장치 및 제어 방법에 관한 것이다.
이러한 본 발명은 프리 런 모드나 홀드오버 모드에서 기준 클럭 신호의 손실을 모니터하여 손실이 없으면 정상 모드로 천이하고, 정상 모드에서 위상 오차 데이타의 평균값을 계산하고 상기 평균값에 적분 상수와 비례 상수를 곱하여 설정된 주기마다 제어 데이타를 출력하며, 기준 클럭 신호의 손실 상태에 따라 평균하는 샘플링 데이타수, 적분 상수, 비례 상수, 제어 주기들을 변화시키게 된다.
Description
제1도는 종래의 망동기용 DP-PLL의 블럭 구성도.
제2도는 종래의 DP-PLL의 제어 방법을 보인 흐름도.
제3도는 본 발명의 망동기용 DP-PLL의 블록 구성도.
제4도는 본 발명의 DP-PLL의 제어 방법을 보인 흐름도.
*도면의 주요부분에 대한 부호의 설명
12:위상차 검출부 14:마이크로 프로세서
16:디지탈/아날로그 변환부 17,25:전압 제어 발진부
18,26:분주기 22:기준 클럭 선택 분주 회로
23:위상 오차 검출 및 저장부 24:중앙 처리 장치
본 발명은 망동기용 DP-PLL(Digital Processing-Phase Locked Loop)의 제어 알고리즘에 관한 것으로, 특히 상위 계위에서 공급하는 타이밍에 동기된 시스템 타이밍을 만들기 위한 망동기용 디지탈 위상 동기 루프 장치 및 제어 방법에 관한 것이다.
종래의 망동기용 DP-PLL은 제1도에 도시된 바와 같이, 외부에서 입력되는 기준 클럭 신호를 수신하는 기준 클럭 수신부(11)와, 기준 클럭 수신부(11)의 출력 신호를 분주된 시스템 클럭 신호로 카운트하여 위상차 정보를 검출하는 위상차 검출부(12)와, 위상차 검출부(12)에서 출력된 기준 클럭과 시스템 클럭 사이의 위상차 정보를 저장하는 공통 메모리(13)와, 제어 알고리즘에 따라 공통 메모리(13)에서 읽어들인 위상차 정보를 처리하여 시스템 클럭이 기준 클럭에 동기되도록 제어하는 마이크로 프로세서(14)와, 기준 클럭 신호의 손실을 감시하여 마이크로 프로세서(14)로 출력하는 모니터(15)와, 마이크로 프로세서(14)에서 출력된 디지탈 신호를 아날로그 신호로 변환하는 디지탈/아날로그 변환부(16)와, 디지탈/아날로그 변환부(16)의 출력 신호에 따라 시스템 클럭의 위상을 기준 클럭에 등기시켜 출력하는 전압 제어 발진부(17)와, 전압 제어 발진부(17)에서 출력된 시스템 클럭을 분주하여 상기 위상차 검출부(12)로 출력하는 분주기(18)와, 전압 제어 발진부(17)의 시스템 클럭 신호를 이용해 시스템에서 필요로 하는 주파수의 신호를 발생시키는 주파수 분배부(19)로 구성되어 있었다.
이와 같이 구성된 종래의 망동기용 DP-PLL의 동작을 제2도의 제어 흐름도에 의거하여 설명한다.
시스템이 시동되어 기준 클럭 신호가 입력되면, 기준 클럭 수신부(11)는 기준 클럭 신호를 분주하여 8KHz의 펄스 클럭을 만들고, 이 신호는 위상차 검출부(12)로 인가된다.
이때 위상차 검출부(12)에는 전압 제어 발진부(17)에서 출력된 시스템 클럭 신호가 분주기(18)를 거치면서 분주되어 입력되므로 위상차 검출부(12)는 이 8KHz의 펄스 클럭 신호의 상승 모서리에서 다음 상승 모서리까지를 분주기(18)로부터 입력되는 분주된 시스템 클럭 신호로 카운트하여 이 카운트값을 기준 클럭과 시스템 클럭 사이의 위상차 정보로서 공통 메모리(13)에 저장한다.
마이크로 프로세서(14)는 250μs주기마다 512개 단위로 공통 메모리(13)에 저장된 위상차 데이타를 읽어들이고, 1024sec동안 256회이상 읽어들인 데이타가 유효 범위 이내인가를 판단하며, 유효 범위 이내이면 위상 오차 평균치 연산을 하게 된다.
8.192sec동안의 위상 오차값을 평균하여 전압 제어 발진부(17)를 제어하기 위한 데이타를 계산하고, 상기 제어 데이타인 위상 오차가 1비트 미만이면, 즉 최소 제어 범위 이내이면 정상(Normal) 모드로 인식하며, 최소 제어 범위를 초과하면 패스트(Fast) 모드로 인식하고, 정상 모드와 패스트 모드 각각의 가중치를 평균 위상 오차에 곱하여 전압 제어 발진부(17)를 제어하게 된다.
한편, 유효 범위를 벗어난 데이타가 1024sec동안 256회 이상 검출되면, 기준 클럭 신호가 손실되었는지의 여부를 확인하고, 만약 기준 클럭 신호가 손실되었으면 즉시 프리 런(Free-run) 모드로 진입하며, 전얍 제어 발진부(17)의 제어값은 정상 동작시에 검출된 제어값을 평균한 값으로 대치한다.
그러나 이러한 방식은 위상 오차 데이타를 만드는데 있어 기준 클럭의 상승 모서리에서 다음 상승 모서리까지를 시스템 클럭으로 카운트하기 때문에 카운터 주파수만큼의 양자화 오차가 필연적으로 생기고, 위상 오차 데이타를 읽어들일 때 1024sec동안 250μs로 샘플링한 모든 데이타를 읽어 처리하므로 마이크로 프로세서의 처리부하를 증가시키게 되는 문제점이 있었다.
또, 전압 제어 발진부의 제어를 8.192sec마다 하기 때문에 매우 안정된 기준 클럭에 대해서는 안정된 제어가 되지만, 로컬 노드(local node)인 곳에서 망동기시킬 경우에는 추적 특성이 저하되는 문제점이 있었다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로, 본 발명의 목적은 위상 오차 검출시 기준 클럭과 비교 클럭의 오차를 높은 시스템 주파수로 카운트하여 양자화 오차를 줄일 수 있도록 한 망동기용 디지탈 위상 동기 루프 장치 및 제어 방법을 제공하는데 있다.
본 발명의 다른 목적은 기준 클럭의 안정도 및 망구성상의 장비의 계위에 따라 비례 상수, 적분 상수, 평균하는 데이타수, 제어 주기들을 변화시켜 최적의 상태로 제어할 수 있도록 한 망동기용 디지탈 위상 동기 루프 장치 및 제어 방법을 제공하는데 있다.
이하, 첨부된 제3도 및 제4도를 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제3도는 본 발명이 적용되는 망동기용 DP-PLL의 블록 구성도로서 이에 도시된 바와 같이, 외부 기준 신호를 입력받아 기준 클럭 신호를 추출해내는 DS1 인터페이스부(21)와, DS1 인터페이스부(21)의 기준 클럭 신호를 분주함과 아울러 클럭의 손실(Loss)을 감시하는 기준 클럭 선택 분주 회로(22)와, 기준 클럭 선택 분주 회로(22)에서 분주된 클럭 신호를 분주된 시스템 클럭 신호와 비교하고 위상 오차를 시스템 클럭중 높은 주파수의 클럭으로 카운트하여 저장하는 위상 오차 검출 및 저장부(23)와, 제어 알고리즘에 따라 위상 오차 검출 및 저장부(23)에서 읽어들인 위상차 정보를 처리하여 시스템 클럭이 기준 클럭에 동기되도록 제어하는 중앙 처리 장치(24)와, 아날로그 신호로 변환된 중앙 처리 장치(24)의 제어 신호에 따라 시스템 클럭의 위상을 기준 클럭에 동기시켜 출력하는 전압 제어 발진부(25)와, 전압 제어 발진부(25)에서 출력된 시스템 클럭을 분주하여 상기 기준 클럭 선택 분주 회로(22)와 위상 오차 검출 및 저장부(23)로 출력하는 분주기(26)와, 중앙 처리 장치(24)의 제어 신호에 따라 상기 DS1 인터페이스부(21)와 기준 클럭 선택 분주 회로(22)와 위상 오차 검출 및 저장부(23)를 각각 제어하는 제어 로직부(27)로 구성되어 있다.
상기와 같이 구성된 망동기용 DP-PLL의 동작을 제4도의 제어 흐름도에 의거하여 설명한다.
외부 기준 신호가 입력되면, DS1 인터페이스부(21)는 기준 클럭 신호를 추출하여 기준 클럭 선택 분주 회로(22)로 인가하고, 기준 클럭 선택 분주 회로(22)는 이 기준 클럭 신호를 위상차 검출이 용이하게 분주하며, 기준 클럭 신호의 손실을 모니터한다.
위상 오차 검출 및 저장부(23)에서는 분주된 기준 클럭 신호를 분주기(26)에서 분주된 시스템 클럭 신호와 비교하고, 비교되는 위상 오차를 시스템 클럭중 높은 주파수의 클럭으로 카운트하여 위상 오차 데이타로서 저장하며, 중앙 처리 장치(24)는 상기 위상 오차 데이타를 읽어 전압 제어 발진부(25)를 제어하기 위한 제어값을 산출한다.
먼저, 중앙 처리 장치(24)는 초기화 단계에서 전압 제어 발진부(25)에 초기 중심 주파수값에 해당하는 8000H 값을 세팅하고, 모드를 프리 런 모드로 설정하여 수행하게 된다.
프리 런 모드 수행중 기준 클럭 신호의 LOS, OOF가 모니터되지 않으면 모드 선택 단계 수행중 정상 모드로 천이하고, 정상 모드에서 4ms마다 샘플링된 위상차를 읽어들일 때마다 LOS와 OOF를 모니터하여 LOS나 OOF가 검출되면 그 즉시 홀드오버(Holdover)로 천이한다.
각 모드별로 설명하면 다음과 같다.
프리 런 모드에서는 외부 기준 클럭 신호의 LOS상태와 OOF상태를 DS1 인터페이스부(21)에서 계속 감시하여 LOS와 OOF상태가 아니면 모드 선택 단계를 수행할 때 정상 모드로 진입하게 된다.
홀드오버 모드에서는 홀드오버 모드 진입 시간을 계속 카운트하고, 위상 오차 검출 및 저장부(23)로부터 위상 오차 데이타를 계속 읽어들이면서 OFF와 LOS상태를 계속 모니터하여 OFF와 LOS상태에서 벗어난 후 일정 기간후에 정상 모드로 천이한다.
정상 모드에서는 위상 오차 데이타를 읽어들이면서 계속 LOS와 OFF를 모니터하고, LOS와 OFF상태가 아닐 때 정상 모드를 수행한다.
정상 모드 수행시에는 위상 오차 데이타 512개를 평균내고, 상기 평균값에 적분 상수와 비례 상수를 곱하여 2초 주기로 전압 제어 발진부(25)에 제어값을 인가한다.
이때 상기 제어 주기와 적분 상수와 비례 상수를 입력되는 기준 클럭 신호의 상태에 따라 변화시키므로 안정된 시스템 클럭 신호를 공급하게 된다.
즉, 입력된 기준 클럭 신호의 원더(wander)나 지터(jitter)에 따라 평균하는 샘플링 데이타의 수를 가감하고, 제어 주기, 적분 상수, 비례 상수를 변화시키므로 최적화된 제어를 할 수 있다.
이상에서와 같이 본 발명은 위상 오차 검출시에 기준 클럭과 비교 클럭의 오차를 높은 시스템 주파수로 카운트하므로 양자화 오차를 줄일 수 있고, 제어 주기를 고정시키지 않고 기준 클럭의 안정도 및 망구성상의 장비의 계위에 따라 비례 상수와 적분 상수, 평균하는 데이타의 수, 제어 주기등을 변화시키므로 최적의 상태로 제어할 수 있는 효과가 있다.
Claims (3)
- 외부 기준 신호를 입력받아 기준 클럭 신호를 추출해내는 DS1 인터페이스 수단과, DS1 인터페이스 수단의 기준 클럭 신호를 분주함과 아울러 클럭의 손실을 감시하는 기준 클럭 선택 분주 수단과, 기준 클럭 선택 분주 수단에서 분주된 기준 클럭 신호를 분주된 시스템 클럭 신호와 비교하고 위상 오차를 높은 주파수의 시스템 클럭으로 카운트하여 저장하는 위상 오차 검출 및 저장 수단과, 제어 알고리즘에 따라 위상 오차 검출 및 저장 수단에서 읽어들인 위상차 정보를 처리하여 시스템 클럭이 기준 클럭에 동기되도록 제어하는 중앙 처리 장치와, 아날로그 신호로 변환된 중앙 처리 장치의 제어 신호에 따라 시스템 클럭의 위상을 기준 클럭에 동기시켜 출력하는 전압 제어 발진수단과, 전압 제어 발진 수단에서 출력된 시스템 클럭을 분주하여 상기 기준 클럭 선택 분주 수단과 위상 오차 검출 및 저장 수단으로 출력하는 분주 수단과, 중앙 처리 장치의 제어 신호에 따라 상기 DS1 인터페이스 수단과 기준 클럭 선택 분주 수단과 위상 오차 검출 및 저장 수단을 각각 제어하는 제어 로직 수단을 구비한 것을 특징으로 하는 망동기용 디지탈 위상 동기 루프 장치.
- 초기 중심 주파수값을 세팅하고 모드를 프리 런 모드로 설정하는 초기화 단계와, 프리 런 모드 수행중 기준 클럭 신호의 손실이 검출되지 않으면 모드 선택 단계에서 정상 모드로 천이하는 단계와, 정상 모드에서 설정된 주기로 샘플링된 위상차를 읽어들일 때마다 기준 클럭 신호의 손실을 모니터하여 손실이 검출되면 홀드오버 모드로 천이하는 단계와, 홀드오버 모드에서 동기 진입 시간을 카운트하고 비동기시 카운트값을 초기화시키는 단계와, 위상 오차 데이타를 읽어들이면서 기준 클럭 신호의 손실을 계속 모니터하여 손실이 없으면 일정 기간후에 정상 모드로 천이하는 단계와, 정상 모드에서 손실이 없으면 위상 오차 데이타의 평균값을 계산하고 상기 평균값에 적분 상수와 비례 상수를 곱하여 설정된 제어 주기마다 제어 데이타를 출력하는 단계로 이루어짐을 특징으로 하는 망동기용 디지탈 위상 동기 루프의 제어 방법.
- 제2항에 있어서, 상기 기준 클럭 신호의 손실 상태에 따라 평균하는 샘플링 데이타수, 적분 상수, 비례 상수, 제어 주기들을 변화시키도록 한 것을 특징으로 하는 망동기용 디지탈 위상 동기 루프의 제어 방법.
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1993
- 1993-06-16 KR KR1019930011030A patent/KR0144125B1/ko not_active IP Right Cessation
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|---|---|---|---|---|
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