KR100242424B1 - 다양한 망동기 클럭 발생장치 - Google Patents

Abstract

가. 청구범위에 기재된 발명이 속한 기술분야 :

본 발명은 디지털 교환시스템의 망동기 클럭 발생장치에 관한 것이다.

나. 발명이 해결하려고 하는 기술적 과제 :

분배클럭을 받는 가입자 보드의 종류나 수가 많을 경우 각 수신단에서는 수신회로 및 합성 클럭에서 필요 클럭을 추출하는 복잡한 회로가 공통적으로 요구되었다.

다. 발명의 해결 방법의 요지 :

본 발명은 상위국 클럭 주파수와의 근접한 클럭을 발생시키는 것으로 동기제어는 디지털 위상 비교부에서 검출된 위상차 데이터를 근거로 위상차를 없애는 방향으로 루프내의 디지털 제어 발진기 내에 포함된 VCXO 주파수를 조종함으로써 루프내 입력되는 클럭에 동기된 클럭을 발생시키도록 구현하였다.

라. 발명의 중요한 용도 :

다양한 망동기 클럭 발생장치.

Description

다양한 망동기 클럭 발생장치{SEVERAL NETWORK SINK CLOCK GENERATOR}

본 발명은 디지털 교환시스템에 관한 것으로, 특히 망동기 클럭을 발생하는 장치에 관한 것이다.

통상적으로 디지털 교환시스템이나 전송장비들과 마찬가지로 비동기전송모드(ATM; Asynchronous Transfer Mode) 기술을 이용한 디지털 교환 시스템 및 전송장치로 구성되는 장비들로 망을 구성할 때, 장비들간의 클럭을 동기시킬 필요성이 생긴다. 이때 동기망은 망 내의 모든 노드들의 클럭이 동일한 주파수에 연결될 수 있는 네트워크화된 동기 체계이다. 상기 동기망의 대표적인 구성방식은 최상위 계층에 가장 좋은 품질의 클럭을 확보하고 하위 계층에서는 이에 종속 운용되도록 하는 종속동기 방식이 있다.

도 1을 참조하여 망동기를 위한 디지털 교환시스템의 통상적인 망동기 구성을 설명한다.

종래의 디지털 교환 시스템 및 전송장치들의 망동기 모듈은 전송로(130)와 제 1 및 제 2 교환기(100,110)에 안정된 동기 클럭을 제공할 수 있도록 전화국 사내의 동기클럭 공급장치(DOTS : Digital Office Timing Supply)(120)에서 망동기 기준 클럭을 공급받는다. 상기 망동기 기준 클럭으로는 통상적으로 2.048MHz, 2.048Mbps를 사용한다. 제 2 교환기(110)는 상기 망동기 기준 클럭에 동기시키기 위해 디지털 위상고정루프(이하 ″DP-PLL″라 칭함)를 이용하여 고품질의 동기 클럭을 별도의 분배 블록에 합성 클럭 형태로 분배하여 망동기 클럭이 필요한 블록에서 합성 클럭을 추출하여 쓰게 되어 있다.

또한 디지털 교환기나 전송장비들의 클럭 모듈에서는 상위의 망동기 기준 클럭을 받아 DP-PLL를 이용한 망동기된 시스템 기본 클럭을 분주하여 시스템 동기신호(8KHz)를 발생한다. 또한 상기 시스템 기본 클럭과 시스템 동기신호를 합하여 합성 클럭을 발생한다. 상기 분주된 시스템 동기신호와 시스템 기본 클럭은 2선 케이블로 장비내의 공간분할 스위치나 분배모듈로 공급된다. 이때 분배 클럭을 받는 가입자 보드의 종류나 수가 많을 경우 각 수신단에서는 수신회로 및 합성 클럭에서 필요 클럭을 추출하는 복잡한 회로가 공통적으로 구성되어야 하는 문제점이 있었다.

따라서 본 발명의 목적은 망동기된 품질 좋은 출력 클럭의 종류를 다양화함으로써 종단간 타이밍이 필요한 고정 비트율(CBR; Constant Bit Rate) 서비스를 위한 보드나 망동기 클럭이 필요한 각종 가입자 장치에서 필요한 클럭을 별도의 회로 없이 공급하는 클럭 발생장치를 구현함에 있다.

도 1은 통상적인 망동기를 위한 교환시스템의 구성도.

도 2는 본 발명의 일 실시 예에 따른 망동기 클럭 발생장치의 블록 구성도.

도 3은 도 2에 도시된 클럭 지터 및 원더 제거부의 상세 구성도.

도 4는 위상데이터 독출 주기를 도시한 타이밍도.

이하 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다. 우선, 각 도면의 구성 요소들에 참조 부호를 부가함에 있어서, 동일한 구성 요소들에 대해서는 비록 다른 도면상에 표시되더라도 동일한 부호가 사용되고 있음에 유의해야 한다. 그리고, 본 발명을 설명함에 있어서, 관련된 공지기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

도 2는 본 발명의 일 실시 예에 따른 망동기 클럭 발생장치의 구성을 도시한 도면이다.

상기 도 2를 참조하면, 망동기 클럭선택부(10)는 DOTS장비 또는 외부 교환기로부터 인가되는 망동기 클럭을 선택하여 기준 클럭(통상적으로 8KHz)으로 변환하여 출력한다.

지터/원더 제거부(12)는 상기 망동기 클럭 선택부(10)로부터 인가되는 기준 클럭에 포함된 지터/원더 성분을 제거한다. 상기 지터/원더 제거부(12)는 도 3에 도시된 바와 같이 제 3 위상비교기(50), 제 2 저역통과필터(LPF;Low Pss Filter)(52), 전압제어 크리스털 발진기(VCXO;Voltage Control X-Tal Oscillator)(54), 제 3 계수기(56)로 구성된다. 제 3 계수기(56)는 제 2 VCXO(54)의 주파수를 망동기 클럭선택부(10)로부터 입력되는 8KHz의 기준 주파수와의 위상 비교를 하기 위해 제 2 VCXO(54)의 주파수를 계수기로 돌려서 8KHz로 만들어 주기 위한 부분이다.

디지털 위상비교부(14)는 망동기 장치의 핵심적인 부분으로 출력 클럭과 입력 기준 클럭과의 주파수차 또는 기준 클럭의 손실상태를 검출하여 상위국 클럭 주파수와의 근접한 클럭을 발생시킨다. 상기 출력클럭은 디지털 제어발진부(20)로부터 궤환되는 클럭이며, 상기 입력 기준클록은 상기 지터/원더 제거부(12)로부터 인가되는 클럭이다. 상기 디지털 위상비교부(14)는 제 1 위상비교기(24), 제 1 계수기(26), 분주기(28)로 구성된다.

프로세서부는 기본 클럭 발생 및 제어 기능의 실현을 위하여 DRRAM 등의 메모리(18) 영역과 중앙처리장치(16)로 구성되며, 어드레스(Address), 데이터(Data) 및 제어 버스(Control Bus)를 버퍼링 및 디코더하여 제어 데이터를 읽거나 쓴다.

디지털 제어발진부(20)는 D/A(Digital/Analog)변환부(30) 및 OVCXO(Ovenized voltage Controlled X-tal Oscillator)(32)로 구성되며, 상기 D/A변환부(30)를 통해 16비트의 디지털 신호를 수용하여 아날로그신호로 변환시켜 상기 변환된 아날로그신호의 전압레벨로 OVCXO(32)의 주파수를 조정한다.

통상적으로 VCXO는 입력되는 전압에 의해 출력되는 주파수가 조정되는 발진기이다. 반면 OVCXO는 발진기의 안정된 주파수 유지를 위해 발진기 내부에 오븐이 들어 있어 일정 온도를 유지시키도록 되어 있다. OVCXO 또한 출력주파수 조정을 위해 전압을 사용하는데 조정 레벨이 VCXO 보다 세밀하게 단계가 나뉘어 있다. 상기와 같은 세밀한 레벨 조정을 위해 프로세서와 디지털/아날로그 변환부가 필요하게 된다.

망동기 클럭 분배부(22)는 상기 디지털 위상 비교부(14)로부터 인가되는 클럭을 분배 또는 공급한다. 각 가입자 종류별 클럭을 망동기시켜 분배하는 상기 망동기 클럭 분배부(22)는 제 2 위상비교기(34), 제 1 저역통과필터(LPF;Low Pss Filter)(36), 필요한 클럭의 제 1 전압 제어 크리스털 발진기(VCXO;Voltage Control X-Tal Oscillator)(38), 제 2 계수기(40)로 구성한다. 상기 망동기 클럭 분배부(22)는 망동기가 필요한 다른 종류의 주파수가 필요한 가입자가 생기면 제 1 VCXO(38)와 EPLD로 구현된 제 2 계수기(40)의 값만 바꾸면 되게 구현되어 가입자단에 별도의 PLL회로 및 추출회로가 필요 없이 시스템 클럭이나 전송용 클럭으로 사용할 수 있다.

도 4는 위상데이터 독출 주기를 도시한 타이밍도를 도시한 도면이다.

이하 본 발명에 따른 일 실시 예를 상술한 구성을 참조하여 상세히 설명한다.

분산교환구조를 갖는 비동기 전송모드 다중 스위치시스템( ATM-MSS : Asynchronous Transfer Mode-Multimedia Switching System)은 ATM교환기와 STM-1급 링크로 접속되거나 MSS 노드간에 접속될 때 장비들간의 클럭 레이트( rate)를 동기시킬 필요가 있다. 또한 종단간의 타이밍이 필요한 CBR(Constant Bit Rate) 즉, 고정 비트율 서비스를 위해 이들 보드나 가입자 접속 장치에 동기클럭을 분배해야 한다.

MSS시스템 클럭 모듈의 노드간이나 노드 내에 망동기 클럭을 분배/공급하는 방법은 디지털 위상고정 루프을 이용하여 상위계층의 고품질의 클럭 공급장치에 동기를 맞추어 MSS내의 각 가입자인 DS1Ee, DS3, STM-1별로 시스템 클럭이나 전송용 클럭을 케이블을 통해 분배한다.

디지털 통신망 동기를 위해 위상 고정 루프를 구성 시 DP-PLL방식을 사용하는 주된 이유는 긴 시상수를 가짐으로써 출력 주파수 평균치에 가장 근사화시킬 수 있는 용이한 방법이다.

메모리 내에 저장된 소프트웨어에 의해 위상차 데이터를 장시간 축적하여 단기간 변동은 흡수하고 평균적인 위상차에 대한 주파수 제어를 가능하게 함으로써 입력신호의 지터(Jitter) 성분을 충분히 억압할 수 있다.

또한 메모리 내에 입력 기준 주파수의 값을 가지고 있어 입력되는 동기기준 클럭의 장애 시 입력 주파수의 평균치를 유지할 수 있어 루프의 홀딩(Holding) 시간을 길게함으로써 슬립(Slip) 발생률을 매우 낮게 할 수 있다. 그리고 변화에 안정적이다.

망동기 기준 클럭을 감시 및 클럭 선택부와 이 클럭의 지터 및 원더 성분을 제거하고 일반적인 PLD(Programmable Logic Device)을 써서 분주하는 회로와 이 클럭을 디지털 위상비교기 기준 입력으로 하고 디지털 제어 발진기에서의 출력 클럭을 분주한 클럭을 위상 비교 클럭으로 위상을 비교한다.

또한 위상 고정루프를 통해 망동기된 클럭을 분배하는 회로 블록의 위상 비교기의 입력 클럭으로 하고 분배되는 클럭 종류의 VCXO의 클럭을 분주한 클럭을 비교하여 위상을 동기시켜 클럭 Driver 칩을 통해 각 가입자 보드로 케이블을 통해 분배한다.

상기한 본 발명에 따른 동작을 보다 구체적으로 서술하면, 도 1의 DOTS(120)와 제 1 교환기(100)로부터 인가되는 망동기 클럭은 망동기 클럭선택부(10)에 의해 선택되어 기준 클럭으로 변환되어 출력된다. 상기 망동기 클럭을 선택하는 조건은 어떤 노드 설치 환경에도 적합하도록 각 노드의 설치 여건과 기준신호의 종류에 따라 외부 타이밍모드, 루프 타이밍모드, 프리-러닝(Free-running)모드 등의 방법이 있다.

상기 외부 타이밍모드는 DOTS장비(120)로부터 공급되는 기준 클럭의 정확도 및 안정도가 계위3급이나 그 이상의 클럭이 2.048MHz(RS-422 Differential Level) 또는 2.048Mbps(E1 Framed clock) 신호를 최상위 기준 클럭으로 공급받는다.

상기 망동기 클럭 선택부(10)로부터 변환되어 출력되는 동기용 기준 클럭은 도 3에 도시된 구성을 가지는 지터/원더 제거부(12)를 통해 지터 및 원더 성분이 제거된다. 상기 동기용 기준 클럭 8KHz와 궤환되는 8KHz의 위상은 제 3 위상비교기(50)로 인가되어 위상이 비교된 후 제 2 LPF(52)로 인가된다. 즉, 기준 클럭을 분주하여 8KHz를 만들고 제 2 VCXO(54)의 주파수를 제 3 계수기(56)를 써서 8KHz를 만들어 상기 2개의 주파수를 제 3 위상비교기(50)의 입력으로 써서 지터와 원더 성분을 제거한다. 이후 안정된 주파수를 디지털 위상 비교부(14)의 기준 입력 클럭으로 사용한다.

상기한 지터는 디지털 신호의 최적의 표본화 순간과 그로부터 유도된 표본화 클럭 간의 단기 편차인 10Hz 이상의 주파수를 말하며, 상기 원더는 장기 편차인 10Hz 이하의 주파수를 의미한다. 상기 디지털 위상 비교부(14)로 인가되는 기준 입력 클럭은 상기 제 1 VCXO(38)로부터 제공받은 8KHz의 클럭을 제 2 계수기(40)를 이용하여 8KHz로 분주한 클럭이다.

상기 지터/원더 제거부(12)로부터 인가된 기준 클럭(fr)과 출력 클럭(fc)의 주파수차 또는 기준 클럭의 손실 상태를 디지털 위상 비교부(14)를 통해 검출하여 위상차 데이터를 DPRAM(18)에 기록한다.

상기 기록된 위상차 데이터를 읽어 중앙처리부(16)는 기록/독출 주기를 결정하는 인터럽트를 발생한다. 상기 독출 주기에 상기 기록된 위상차 데이터를 디지털 제어발진부(20)가 독출할 수 있도록 한다.

상기 디지털 위상 비교부(14), 프로세서부, 디지털 제어 발진부(20)로 구성된 DP-PLL의 동작을 개략적으로 보면 상위국 클럭 주파수와의 근접한 클럭을 발생시키는 것으로 동기제어는 디지털 위상 비교부(14)에서 검출된 위상차 데이터를 근거로 위상차를 없애는 방향으로 루프내의 디지털 제어 발진기(20) 내에 포함된 OVCXO(32)의 주파수를 조종함으로써 루프내 입력되는 클럭에 동기된 클럭을 발생시키도록 한다. 이때 상기 ″루프내″란 지터/원더 제거부(12)와 디지털 제어 발진부(20) 사이에 형성되어 있는 연결 고리를 뜻한다.

상기 디지털 위상 비교부(14)가 위상차 데이터를 결정하여 기록하는 동작을 상세히 설명하면 아래와 같다.

먼저, DP-PLL을 구성하는 파라메타로는 위상차 검출기 및 D/A 변환기의 해상도, 위상차 검출 주기, OVCXO(32) 제어 주기, 제어 범위, 루프 이득 및 OVCXO(32)의 주파수 안정도 등으로 MSS에 적용된 클럭 모듈의 파라메터는 다음과 같다.

가) OVCXO 출력 클럭(fo) 및 안정도 : 44.736MHz,±1 × 10^-8over 0。C to +55。C

나) 위상차 비교 클럭(fc) : 22.368MHz

다) 기준 클럭 (fr) : 8KHz

라) Counter 계수 : 2796 Count

마) 위상차 Data의 형태(Oscillator 출력 주파수)

(-)1398 ---0--- (+)1398

- 00: In phase Oscillation

- (-) 1398 : under Oscillation

- (+) 1398 : Over Oscillation

바) CPU Read 주기

- 125??s (phase data read cycle)

- 125??s × 512회= 64 ms (to cpu interrupt)

라) OVCXO 제어주기 : 1.024sec(TSKO), 8.192sec(TSKI)

사) phase clock counter load data : AEC (Load Data)

위상차 검출원리에 대해서 살펴보면 동기 기준 클럭(8KHz)과 자체 로컬 클럭인 OVCXO(32)의 루프 출력이 동기되어 동일한 위상을 유지하고 있는 경우 동기 기준 클럭의 한 주기 내에서 루프 출력 클럭을 계수할 경우 매 주기마다 동일한 계수값을 유지하는 관계를 이용하여 계수값의 차이로 위상차를 검출하는 것이다.

도 4는 위상차 검출타이밍을 나타낸 것으로 입력 기준 클럭(8KHz)의 전구간에서 기준 시점을 중심으로 계수한 루프 출력 클럭(22.368MHz)의 수가 동위상일 때의 계수값(동기 상태)을 기준하여 계수치가 많은 것은 위상이 빠름을 나타내는 것으로 양(+)의 값을, 적은 것은 위상이 늦음을 나타내는 것으로 음(-)의 값을 갖도록 데이터를 구성한다. 이때 동기 기준 클럭(8KHz)의 한 주기를 기준 클럭 로드 클럭(Load Clock)으로 한 구간으로하여 연속적으로 위상차를 측정하여 주파수의 변화량을 검출하며 이 값들을 더해줌으로써 한 주기내의 위상차를 알 수 있게 된다. 이러한 방식으로 루프를 구성할 때 위상차 검출기의 입력은 외부 입력 동기 기준 클럭 8KHz를 사용하고 위상차 검출을 위한 계수 클럭으로 OVCXO(32) 44.736MHz의 1/2 클럭인 22.368MHz를 설정하여 8KHz의 한 주기 내에서 이 클럭을 계수하였다. 이때 2796개 (22.368MHz/8KHz = 2796)가 계수되면 동위상, 이보다 많이 계수되면 루프 출력 위상이 입력 기준 클럭보다 늦은 위상을 나타내는 상태를 검출하였다. 즉, 도 4에서처럼 기준 클럭 8KHz을 로드 클럭(Load clock) 8Khz로 한 주기를 만들면 이 주기 안에 22.368MHz가 2796개가 계수 되고 Load clock을 90도 Delay 시켜 PD1 데이터를 래치하면 래치 부분의 위상차 비교 클럭 22.368MHz을 8로 프리셋(Preset)된 계수기의 클럭으로 입력시켜 8KHz 기준 클럭을 계수하여 래치 클럭까지 데이터를 중앙처리부(16)로 전송한다. 이때 계수한 횟수를 N이라 할 때 N의 값에 따라 클럭 모듈의 Oscillator 출력 주파수를 다음과 같이 정의할 수 있다.

(-)1398 ----0---- (+)1398

(N) (N)

N=0; In Phase Oscillator

N= 0--- (-) 1398까지 :under Oscillation

N= 0--- (+) 1398까지 ;over Oscillation

N은 정상위를 기준으로 최소한의 비트만을 감시하여 위상차 data의 상태를 파악할 수 있도록 +7구간(313ns), -8구간(358ns)범위까지 계수 될 수 있도록 하였으며 이 범위를 초과하면 오버 플로어(Overflow)를 발생하도록 하였다.

즉, 위상이 빠른 경우(Over Oscillation)에는 +7구간(313ns) 까지, 위상이 늦는 경우(Under Oscillation)에는 -7구간(358ns) 까지를 유효한 범위로 검출한다.

이때 위상차 검출 구간이 +7과 -8로 대칭의 크기가 되지 않는 것은 최소한의 유효 비트 수의 값을 제외하고 표시 가능한 수를 양의 구간과 음의 구간으로 나눈 것이다.

이와 같이 디지털 위상 비교부(14)를 구성함으로써 4비트의 데이터만을 읽어들여 유효한 위상차 값을 얻을 수 있으므로 데이터 구성이 간단하여 전체 12비트를 다 사용하는 경우보다 중앙처리부(16)의 처리 시간을 감소시킬 수 있다. 이처럼 전 구간에 걸쳐 연속적인 위상차를 검출하게 되어 정확한 위상차를 얻을 수 있으며, 이들 데이터를 단순히 합산하여 동위상의 값을 빼줌으로써 한 주기내의 평균 위상차를 알 수 있다.

또한 데이터 합산의 과정 및 오버 플로어(Overflow) 데이터를 주파수 제어값 산출과정에 포함시키지 않음으로써 지터 영향은 억압된다.

상기 위상차 데이터는 중앙처리부(16)의 기록 주기에 의해 DPRAM(18)에 기록된다. 상기 기록된 위상차 데이터는 상기 중앙처리부(16)의 독출 주기에 의해 디지털 제어 발진부(20)로 제공된다.

상기 제공된 위상차 데이터는 디지털 제어 발진기(20)에 구비된 D/A변환부(30)에서 아날로그 신호로 변환된다. 상기 변환된 아날로그 신호는 OVCXO(32)를 제어하기 위한 제어신호로 사용된다. 즉, 상기 OVCXO(32)를 제어하기 위해서 16비트의 디지털 신호를 수용하여 아날로그 신호로 변환시킨다. 또한 상기 OVCXO(32)는 44.736 MHz의 기본 클럭을 발생시키는 고안정 X-tal 발진기로서 입력 전압에 따라 발진 주파수가 달라지며, 주파수 특성은 인가전압에 따라 부의 전달 특성을 갖는다. OVCXO(32)의 출력 클럭은 SINE 파로 44,736,000Hz를 ″0″V 기준으로 +5V(44,736,000Hz)~-5V(44,735,956Hz)까지의 조정이 가능한데 이 전압 범위 10V를 1ppm으로 하여 D/A 변환부에서 16비트 (65536)로 조정하면 최소 주파수 제어범위는 10V/65536은 0.000152 ppm 단위로 미세한 주파수 조정이 가능하다.

상기 조정된 주파수의 신호는 상기 디지털 위상 비교부(14)의 분주기(28)로 궤환되어 인가된다.

상기 분주기(28)는 상기 궤환되는 클럭의 주파수(44.736MHz)를 분주하여 8KHz의 주파수로 가지는 클럭을 망동기 클럭 발생부(22)로 인가한다. 또한 상기 궤환되는 클럭의 주파수(44.736MHz)를 2분주하여 22.368MHz의 클럭을 디지털 위상 비교기(14) 내에 구비된 위상비교기(24)로 인가한다.

상기 인가되는 8KHz의 클럭은 망동기 클럭 분배기(22)를 통해 노드간이나 노드 내에 망동기 클럭을 분배/공급한다. 상기 노드간이나 노드 내에 망동기 클럭을 분배/공급하는 방법은 디지털 위상고정 루프을 이용하여 상위계층의 고품질의 클럭 공급장지에 동기를 맞추어 MSS내의 각 가입자인 DS1E, DS3, STM-1별로 시스템 클럭이나 전송용 클럭을 케이블을 통해 분배한다. 따라서 상기 망동기 클럭 분배부(22)에 구비된 제 2 계수기(40)의 값만 바꾸면 원하는 클럭을 구현되어 가입자단에 별도의 PLL회로 및 추출회로가 필요 없이 시스템 클럭이나 전송용 클럭으로 사용할 수 있다.

상술한 본 발명에 따른 동작의 요지로 첫 번째는 수신되는 입력 기준 클럭의 수신단에서의 예방적인 지터 및 원더 성분 제거 회로 및 방식을 제공하는 것이다.

두 번째는 MSS 시스템의 고유한 DP-PLL회로 및 파라메타를 구현하였다.

세 번째는 클럭 분배를 망동기시키고 가입자 종류별 클럭 분재 방식을 제공한다.

상술한 바와 같이 본 발명은 시스템에 필요한 각종 가입자 종류의 클럭을 망동기시켜 분배하여 클럭 수신단에서 별도의 PLL회로나 추출회로가 필요 없이 전송용 클럭이나 시스템 클럭을 사용할 수 있다.

따라서 클럭을 수신하는 가입자단에서는 별도의 추출회로나 PLL회로가 필요치 않아 보드상의 활용 면적이나 단가 측면에서 유리하고 품질 좋은 망동기 클럭을 사용함으로써 시스템의 신뢰성 및 안정도 측면에서도 장점을 가진다.

또한 동기용 기준 클럭으로 입력되는 기준 클럭의 수신단에서의 예방적으로 지터 및 원더 성분 제거 회로 및 방식을 써서 신뢰성을 높이고, 디지털 위상 비교기의 기준 입력 클럭으로 사용한다.

Claims (3)

1. 디지털 교환시스템의 망동기 클럭을 발생하는 장치에 있어서,

   망동기 클럭을 설정된 우선권에 따라 선택하여 기준 클럭으로 출력하는 망동기 클럭 선택부와,

   상기 선택 출력되는 기준 클럭의 지터 성분과 원더 성분을 제거하는 지터/원더 제거부와,

   상기 지터 성분과 원더 성분이 제거되어 모든 클럭과 위상동기를 맞추는데 적절한 최대 공약수 값인 8킬로 헤르즈의 기준클럭과, 궤환되어 2분주된 22.368 메가헤르즈를 가지는 클럭의 위상차를 검출하여 위상차 데이터를 출력하고, 상기 궤환되는 44.736 메가 헤르즈의 클럭을 분주하여 위상 보정된 8킬로 헤르즈의 자체 클럭을 출력하여 오브이시엑스오의 클럭을 조정하는 입력클럭으로 동작하는 디지털 위상 비교부와,

   상기 위상차 데이터를 기록하는 메모리와,

   상기 메모리의 기록 및 독출 주기를 제어하는 중앙처리부와,

   상기 독출 주기에 상기 메모리에 기록된 위상차 데이터를 독출하여 아날로그 신호로 변환하고 상기 변환된 아날로그 신호를 전압 제어신호로 하여 44.736 메가 헤르즈의 오브이시엑스오를 전압값에 의해 일정한 주파수를 기준 클럭에 맞게 유지시켜서 상기 디지털 위상 비교부로 궤환시키는 디지털 제어 발진부와,

   디지털 제어 발진부에서 출력되는 클럭이 소정 분주되어 보정된 8킬로 헤르즈의 기준 클럭과 궤환되는 클럭의 위상을 비교하여 위상차를 출력하는 제 2 위상비교기(34)와, 상기 제 2 위상비교기의 출력값을 필터링하는 제 1 저역통과필터(36)와, 상기 저역통과필터의 출력값을 제어신호로 하여 소정 주파수를 가지는 클럭을 발생하는 제 1 전압제어발진기(38)와, 상기 전압제어발진기의 출력을 카운트하여 상기 제 2 위상비교기로 궤환하는 제 2 계수기(40)를 구비하고, 상기 궤환되는 클럭과 상기 위상 보정된 8킬로 헤르즈의 기준클럭을 이용하여 망동기를 맞추어 시스템에 필요한 다양한 망동기 클럭을 분배하여 공급하는 망동기 클럭 분배부로 구성됨을 특징으로 하는 다양한 망동기 클럭 발생장치.
2. 제1항에 있어서, 상기 지터/원더 제거부가,

   상기 선택 출력되는 기준 클럭과 궤환되는 클럭의 위상을 비교하는 제3위상비교기(50)와,

   기준클럭에 동기된 8킬로 헤르즈와 망동기된 클럭을 출력하기 위해 제 2 브이시엑스오의 출력 주파수 8킬로 헤르즈의 위상동기를 맞추기 위한 제 2 위상비교기(34)의 출력값을 필터링하는 제 2 저역통과필터(52)와,

   상기 저역통과필터의 출력값을 제어신호로 하여 소정 주파수를 발생하는 제 2 전압제어발진기(54)와,

   상기 전압제어발진기의 출력을 카운트하여 상기 제 3 위상비교기로 궤환하고 자체 발진기의 8 킬로 헤르즈의 비교 클럭을 발생하는 제 3 계수기(56)로 구성됨을 특징으로 하는 다양한 망동기 클럭 발생장치.
3. 제2항에 있어서, 상기 디지털 위상 비교부가,

   상기 디지털 제어 발진부(20)로부터 궤환된 44.736 메가 헤르즈의 클럭을 2분주하여 출력하고 상기 궤환된 44.736 메가 헤르즈의 클럭을 카운트하여 8 킬로 헤르즈의 기준 클럭을 출력하는 분주기(28)와,

   상기 제3 계수기로부터 인가되는 기준 클럭과 상기 22.368 메가 헤르즈의 궤환 클럭의 위상차를 비교하는 제1위상비교기(24)와,

   상기 기준 클럭의 한 주기 내에 존재하는 상기 궤환 클럭을 카운트하여 상기 카운트 값을 상기 중앙처리부의 기록 주기에 상기 메모리로 출력하는 제 1 계수기(26)로 구성됨을 특징으로 하는 다양한 망동기 클럭 발생장치.

Images