WO2011003309A1 - 一种实现时钟单元的方法及时钟单元装置 - Google Patents

一种实现时钟单元的方法及时钟单元装置 Download PDF

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WO2011003309A1
WO2011003309A1 PCT/CN2010/073386 CN2010073386W WO2011003309A1 WO 2011003309 A1 WO2011003309 A1 WO 2011003309A1 CN 2010073386 W CN2010073386 W CN 2010073386W WO 2011003309 A1 WO2011003309 A1 WO 2011003309A1
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phase
clock signal
coefficient
clock
frequency
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PCT/CN2010/073386
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French (fr)
Inventor
李鑫
曹志刚
Original Assignee
中兴通讯股份有限公司
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop

Definitions

  • the present invention relates to the field of communications technologies, and in particular, to a method and a clock unit apparatus for implementing a clock unit.
  • SDH Synchronous Digital Hierarchy
  • SEC SDH Equipment Clock
  • the core components of the SEC consist of a Phase Locked Loop (PLL).
  • PLL Phase Locked Loop
  • the synchronization timing reference is tracked by the phase-locked loop, and the jitter and drift generated by the reference clock during transmission are filtered by the filtering characteristics of the phase-locked loop.
  • the SEC provides local timing reference information to achieve high quality clock output.
  • the clock unit of the SDH optical transmission system or the wireless communication transmission system needs to operate in three modes of free oscillation, tracking, and hold, and can smoothly switch between the three modes. It is also necessary to output a stable clock in three operating modes, and also to ensure the stability of the output clock signal during the three mode switching processes. In the prior art, it is difficult to stabilize the output clock signal during the three mode switching processes by using an analog phase locked loop.
  • the method of the present invention provides a method for implementing a clock unit. Includes:
  • ⁇ using the global working clock to perform phase counting processing on the reference clock signal and the local clock signal to obtain a phase-detection value; ⁇ The frequency division coefficient obtained by the phase-detection value is used to divide the global working clock; and the clock signal obtained by dividing the global working clock by the first frequency-dividing coefficient is frequency-divided to obtain a local clock signal.
  • the method further includes:
  • the phase-detection value is digitally filtered according to a preset integral coefficient and a proportional coefficient; and a frequency-dividing coefficient that divides the global operating clock according to the digitally-filtered phase-detection value is obtained.
  • the steps of dividing the global working clock by the frequency division coefficient obtained based on the phase discrimination value include:
  • the frequency division coefficient is obtained by dividing the global working clock by 2
  • X is the coefficient of the phase-precision value that affects the output precision of the global working clock
  • y is the coefficient that affects the size of the frequency-dividing coefficient
  • N is the digital filtering process. Phase value.
  • the clock signal obtained by dividing the global working clock by the second fixed frequency dividing coefficient is subjected to frequency division processing
  • the clock signal used by the synchronous digital hierarchy (SDH) service board is frequency-divided by the third fixed frequency division coefficient;
  • the method also includes controlling phase adjustment based on the alternate clock signal and a clock signal provided to the SDH service board after debounce.
  • the size of each phase adjustment is , Where ⁇ is the size of each phase adjustment, the frequency of the alternate clock signal, m is the multiplication factor of ⁇ , and n is the number of times ⁇ is adjusted.
  • the method further includes: storing the digitally filtered phase-detection value in a random access memory (RAM), and if the reference clock signal is lost, the method is obtained according to the phase-detection value in the RAM.
  • the frequency division factor divides the global working clock; and
  • the clock signal obtained from the phase-detection value in the RAM is frequency-divided by the second fixed frequency division coefficient.
  • the embodiment of the invention further provides a device for a clock unit, including:
  • the first phase detector is configured to: ⁇ use a global working clock to perform a phase discrimination process on the reference clock signal and the local clock signal to obtain a phase-detection value;
  • a digitally controlled oscillator which is configured to: divide the global working clock by a frequency division coefficient obtained from the phase discrimination value;
  • the first frequency divider is configured to: divide the clock signal obtained by dividing the global working clock by the first frequency dividing coefficient to perform a frequency division process to obtain a local clock signal.
  • the device also includes:
  • a digital low pass filter which is set to: digitally filter the phase detection value according to a preset integral coefficient and a proportional coefficient;
  • the digitally controlled oscillator is further configured to: obtain a frequency dividing coefficient that divides the global working clock according to the digitally filtered phase-detection value.
  • the digitally controlled oscillator is also configured to:
  • the frequency division coefficient is used to divide the global working clock by 2 ""
  • X is the coefficient that the phase discrimination value affects the output precision of the global working clock
  • y is the coefficient that affects the size of the frequency division coefficient
  • N is the digital filtering process.
  • the device also includes: a second frequency divider, configured to: divide and divide a clock signal obtained by dividing a global working clock by a second fixed frequency dividing coefficient;
  • a third frequency divider configured to: divide a clock signal used by the synchronous digital hierarchy (SDH) service board by a third fixed frequency division coefficient;
  • a second phase detector configured to: perform an exclusive-OR phase discrimination on a clock signal obtained by the second fixed frequency division coefficient and a clock signal obtained by the third fixed frequency division coefficient;
  • the analog debounce phase-locked loop is set as follows: The result obtained by the XOR phase discrimination is subjected to analog phase-locked debounce processing to obtain a clock signal used by the SDH service board.
  • the apparatus further includes a phase adjustment module, the phase adjustment module configured to: control the phase adjustment according to the alternate clock signal and a clock signal provided to the SDH service board after debounce.
  • the digitally controlled oscillator is further configured to: store the digitally filtered phase-detection value in a random access memory (RAM), and if the reference clock signal is lost, use a frequency-dividing coefficient obtained from the phase-detection value in the RAM to globally The working clock is divided by frequency;
  • RAM random access memory
  • the first frequency divider is further configured to: divide a clock signal obtained according to a phase detection value in the RAM by a second fixed frequency division coefficient.
  • the frequency division coefficient obtained by the phase-detection value is used to divide the global working clock, and the local clock signal is obtained to realize the phase-locked loop tracking synchronization.
  • the output clock signal is stable during the three mode switching processes.
  • FIG. 1 is a structural diagram of a clock unit of a first embodiment provided by the present invention.
  • FIG. 3 is a structural diagram of a device according to a second embodiment of the present invention.
  • a temperature compensate X'tal (crystal) Oscillator (TCXO) is a single-chip field programmable gate array ( Field Programmable Gate Array (FPGA) provides a stable global operating clock.
  • the FPGA implements the capture, tracking, and locking of the reference clock selected from the optical line clock and the external clock.
  • the FPGA locks the output to the voltage controlled crystal oscillator (Voltage Controled X'tal).
  • the clock signal of the Oscillator, VCXO is debounced by the VCXO analog debounce phase-locked loop, and then sent to the SDH service board through the clock driver chip.
  • the other board clock that is, the standby board clock, locks the main board clock, and implements the clock adjustment of the main and standby boards. And when the reference source is lost, it can enter the hold mode.
  • the FPGA includes: Phase Detector (PD), Numerical Controlled Oscillator (NCO), Digital Low Pass Filter (D LPF) ), the FPGA locks the clock signal output to the VCXO, and is debounced by the VCXO common analog phase-locked loop after the VCXO, and then sent to the SDH service board through the clock driver chip.
  • PD Phase Detector
  • NCO Numerical Controlled Oscillator
  • D LPF Digital Low Pass Filter
  • the clock signal generated by the TCXO crystal is internally clocked by the FPGA to obtain the global working clock; the optical line clock (taking the SDH optical system as an example) or the external clock as the reference clock signal input of the digital phase-locked loop, and the high-quality selection is selected by the source selection module.
  • the clock is used as a reference source;
  • the reference source clock and the local clock are phase-detected by the phase detector 1 (PD1) using the global working clock to obtain a phase-detection value;
  • the obtained phase-detection value is sent to the digital oscillation controller (NCO) through a digital low-pass filter (D-LPF) through a debounce process (in the embodiment, a threshold is set by using the phase difference value).
  • the NCO controls the output clock signal frequency to track the reference clock and finally locks by accumulating, and the output clock signal frequency of the NCO passes through the frequency divider 1 to obtain a local clock;
  • the standby board When performing a 1 + 1 protection backup, the standby board locks the clock of the main board, and controls the phase difference of the master and backup clocks to a small range through the phase shifter inside the FPGA;
  • the accuracy of the clock hold mode is improved by storing a plurality of phase-detection values in the RAM, which has a good suppression effect on the phase instantaneous jump.
  • a method for implementing a clock unit in this embodiment includes: Step 101: The source selection module selects an optical line clock signal from a nominal 8 KHz optical line clock signal and a nominal 8 KHz external clock signal. Reference source clock signal.
  • Step 102 The PLL multiplying module performs 8-times processing on the 12.8M clock signal provided by the temperature compensation crystal (TCXO) to obtain a global working clock signal of 102.4 MHz.
  • TCXO temperature compensation crystal
  • Step 103 The first counting phase detector PD1 uses a 102.4 MHz global working clock to perform phase counting on the 8KHz reference source clock signal and the 7.99KHZ local clock signal to obtain a phase discrimination value of -16.
  • Step 104 The digital low-pass filter D-LPF performs digital filtering processing on the obtained phase-detection value -16 according to the preset proportional coefficient and the integral coefficient.
  • Step 105 Digitally Controlled Oscillator NCO is getting a global working clock week with a phase-detection value of -16
  • (X is the coefficient of the phase-in-phase value that affects the output precision after the global working clock is divided.
  • X is taken as 14 and y is the coefficient that affects the frequency-dividing coefficient.
  • y is taken as 22, and N is used for digital filtering.
  • the phase-detection value is -16).
  • the 102.4MHz global working clock is divided to obtain a clock signal of 399.6 kHz (the actual value is 399609.375 Hz for the convenience of the present embodiment, 399.6 kHz).
  • the device 1 divides the 399.6 kHz clock signal by a fixed division factor of 50 to obtain a local clock signal of 7.992 kHz.
  • Step 106 The frequency divider 2 divides the clock signal of 399.6 kHz by a fixed frequency division coefficient 5 to obtain a clock signal of 79.92 kHz, and the frequency divider 3 uses a frequency division coefficient 972 to divide the clock signal of 77.76 MHz. The process obtains a clock signal of 80 KHz.
  • Step 107 The XOR phase detector PD2 performs XOR phase discrimination on the 79.92 kHz clock signal and the 80 KHz clock signal, and debounces the XOR phase detection result through the analog debounce phase locked loop, and the clock obtained after debounce The signal is provided to the SDH service board for use.
  • Step 108 The phase adjustment control module performs phase adjustment on the clock signal used by the SDH service board after debounce and the 77.76 MHz standby clock signal.
  • the preferred scheme of this embodiment is to use an optical line clock signal and an external clock.
  • the signal is used as an alternative reference source clock signal, and one of the two clock signals is selected as a reference source clock signal.
  • the optical line clock signal or the external clock signal is actually used in the work, it is directly used as the reference source clock signal.
  • the preferred solution of the embodiment is that the clock signal provided by the TCXO is multiplied to obtain a global working clock signal.
  • the clock signal provided by the OCXO can be used to perform multiplication processing to obtain a global working clock signal.
  • step 103 the counting phase detector PD1 counts the 8KHz reference source clock signal with a global working clock of 102.4 MHz, and the counting value is 12800, and uses the global working clock of 102.4 MHz to perform the reference source clock signal of 7.99 KHz.
  • the digital low-pass filter D-LPF can perform digital filtering on the obtained phase-detection value-16, and can also save the phase-detection value-16 in a random access memory (Random Access Memory, R ⁇ l ⁇
  • R ⁇ l ⁇ Random Access Memory
  • the phase-detection value in the RAM is used, and the division coefficient is obtained by " ⁇ " to obtain the frequency division coefficient 16368/4194304, and the obtained frequency division coefficient 16368/4194304 is used to divide the global working clock pair of 102.4 MHz.
  • the frequency processing obtains a clock signal of 399.6 kHz, so that when the reference clock signal loses the phase-locked loop and enters the hold state, the phase-locked loop in the RAM is used to operate the PLL in a stable hold mode, specifically, the reference clock signal is recovered.
  • the 399.6 kHz clock signal obtained using the phase discrimination value in the RAM was used as the input of the frequency divider 2 in step 106, so that the phase locked loop operates in a stable hold mode.
  • the digital low-pass filter D-LPF performs digital filtering on the obtained phase-detection value-16.
  • the specific process is that the digital low-pass filter performs integral operation according to a preset integral coefficient, and performs according to a preset proportional coefficient.
  • the multiplication operation obtains the digitally filtered phase discrimination value.
  • step 105 the frequency division coefficient obtained by the N value, X is the influence value N value pair.
  • the coefficient of the output accuracy of the NCO, in the embodiment X is 14 and y is the coefficient that affects the frequency division coefficient.
  • y is 22, and of course, X may be 15 and y may be 23, and if N is still used, -16, then Dividing the global working clock of 102.4MHz to obtain a clock signal of 399.8 kHz (actual value is 399804.6875 Hz for the description of 399.8 kHz in this embodiment), and the frequency divider 1 uses a fixed frequency division coefficient of 50 to 399.8 kHz clock signal. The frequency division process is performed to obtain a local clock signal of 7.996 kHz.
  • the local clock signal changes from 7.99KHz.
  • the counting phase detector PD1 uses a 102.4MHz global working clock to perform a phase-detection value of -12 for the 8KHz reference source clock signal and the changed 7.792KHZ local clock signal.
  • Filter D - LPF digitally filters the resulting phase-detection value -12.
  • the digitally controlled oscillator NCO divides the global operating clock of 102.4 MHz by ⁇ " in the global operating clock cycle with a phase-detection value of -12.
  • the processing is further divided by the frequency divider 1 to obtain a local clock signal of 7.994 kHz, that is, the local clock signal is changed from 7.992 kHz to 7.994 kHz.
  • the NCO controls the frequency of the output clock to track and eventually lock the reference clock signal.
  • step 108 the phase adjustment module is implemented by using the internal IP Core of the FPGA, and the phase adjustment formula is as follows:
  • ⁇ ref is the input reference frequency.
  • m is the multiplication factor of f ref
  • the digital phase-locked loop including the TCXO and the NCO is used to lock and output the local clock signal, so that the clock signal after the de-shake of the VCXO common analog phase-locked loop is sent to the SDH service board through the driving chip, and the implementation is completed.
  • the digital phase-locked loop implements the clock unit and the output clock signal is stable.
  • the second embodiment of the present invention is a clock unit device, as shown in FIG. 3, including: a first phase detector 201: for performing phase counting processing on a reference clock signal and a local clock signal by using a global working clock Obtaining the phase discrimination value;
  • the digitally controlled oscillator 202 is configured to perform frequency division processing on the global working clock by using a frequency division coefficient obtained according to the phase discrimination value;
  • the first frequency divider 203 is configured to perform a frequency division process on the clock signal obtained by dividing the global working clock by the first frequency dividing coefficient to obtain a local clock signal.
  • Digital low pass filter 204 for phase discrimination based on pre-set integral coefficients and proportional coefficients Perform digital filtering
  • the digitally controlled oscillator 202 is further configured to obtain a frequency division coefficient for dividing the global working clock according to the digitally filtered phase discrimination value.
  • the digitally controlled oscillator 202 is further configured to perform frequency division processing on the global working clock by obtaining a frequency dividing coefficient, wherein X is a coefficient that affects the output precision of the global working clock after frequency discrimination, and y is an influence frequency dividing coefficient.
  • the coefficient, N is the phase-detection value after digital filtering.
  • the second frequency divider 205 is configured to perform frequency division processing on the clock signal obtained by dividing the global working clock by the second fixed frequency dividing coefficient;
  • the third frequency divider 206 is configured to perform frequency division processing on the clock signal used by the SDH service board by using the third fixed frequency division coefficient;
  • a second phase detector 207 configured to perform an exclusive-OR phase discrimination on a clock signal obtained by the second fixed frequency division coefficient and a clock signal obtained by using the third fixed frequency division coefficient;
  • Analog Debounce Phase-Locked Loop 208 Used to simulate the phase-locked debounce of the XOR phase-detected result and obtain the clock signal used by the SDH service board.
  • Phase Adjustment Module 209 Used to control phase adjustment based on the alternate clock signal and the clock signal used by the SDH service board after debounce.
  • the digitally controlled oscillator 202 is further configured to save the digitally filtered phase-detection value in the RAM, and if the reference clock signal is lost, use the frequency division coefficient obtained according to the phase-detection value in the RAM to perform the global working clock. Frequency division processing;
  • the first frequency divider 203 is further configured to perform frequency division processing on the clock signal obtained according to the phase discrimination value in the RAM by the second fixed frequency division coefficient.
  • the method further includes: a source selection module 210: configured to select a reference source clock signal from the optical line clock signal and the external clock signal.
  • the method further includes: a PLL frequency multiplication module 211: configured to perform frequency multiplication processing on a clock signal provided by the temperature compensation crystal (TCXO) to obtain a global working clock signal.
  • a PLL frequency multiplication module 211 configured to perform frequency multiplication processing on a clock signal provided by the temperature compensation crystal (TCXO) to obtain a global working clock signal.
  • the present invention divides the global working clock by a frequency division coefficient obtained based on the phase-detection value, thereby obtaining a local clock signal for phase-locked loop tracking synchronization, thereby freely oscillating, tracking, and maintaining three mode switching processes.
  • the output clock signal is stable.

Landscapes

  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明公开了一种实现时钟单元的方法及时钟单元装置，解决现有技术中采用模拟锁相环稳定性不高、采用芯片成本太大的问题，该方法包括：采用全局工作时钟对参考时钟信号和本地时钟信号进行计数鉴相处理得到鉴相值，采用鉴相值对全局工作时钟进行分频系数调整处理，通过第一分频系数对全局工作时钟进行分频处理后得到的时钟信号进行分频处理得到本地时钟信号。本发明采用根据鉴相值得到的分频系数对全局工作时钟进行分频处理，进而得到本地时钟信号实现锁相环跟踪同步，因此可以提高稳定性，并降低成本。

Description

一种实现时钟单元的方法及时钟单元装置
技术领域 本发明属于通信技术领域， 特别涉及一种实现时钟单元的方法及时钟单 元装置。
背景技术
随着数字传输体制的发展， 如同步数字体系 （ Synchronous Digital Hierarchy, SDH ) 光传输系统、 无线通信传输系统的应用也越来越广泛， 并 且逐渐向着高集成化、低成本的方向发展， 以 SDH传输系统为例， SDH设备 时钟（ SDH Equipment Clock, SEC )是 SDH光传输系统的重要组成部分， 是 SDH设备构建同步网的基础， 也是同步数字体系 （SDH )可靠工作的前提。
SEC的核心部件由锁相环（Phase Locked Loop, PLL )构成。 通过锁相环跟 踪同步定时基准， 并通过锁相环的滤波特性对基准时钟在传输过程中产生的 抖动和漂移进行过滤。 而当基准源不可用时， 则由 SEC提供本地的定时基准 信息， 实现高质量的时钟输出。 SDH光传输系统或无线通信传输系统的时钟 单元， 需要工作在自由振荡、 跟踪、 保持三种模式下， 并且能够在三种模式 之间进行平滑切换。 且需要在三种工作模式下输出稳定的时钟， 同时还要保 证在三种模式切换过程中输出时钟信号的稳定。 在现有技术中釆用模拟锁相环很难实现在三种模式切换过程中输出时钟 信号的稳定。
发明内容
为了解决现有技术中釆用模拟锁相环很难实现在自由振荡、 跟踪、 保持 三种模式切换过程中输出时钟信号的稳定的问题， 本发明实施例提供了一种 实现时钟单元的方法， 包括：
釆用全局工作时钟对参考时钟信号和本地时钟信号进行计数鉴相处理得 到鉴相值； 釆用根据鉴相值得到的分频系数对全局工作时钟进行分频处理； 以及 通过第一分频系数对全局工作时钟进行分频处理后得到的时钟信号进行 分频处理得到本地时钟信号。
在得到鉴相值的步骤和对全局工作时钟进行分频处理的步骤之间， 该方 法还包括：
根据预设定的积分系数和比例系数对鉴相值进行数字滤波； 以及 根据数字滤波后的鉴相值得到对全局工作时钟进行分频处理的分频系 数。
釆用根据鉴相值得到的分频系数对全局工作时钟进行分频处理的步骤包 括：
T+N
通过 2 得到分频系数对全局工作时钟进行分频处理， X为鉴相值影响 全局工作时钟分频后输出精度的系数， y为影响分频系数大小的系数， N为 进行数字滤波处理后的鉴相值。 所述得到本地时钟信号的步骤之后， 该方法还包括：
通过第二固定分频系数对全局工作时钟进行分频处理后得到的时钟信号 进行分频处理；
通过第三固定分频系数对给同步数字体系 （SDH )业务板使用的时钟信 进行分频处理；
对通过第二固定分频系数得到的时钟信号， 与通过第三固定分频系数得 到的时钟信号进行异或鉴相； 以及 将异或鉴相得到的结果进行模拟锁相去抖处理，得到给 SDH业务板使用 的时钟信号。
该方法还包括：根据备用时钟信号和去抖后提供给 SDH业务板使用的时 钟信号控制相位调整。 所述控制相位调整的步骤中， 每次进行相位调整的大小为
Figure imgf000003_0001
, 其中 Φ为每次进行相位调整的大小， 为备用时钟信号的频率， m为 ^ 的倍频系数， n为调整 Φ的次数。 所述对鉴相值进行数字滤波后， 该方法还包括： 将数字滤波后的鉴相值 保存在随机存储器（RAM ) 中， 若参考时钟信号丟失， 则釆用根据 RAM中 的鉴相值得到的分频系数对全局工作时钟进行分频处理； 以及
通过第二固定分频系数对根据 RAM 中的鉴相值得到的时钟信号进行分 频处理。
同时本发明实施例还提供一种时钟单元的装置， 包括：
第一鉴相器， 其设置为： 釆用全局工作时钟对参考时钟信号和本地时钟 信号进行计数鉴相处理得到鉴相值；
数字控制振荡器， 其设置为： 釆用根据鉴相值得到的分频系数对全局工 作时钟进行分频处理； 以及
第一分频器， 其设置为： 通过第一分频系数对全局工作时钟进行分频处 理后得到的时钟信号进行分频处理得到本地时钟信号。
该装置还包括：
数字低通滤波器， 其设置为： 根据预设定的积分系数和比例系数对鉴相 值进行数字滤波；
所述数字控制振荡器还设置为： 根据数字滤波后的鉴相值得到对全局工 作时钟进行分频处理的分频系数。
所述数字控制振荡器还设置为：
T+N
通过 2"" 得到分频系数对全局工作时钟进行分频处理， X为鉴相值影响 全局工作时钟分频后输出精度的系数， y为影响分频系数大小的系数， N为 进行数字滤波处理后的鉴相值。 该装置还包括： 第二分频器， 其设置为： 通过第二固定分频系数对全局工作时钟进行分 频处理后得到的时钟信号进行分频处理；
第三分频器，其设置为：通过第三固定分频系数对给同步数字体系 ( SDH ) 业务板使用的时钟信进行分频处理；
第二鉴相器， 其设置为： 对通过第二固定分频系数得到的时钟信号， 与 通过第三固定分频系数得到的时钟信号进行异或鉴相； 以及
模拟去抖锁相环， 其设置为： 将异或鉴相得到的结果进行模拟锁相去抖 处理， 得到给 SDH业务板使用的时钟信号。
所述装置还包括相位调整模块， 所述相位调整模块设置为： 根据备用时 钟信号和去抖后提供给 SDH业务板使用的时钟信号控制相位调整。
所述数字控制振荡器还设置为： 将数字滤波后的鉴相值保存在随机存储 器（RAM ) 中， 若参考时钟信号丟失， 则釆用根据 RAM中的鉴相值得到的 分频系数对全局工作时钟进行分频处理；
所述第一分频器还设置为： 通过第二固定分频系数对根据 RAM 中的鉴 相值得到的时钟信号进行分频处理。
由上述本发明提供的具体实施方案可以看出， 正是由于釆用根据鉴相值 得到的分频系数对全局工作时钟进行分频处理， 进而得到本地时钟信号实现 锁相环跟踪同步， 因此可以三种模式切换过程中输出时钟信号的稳定。
附图概述
图 1为本发明提供的第一实施例时钟单元结构图;
图 2为本发明提供的第一实施例方法流程图；
图 3为本发明提供的第二实施例装置结构图。
本发明的较佳实施方式
为了解决现有技术中釆用模拟锁相环很难实现在自由振荡、 跟踪、 保持 三种模式切换过程中输出时钟信号的稳定的问题， 本发明提供的第一实施例 是一种实现时钟单元的方法，本方案的核心思想就是在如图 1的时钟单元中， 由温度补偿晶体 ( Temperature Compensate X'tal (crystal) Oscillator, TCXO)为 单片现场可编程门阵列 (Field Programmable Gate Array, FPGA)提供一个稳定 的全局工作时钟， FPGA 实现对从光线路时钟和外时钟中选取出的参考时钟 捕捉、 跟踪、 锁定， FPGA锁定输出到压控晶振（Voltage Controled X'tal Oscillator, VCXO ) 的时钟信号， 经后级 VCXO模拟去抖锁相环去抖后， 经 过时钟驱动芯片送给 SDH业务板使用。对另一时钟板时钟即备用板时钟锁定 主用板时钟， 实现主备板时钟相位调整功能。 并当参考源丟失时可以进入保 持模式， FPGA 内部包括： 鉴相器 (Phase Detector, PD)、 数字控制振荡器 (Numerical Controlled Oscillator, NCO)、 数字氐通滤波器 (Digital Low Pass Filter, D LPF), FPGA锁定输出到 VCXO的时钟信号， 经后级 VCXO普通 模拟锁相环去抖后经过时钟驱动芯片送给 SDH业务板使用。
本实施例时钟单元的基本工作过程如下：
TCXO晶体产生的时钟信号通过 FPGA内部倍频后得到全局工作时钟； 光线路时钟（以 SDH光系统为例）或外时钟作为数字锁相环的参考时钟 信号输入， 通过源选择模块选择高质量的时钟作为参考源；
参考源时钟与本地时钟（NCO分频产生） 由鉴相器 1 ( PD1 )釆用全局 工作时钟进行鉴相得到鉴相值；
将得到的鉴相值通过去抖处理 (在本实施例中釆用鉴相差值设置门限的 方式）， 然后通过数字低通滤波器 ( D— LPF ) , 送给数字振荡控制器 ( NCO ) , NCO 通过累加的方式控制其输出时钟信号频率跟踪参考时钟并最终锁定， NCO的输出时钟信号频率经过分频器 1后得到本地时钟；
进行 1 + 1保护备份时，备用板锁定主用板的时钟， 并且通过 FPGA内部 的移相器将主备时钟的相差控制在很小的范围内；
通过 RAM存储多个鉴相值来提高时钟保持模式的精度， 对相位瞬间跳 变有很好的抑制作用。
当然本实施例中的方法同样也适用于 SDH光系统之外的时钟单元，如无 线通信传输系统或卫星通信系统。 本实施例的一种实现时钟单元的方法流程如图 2所示， 包括： 步骤 101 : 源选择模块从标称 8KHz的光线路时钟信号和标称 8KHz的外 时钟信号中选择光线路时钟信号作为参考源时钟信号。
步骤 102: PLL倍频模块对温度补偿晶体（ TCXO )提供的 12.8M的时钟 信号进行 8倍频处理， 得到 102.4MHz的全局工作时钟信号。
步骤 103: 第一计数鉴相器 PD1釆用 102.4MHz的全局工作时钟对 8KHz 的参考源时钟信号和 7.99KHZ的本地时钟信号进行计数鉴相得到的鉴相值为 -16。
步骤 104: 数字低通滤波器 D—LPF根据预置的比例系数和积分系数对得 到的鉴相值 -16进行数字滤波处理。
步骤 105: 数字控制振荡器 NCO在得到鉴相值为 -16的全局工作时钟周
T+N
期内， 通过 ( X为鉴相值影响全局工作时钟分频后输出精度的系数， 本 实施例 X取 14, y为影响分频系数的系数， 本实施例 y取 22, N为进行数字 滤波处理后的鉴相值， 本实施例为 -16 )对 102.4MHz的全局工作时钟进行分 频处理得到 399.6kHz (实际值为 399609.375Hz 为描述方便本实施例使用 399.6kHz)的时钟信号， 分频器 1釆用固定分频系数 50对 399.6kHz时钟信号 进行分频处理得到 7.992KHz的本地时钟信号。 步骤 106: 分频器 2釆用固定分频系数 5对 399.6kHz的时钟信号进行分 频处理得到 79.92kHz的时钟信号， 分频器 3釆用分频系数 972对 77.76MHz 的时钟信号进行分频处理得到 80KHz的时钟信号。
步骤 107: 异或鉴相器 PD2对 79.92kHz的时钟信号和 80KHz的时钟信 号进行异或鉴相， 通过模拟去抖锁相环对异或鉴相结果进行去抖， 将去抖后 得到的时钟信号提供给 SDH业务板使用。
步骤 108: 相位调整控制模块对去抖后提供给 SDH业务板使用的时钟信 号和 77.76MHz备用时钟信号进行相位调整。
其中步骤 101 中， 本实施例优选的方案为釆用光线路时钟信号和外时钟 信号做为备选的参考源时钟信号， 从这 2个时钟信号中选取一个做为参考源 时钟信号。 当然如果实际工作中只有光线路时钟信号或外时钟信号则直接作 为参考源时钟信号。
其中步骤 102中， 本实施例优选的方案为釆用 TCXO提供的时钟信号进 行倍频处理得到全局工作时钟信号， 当然也可以釆用 OCXO提供的时钟信号 进行倍频处理得到全局工作时钟信号。
其中步骤 103 中， 计数鉴相器 PD1 釆用 102.4MHz的全局工作时钟对 8KHz的参考源时钟信号进行计数， 计数值为 12800, 釆用 102.4MHz的全局 工作时钟对 7.99KHz的参考源时钟信号进行计数， 计数值取整为 12816, 鉴 相值为 12800-12816=-16。
其中步骤 104中， 数字低通滤波器 D— LPF除对得到的鉴相值 -16进行数 字滤波处理外， 还可以将鉴相值 -16保存在一随机存储器 （Random Access Memory, R^l^块中， 当参考时钟信号丟失后， 则利用 RAM中的鉴相值， 代入公式^"得到分频系数 16368/4194304 , 利用得到的分频系数 16368/4194304对 102.4MHz的全局工作时钟对进行分频处理得到 399.6kHz 的时钟信号， 这样当参考时钟信号丟失锁相环路进入保持状态后， 使用 RAM 中的鉴相值使锁相环工作在稳定的保持模式， 具体就是， 在参考时钟信号恢 复之前， 将利用 RAM中的鉴相值得到的 399.6kHz的时钟信号作为步骤 106 中分频器 2的输入， 使得锁相环工作在稳定的保持模式。
数字低通滤波器 D— LPF除对得到的鉴相值 -16进行数字滤波处理， 具体 过程为， 数字低通滤波器根据预设定的积分系数进行积分运算， 根据预设定 的比例系数进行乘法运算得到数字滤波后的鉴相值。
其中步骤 105中， N值得到的分频系数， X为影响 N值对
Figure imgf000008_0001
NCO输出精度的系数， 本实施例 X取 14, y为影响分频系数的系数， 本实施 例 y取 22, 当然也可以是 X取 15 , y取 23 , 若 N还釆用 -16, 则对 102.4MHz 的全局工作时钟进行分频处理得到 399.8kHz (实际值为 399804.6875Hz为描述 方便本实施例使用 399.8kHz)的时钟信号， 分频器 1釆用固定分频系数 50对 399.8kHz时钟信号进行分频处理得到 7.996KHz的本地时钟信号。
还以 7.992KHz 的本地时钟信号为例， 本地时钟信号由 7.99KHz 变为 7.992KHz后， 计数鉴相器 PD1釆用 102.4MHz的全局工作时钟对 8KHz的参 考源时钟信号和改变后的 7.992KHZ 的本地时钟信号进行计数检相得到的鉴 相值为 -12,经低通滤波器 D— LPF对得到的鉴相值 -12进行数字滤波处理 数字控制振荡器 NCO在得到鉴相值为 -12的全局工作时钟周期内，通过^" 对 102.4MHz的全局工作时钟进行分频处理， 进而由分频器 1进行分频处理， 得到 7.994KHz的本地时钟信号，即本地时钟信号由 7.992KHz变为 7.994KHz。
通过上述过程， NCO控制输出时钟的频率， 跟踪并最终锁定参考时钟信 号。
其中步骤 108中，相位调整模块釆用 FPGA内部 IP Core来实现， 其相位 调整公式如下：
0=l/8*7^ =l/8/ra ="/8 e
^ref 为输入参考频率。 举例说明此公式的应用， 例如 fref 为 77.76MHz 的备用时钟信号的频率，n=l,m=8,那么 fvco =622.08ΜΗζ , Φ = 1/4976.64 ms, 即每次可调整的相位差约为 200.94ps。 m为 fref 的倍频 系数， n为调整 Φ的次数，如上例中 n=2,则每次可调整的相差为 200.94 2ps。
本实施例在釆用包括 TCXO和 NCO的数字锁相环， 锁定输出本地时钟 信号， 使得后级 VCXO普通模拟锁相环去抖后的时钟信号经过驱动芯片送给 SDH业务板使用， 实现了通过数字锁相环实现时钟单元， 输出时钟信号的稳 定。
本发明提供的第二实施例是一种时钟单元装置， 如图 3所示， 包括： 第一鉴相器 201 : 用于釆用全局工作时钟对参考时钟信号和本地时钟信 号进行计数鉴相处理得到鉴相值；
数字控制振荡器 202: 用于釆用根据鉴相值得到的分频系数对全局工作 时钟进行分频处理；
第一分频器 203: 用于通过第一分频系数对全局工作时钟进行分频处理 后得到的时钟信号进行分频处理得到本地时钟信号。
进一步， 还包括：
数字低通滤波器 204: 用于根据预设定的积分系数和比例系数对鉴相值 进行数字滤波；
数字控制振荡器 202: 还用于根据数字滤波后的鉴相值得到对全局工作 时钟进行分频处理的分频系数。
+N
进一步， 数字控制振荡器 202: 还用于通过 ^一得到分频系数对全局工 作时钟进行分频处理， X为鉴相值影响全局工作时钟分频后输出精度的系数， y为影响分频系数的系数， N为进行数字滤波处理后的鉴相值。
进一步， 还包括：
第二分频器 205: 用于通过第二固定分频系数对全局工作时钟进行分频 处理后得到的时钟信号进行分频处理；
第三分频器 206: 用于通过第三固定分频系数对给 SDH业务板使用的时 钟信进行分频处理；
第二鉴相器 207: 用于对通过第二固定分频系数得到的时钟信号， 与通 过第三固定分频系数得到的时钟信号进行异或鉴相；
模拟去抖锁相环 208: 用于将异或鉴相得到的结果进行模拟锁相去抖处 理， 得到给 SDH业务板使用的时钟信号。
进一步， 还包括：
相位调整模块 209: 用于根据备用时钟信号和去抖后提供给 SDH业务板 使用的时钟信号控制相位调整。
进一步，数字控制振荡器 202:还用于将数字滤波后的鉴相值保存在 RAM 中， 若参考时钟信号丟失， 则釆用根据 RAM 中的鉴相值得到的分频系数对 全局工作时钟进行分频处理；
第一分频器 203:还用于通过第二固定分频系数对根据 RAM中的鉴相值 得到的时钟信号进行分频处理。
进一步， 还包括： 源选择模块 210: 用于从光线路时钟信号和外时钟信 号中选择参考源时钟信号。
进一步， 还包括： PLL倍频模块 211 : 用于对温度补偿晶体（TCXO )提 供的时钟信号进行倍频处理， 得到全局工作时钟信号。 发明的精神和范围。 这样， 倘若本发明的这些修改和变型属于本发明权利要 求及其等同技术的范围之内， 则本发明也意图包含这些改动和变型在内。
工业实用性 本发明釆用根据鉴相值得到的分频系数对全局工作时钟进行分频处理， 进而得到本地时钟信号实现锁相环跟踪同步， 因此可以自由振荡、 跟踪、 保 持三种模式切换过程中输出时钟信号的稳定。

Claims

权 利 要 求 书
1、 一种实现时钟单元的方法， 该方法包括：
釆用全局工作时钟对参考时钟信号和本地时钟信号进行计数鉴相处理得 到鉴相值；
釆用根据鉴相值得到的分频系数对全局工作时钟进行分频处理； 以及 通过第一分频系数对全局工作时钟进行分频处理后得到的时钟信号进行 分频处理得到本地时钟信号。
2、 如权利要求 1所述的方法， 其中， 在得到鉴相值的步骤和对全局工作 时钟进行分频处理的步骤之间， 该方法还包括：
根据预设定的积分系数和比例系数对鉴相值进行数字滤波； 以及 根据数字滤波后的鉴相值得到对全局工作时钟进行分频处理的分频系 数。
3、 如权利要求 2所述的方法， 其中， 釆用根据鉴相值得到的分频系数对 全局工作时钟进行分频处理的步骤包括：
T+N
通过 2 得到分频系数对全局工作时钟进行分频处理， X为鉴相值影响 全局工作时钟分频后输出精度的系数， y为影响分频系数大小的系数， N为 进行数字滤波处理后的鉴相值。
4、 如权利要求 2所述的方法， 所述得到本地时钟信号的步骤之后， 该方 法还包括：
通过第二固定分频系数对全局工作时钟进行分频处理后得到的时钟信号 进行分频处理；
通过第三固定分频系数对给同步数字体系 （SDH )业务板使用的时钟信 进行分频处理；
对通过第二固定分频系数得到的时钟信号， 与通过第三固定分频系数得 到的时钟信号进行异或鉴相； 以及 将异或鉴相得到的结果进行模拟锁相去抖处理，得到给 SDH业务板使用 的时钟信号。
5、 如权利要求 4所述的方法， 该方法还包括： 根据备用时钟信号和去抖 后提供给 SDH业务板使用的时钟信号控制相位调整。
6、 如权利要求 5所述的方法， 其中， 所述控制相位调整的步骤中， 每次 进行相位调整的大小为 ="/8^^ , 其中 Φ为每次进行相位调整的大小， 为备用时钟信号的频率， m为 的倍频系数， n为调整 Φ的次数。
7、 如权利要求 4所述的方法， 其中， 所述对鉴相值进行数字滤波后， 该 方法还包括： 将数字滤波后的鉴相值保存在随机存储器（RAM ) 中， 若参考 时钟信号丟失， 则釆用根据 RAM 中的鉴相值得到的分频系数对全局工作时 钟进行分频处理； 以及
通过第二固定分频系数对根据 RAM 中的鉴相值得到的时钟信号进行分 频处理。
8、 一种时钟单元装置， 该装置包括：
第一鉴相器， 其设置为： 釆用全局工作时钟对参考时钟信号和本地时钟 信号进行计数鉴相处理得到鉴相值；
数字控制振荡器， 其设置为： 釆用根据鉴相值得到的分频系数对全局工 作时钟进行分频处理； 以及
第一分频器， 其设置为： 通过第一分频系数对全局工作时钟进行分频处 理后得到的时钟信号进行分频处理得到本地时钟信号。
9、 如权利要求 8所述的装置， 该装置还包括：
数字低通滤波器， 其设置为： 根据预设定的积分系数和比例系数对鉴相 值进行数字滤波；
所述数字控制振荡器还设置为： 根据数字滤波后的鉴相值得到对全局工 作时钟进行分频处理的分频系数。
10、 如权利要求 9所述的装置， 其中， 所述数字控制振荡器还设置为： T +N
通过 2" 得到分频系数对全局工作时钟进行分频处理， χ为鉴相值影响 全局工作时钟分频后输出精度的系数， y为影响分频系数大小的系数， N为 进行数字滤波处理后的鉴相值。
11、 如权利要求 9所述的装置， 该装置还包括：
第二分频器， 其设置为： 通过第二固定分频系数对全局工作时钟进行分 频处理后得到的时钟信号进行分频处理；
第三分频器，其设置为：通过第三固定分频系数对给同步数字体系 ( SDH ) 业务板使用的时钟信进行分频处理；
第二鉴相器， 其设置为： 对通过第二固定分频系数得到的时钟信号， 与 通过第三固定分频系数得到的时钟信号进行异或鉴相； 以及
模拟去抖锁相环， 其设置为： 将异或鉴相得到的结果进行模拟锁相去抖 处理， 得到给 SDH业务板使用的时钟信号。
12、 如权利要求 11所述的装置， 所述装置还包括相位调整模块， 所述相 位调整模块设置为：根据备用时钟信号和去抖后提供给 SDH业务板使用的时 钟信号控制相位调整。
13、 如权利要求 11所述的装置， 其中， 所述数字控制振荡器还设置为： 将数字滤波后的鉴相值保存在随机存储器（RAM )中， 若参考时钟信号丟失， 则釆用根据 RAM中的鉴相值得到的分频系数对全局工作时钟进行分频处理； 所述第一分频器还设置为： 通过第二固定分频系数对根据 RAM 中的鉴 相值得到的时钟信号进行分频处理。
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