CN106301658B - 一种位同步信号提取方法及装置 - Google Patents

Abstract

本发明公开了一种位同步信号提取方法及装置。该方法包括以下步骤：获得解调数据；根据解调数据的码率，生成以码率为基准的标准钟，标准钟初始的频率控制字为码率对应的控制字；在检测到解调数据的上升沿时，确定标准钟和解调数据的关系；根据标准钟和解调数据的关系，调整标准钟的频率控制字；将调整后的标准钟的输出确定为位同步时钟的输出，获得位同步信号。应用本发明实施例所提供的技术方案，根据解调数据的码率，生成以该码率为基准的标准钟，可以代替原有的时钟管理芯片，在不改变硬件的情况下通过软件方式实现位同步信号的提取，节省了硬件成本，减小了硬件实现难度。

Description

一种位同步信号提取方法及装置

技术领域

本发明涉及通信技术领域，特别是涉及一种位同步信号提取方法及装置。

背景技术

在数字通信系统中，位同步信号提取是接收端的关键一环。位同步信号提取是指在接收端产生一个与接收信号符号速率相同、相位与最佳判决时刻一致的定时脉冲序列信号。在接收端进行位同步信号提取的目的是使接收端的每个码元均得到最佳的解调和判决。

在现有技术中，接收端在进行位同步信号提取时，通常需要一个独立的时钟管理芯片来产生基准的时钟信号。这就需要在原有系统中进行硬件改动，增加了硬件成本。

发明内容

本发明的目的是提供一种位同步信号提取方法及装置，以在不改变硬件的情况下通过软件方式实现位同步信号的提取。

一种位同步信号提取方法，包括：

获得解调数据；

根据所述解调数据的码率，生成以所述码率为基准的标准钟，所述标准钟初始的频率控制字为所述码率对应的控制字；

在检测到所述解调数据的上升沿时，确定所述标准钟和所述解调数据的关系；

根据所述标准钟和所述解调数据的关系，调整所述标准钟的频率控制字；

将调整后的标准钟的输出确定为位同步时钟的输出，获得位同步信号。

在本发明的一种具体实施方式中，所述在检测到所述解调数据的上升沿时，确定所述标准钟和所述解调数据的关系，包括：

在检测到所述解调数据的上升沿时，如果所述标准钟的电平高于所述解调数据的电平，则确定所述标准钟超前于所述解调数据；

如果所述标准钟的电平低于所述解调数据的电平，则确定所述标准钟滞后于所述解调数据。

在本发明的一种具体实施方式中，所述根据所述标准钟和所述解调数据的关系，调整所述标准钟的频率控制字，包括：

如果所述标准钟超前于所述解调数据，则调整所述标准钟的频率控制字，以使所述标准钟的频率降低；

如果所述标准钟滞后于所述解调数据，则调整所述标准钟的频率控制字，以使所述标准钟的频率提高。

在本发明的一种具体实施方式中，所述根据所述解调数据的码率，生成以所述码率为基准的标准钟，包括：

根据所述解调数据的码率，通过本地直接数字式频率合成器DDS生成以所述码率为基准的标准钟。

在本发明的一种具体实施方式中，还包括：

预先在核心芯片内部将主处理时钟倍频到预设频率，以使所述DDS的精度达到设定阈值。

一种位同步信号提取装置，包括：

解调数据获得模块，用于获得解调数据；

标准钟生成模块，用于根据所述解调数据的码率，生成以所述码率为基准的标准钟，所述标准钟初始的频率控制字为所述码率对应的控制字；

关系确定模块，用于在检测到所述解调数据的上升沿时，确定所述标准钟和所述解调数据的关系；

频率控制字调整模块，用于根据所述标准钟和所述解调数据的关系，调整所述标准钟的频率控制字；

位同步信号获得模块，用于将调整后的标准钟的输出确定为位同步时钟的输出，获得位同步信号。

在本发明的一种具体实施方式中，所述关系确定模块，具体用于：

在检测到所述解调数据的上升沿时，如果所述标准钟的电平高于所述解调数据的电平，则确定所述标准钟超前于所述解调数据；

如果所述标准钟的电平低于所述解调数据的电平，则确定所述标准钟滞后于所述解调数据。

在本发明的一种具体实施方式中，所述频率控制字调整模块，具体用于：

如果所述标准钟超前于所述解调数据，则调整所述标准钟的频率控制字，以使所述标准钟的频率降低；

如果所述标准钟滞后于所述解调数据，则调整所述标准钟的频率控制字，以使所述标准钟的频率提高。

在本发明的一种具体实施方式中，所述标准钟生成模块，具体用于：

根据所述解调数据的码率，通过本地直接数字式频率合成器DDS生成以所述码率为基准的标准钟。

在本发明的一种具体实施方式中，所述标准钟生成模块，还用于：

预先在核心芯片内部将主处理时钟倍频到预设频率，以使所述DDS的精度达到设定阈值。

应用本发明实施例所提供的技术方案，接收端根据解调数据的码率，可以生成以该码率为基准的标准钟，标准钟初始的频率控制字为该码率对应的控制字，在检测到解调数据的上升沿时，根据标准钟和解调数据的关系，调整标准钟的频率控制字，并将调整后的标准钟的输出确定为位同步时钟的输出，获得位同步信号。根据解调数据的码率，生成以该码率为基准的标准钟，可以代替原有的时钟管理芯片，在不改变硬件的情况下通过软件方式实现位同步信号的提取，节省了硬件成本，减小了硬件实现难度。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例中一种位同步信号提取方法的实施流程图；

图2为本发明实施例中一种位同步信号提取装置的结构示意图。

具体实施方式

为了使本技术领域的人员更好地理解本发明方案，下面结合附图和具体实施方式对本发明作进一步的详细说明。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

本发明实施例提供了一种位同步信号提取方法，该方法可以应用于数字通信系统的接收端，具体的接收端可以通过超前滞后门始终检测本地标准钟的基准频率和前端解调输出的解调数据上升沿之间的对齐情况，根据超前和滞后的情况实时调整本地标准钟。

参见图1所示，为本发明实施例所提供的一种位同步信号提取方法的实施流程图，该方法可以包括以下步骤：

S110：获得解调数据。

在数字通信系统中，发送端将调制数据发送给接收端，接收端接收到调制数据后，对调制数据进行解调，获得解调数据。

S120：根据解调数据的码率，生成以码率为基准的标准钟，标准钟初始的频率控制字为码率对应的控制字。

解调数据的码率与调制数据的码率相同，接收端获得解调数据后，可以根据该解调数据的码率，生成以该码率为基准的标准钟。该标准钟初始的频率控制字为该码率对应的控制字，其初始频率为基准频率。

具体的，可以通过本地直接数字式频率合成器DDS(Direct DigitalSynthesizer)生成以该码率为基准的标准钟。

比如，调制数据的码率为10Mbps，则通过本地DDS生成以该码率为基准的标准钟初始的频率控制字可以设置为：

可以理解的是，DDS的精度越高，位同步信号提取越精确，同步速度越快。在本发明实施例中，可以预先在核心芯片内部将主处理时钟倍频到预设频率，以使DDS的精度达到设定阈值。如可以在FPGA或DSP等核心芯片内部将主处理时钟倍频到200MHz，DDS频率控制字采用48位，这样，DDS精度可以达到7.1*10^-7Hz，能够满足位同步信号提取要求。

S130：在检测到解调数据的上升沿时，确定标准钟和解调数据的关系。

标准钟与解调数据的关系可以有以下三种：超前、滞后、同步。

可以根据解调数据的上升沿判断标准钟和解调数据的超前、滞后情况。在检测到解调数据的上升沿时，可以确定标准钟和解调数据的关系。

具体的，在检测到解调数据的上升沿时，如果标准钟的电平高于解调数据的电平，则可以确定标准钟超前于解调数据。如，采样到标准钟的电平为1，解调数据的电平为0，则表明标准钟的上升沿超前于解调数据的上升沿，可以确定标准钟超前于解调数据。

如果标准钟的电平低于解调数据的电平，则可以确定标准钟滞后于解调数据。如，采样到标准钟的电平为0，解调数据的电平为1，则表明标准钟的上升沿滞后于解调数据的上升沿，可以确定标准钟滞后于解调数据。

如果标准钟的电平与解调数据的电平一致，则表明标准钟的上升沿和解调数据的上升沿是对齐的，既未超前也未滞后解调数据，可以确定标准钟同步于解调数据。

S140：根据标准钟和解调数据的关系，调整标准钟的频率控制字。

根据标准钟和解调数据的关系，可以确定是否调整标准钟的频率控制字，调整标准钟的频率控制字，可以使标准钟的频率降低或者提高。

如果标准钟超前于解调数据，则可以调整标准钟的频率控制字，以使标准钟的频率降低，具体的频率控制字的调整量可以根据实际情况进行确定；

如果标准钟滞后于解调数据，则可以调整标准钟的频率控制字，以使标准钟的频率提高，具体的频率控制字的调整量可以根据实际情况进行确定；

如果标准钟同步于解调数据，则不调整标准钟的频率控制字，以使标准钟按照基准频率输出。

S150：将调整后的标准钟的输出确定为位同步时钟的输出，获得位同步信号。

在步骤S140，接收端调整标准钟的频率控制字后，可以将调整后的标准钟的输出确定为位同步时钟的输出，获得位同步信号。

应用本发明实施例所提供的方法，接收端根据解调数据的码率，可以生成以该码率为基准的标准钟，标准钟初始的频率控制字为该码率对应的控制字，在检测到解调数据的上升沿时，根据标准钟和解调数据的关系，调整标准钟的频率控制字，并将调整后的标准钟的输出确定为位同步时钟的输出，获得位同步信号。根据解调数据的码率，生成以该码率为基准的标准钟，可以代替原有的时钟管理芯片，在不改变硬件的情况下通过软件方式实现位同步信号的提取，节省了硬件成本，减小了硬件实现难度。

相应于上面的方法实施例，本发明实施例还提供了一种位同步信号提取装置，下文描述的一种位同步信号提取装置与上文描述的一种位同步信号提取方法可相互对应参照。

参见图2所示，该装置可以包括以下模块：

解调数据获得模块210，用于获得解调数据；

标准钟生成模块220，用于根据解调数据的码率，生成以码率为基准的标准钟，标准钟初始的频率控制字为码率对应的控制字；

关系确定模块230，用于在检测到解调数据的上升沿时，确定标准钟和解调数据的关系；

频率控制字调整模块240，用于根据标准钟和解调数据的关系，调整标准钟的频率控制字；

位同步信号获得模块250，用于将调整后的标准钟的输出确定为位同步时钟的输出，获得位同步信号。

应用本发明实施例所提供的装置，接收端根据解调数据的码率，可以生成以该码率为基准的标准钟，标准钟初始的频率控制字为该码率对应的控制字，在检测到解调数据的上升沿时，根据标准钟和解调数据的关系，调整标准钟的频率控制字，并将调整后的标准钟的输出确定为位同步时钟的输出，获得位同步信号。根据解调数据的码率，生成以该码率为基准的标准钟，可以代替原有的时钟管理芯片，在不改变硬件的情况下通过软件方式实现位同步信号的提取，节省了硬件成本，减小了硬件实现难度。

在本发明的一种具体实施方式中，关系确定模块230，具体用于：

在检测到解调数据的上升沿时，如果标准钟的电平高于解调数据的电平，则确定标准钟超前于解调数据；

如果标准钟的电平低于解调数据的电平，则确定标准钟滞后于解调数据。

在本发明的一种具体实施方式中，频率控制字调整模块240，具体用于：

如果标准钟超前于解调数据，则调整标准钟的频率控制字，以使标准钟的频率降低；

如果标准钟滞后于解调数据，则调整标准钟的频率控制字，以使标准钟的频率提高。

在本发明的一种具体实施方式中，标准钟生成模块220，具体用于：

根据解调数据的码率，通过本地直接数字式频率合成器DDS生成以码率为基准的标准钟。

在本发明的一种具体实施方式中，标准钟生成模块220，还用于：

预先在核心芯片内部将主处理时钟倍频到预设频率，以使DDS的精度达到设定阈值。

本说明书中各个实施例采用递进的方式描述，每个实施例重点说明的都是与其它实施例的不同之处，各个实施例之间相同或相似部分互相参见即可。对于实施例公开的装置而言，由于其与实施例公开的方法相对应，所以描述的比较简单，相关之处参见方法部分说明即可。

专业人员还可以进一步意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本发明的范围。

结合本文中所公开的实施例描述的方法或算法的步骤可以直接用硬件、处理器执行的软件模块，或者二者的结合来实施。软件模块可以置于随机存储器(RAM)、内存、只读存储器(ROM)、电可编程ROM、电可擦除可编程ROM、寄存器、硬盘、可移动磁盘、CD-ROM、或技术领域内所公知的任意其它形式的存储介质中。

本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的技术方案及其核心思想。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以对本发明进行若干改进和修饰，这些改进和修饰也落入本发明权利要求的保护范围内。

Claims (10)

1.一种位同步信号提取方法，其特征在于，包括：

获得解调数据；

根据所述解调数据的码率，生成以所述码率为基准的标准钟，所述标准钟初始的频率控制字为所述码率对应的控制字；

在检测到所述解调数据的上升沿时，确定所述标准钟和所述解调数据的关系；

根据所述标准钟和所述解调数据的关系，调整所述标准钟的频率控制字；

将调整后的标准钟的输出确定为位同步时钟的输出，获得位同步信号。

2.根据权利要求1所述的位同步信号提取方法，其特征在于，所述在检测到所述解调数据的上升沿时，确定所述标准钟和所述解调数据的关系，包括：

在检测到所述解调数据的上升沿时，如果所述标准钟的电平高于所述解调数据的电平，则确定所述标准钟超前于所述解调数据；

如果所述标准钟的电平低于所述解调数据的电平，则确定所述标准钟滞后于所述解调数据。

3.根据权利要求2所述的位同步信号提取方法，其特征在于，所述根据所述标准钟和所述解调数据的关系，调整所述标准钟的频率控制字，包括：

如果所述标准钟超前于所述解调数据，则调整所述标准钟的频率控制字，以使所述标准钟的频率降低；

如果所述标准钟滞后于所述解调数据，则调整所述标准钟的频率控制字，以使所述标准钟的频率提高。

4.根据权利要求1至3任一项所述的位同步信号提取方法，其特征在于，所述根据所述解调数据的码率，生成以所述码率为基准的标准钟，包括：

根据所述解调数据的码率，通过本地直接数字式频率合成器DDS生成以所述码率为基准的标准钟。

5.根据权利要求4所述的位同步信号提取方法，其特征在于，还包括：

预先在核心芯片内部将主处理时钟倍频到预设频率，以使所述DDS的精度达到设定阈值，其中，所述核心芯片具体为FPGA芯片或DSP芯片。

6.一种位同步信号提取装置，其特征在于，包括：

解调数据获得模块，用于获得解调数据；

标准钟生成模块，用于根据所述解调数据的码率，生成以所述码率为基准的标准钟，所述标准钟初始的频率控制字为所述码率对应的控制字；

关系确定模块，用于在检测到所述解调数据的上升沿时，确定所述标准钟和所述解调数据的关系；

频率控制字调整模块，用于根据所述标准钟和所述解调数据的关系，调整所述标准钟的频率控制字；

位同步信号获得模块，用于将调整后的标准钟的输出确定为位同步时钟的输出，获得位同步信号。

7.根据权利要求6所述的位同步信号提取装置，其特征在于，所述关系确定模块，具体用于：

在检测到所述解调数据的上升沿时，如果所述标准钟的电平高于所述解调数据的电平，则确定所述标准钟超前于所述解调数据；

如果所述标准钟的电平低于所述解调数据的电平，则确定所述标准钟滞后于所述解调数据。

8.根据权利要求7所述的位同步信号提取装置，其特征在于，所述频率控制字调整模块，具体用于：

如果所述标准钟超前于所述解调数据，则调整所述标准钟的频率控制字，以使所述标准钟的频率降低；

如果所述标准钟滞后于所述解调数据，则调整所述标准钟的频率控制字，以使所述标准钟的频率提高。

9.根据权利要求6至8任一项所述的位同步信号提取装置，其特征在于，所述标准钟生成模块，具体用于：

根据所述解调数据的码率，通过本地直接数字式频率合成器DDS生成以所述码率为基准的标准钟。

10.根据权利要求9所述的位同步信号提取装置，其特征在于，所述标准钟生成模块，还用于：

预先在核心芯片内部将主处理时钟倍频到预设频率，以使所述DDS的精度达到设定阈值，其中，所述核心芯片具体为FPGA芯片或DSP芯片。