JP3507854B2

JP3507854B2 - デジタルフェーズロックループ

Info

Publication number: JP3507854B2
Application number: JP50532796A
Authority: JP
Inventors: ジャージーウィージューキーウィッチ，; クリシュナシェティ，; テリーケニー，; ダーフォルク，ロバート，エル．ヴァン; メンノ，ティー．スプカー，
Original assignee: ザーリンクセミコンダクターインコーポレイテッド
Priority date: 1994-07-21
Filing date: 1995-07-20
Publication date: 2004-03-15
Anticipated expiration: 2015-07-20
Also published as: WO1996003808A3; CA2195193A1; WO1996003808A2; EP0772912B1; EP0772912A2; DE69502724T2; DE69502724D1; JPH10506245A; CA2195193C

Description

【発明の詳細な説明】本発明は、フェーズロックループ（phase locked loo
p）に係り、特に、ジッタを避けえない１つ以上の入力
信号からクロック信号を復元することが可能なデジタル
フェーズロックループに関するものである。

デジタルネットワークの応用では、T1およびE1（EPT
を参照のこと）１次速度（primary rate）デジタル伝送
リンクに対するインターフェース回路へタイミング参照
信号を供給することが要求される。こうしたタイミング
信号は、1.544MHz（T1）または2.048MHz（CEPT）の入力
参照信号に関するACCUNET Ｒ T1.5やETS1 ETS 300
01111の仕様に適合しなければならない。これらの仕
様は、ジッタや安定性について、厳格な要請を課してい
る。

こうしたタイミング信号を提供する一般的な方法は、
フェーズロックループを使用する方法である。通常、フ
ェーズロックループは、入力信号と適当なファクタで分
周されたループの出力とを比較する位相検出器と、高周
波の変化を除去するループフィルタと、位相検出器によ
って検出される位相差を除去するように発振周波数が制
御される制御発振器とから構成される。

ループ内の制御発振器としてVCO（電圧制御発振器:vo
ltage contorolled oscillator）を採用することが従来
から知られている。米国特許番号第4,577,163号公報に
は、出力がＫ分周され、位相検出器へフィードバックさ
れるDCO（デジタル制御発振器:digital controlled osc
illator）によってVCOが置き換えられたフェーズロック
ループが開示されている。この特許では、クロック信号
F_clockによってDCOがクロック同期されている。DCOは１
クロックサイクルよりも小さな位相シフトには応答する
ことができないので、F_clkが、このタイプのフェーズロ
ックループの精度に関する制限要素となる。ACCUNET仕
様に適合するためには、200MHz以上の発振周波数を有す
るローカル発振器を採用する必要がある。

こうした高周波数のローカル発振器は、高価であり、
電力消費量が大きく、かつ、電磁干渉（EMI:electromag
netic interference）を放出しがちである。

米国特許番号第5,218,314号公報には、ローカル発振
器がタップされた遅延ライン（a tapped delay line;以
後、タップ遅延ラインと呼ぶ）を供給するフェーズロッ
クループが開示されている。入力信号と比較が行われる
位相に関する遅延ラインのタップの１つから出力信号が
得られる。この構成の問題点は、参照信号についてジッ
タの抑制がなされないことである。現実問題として、伝
送媒体の固有の性質により、到来するT1およびE1信号が
ジッタを避けえないものであれば、ACCUNET仕様に適合
するためには、ジッタは実質的に抑制される必要があ
る。

欧州特許明細書 EP 0299724には、デジタルテレビ
ジョンで使用されるために設計された、少なくとも１つ
の入力信号から安定したクロック信号を復元するフェー
ズロックループが開示されている。種々の遅延ライン含
まれており、同期化信号でのドリフトを発生させる歪を
除去する。しかし、この装置は、遠隔通信環境のために
設計されておらず、廉価な低周波数ローカル発振器で、
ACCUNET仕様の厳格なジッタに対する要請に適合するこ
とができない。

本発明は、従来の技術に伴う上記の問題点を解消する
フェーズロックループを提供することを目的とする。

すなわち、本発明はジッタを避けることができない少
なくとも１つの信号から安定したクロック信号を復元す
るフェーズロックループを提供するものであり、本発明
のフェーズロックループは、少なくとも１つの入力信号
を受信するデジタル入力回路と、所望の周波数の出力信
号を生成し、制御信号が出力信号における時間誤差を表
現するデジタル制御発振器と、デジタル制御発振器へク
ロック信号を供給する安定なローカル発振器と、デジタ
ル制御発振器の出力信号を受信するタップ遅延ラインで
あって、夫々がデジタル制御発振器の１クロックサイク
ルよりも短い遅延を付与する複数のバッファを備え、制
御信号によって決定されたタップからの出力信号を発生
するタップ遅延ライン手段と、デジタル入力回路からの
少なくとも１つの入力信号と、デジタル制御発振器を制
御するデジタル入力信号とを受信するデジタル位相比較
器とを備え、タップ遅延手段が、デジタル制御発振器の
出力周波数の２倍の周波数の生成を許容するための組み
合わされた遅延ラインの対を備えることを特徴とする。

本発明によれば、DCOとタップ遅延ラインとの組合わ
せにより、ローカル発振器を、例えば20MHzという、低
い周波数とすることができる。通常のフィルタされない
固有の出力ジッタは、ピークからピークで0.04UI（Uuit
interval）であり、10Hzで15dB、100Hzで34dB、および
５〜40kHzで50dBのジッタ減衰となる。したがって、DCO
は、ローカル発振器の安定度によって決定される、非常
に安定した出力を提供する。低消費電力の20MHz発振器
が好適に利用可能である。

DCOが直接的にタップ遅延ラインを制御するので、ク
ロックサイクルのゆらぎに対して、ジッタに依存しない
精度を維持することができる。

好適な実施例では、デジタル制御発振器が、オーバー
フロー条件が満たされたときにキャリー信号が出力され
る加算型のレートマルチプライア（an adding type rat
e multiplier）である。余り項（reminder term）はタ
イミング誤差を示し、適切なタップを選択するための制
御信号の生成に使用される。

再生成されたクロック信号は、入力回路の制御にも使
用され、より良好なジッタ性能を実現する。

いくつかの応用では、２以上の入力参照信号があり、
フェーズロックループが入力信号を切り換えることがで
きることとすことがある。切り換え時の不連続性を避け
るために、入力回路は、採用中の参照入力と不採用中の
参照入力との位相差を連続的に監視する。前記の入力信
号に関して一定の位相差を有する仮想的な参照信号が生
成され、切り換え時での非連続性の発現が防止される。

本発明は、また、ジッタを避けることができない少な
くとも１つの信号から安定したクロック信号を復元する
方法を提供するものであり、本発明の方法は、安定な発
振器でローカルクロック信号を生成するステップと、ロ
ーカルクロック信号でデジタル制御発振器をクロック同
期するステップと、デジタル制御発信器の第１の出力を
タップ遅延ラインに供給するステップと、安定な発振器
の１クロックサイクルよりも大きな精度を有するクロッ
ク信号を生成するために、第１の出力でのタイミング誤
差を示す、デジタル制御発振器の第２の出力でタップ遅
延ラインを制御するステップと、出力と少なくとも１つ
の入力信号とを比較するデジタル位相比較器でデジタル
制御発振器を制御するステップとを備える。

以下の添付図面を参照して、実施例により本発明をよ
り詳細に説明する：図１は、従来技術のフェーズロックループのブロック
図であり、図２は、本発明に係るフェーズロックループのブロッ
ク図であり、図３は、本発明で採用されたDCOのブロック図であ
り、図４は、DCO出力の位相の偏差を示し、図５は、位相検出器のブロック図であり、図６は、補間カウンタで計測された位相差を示し、図７は、参照信号のタイミング図であり、図８は、遅延ラインの動作のタイミング図である。

図１に示すように、標準的なフェーズロックループ
は、参照信号inを受信する位相検出器１と、ループフィ
ルタ２と、従来は電圧制御発振器である制御発振器３
と、位相検出器１の第２の入力へのフィードバック信号
を生成する分周器４とを備える。ループフィルタ２の機
能は、制御信号の高周波での変化を除去することであ
る。

位相検出器１は、制御発振器３が入力信号inに同期し
て出力することを保証する。

こうした従来のフェーズロックループは、T1またはE1
リンク上に存在するような入力信号in中のジッタを除去
するための適切な手段を提供しない。また、制御発振器
３がデジタル制御発振器であっても、デジタル制御発振
器３をクロック同期させる発振器のクロック周波数が非
常に高く（200MHz以上）なければ、回路はT1およびE1に
関する技術的な仕様に適合することができない。

図２に示すように、本発明に係るフェーズロックルー
プは、デジタル位相検出器１と、実際には夫々が、組み
合わされたタップ遅延ラインの対からなり、出力回路
６、７に接続されたタップ遅延ライン15、16の夫々にE1
およびT1回路に関する夫々異なる周波数のクロック信号
の範囲を供給するデジタル制御発振器３とを備える。出
力回路６、７は、マルチプレクサ８を介して、位相検出
器１の入力の一方に接続される。他方の入力は、１次入
力PRIおよび２次入力SECを受信するマルチプレクサ10の
出力信号を受信し、以下に詳細な機能を説明するMTIE回
路に接続される。PRIおよびSECを、例えば、ローカルイ
ンターフェース回路に関するタイミング信号を生成する
ために好適な、第１および第２のT1リンクからの到達信
号とすることができる。

制御ユニット11は、装置の動作を制御する状態マシン
として動作する。発振器12は、公称値50ナノ秒の安定な
20MHz水晶発振器である。ユニット17は、DCO3の出力を
（193/256）で逓倍し、T1インターフェースのためのタ
イミング信号を生成する。

図３は、DCO3の詳細な構成を示す。DCO3は、所望の出
力周波数を生成する加算型レートマルチプライアを備え
る。入力ワード（DCO_in）は、以下に説明する理由によ
り、最下位部がBCD（binary coded decimal:2進化10進
数）コードであり、最上位部がHEX（16進）コードであ
る。DCO3は、安定な発振器12からの20MHzクロックによ
ってクロック同期される。入力ワードDCO_inは加算器の
初期値Ｐと繰り返して足し合わされるので、加算器は周
期的にオーバーフローし、その結果のキャリー信号がDC
O3の出力信号となる。オーバーフローの時点で、余り項
（remaider term）が０でないとき、余り項は、レジス
タ21内に現われ、DCO出力のタイミング誤差を示す。こ
の余り項（restterm）は、以下に説明するようにして、
タップ遅延ラインを制御するために使用される。

DCO3は、E1のための16.384MHzおよびT1のための12.35
2MHzの主周波数を生成する。DCOによって生成された周
波数は、次の式で与えられる： F_gen＝（P/Q）×f_clock/2 ここで、Ｑは加算器の容量値であり、Ｐは加算器の初期
値（ＰはＱ未満である）であり、f_clockはDCO3のクロッ
ク周波数と等しい。

DCOは20MHzのクロック周波数で動作するので、シャノ
ン（Shanon）の定理に従って、生成可能な最大周波数は
10MHz、すなわちサンプル周波数の半分である。このこ
とは、クロックパルスの立ち上がりエッジで、DCOの状
態が変化することを示す図８から明らかである。しか
し、25nsのパルスであるDCO出力の全てのエッジで置き
換えることにより、DCOの出力周波数は２倍となる。DCO
の出力信号（16.384MHzまたは12.352MHz）は、タップ遅
延ライン15、16の夫々の中の２つの組み合わされた遅延
ラインによって、位相が調整される（図２）。したがっ
て、出力sumは、F_genの２倍の周波数を有する。

通常の遠隔通信の応用では、DCO3によって生成された
中心周波数は、標準フレーム周波数である8000Hzの倍数
である。したがって、Ｑは、少なくとも20,000,000を80
00で除算した数、すなわち2500を約数を有する（言い換
えると、2Q＝Pf_clock/F_genである）。Ｐは整数でなけれ
ばならないので、Ｑは2500の倍数である。この結果は、
好適な実施例における、上記のようなBCDとHEXとを備え
る混合コード化スキーム（mixed coding scheme）を採
用することにより達成される。

所望の周波数を生成するために要求されるＰの値は、
次の表１に示される。8.192MHzの周波数F_genを得るため
には、上記の式に従って、Ｐは10進表現で2,097,152で
なければならない。この値は、上記の例では、組み合わ
されたBCD/HEX表現（combined BCD/HEX representatio
n）である混合表現（mixed representation）でコード
化される。補間カウンタ（interpolation counter）の
値とサイクルスリップカウンタ（cycle slip counter）
の値とが組み合わされた値は、また、それらがDCO3のた
めのＰ値と加算される前に、この表現に解読されなけれ
ばならない。

DCO3の分解能はＱ値によって決定され、実際的な実施
例であるＱが2.56×10⁶では、分解能が、0.5×（1/2560
000）×20MHz＝3.9Hzである。生成された周波数の精度
は、実際に設定された数Ｐと最下位ビットとの比でのみ
決まる。この比が（1/2097152）なので、相対精度は0.4
8ppmである。

したがって、DCOによって生成される最高周波数、す
なわち16.384MHzの場合には、精度が0.48ppmで、分解能
が7.8Hzとなる。

図４は、DCO3の出力を示す。ここで、DCO3の出力は、
レジスタ21中の余り項によって示されるタイミング誤差
t_errだけ遅延している。上述のように、DCO3の出力は、
タップ遅延ライン対15、16に供給される。夫々の遅延ラ
インは多くのバッファからなり、総遅延がDCOクロック
の１サイクルとなっている。DCO信号が遅延ラインを介
して供給され、所望のタップから得られると、DCOクロ
ックの２つのエッジの間のどこかが、DCO信号のエッジ
となる。

信号が遅延ラインからタップされなければならない点
は、DCO3がエッジを生成した時のDCO3の余り項によって
決定される。余り項は、エッジの生成における遅延を表
示する。余りが小さいほど、エッジの生成のタイミング
が合っている。このことは、次の簡単な説明からも判
る。加算器の容量が８であり、加算されるワードが４の
場合、各時間加算器のオーバフローは、余りが０で発生
し、クアリーパルスがその時であることを示す。しか
し、例えば、加算される項が３である場合には加算器は
早めにオーバフローする、すなわち、オーバーフロー時
にレジスタ内の余りは１であり、この余りはタイミング
誤差を示している。

DCO内の加算器がオーバーフロー条件に達すると、キ
ャリーが出力信号を変化させて、DCO出力信号f_genにお
いてエッジを発生させる。DCOの容量Ｑは、DCOを動作さ
せるシステムクロックの１サイクルを示している。f_gen
のエッジが生成されたときのDCO3の余り項が０でない場
合、項Ｒはシステムクロックのクロック周期t_clockの揺
らぎである時間誤差t_errを示している。

t_err＝Ｒ・t_clock/P 図４に、Ｑ＝10のDCOの出力と余り項を示す。Ｐ＝８
では、DCOはシテムクロックの周波数の4/5の周波数を生
成する。DCO出力信号の周波数は正しいが、エッジの発
生が遅いことが判る。余り項が大きいほど、エッジが遅
れる。第１のエッジでは、余り項が６である。これは、
エッジが6/8＝0.75クロックサイクルだけ遅れることを
意味する。余り項が０のとき、エッジは時間通りに発生
する。

DCO3からのエッジは、上記の式のt_errだけ、時間的に
前に進められなければならない。これは、t_errを補うt
_delだけエッジを遅延させることにより達成される。

t_del＝（１−R/P）t_clock 遅延の算出では、１クロックサイクル内では、特定の
数の遅延要素が「適合している（fit）」ことを仮定す
る。しかし、温度、電圧、プロセスの変化に関して、こ
れは非常に不規則である。したがって、遅延ラインは、
実装のプロセスによる最悪の場合の条件に適合するする
長さを用意する。また、計測を行い、単一のシクテムク
ロックサイクルにおいて適合する遅延要素の数を算出す
る。このため、遅延ライン要素は、システムクロックに
よって駆動されるクロック入力を有するＤ型フリップフ
ロップのＤ入力に接続される。サンプルされた遅延ライ
ンでの重要な0/1遷移が発生する場所を計測することに
より、一つの完全なシステムクロックにおける要素の数
が決定される。この数は、使用されるべき正確なタップ
を算出するための余り項に結び付いている。

DCO3によって提供される余り項の取り得る値の数は、
タップ遅延が対処可能な数よりもずっと大きい;7ビット
の余り項を使用することにより、64タップを有するタッ
プ遅延ラインを十分正確に駆動できる（通常、７ビット
は128タップに対応するが、１ビットは計算処理で消費
される）。タップの数は、回路の規模を許容可能に維持
しつつ、十分な温度範囲および電圧範囲にわたって、十
分な位相精度を保証する。

DCO3の出力は、クロック信号（基本的には、8.192MH
z）と余り項とから成る。余り項は、上記で説明したよ
うに、タップ遅延ライン15、16の駆動に直接使用され
る。タップ遅延ライン対は16.384MHzのクロックを生成
し、このクロックは分周器６を駆動して、C8、C4、C2、
GCI_FP8、ST_FPS、およびST_FP2を生成する。

DCOは、例えば、加算器で９ビットだけ付加的に拡張
可能である。付加された９ビットは、元のDCOによって
生成された全サイクルの数を常に表示する。拡張が付加
されたDCOの全体の内容を獲得し、193/256の乗算を実行
すると、その結果の数を、（193/256）×8.192MHz＝6.1
76MHzの周波数の正確な生成に利用することができる。
この周波数は、T1回路のために要求される12.352MHzの
周波数を生成するために使用される。

ユニット13での193（＝128＋64＋１）倍の乗算は、シ
フト機能と加算機能とを使用して実行される。しかしな
がら、この計算は、出力に関して重要な数ビットについ
てのみ実行される。T1およびE1の双方のための遅延ライ
ンの精度としては限られた位相精度が必要なので、DCO
の下位側ビットについては考慮されない。（位相精度ば
かりではなく周波数にも最低限の品質があり、付加的な
ビットが付加されるので、当然のことながら、DCO自体
は非常に長いビット長を有する。）乗算の結果から得ら
れる最上位側のビットはサイクルの全体を示すので、こ
れらのビットは考慮されない。

間接的な周波数同調器の最後の要素は、8kHzのパルス
をT1クロックに同期させる手段である。E1クロックと8k
Hzとは強固に結びついており、正確な位相関係を常に有
している。しかし、1.544MHzとする12.352MHzの除数は
正確な位相関係を設定することを強制されないので、1.
544MHzの分周されたT1クロックは、自動的には、8kHzと
正確な位相関係となるとは限らない。この問題点は、8k
Hzパルスによって駆動されるT1除数に関するリセット回
路によって解決される。193/256の演算動作を介して、T
1がE1クロックと強固に結びついているので、このリセ
ット実行では非同期問題は発生しない。

図５および図６を参照して、位相検出器１を詳細に説
明する。図５に示されるように、この位相検出器１は、
アップ／ダウンカウンタ（up/down counter）30と、加
算器31と、プログラム可能加算／減算器32とを備える。

図６は、２つの8kHz参照信号についての位相差を示
す。位相誤差は、絶対的部分と相対的部分との２つの部
分から成る。絶対的な部分は、１サイクルにわたる２つ
の周波数間の位相関係の計測値であり、相対的な部分
は、２つの周波数間でのサイクルスリップの跡をたど
る。絶対的計測は簡単であり、参照信号が8kHz、1.544M
Hz、または2.048MHzであっても同一の構成を使用する。

通常、測定期間内での16.384MHz（E1の場合、T1の場
合は12.352MHz）のサイクルの数は偶数であり、計測結
果は、通常、偶数である。しかし、参照信号に追従する
クロックで参照周波数のサンプルを行なうと、計測期間
は±１サイクル変化し、計測期間が奇数サイクルとなる
こともある。この結果、計測値のLSBは確定せず、した
がって、精度が低下する。アップ／ダウンカウンタによ
る絶対的計測の方法によると、2048サイクル（ところ
で、62.5μｓが16.384MHzの1024クロックサイクルであ
る）である8kHzサイクルの位相差の半分が、絶対的計測
から外れる。

相対的計測はより複雑であり、発生する夫々のサイク
ルスリップに関する等価値を使用する:8kHzの１サイク
ルスリップは2048に等しいが、絶対的計測に関連付けら
れるのであれば、絶対的計測と調和していなけばならな
い。同様のことが、2.048MHzの参照信号の計測に関して
も適用される。すなわち、参照信号として8kHzを選択す
るか、または2.048MHzを選択するかによって、相対的計
測では、各サイクルスリップごとに4096または16だけ計
数する。

選択された参照信号が1.544MHzの場合、相対的および
絶対的カウンタに関する設定は、2.048MHzに関する設定
と同じである。カウンタで使用される計数周波数のみ
が、再生される周波数である12.352MHzに低減される。
これは、ファクタ（193/256）〜0.75だけ低減された低
通過周波数として振る舞う。

絶対的および相対的計測は、単純加算器（a simple a
dder）31で結び付けられる。

位相検出器１に含まれるローパスフィルタのために使
用される基本的な構成は非常に簡易である。カウンタ30
は実際の位相誤差を計測し、位相誤差は、DCOでの周波
数オフセットとして得られる（サンプルされる）。次の
サンプル期間のために、DCOはこのオフセット値を積分
し、計測された位相誤差を減少させる。

計測結果から得られる周波数オフセットは非常に小さ
いことに注意するべきである。次回のサンプル期間で
は、誤差は、重要でない部分についてのみ相殺される。
こうした減衰型のマッピングはサンプル速度と結び付い
て、数Hzの実効的な低域通過周波数を形成する。

次回のサンプル期間では、誤差は１ビットにまで減少
しているので、誤差の「修復（repair）」の時間はわず
かながら短くなる。誤差の修復曲線が、我々が達成した
い関数に偶然になっている１次ローパス関数に非常によ
く似ている、と予測することができる。曲線の質は、サ
ンプル頻度と実効的な低域通過周波数との比で設定され
る（比は減衰に正確に等しい）。こうした構成では、こ
れは、8000Hzでのサンプルおよび2Hzの実効的な低域通
過周波数の場合、１次では少なくとも60dB以上の質に近
付くことを意味する。最悪の場合を60dBの通過バンドの
外側に写像し、ACCUNET仕様よりも好適なので、これは
重要である。この方法は非常に未熟なものであるが、非
常に簡単に洗練させることができる。

実効的な低域通過周波数を、与えられた位相誤差から
生成される周波数オフセットから計算することができ
る。１次システムでは、ステップ応答の始まりでの出力
の接線は、τ秒後において入力値の100％に正確に一致
する。このτが、特定の低域通過周波数を決定する。

位相の測定のために使用される参照信号は、常に、シ
ャノンの定理に従う最大ジッタ周波数を有する；すなわ
ち、8kHzの矩形波は、4kHzを超えるジッタを伝播しな
い。また、2.048MHzの参照信号は、最高1.024MHzまでの
ジッタを伝播する。参照信号が分周されると、最高ジッ
タ周波数はそれに追従し、分周後の最高ジッタバンドの
中へ全ての高周波成分を収める。32kHzのジッタを伴う
2.048MHzが8kHzに分周されると、32kHzのジッタを直流
（DC）範囲の中へ収める。PLLは、DCジッタを通過させ
るので、収められたジッタは抑制されず、ACCUNET仕様
を破ることになる。したがって、位相の計測のために使
用される周波数は、常に、分周無しの最高値が利用可能
でなければならない。

高い参照周波数が使用されるが、カウンタが同一の計
数周波数で動作する場合には、低域通過周波数は変化し
ないが、１次ローパス関数の質が増加する。2.048MHzの
参照周波数および2Hzのローパス周波数では、−120dBの
理論的なストップバンド性能となる。入力参照信号が8k
Hz、1.544MHz、2.048MHzのいずれであっても、この効果
は発揮され、大きな変更無しで、同一の位相検出器が使
用される。

マルチプレクサ10への入力信号である、１次参照信号
PRIおよび２次参照信号SECが示された図７を参照して、
MTIE回路９を詳細に説明する。MTIE回路９は、１次参照
信号PRIと一定の位相関数を有する仮想参照信号を生成
する。実際には、位相差は０にでき、仮想参照信号は１
次参照信号と位相が一致しているが、実際の位相差は重
要ではない。２次参照信号SECは、連続的に監視される
Δφだけ位相がシフトしている。

２次参照信号は、Δφに等しい量だけ遅延され、遅延
された２次参照信号が仮想参照信号に位相が一致させら
れる。したがって、１次参照信号の退化によって、参照
信号を切り換えることが必要となった時、２次参照信号
から取出された位相が１次参照信号から取出された前回
の参照信号と位相が一致しているので、位相の飛躍は観
測されない。

切り換えが起る前に、現状の仮想参照信号と選択され
ていない参照信号との間の位相距離を計測することによ
って、シフト量が決定される。

重要な特徴点は、サンプル用のクロックとして、再生
成された16.384MHzクロックが使用されることである。2
0MHzクロックが使用されると、定常状態でサンプリグが
不正確となり、最大50nsの参照信号に関する低い周波数
ドリフトを引き起こす。このドリフトは仕様上は許容可
能であるが、より高性能であることが好ましい。

計測が完了したする度に、結果はレジスタに格納され
る。切り換え時に、計測された値は、新たな参照信号の
位相シフトを生成するカウンタを駆動するために使用さ
れる。このカウンタでは、新たな参照信号が、計数を開
始し、０位置で新たな参照信号パルスを生成するために
使用される。詳細には、この処理では、新たな参照信号
パルスが検出されたが、カウンタが０位置にまだ到達し
ていないとき、新たな計数サイクルを開始しつつ、全く
同一の仮想参照信号が生成される；このメカニズムはサ
イクルスリップが存在しない場合である。

一つの参照信号から他の一つの参照信号への切り換え
は保護される。新たな参照信号入力の選択の後、以前の
参照信号に切り換わって戻る前に、回路は、仮想参照信
号の３周期だけ待つ。ここでは、使用されるべき参照信
号と現状の仮想参照信号との間の位相差を計測するメカ
ニズムの設定時間が最大となっている。したがって、参
照信号入力間の高速切り換えによって、MTIE回路９の機
能は損なわれることはない。

MTIE回路９は、T1、E1、および8kHz参照信号に関し
て、同様に動作する。

こうして、MTIE回路９は参照クロックをサンプルし、
使用していない外部参照信号と使用している外部参照信
号との位相関係を判定する。位相関係は、単純な計数値
として格納される。再構成時に、この値は、MTIEにおい
て、新たな参照信号のエッジがより正確な位置めで遅延
させるために使用される。これは、単純なロード可能な
ダウンカウンタによって行なわれる。

再構成後、ダウンカウンタが０となると、内部参照信
号VIR（Virtual Internal reference）が与えられる。
外部参照信号のエッジが新たに検出された時、ダウンカ
ウンタは再びカウントダウンを開始する。ダウンカウン
タが０となる前に、（早すぎて、大きいか小さいかにか
かわらずジッタを示す）外部参照信号のエッジが新たに
検出されると、VIRが与えられつつ、ダウンカウンタは
直ちにリセットされ、計数を再開する。これは許容可能
である；この方式では、あたかもジッタを通過させるよ
うに見えるが、もちろん許容可能である。

上記のフェーズロックループは、例えば、T1およびCE
PTデジタル伝送リンク、STバスおよびフレームパルス
源、および１次トランクレート変換器のための同期化お
よびタイミング制御に使用することができる。

2.048、1.544MHz、または8kHzの１次頻度で出力する
同期化PLLを提供することに加えて、このPLLは、後方フ
レーム同期のための3.033MHz、4.096MHz、8.192MHz、お
よび16.384MHzの周波数の高速出力クロックも供給する
ことができる。また、例えば、ATMのために、2MHzまた
は155MHzの信号を生成するアナログフェーズロックルー
プとの接続においても使用可能である。

このフェーズロックループは、通常およびマニュアル
モード、ホールドオーバーモード、フリーランモード、
および自動モードという４種類の動作モードを有してい
る。

マニュアルモードの動作においては、入力参照信号の
選択は、選択制御を提供するRSEL端子を有する、２入力
１出力のマルチプレクサ（２−to−1 multiplexer）を
使用して実行される。表２に示されるように、マニュア
ルモード動作では、RSEL＝０でPRIを１次参照信号入力
として選択し、RSEL＝１でSECを１次参照信号入力とし
て選択する。

１次参照信号クロックとして選択される入力周波数に
は３通りの可能性がある。これらは、8kHZ、1.544MHz、
および2.048MHzである。周波数選択は、表３に示される
ように、FSEL1およびFSEL2の論理レベルによって制御さ
れる。こうした入力周波数の変化態様は、T1、E1または
フレームパルス参照信号源のいずれかに応じて必要なT1
およびE1クロックの生成を可能にするために選ばれてい
る。

通常の自動（AUTOMATIC）モード動作では、REFSEL入
力（図２参照）は０に設定され、LOSS1およびLOSS2入力
の状態に基づいて参照入力を選択する状態マシンが動作
可能となる。PRI参照信号が失われると（LOSS1:ハイ（h
igh）レベル、LOSS2:ロー（low）レベル）、PLLは直ち
にホールドオーバーモードとなり、保護時間入力（GT
i、GTo）に接続された時定数RCによって制御された所定
時間だけその状態に留る。

保護時間が経過した後、１次参照信号が失われたまま
であれば、参照信号がSECに切り換えられる。GTiに接続
されたRC回路によって決定される時定数は、１次参照信
号での非常に短い中断によるPRIとSECとの間での自動的
な切り換えに関してヒステリヒスを提供する。RCネット
ワークのステップ応答を使用して、保護時間t_gtを求め
ることができる。RC回路の容量電圧は、指数曲線で表さ
れる。容量電圧がGTiの正方向のしきい値に到達する
と、論理的なハイレベルとなる。論理的なハイレベルと
なると、状態マシンがPRIのホールドオーバー状態から
入力参照信号としてSECを使用する状態へ遷移する。保
護時間t_gtを求めるためには、対数方程式が使用され
る。

状態マシン11はLOSS1入力を監視し続け、１次参照信
号が機能的であるとLOSS1入力によって示されると、参
照信号をPRIに戻す。LOSS1およびLOSS2入力の双方の論
理レベルがハイであることは、利用可能な外部参照信号
が無いことを示す。こうした環境下では、（フレームス
リップの特定された頻度内で）フェーズロックループは
ホールドオーバ状態に遷移した後、十分に機能的な入力
が利用可能となるまで留る。

フェーズロックループのホールドオーバーのオプショ
ンは、入力参照信号が失われたときに、出力信号を無傷
のまま維持する能力を使用者に提供する。ホールドオー
バー性能は、8kHzの参照入力のスリップ割合（すなわ
ち、60秒間でのスリップ量）として定義される。T1およ
びE1出力の双方については、スリップの割合は、入力参
照周波数の関数として計測される。60秒の観測期間での
計測結果を表４に示す。

上記に示されたように、このフェーズロックループ
は、参照入力中のデータをサンプルするために、自分自
身の生成された周波数を使用する。このようにするの
は、この方式は、同期サンプルおよび固有ジッタに関す
る最良の性能の付与を達成するからである。20MHzのク
ロックが使用されると、精度が低下し、特に低周波数で
は不安定となる。

回路は外界に対して非同期であるばかりではなく、内
部的にも非同期である。非同期方式における回路インタ
ーフェースの主な部分では、これを保護するために、全
てをＤ型フリップフロップでサンプルを行なっている。

回路は、やって来る信号のエッジを検出し、２つのカ
ウンタがカウンタアップするのかカウントダウンするの
かを決定し、補間カウンタの間の場合にはリセットす
る。２つの要素に関連する問題がある。

参照信号入力のエッジを検出すると、１参照サイクル
内で補間を行なう補間カウンタは、そのときの計数内容
がレジスタへ引き継がれ、リセットされる。同時に、そ
の値が利用可能であり、サンプルされ得る信号が演算論
理ユニット（ALU:arithmatic logic unit）に与えらる
（位相検出器はclk1612で動作しなければならないが、D
COおよびALUは20MHzで動作しなければならないので、こ
こではサンプルが必要である）。信号REGEN−Ｂは、こ
の信号化に使用される。

スリップカウンタは、参照信号のエッジ（カウントア
ップとなる、すなわち、より高い出力周波数にDCOを駆
動する）または内部エッジ（カウントダウンとなる）を
トリガとして、カウントアップやカウントダウンを行な
う。双方のエッジが同時に観測されると、計数は行なわ
れない。

補間カウンタは、リセットされた時点からカウントア
ップを開始し、内部フィードバック信号の負のエッジが
補間カウンタの内容を負の範囲にするまで、カウントア
ップを行なう。エッジを検出した時、補間カウンタは、
１周期の間は動作しない。自身による信号の位相検出が
完全な位相検出となることを保証し、結果が０になる
（電子工学的に言えば、補間カウンタのリセットフェー
ズをバランスさせることである）ことが必要である。

補間カウンタの処理の結果は、正にも負にもなり得、
エッジの正確な位置に大きく依存する。負の値から正の
値へ（または、その逆に）補間カウンタの値が振れるよ
うに、一つの計測値から他の計測値にエッジが変化する
場合、スリップカウンタはスリップを必ず表示し、大き
な振れを抑制する。（コード化項では、コード化は厳格
に単調でなけらばならない。）補間カウンタは、参照信号自身がエッジを有するエッ
ジの周辺に、スリップに応じてエッジを設定するべく動
作する。しかし、補間カウンタでは、スリップは、スリ
ップが発生した瞬間ではなく１計測サイクルの後に、そ
の効果を発生する。したがって、サイクルスリップは、
次の計測まで遅延する。サイクルスリップは遅延および
スリップカウンタのレジスタのロードによって実行され
ので、DCOに直ちには引き継がれず、１計測サイクル後
に引き継がれる。

回路全体の性能は、タップ遅延の精度に大きく依存し
ている。回路は、全ての温度範囲、プロセス、および電
圧変動（mil規格）にわたって動作しなければならない
ので、通常、最良、および最悪の遅延は重要である。

LSI LCA300Kのデータブックに基づいて、チップに関
する、Kp（プロセス変動）、'x（電圧変動）、およびKt
（温度変動）パラメータを求めることができる：最良の場合:0.7・0.87・0.83＝0.50547 最悪の場合:1.4・1.13・1.15＝1.8193 タップ遅延ラインは、１クロックサイクル中のタップ
の数を計測するサンプル回路と、２つの実際の遅延ライ
ンと、これらのラインから駆動される、多くの３ステー
トバスで構成される。２つのラインを使用することによ
り、タイミングがずれることなく、一つのタップから他
のタップへの切り換わりができる。一方の遅延ライン
は、一つのタップでタップされたパルスを受信し、他の
タップが０であるが、一つのタップから他のタップに切
り換わる。

パルスが全く通過しないと、３ステートバッファ（tr
istate buffer）は活性化しない。バスを固定値に維持
するために、（データ入力が０の）付加的な外部の３ス
テートバッファによって、バスは能動的にプルダウンさ
れる。

３ステートバッファは、１ライン上の64個のバッファ
の駆動能力を有しておらず、16またはともにORされたグ
ループに束ねられる。

E1分周器は生成された16MHzクロックを取込み、FP2お
よびFP8パルスを含む正しい周波数に分周する。リセッ
トは、唯一非同期とされる。回路の残りの部分もまたリ
セットされるため、このことは問題とはならない。

T1分周器回路は、（タップ遅延からの）CLK12クロッ
クを取込み、正しい周波数に分周する。しかし、ここで
は、E1、T1、およびFP8間の位相関係の形成において１
つの問題がある。T1回路がFP8パルスの周囲でリセット
され、正しい位相関係を形成する。しかし、これは、１
度リセットされたT1の位相が、リセットが発生する場所
で常に正しい位相位置にあるべきということではない；
そして、正しい時点でリセットされ、リセットなしの場
合に、T1分周器に同じ位相位置で来るはずであるという
ことと異なるところはない。

全てのカウンタと加算器とは、簡易に構成されてい
る。カウンタは、リップル段について、NAND/NORのシー
ケンスによるリップル発生を基本としており、遅延を最
小化している。

したがって、上記のフェーズロックループは、例えば
E1やT1環境において、ACCUNET仕様に適合するクロック
信号の復元する廉価な方法を提供する。特に、このフェ
ーズロックループは単一チップのLSI化に適している。

───────────────────────────────────────────────────── フロントページの続き (72)発明者シェティ，クリシュナカナダ国オンタリオケー２ケー２エイチ４カナタエイトンレーン 10 (72)発明者ケニー，テリーカナダ国オンタリオケー２ジー０エー４ネピアンダウンズヴュークレセント 29 (72)発明者ヴァンダーフォルク，ロバート, エル. オランダ国ロッテルダムエヌエル− 3033 ジーエーホーヴァーストラート 17ビー (72)発明者スプカー，メンノ，ティー. オランダ国ロッテルダムエヌエル− 3082 アールディードクラーン 69− シー (56)参考文献特開昭64−36184（ＪＰ，Ａ) 国際公開95／06358（ＷＯ，Ａ１) 米国特許4577163（ＵＳ，Ａ) 米国特許4933890（ＵＳ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03L 7/06 H03L 7/081 H03B 28/00

Claims

(57)【特許請求の範囲】

【請求項１】ジッタを避けることができない少なくとも
１つの信号から安定したクロック信号を復元するデジタ
ルフェーズロックループであって、少なくとも１つの入
力信号を受信するデジタル入力回路と、所望の周波数の
出力信号を生成し、制御信号が出力信号における時間誤
差を示すデジタル制御発振器と、前記デジタル制御発振
器へクロック信号を供給する安定化ローカル発振器と、
前記デジタル制御発振器の出力信号を受信するタップ遅
延ラインであって、夫々が前記デジタル制御発振器の１
クロックサイクルよりも短い遅延を付与する複数のバッ
ファを備え、前記制御信号によって決定されたタップか
らの出力信号を発生するタップ遅延ライン手段（tapped
delay line means）と、前記入力回路からの前記少な
くとも１つの入力信号と、タップ遅延ライン手段からの
前記デジタル制御発振器を制御するデジタル入力信号と
を受信するデジタル位相比較器とを備え、前記タップ遅
延手段は、前記デジタル制御発振器の出力周波数の２倍
の周波数の生成を許容するための組み合わされた遅延ラ
インの対を備えることを特徴とする。
【請求項２】前記デジタル制御発振器は、オーバーフロ
ー条件が満たされたときに前記出力信号が生成される加
算型のレートマルチプライア（an adding type rate mu
ltiplier）であり、前記オーバーフロー条件に到達した
ときの余り値（remainder term）が前記制御信号を生成
する、ことを特徴とする請求項１記載のフェーズロック
ループ。
【請求項３】前記発振器は、混合コード化スキーム（mi
xed coding scheme）に従ってコード化される、ことを
特徴とする請求項２記載のフェーズロックループ。
【請求項４】前記デジタル入力信号の上位ビット部はバ
イナリコード化され、下位ビット部はBCDコード化され
る、ことを特徴とする請求項１記載のフェーズロックル
ープ。
【請求項５】前記デジタル入力回路および前記デジタル
位相比較器は、前記フェーズロックループによって再生
成された信号によってクロック同期される、ことを特徴
とする請求項１記載のフェーズロックループ。
【請求項６】前記入力回路は、前記デジタル制御発振器
のための参照信号として、いずれか一方を利用すること
ができる第１の入力信号および第２の入力信号を受信す
る２つの入力を有するとともに、前記第１の入力信号と
前記第２の入力信号との間の位相シフトを連続的に監視
する手段と、一方の入力信号から他方の入力信号への切
り換え時に、前記第１の入力信号と前記第２の入力信号
との間の位相シフトと実質的に等しい量だけ前記他方の
入力信号を位相シフトして、仮想的な参照信号を生成
し、入力信号の間での切換え時の位相の飛躍を最小化す
る手段とを更に備える、ことを特徴とする請求項１記載
のフェーズロックループ。
【請求項７】前記ループの状態を連続的に監視し、制御
する状態マシンを更に備える、ことを特徴とする請求項
１〜６のいずれかに記載のフェーズロックループ。
【請求項８】前記デジタル制御発振器の出力から、前記
デジタル制御発振器の出力周波数の分数の周波数の信号
を得る分数逓倍器を更に備える、ことを特徴とする請求
項１〜７のいずれかに記載のフェーズロックループ。