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Die Erfindung bezieht sich auf einen phasenstarren Kreis (PLL) und
insbesondere auf einen digitalen phasenstarren Kreis, der in der Lage ist, ein
Taktsignal aus einem oder mehreren Eingangssignalen zurückzugewinnen,
das einer Synchronisationsstörung unterliegt.
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In digitalen Netzwerkanwendungen gibt es das Bedürfnis, Timing-
Referenzen an Interfaceschaltkreise an T1 und E1 (siehe EPT)
Primärratendigitalübertragungsverbinder zu geben. Diese Timingsignale müssen
den ACCUNET R T1.5 und ETS1 ETS300 01111-Spezifikation für ein 1,544
MHz (T1) oder 2,048 MHz (CEPT) Eingabereferenzen entsprechen. Diese
Spezifikationen schreiben strenge Erfodernisse bezüglich Jitter und
Stabilität vor.
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Das übliche Verfahren, solche Timingsignale vorzusehen, ist, einen
phasenstarren Kreis zu verwenden. Typischerweise besteht dieser aus einem
Phasendetektor, der das Eingangssignal vergleicht mit dem Ausgang des
Kreises dividiert durch einen geeigneten Faktor, einem Kreisfilter, um hohe
Frequenzfluktuation zu eliminieren, und einem gesteuerten Oszillator,
dessen Frequenz so gesteuert wird, daß er Phasendifferenzen eliminiert, die
durch den Phasendetektor erkannt werden.
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Es ist seit längerem bekannt, einen VCO (Voltage Controlled Oscillator) als
den gesteuerten Oszillator in dem Kreis zu verwenden. U. S Patent Nr. 4
577 163 offenbart einen phasenstarren Kreis, in dem der VCO ersetzt wird
durch einen DCO (digital controlled oscillator), dessen Ausgang durch
einen Faktor K dividiert wird und an den Phasendetektor zurückgeführt wird.
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In dem Patent wird der DCO getaktet durch ein Taktsignal Fclock. Da der
DCO nicht auf Phasenverschiebungen von weniger als einer Takteinheit
reagieren kann, ist Fclk der begrenzende Faktor für Genauigkeit dieser Art
von phasenstarren Kreis. Um die ACCUNET-Spezifikation zu erfüllen, muß
ein lokaler Oszillator verwandt werden, der eine Frequenz von 200 MHz
oder mehr hat.
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Derart hochfrequente lokale Oszillatoren sind teuer, energieverbrauchend
und sind anfällig für die Aussendung von elektromagentischer Interferenz
(EMI).
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US Patent Nr. 5 218 313 offenbart einen phasenstarren Kreis, in dem ein
lokaler Oszillator eine angezapfte Verzögerungsleitung speist. Das
Ausgangssignal wird von einer Abzapfung der Verzögerungsleitung
abgenommen gemäß einem Phasenvergleich, der bewirkt wird mit dem
Eingangssignal. Das Problem bei dieser Anordnung ist, daß sie keine Jitter-
Unterdrückung für das Referenzsignal vorsieht. Unter praktischen
Gesichtspunkten sind ankommende T1- und E1-Signale aufgrund von dem
Übertragungsmedium innewohnenden Eigenschaften, Jitter unterzogen und
dieses muß erheblich unterdrückt werden, um die ACCUNET-Spezifikation
zu erfüllen.
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Die europäische Patentspezifikation EP 0 299 724 offenbart einen digitalen
phasenstarren Kreis zur Rückgewinnung eines stabilen Taktsignals von
wenigstens einem Eingangssignal entworfen zur Benutzung in einem
Digitalfernsehen. Eine variable Verzögerungsleitung ist integriert, um
Verzerrung, die Drift verursacht, im Synchronisiersignal zu elimieren. Diese
Vorrichtung ist aber nicht entworfen für die Telekommunikationsumgebung und
ist nicht in der Lage, die strengen Jitter-Bedingungen der ACCUNET-
Spezifikationen zu erfüllen mit einem billigen, niederfrequenten
Lokaloszillator.
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Eine Aufgabe der Erfindung ist, einen phasenstarren Kreis vorzusehen, der
die vorgenannten Probleme im Stand der Technik mindert.
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Demgemäß sieht die vorliegende Erfindung einen digitalen phasenstarren
Kreis vor zur Wiedergewinnung eines stabilen Taktsignals aus wenigstens
einem Eingangssignal, das Jitter unterliegt, mit einem digitalen
Eingangsschaltkreis, der das genannte wenigstens eine Eingangssignal aufnimmt;
einem digital gesteuerten Oszillator zur Erzeugung eines Ausgangssignals
mit einer gewünschten Frequenz und einem Steuersignal, das den
Taktfehler in dem genannten Ausgangssignal darstellt; einem stabilen lokalen
Oszillator, um Taktsignale an den genannten digital gesteuerten Oszillator
zu liefern, Anzapfverzögerungs-Leitungsmittel zum Empfang des
Ausgangssignals des genannten digital gesteuerten Oszillators, wobei die
genannten Anzapfverzögerungs-Leitungsmittel eine Vielzahl von Puffern
umfassen, von denen jeder eine Verzögerung von weniger als einer
Taktsequenz des genannten digital gesteuerten Oszillators einführt, und wobei
die genannte Anzapfverzögerungs-Leitungsmittel ein Ausgangssignal von
einer Anzapfung produzieren, die gesteuert wird durch das genannte
Steuersignal; und einem digitalen Phasenkomparator zur Aufnahme des
genannten wenigstens einen Eingangssignals aus dem Eingangsschaltkreis
und dem genannten Ausgangssignal von den genannten
Anzapfverzögerungs-Leitungsmitteln zur Erzeugung eines digitalen Eingangssignals, das
den genannten digital gesteuerten Oszillator steuert, dadurch
gekennzeichnet, daß die genannten Anzapfverzögerungs-Leitungsmittel ein Paar
von verflochtenen Anzapfleitungen umfaßt, um die Erzeugung einer
Frequenz mit dem Doppelten der Ausgangsfrequenz des digital gesteuerten
Oszillators zu ermöglichen.
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Aufgrund der Kombination von DCO und angezapften
Verzögerungsleitungen kann gemäß der Erfindung der lokale Oszillator von niedriger
Frequenz sein, zum Beispiel 20 MHz. Ein typisches ungefiltertes inhärentes
Ausgangsjitter ist 0,04 UI (Unit Interval) Spitze zu Spitze mit
Jitterdämpfung von 15 dB bei 10 Hz, 34 dB bei 100 Hz und 50 dB bei 5 bis 40 kHz.
Der DCO liefert so eine sehr stabile Ausgabe, die durch die Stabilität des
lokalen Oszillators bewirkt wird. Niederenergie 20 MHz- Oszillatoren sind
allgemein verfügbar.
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Da der DCO die Anzapfverzögerungsleitungen direkt steuert kann eine
jitterfreie Präzision beibehalten werden bis auf einen Bruchteil eines
Taktzyklus.
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In einer bevorzugten Ausführungsform ist der digital gesteuerte Oszillator
ein Addiertyp-Radmultiplizierer, dessen Trägersignal das Ausgangssignal
erzeugt, wenn eine Überflußbedingung erreicht wird. Der restliche Therm
zeigt den Taktfehler an und wird benutzt, um das Steuersignal zu
erzeugen, um die geeignete Anzapfung zu wählen.
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Das regenerierte Taktsignal kann auch benutzt werden, um die
Eingangskreise zu steuern und ergibt so eine bessere Jitter-Funktion.
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Bei einigen Anwendungen können zwei oder mehr Eingangsreferenzsignale
zugeführt werden, wobei der phasenstarre Kreis zwischen den
Eingangssignalen umschaltbar ist. Um Diskontinuitäten beim Umschalten zu
verhindern, überwacht der Schaltkreis kontinuierlich die Phasendifferenzen
zwischen den aktiven und inaktiven Referenzeingängen. Ein virtuelles
Referenzsignal wird erzeugt mit einer konstanten Phasendifferenz relativ zu
den genannten Eingangssignalen, so daß beim Umschalten keine
Diskontinuitäten auftreten.
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Die Erfindung wird nun detaillierter beschrieben, lediglich beispielhaft,
unter Bezugnahme auf die beigefügten Zeichnungen, bei denen zeigt
Fig. 1 ein Blockdiagramm eines phasenstarren Kreises des
Standes der Technik;
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Fig. 2 ein Blockdiagramm eines phasenstarren Kreises gemäß der
Erfindung;
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Fig. 3 ein Blockdiagramm eines DCO, der bei der Erfindung
verwandt wird;
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Fig. 4 die Phasenabweichung der DCO-Ausgabe;
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Fig. 5 ein Blockdiagramm des Phasendetektors;
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Fig. 6 die Phasendifferenz, die gemessen wird mit einem
Interpolationszähler;
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Fig. 7 ein Taktdiagramm, das Differenzsignale zeigt; und
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Fig. 8 ein Taktdiagramm, das die Wirkung der
Verzögerungsleitungen zeigt.
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Unter Bezugnahme auf Fig. 1 umfaßt ein Standard-Phasenstarrer Kreis
einen Phasendetektor 1, der ein Referenzsignal hin" empfängt, einen
Schleifenfilter 2, einen gesteuerten Oszillator 3, der üblicherweise ein
spannungsgesteuerter Oszillator ist, und einen Dividierschaltkreis 4, der
ein Rückflußsignal für den zweiten Eingang des Phasendetektors 1
erzeugt. Die Funktion des Schleifenfilters 2 ist, Hochfrequenzfluktuation im
Steuersignal zu eliminieren.
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Der Phasendetektor 1 stellt sicher, daß der gesteuerte Oszillator 3 ein
Ausgangssignal erzeugt in Synchronisation mit dem Eingangssignal
"innen".
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Ein solcher herkömmlicher phasenstarrer Kreis hat keine adäquaten Mittel
zur Elimierung von Jitter im Eingangssignal "in", wie es vorliegt bei einem
T1- oder E1-Verbindungsstück. Selbst wenn der gesteuerte Oszillator 3 ein
digital gesteuerter Oszillator ist, kann der Schaltkreis nicht die technischen
Spezifikation für T1- und E1-Verbindungsglieder erfüllen, es sei denn, die
Taktfrequenz des Oszillators, der den digital gesteuerten Oszillator 3
taktet, ist sehr hoch (in der Größenordnung von 200 MHz oder mehr).
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Unter Bezugnahme nun auf die Fig. 2 umfaßt der phasenstarre Kreis
gemäß der Erfindung einen digitalen Phasendetektor 1, einen digital
gesteuerten Oszillator 3, der entsprechend angezapfte Verzögerungsleitungen 15,
16 speist, die je aus einem Paar von vernetzten angezapften
Verzögerungsleitungen bestehen, die mit den Ausgangsschaltkreisen 6, 7
verbunden sind und einen Bereich von Taktsignalen bei verschiedenen
Frequenzen entsprechend für E1- und T1-Schaltkreise liefern. Die
Ausgangsschaltkreise 6, 7 sind durch einen Multiplikator 8 mit einem oder mehreren der
Eingänge des Phasendetektors 1 verbunden. Der andere Eingang ist
verbunden mit einem MFIE-Schaltkreis 9, dessen Funktion detaillierter unten
beschrieben wird, der das Ausgangssignal eines Multiplexors 10 empfängt,
der primäre und sekundäre Eingänge PRI, SEC empfängt. PRI und SEC
können beispielsweise die ersten und zweiten ankommenden
T1-Verbindungsstücke sein, von denen gewünscht wird, Taktsignale für den lokalen
lnterfaceschaltkreis zu erzeugen.
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Eine Steuereinheit 11 wirkt als Zustandsmaschine, die den Betrieb der
Vorrichtung steuert. Der Oszillator 12 ist ein stabilder 20 MHz Kristalloszillator
mit nominel 50 Nanosekunden Zyklusdauer. Einheit 17 multipliziert die
Ausgabe des DCO 3 mit 193/256 um Taktsignale für ein T1 Interface zu
erzeugen.
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Der DCO 3 ist detaillierter in Fig. 3 dargestellt. Er umfaßt einen
Addierratenmultiplikator, der die gewünschte Ausgangsfrequenz erzeugt. Das
Eingangs-Wort (DCOin) wird dem Addierer 20 zugeführt, dessen am
wenigstens signifikanter Bereich wird BCD (binary coded decimal) und der am
meist signifikante Abschnitt HEX kodiert aus Gründen, die erklärt werden.
Der DCO 3 wird getaktet durch das 20 MHz Taktsignal vom stabilen
Oszillator 12. Da das Eingangs-Wort DCOin wiederholt zu dem ursprünglichen
Wert des Addierers P addiert wird, fließt der Addierer periodisch über und
das sich ergebende Trägersignal bestimmt das Ausgangssignal des DCO
3. Falls ein Restterm zum Zeitpunkt des Überflusses vorliegt, taucht dieser
im Register 21 auf und stellt den Taktfehler des DCO Ausgangs dar (Fig.
8). Dieser verbleibende Term (Restterm) wird benutzt, um die angezapften
Verzögerungsleitungen in einer Weise zu steuern, die unten beschrieben
wird.
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Der DCO 3 erzeugt eine Hauptfrequenz von 16,384 MHz für E1 und 12,352
MHz für T1. Die durch den DCO erzeugte Frequenz wird bestimmt durch
die Gleichung:
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wobei Q die Kapazität des Addierers ist, P der ursprüngliche Wert des
Addierers (P ist geringer als Q) und fclock entspricht der Taktfrequenz des
DCO 3.
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Da der DCO bei einer Taktfrequenz von 20 MHz arbeitet, ist gemäß dem
Shannon-Theorem die maximale Frequenz die erzeugt werden kann 10
MHz, das heißt die Sample-Frequenz dividiert durch 2. Dies wird deutlich
aus der Fig. 8, die zeigt, daß der DCO den Status der führenden Flanken
des Taktimpulses ändert. Durch Ersetzen jeder Flanke im DCO Ausgang
mit einem 25 Nanosekundenpuls wird die DCO Ausgangsfrequenz aber
verdoppelt. Dieses Signal (16,384 oder 12,353 MHz) wird in Phase justiert
durch zwei vernetzte Verzögerungsleitungen 15, 16 (Fig. 2). Die
Ausgangssumme hat demgemäß die doppelte Frequenz von Fgen.
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Bei typischen Telekommunikationsanwendungen sollten die
Mittelfrequenzen, die durch den DCO 3 erzeugt werden, vielfache von 8000 Hz sein, der
Standardrahmenfrequenz. Demgemäß muß Q als Divisor wenigstens
20.000.000 dividiert durch 8.000 haben, was 2.500 entspricht (oder in
anderen Worten 2Q = Pfclock/fgen). Da P ein Integer sein muß, muß Q ein
Vielfaches von 2.500 sein. Dieses Ergebnis kann erreicht werden durch
Verwendung eines gemischten Codeing-Schemas, das in der bevorzugten
Ausführungsform BCD und Hex wie oben beschrieben enthält.
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Der Wert von P, der benötigt wird, um eine vorgegebene Frequenz zu
erreichen, ist unten in Tabelle 1 angezeigt. Für eine Frequenz Fgen von 8,192
MHz muß gemäß der Formel P 2.097.152 dec sein. Dieser Wert ist in der
gemischten Darstellung codiert, die eine kombinierte BDC/hex-Darstellung
im Beispiel ist. Der kombinierte Wert der Interpolations- und
Zyklusgleitzähler muß ebenfalls codiert werden in dieser Darstellung, bevor sie zu
den Werten von P für den DCO 3 addiert werden können.
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Die Auflösung von DCO 3 wird bestimmt von Q, der für eine praktische
Ausführungsform 2,56 · 106 ist, und so ist die Auflösung 0,5 · 1 über
2.560.000 · 20 MHz = 3,9 Hz. Die Auflösung für die erzeugte Frequenz ist
nur so gut wie das Verhältnis zwischen der vorgegebenen Nr. P und dem
am wenigsten signifikanten Bit. Da dieses Verhältnis 1/2097152 ist, ist die
relative Genauigkeit deshalb 0,48 parts per million.
Tabelle 1
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Demgemäß hat die höchste Frequenz, die durch den DCO erzeugt wird,
16,384 MHz, eine Auflösung von 7,8 Hz mit einer Genauigkeit von 0,48
Parts per million.
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Fig. 4 zeigt die Ausgabe von dem DCO 3. Diese ist verzögert durch einen
Taktfehler terr, der angezeigt wird durch den Restterm im Register 21. Wie
oben angegeben wird der Ausgang des DCO 3 an die angezapften
Verzögerungsleitungspaare 15, 16 gespeist. Jeder Verzögerungsleitung umfaßt
eine Zahl von Puffern mit einer Gesamtverzögerung von einem 1 DCO-
Taktzyklus. Wenn das DCO-Signal durch die Verzögerungsleitungen
gespeist wird und von einer vorgegebenen Anzapfung genommen wird, wird
die Flanke des DCO-Signals irgendwo zwischen den zwei Flanken des
DCO-Taktes liegen.
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Der Punkt, wo das Signal angezapft werden muß von den
Verzögerungsleitungen, wird bestimmt durch den Restterm des DCO 3, wenn es eine
Flanke erzeugt. Der Restterm gibt die Verzögerung bei der Erzeugung der
Flanke an. Je kleiner der Rest, desto zeitgenauer ist die
Flankenerzeugung. Dies kann aus den folgenden einfachen Illustrationen gesehen
werden. Falls die Additionskapazität 8 ist, und das addierte Wort ist 4, wird
jedes mal wenn der Addierer überfließt ein Rest von 0 bleiben, was anzeigt,
daß der Trägerpuls in Takt ist. Falls aber beispielsweise der addierte Term
3 ist, wird der Addierer vorzeitig überfließen, das heißt wenn ein Rest von
1 im Register ist, und dieser Rest stellt demgemäß den Taktfehler dar.
Wenn der Addierer im DCO eine Überflußbedingung erreicht, schaltet der
Überfluß das Ausgangssignal um und erzeugt so eine Flanke im DCO-
Ausgangssignal fgen. Die Kapazität Q von DCO stellt einen Takt dar der
Systemuhr, auf der DCO läuft. Wenn DCO 3 einen Restterm hat, wenn eine
Flanke fgen erzeugt wird, stellt der Term R den Zeitfehler terr dar, der einen
Bruchteil der Taktperiode tclock der Systemuhr ist.
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In der Fig. 4 ist der Ausgang und der Restterm eines DCO mit Q = 10
gezeigt. Mit P = 8 erzeugt DCO eine Frequenz von 4/5 des Systemtaktes. Es
kann leicht gesehen werden, daß die Frequenz der DCO-Ausgangssignale
korrekt ist, aber die Flanken sind zu spät. Je größer der Restterm, je
später ist die Flanke. Die erste Flanke hat einen Restterm von 6. Dies
bedeutet, daß die Flanke 6/8 = 0,75 Taktzyklen zu spät ist. Wenn der Restterm 0
ist, ist die Flanke pünktlich.
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Die Flanke von DCO 3 muß in der Zeit vorverlegt werden um den Term terr
in der obigen Formel. Dies wird erreicht, durch Verzögerung der Flanke mit
tdel, dem Kompliment von terr
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Die Verzögerungsberechnung benutzt die Unterstellung, daß eine gewisse
Anzahl von Verzögerungselementen in einen Taktzyklus "passen". Über
Temperatur, Spannung und Prozeßvariationen ist dies aber sehr irregulär.
Deshalb sieht die Verzögerungsleitung eine Länge vor, die geeignet ist für
worst case-Bedingungen gemäß dem Verfahren der Anwendung.
Außerdem wird eine Messung vorgenommen, um die Nummer von
Verzögungselementen zu berechnen, die in einen einzelnen Systemtaktzyklus passen.
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Aus diesem Grund sind die Verzögerungsleitungselemente verbunden mit
den D-Eingängen von D-Flip-Flops, mit einem Taktgeber, der durch den
Systemtaktgeber angetrieben wird. Durch Messung der Stelle, wo die
signifikanten 0/1-Übergang in der überwachten Verzögerungsleitung auftritt
(mit einem Prioritätsencoder), wird die Anzahl von Elementen in einem
kompletten Systemtaktzyklus bestimmt. Diese Anzahl wird kombiniert mit
dem Restterm, um die exakte Anzapfung zu berechnen, die benutzt werden
sollte.
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Der Restterm, der durch den DCO 3 vorgesehen wird, ist viel größer als
die angezapfte Verzögerung bewältigen kann; unter Benutzung von 7 Bits
des Restterms ist die Genauigkeit ausreichend, um eine angezapfte
Verzögerungsleitung mit 64 Anzapfungen zu betreiben (7 Bits würden
normalerweise 128 Anzapfungen entsprechen, aber 1 Bit wird beim
Berechnungsprozeß verloren). Die Anzahl von Anzapfungen garantiert
ausreichende Phasengenauigkeit über den gesamten Temperatur- und
Spannungsbereich, während die Größe des Schaltkreises akzeptabel bleibt.
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Die Ausgänge von DCO 3 bestehen aus einem Taktsignal (im wesentlichen
8,92 MHz) und einem Restterm. Der Restterm wird direkt genutzt zum
Antrieb der angezapften Verzögerungsleitungen 15, 16 wie oben erläutert.
Die angezapften Verzögerungsleitungspaare 15 erzeugen ein 16,384 MHz
Takt und dieser Takt treibt Dividoren 6, um die C8, C4, C2, GCI_FP8,
SILFPS und ST_FP2-Signale zu erzeugen.
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Der DCO kann erweitert werden mit beispielsweise separaten 9 Bits auf
der Addierstufe. Die addierten 9 Bits werden jeweils eine Zahl von
Gesamtzyklen angeben, die durch den Original DCO erzeugt werden. Wenn
man den Inhalt des gesamten DCO einschließlich Erweiterung nimmt und
die Multiplikation mit 193/256 durchführt, kann die sich ergebende Zahl
benutzt werden zur genauen Erzeugung einer Frequenz die 193/256 8,192
MHz = 6,176 MHz ist. Diese Frequenz wiederum wird benutzt zur
Erzeugung einer Frequenz von 12,352 MHz, die benötigt wird für T1-
Schaltkreise.
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Die Multiplikation mit 193 wird durchgeführt durch eine Verschiebe- und
Additionsfunktion: 193 entspricht 128 + 64 + 1. Dies wird aber nur gemacht
für die wenigen Bits, die Signifikanz haben bei der Ausgabe. Die niedrigen
Bits des DCO sind nicht von Interesse, da die Genauigkeit der
Verzögerungsleitungen sowohl für T1 als auch E1 eine begrenzte
Phasengenauigkeit erfordern. (Der DCO selbst ist selbstverständlich sehr lang, da dort
nicht nur die Phasengenauigkeit eine minimale Qualität hat aber auch die
Frequenz; dies fügt extra Bits hinzu). Die meist signifikanten Bits, die sich
aus der Multiplikation ergeben, sind nicht von Interesse, da sie ganze
Zyklen darstellen.
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Ein letztes Element des indirekten Frequenzerzeugers ist das Mittel, um
die 8 kHz Pulse mit dem T1-Taktgeber abzugleichen. Der E1-Taktgeber
und die 8 kHz-Pulse sind hart verbunden und haben immer die korrekte
Phasenbeziehung. Der dividierte T1-Takt von 1,544 MHz muß nicht
automatisch mit der richtigen Phasenbeziehung der 8 kHz kommen, da der
Divisor von 12,352 MHz bis 1,544 MHz nicht gezwungen ist, dies zu tun.
Dieses Problem wird gelöst mit einem Rücksetzschaltkreis auf den T1-
Divisoren, der durch den 8 kHz-Puls angetrieben wird. Dieses Rücksetzen
hat nie irgendwelche Assynchronitätsprobleme, da T1 durch die 193/256-
Operation hart verbunden ist mit dem E1-Takt.
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Der Phasendetektor 1 wird nun genauer beschrieben unter Bezugnahme
auf die Fig. 5 und 6. Wie in der Fig. 5 gezeigt wird umfaßt er einen
Auf-/Abzähler 30, einen Addierer 31 und programmierbare
Addierer/Subtrahierer 32.
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Die Phasendifferenz für zwei 8 kHz-Referenzen wird in Fig. 6 gezeigt. Es
wird angenommen, daß der Phasenfehler aus zwei Teilen besteht, einem
absoluten Teil und einem relativen Teil. Der absolute Teil ist ein Maß für
die Phasenbeziehung zwischen den zwei Frequenzen über einen Zyklus
und der relative Teil verfolgt Zyklusgleiten zwischen den zwei Frequenzen.
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Die absolute Messung ist geradeaus und benutzt dieselbe Konfiguration,
ob die Referenz 8 kHz ist, 1,544 MHz oder 2,048 MHz.
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Eine Anzahl von 16,384 MHz-Zyklen (für E1, 12,352 für T1) irnMeßintervall
ist typischerweise gerade, so daß das Ergebnis der Messung
typischerweise gerade ist. Aber aufgrund des samplings der Referenzfrequenz mit
einem Taktgeber, der der Referenz folgt, verändert sich das Meßintervall
zwischen + 1 Taktzyklus und kann eine ungerade Anzahl von Taktzyklen
sein. Dies stellt sicher, daß der LSB (lowest significant bit) der Messung
nicht festgelegt wird und deshalb wird die Genauigkeit der Messung
erhöht. Aufgrund der absoluten Meßmethode mit einem Auf-/Abzähler,
kommt eine halbe 8 kHz-Taktphasendifferenz aus der absoluten Messung
von 2048 Zyklen (wobei 62,5 us 1024 Taktzyklen bei 16,384 MHz sind).
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Die relative Messung ist variabler und benutzt einen gleichen Wert für jede
Taktverschiebung, die auftritt: Eine Zyklusverschiebung von 8 kHz ist
identisch mit 2.048, aber muß passen wenn es zusammengefaßt wird zu der
absoluten Messung. Das gleiche gilt für Messungen von 2,048 MHz
Referenzen. Deshalb zählt die relative Messung 4.096 oder 16 für jede
Zyklusverschiebung, abhängig von der Wahl von 8 kHz oder 2,048 MHz als
Referenz.
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Falls die gewählte Referenz 1,544 MHz ist, ist die Voreinstellung für
relative und absolute Zähler genau die gleiche wie bei der Wahl von 2,048 MHz.
Lediglich die Zählfrequenz, die in den Zählern benutzt wird, wird verringert
auf die wiedererzeugte Frequenz 12,352. Dies hat lediglich Auswirkungen
auf die Tiefpaßfrequenz, die um einen Faktor 193/2560,75 abgesenkt
wird.
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Die absolute und relative Messungen werden verbunden mit einem
einfachen Addierer 31.
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Die Grundanordnung, die für einen Tiefpaßfilter benutzt wird, die im
Phasendetektor 1 integriert ist, ist relativ richtungsbetrieben. Der Zähler 30
mißt den tatsächlichen Phasenfehler, der Phasenfehler ist übernommen
(sampled) als ein Frequenzoffset im DCO. Der DCO integriert den
Offsetwert für die nächste Testperiode und reduziert so den gemessenen
Phasenfehler. Es soll bemerkt werden, daß der Frequenzoffset, der sich aus
der Messung ergibt, sehr klein ist. In der nächsten Meßperiode wird der
Fehler nur zu einem kleineren Teil beseitigt. Dieser Schwächungstyp von
Messung verbindet sich mit der Sampling-Rate, um eine wirksame
Tiefpaßfrequenz von wenigen Hz zu bilden.
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Da der Teller in der nächsten Meßperiode ein Bit verringert wird, wird beim
nächsten mal die "Repartur" des Fehler etwas geringer werden. Es kann
berechnet werden, daß die Fehlerreparaturkurve eine
Niederfrequenzfunktion erster Ordnung eng nachbildet, bei der es sich um die Funktion
handelt, die wir erreichen wollen. Die Qualität der Kurve wird bestimmt durch
das Verhältnis zwischen Abfragefrequenz und tatsächlicher
Tiefpaßfrequenz (die exakt der Schwächung entspricht). In dieser Zusammensetzung
bedeutet dies, daß bei 8000 Hz Abtastung und effektiver Tiefpaß von 2 Hz
die erste Ordnung erreicht wird mit wenigstens mehr als 60 dB Qualität.
Dies ist wichtig, da dies einer worst-case-Übertragung entspricht
außerhalb des Durchlaßbandes von 60 dB, was besser ist als die ACCUNET-
Spezifikation. Dieser Ansatz ist sehr groß und kann sehr einfach verfeinert
werden.
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Die tatsächliche Tiefpaßfrequenz kann berechnet werden aus dem
Frequenzoffset, der von einem vorgegebenen Phasenfehler erzeugt wird. In
einem System erster Ordnung trifft die Tangente des Ausgang zu Beginn
der Schritterwiderung die 100%-Eingangswertmarke exakt nach T-
Sekunden. Dieses τ resultiert in einer gewissen Tiefpaßfrequenz.
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Die Referenzen, die benutzt werden zur Phasenmessung, haben alle einen
maximalen Jitterfrequenzgehalt gemäß dem Shannon-Theorem; ein 8 kHz
Rechteckwellensignal trägt nie Jitter oberhalb 4 kHz. Andererseits trägt
eine 2,048 MHz-Referenz Jitter bis zu einem Maximum von 1,024 MHz. Falls
eine Referenz dividiert wird, geht die maximale Jitterfrequenz parallel,
wo
durch alle höheren Komponenten in das nächste maximale Jitterband
gefaltet werden. Als solches faltet ein 2,048 MHz Signal mit 32 kHz Jitter
dividiert durch 8 kHz, den 32 kHz-Jitter in den DC-Bereich. Da der PLL den
DC-Jitter ungestört durchläßt, wird das gefaltete Jitter nicht unterdrückt,
was die ACCUNET-Spezifikationen verletzt. Deshalb muß die benutzte
Frequenz für Phasenmessungen immer die maximal verfügbare ohne
Teilung sein.
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Falls eine höhere Referenzfrequenz benutzt wird, aber die Zähler auf der
gleichen Zählfrequenz läuft, ändert sich die Tiefpaßfrequenz nicht, aber die
Qualität der ersten Ordnung Tiefpaßfunktion verbessert sich. Mit einer
Referenzfrequenz von 2,048 MHz und einem Tiefpaß von 2 Hz bedeutet
dies theoretisch eine Stopband-Performance von - 120 dB. Dieser Effekt
wird benutzt in dem Sinne, daß unabhängig ob die Eingangsreferenz 8
kHz, 1,544 mHz oder 2,048 mHz ist, der gleiche Phasendetektor benutzt
wird ohne größere Änderungen.
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Der MTIE-Schaltkreis 9 wird nun detaillierter beschrieben unter
Bezugnahme auf Fig. 7, die die primären und sekundären PRI-, SEC-
Eingangssignale auf dem Multiplex-Schaltkreis 10 zeigt. Der MTIE-
Schaltkreis 9 erzeugt eine virtuelle Referenz, die eine konstante
Phasenbeziehung zu der Primärreferenz PRI hat. Die Phasendifferenz kann
tatsächlich 0 sein, so daß die virtuelle Referenz in Phase ist mit der
Primärreferenz, obwohl die tatsächliche Phasendifferenz nicht wichtig ist. Die
sekundäre Referenz SEC ist phasenverschoben durch einen Betrag Δ φ, der
ständig beobachtet wird.
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Die Sekundärreferenz wird verzögert durch eine Menge entsprechend Δ φ,
um die verzögerte Sekundärreferenz in Phase mit der virtuellen Referenz
zu bringen. Wenn es notwendig wird, Referenzen aufgrund der
Verschlechterung der Primärreferenz zu wechseln, werden so keine
Phasensprünge beobachtet, da die Phase, die von der Sekundärreferenz
abgeleitet wird, in Phase gehalten wird mit der vorherigen Referenz, die abgeleitet
wird von der Primärreferenz.
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Die Verschiebungsgröße wird bestimmt, bevor das Umschalten stattfindet
durch Messung des Phasenabstandes zwischen der derzeitigen virtuellen
Referenz und der noch nicht gewählten Referenz.
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Ein wesentliches Merkmal ist die Benutzung der regenerierten 16,384
MHz-Takte als Abtasttakt. Falls der 20 MHz-Takt benutzt würde, würden
Abtastungenauigkeiten in eingeschwungenem Zustand resultieren und dies
würde niederfrequentes Driften relativ zur Referenz mit einem Maximalwert
von 50 ns einführen. Obwohl dies gemäß den Spezifikationen akzeptabel
wäre, ist eine bessere Ausführung bevorzugt.
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Jedesmal, wenn eine Messung vervollständigt wird, wird das Ergebnis in
ein Register gespeichert. Beim Umschalten kann der gemessene Wert
benutzt werden, um einen Zähler anzutreiben, der eine Phasenverschiebung
der neuen Referenz erzeugt. In diesem Zähler wird die neue Referenz
benutzt, um den Zähler zu starten und einen neuen Referenzpuls bei der 0-
Position zu erzeugen. Ein Detail bei diesem Verfahren ist, daß falls ein
neuerer Referenzpuls festgestellt wird und der Zähler noch nicht die 0-
Position erreicht hat, die virtuelle Referenz trotzdem erzeugt wird, während
ein neuer Zählzyklus gestartet wird; falls dieser Mechanismus nicht
vorläge, könnte Zyklusdrift auftreten.
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Das Umschalten von einer Referenz auf eine andere wird überwacht. Nach
Wahl des neuen Referenzeinganges wartet der Schaltkreis für drei
Perioden der virtuellen Referenz bevor er auf das vorherige Referenzsignal
zurückgeschaltet werden kann. Dies ist maximal die Setzzeit des
Mechanismus, der die Phasendifferenz mißt, zwischen der zu benutzenden Referenz
und der derzeitig virtuellen Referenz. Ein schnelles Schalten zwischen den
Referenzeingängen kann deshalb das Funktionieren des MTIE-
Schaltkreises 9 nicht unterbrechen.
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Der MTIE-Schaltkreis 9 verhält sich identisch für T1-, E1- und 8 kHz-
Referenzen.
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Der MTIE-Schaltkreis 9 überprüft also die Referenztakte und bestimmt die
Phasenbeziehung zwischen der nicht benutzten externen und der
benutzten externen Referenz. Die Phasenbeziehung wird gespeichert als ein
einfacher Zählerwert. Bei einer Neuanordnung wird der Wert benutzt, um
die neue Referenzflanke zu einer korrekteren Position im MTIE-Sinne zu
verzögern. Dies wird gemacht durch einen einfach ladbaren Abwärtszähler.
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Wenn der Abwärtszähler nach der Neuanordnung die Position 0 erreicht,
wird das interne Referenzsignal VIR (virtual internal reference - virtuelle
interne Referenz) gegeben. Bei einer erneuten Feststellung einer Flanke
der externen Referenz wird der Zähler wieder gestartet, um abwärts zu
zählen. Wenn der Zähler 0 noch nicht erreicht hat, aber bereits eine
externe Referenzflanke erkannt wurde, (die grundsätzlich zu früh ist und auf
Jitter hinweist, großes oder kleines) wird der Zähler direkt zurückgesetzt,
um wieder zu zählen, während VIR gegeben ist. Dies ist akzeptabel; auf
diese Weise scheint der MTIE-Schaltkreis den Jitter lediglich
durchzulassen, was selbstverständlich zulässig ist. Der beschriebene phasenstarre
Kreis kann beispielsweise benutzt werden zur Synchronisation und
Taktkontrolle für T1- und CEPT-Digitalübertragungsverbindungen, ST Bus-
Takten und Rahmenpulsquellen und primären
Übertragungsratenkonvertern.
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Um außerdem synchronisierte PLL Ausgaben bei 2,048, 1,544 MHz oder 8
kHz Primärrate vorzusehen, kann der PLL auch einen zusätzlichen
Hochgeschwindigkeitstakt bei Raten von 3,088 MHz, 4,096 MHz, 8,192 MHz und
16,384 MHz vorsehen zur rückwärtigen Rahmensynchronisation. Außerdem
kann die Vorrichtung benutzt werden in Verbindung mit einem analogen
phasenstarren Kreis, um beispielsweise 2 MHz oder 155 MHz-Signale für
ATM zu erzeugen.
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Der phasenstarre Kreis hat vier Betätigungsweisen, insbesondere Normal
und Manuell, Halten, ungesteuerter Anforderungsbetrieb und Automatik.
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In der manuellen Betriebsweise wird die Eingangsreferenzwahl erreicht
unter Benutzung eines 2- auf - 1-Multiplexer, wobei der RSEL-Pin die
Steuerungswahl vorsieht. Wie in Tabelle 2 gezeigt wird wählt RSEL = 0 bei
der Betätigungsweise manuell als Primärreferenzeingabe PRI, während
RSEL = 1 als Primärreferenzeingabe SEC wählt.
Tabelle 2
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Es gibt drei mögliche Eingangsfrequenzen zur Wahl als primärer
Referenztakt. Dies sind 8 kHz, 1,544 MHz und 2,048 MHz. Frequenzwahl wird
gesteuert durch die logischen Level von FSEL1 und FSEL2, wie in der
Tabelle 3 gezeigt wird. Diese Änderung von Eingangsfrequenzen wurde
gewählt, um die Erzeugung von allen notwendigen T1- und E1-Takten zu
ermöglichen von entweder einer T1-, E1- oder Rahmenpulsreferenzquelle.
Tabelle 3
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In der normalen Automatik-Betriebsweise ist der REFSEL-Eingang (Fig.
2) auf 0 gesetzt, um der Maschinensteuerung zu ermöglichen, die
Referenzeingänge zu wählen, basierend auf dem Zustand des LOSS1 und des
LOSS2 Eingangs. Falls das PR1-Referenzsignal verlorengeht
(LOSS1 + HIGH, LOSS2 + LOW) geht der PLL sofort in die Halte-
Betriebsweise und bleibt dort für eine vorbestimmte Zeit, wie dies durch
die RC-Taktkonstante gesteuert wird, die verbunden ist mit dem
Führungstakteingang (GUARD-TIME-lnput; GTi, GTo).
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Nachdem die Sicherungszeit überschritten wurde, wird die Referenz
umgeschaltet auf SEC, falls die Primärreferenz weiterhin verloren ist. Die
Zeitkonstante, die durch den RC-Schaltkreis bestimmt wird, der mit GTi-
Eingang verbunden ist, liefert die Hysterese beim automatischen
Umschalten zwischen PRI und SEC während kurzer Unterbrechnungen im
Primärreferenzsignal. Die Sicherheitszeit, tgt kann vorbestimmt werden
unter Benutzung der Reaktion auf eine Diskontinuität eines
RC-Netzwerkes. Die Kapazitätsspannung am RC-Schaltkreis wird beschrieben
durch eine Exponentialkurve. Wenn die Kapazitätsspannung ins Positive
kommt, wobei es ein Schwellwert von GTi überschreitet, ergibt sich ein
logisches HIGH-Level-Ergebnis. Dies bewirkt, daß die Steuerungsmaschine
vom Haltestatus von PRI auf den Status wechselt der Benutzung von SEC
als Eingangsreferenz. Eine logarythmische Gleichung, die zur
Vorbestimmung der Sicherungszeit tat benutzt werden kann, wird gegeben durch:
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Die Steuerungsmaschine 11 überwacht weiterhin den LOSS1-Eingang und
schaltet die Referenz zurück auf PRI, wenn die Primärreferenz funktionell
wird wie angezeigt durch LOSS1-Eingang. Ein logisches Level HIGH
sowohl am LOSS1 oder am LOSS2-Eingang zeigt an, daß keine der
Externreferenzen zur Verfügung stehen. Unter diesen Umständen wird der
phasenstarre Kreis umgeschaltet in den Haltezustand (innerhalb einer
vorgegebenen Rate von Rahmenverschiebung) bis ein vollfunktionierender
Referenzeingang zur Verfügung steht.
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Die Halteoption des phasenstarren Kreises gibt dem Benutzer die
Möglichkeit, die Integrität von Ausgangssignalen beizubehalten, wenn das
Eingangssignal verloren ist. Der Haltezustand, der festgelegt wird an der
Menge an Drift (Menge von Drift in 60 sec.) des 8 kHz Referenzeingangs.
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Sowohl für T1- als auch für E1-Ausgänge wurde die Drift gemessen als
eine Funktion der Eingangsrefernzfrequenz. Die gemessenen Ergebnisse
über einen Beobachtungszeitraum von 60 Sekunden sind in der Tabelle 4
da rgestellt.
Tabelle 4
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Wie erläutert nutzt der phasenstarre Kreis seine selbsterzeugte Frequenz zur
Datenüberprüfung bezüglich der Referenzeingänge. Der Grund hierfür liegt
darin, daß ein synchrones Überprüfen erreicht wird, was beste Ergebnisse
bezüglich vorliegendem Jitter ergibt. Wenn der 20 MHz-Takt benutzt würde, würde die
Genauigkeit schlechter, insbesondere im Hinblick auf das niederfrequente
Driften.
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Der Schaltkreis ist tatsächlich asynchron nach außen aber auch asynchron nach
innen, die Stellen, wo die Hauptblöcke des Schaltkreises in einer asynchronen
Weise aneinander angrenzen, werden alle mit einem D-Flip-Flop gesampelt, um
dies zu berücksichtigen.
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Grundsätzlich erkennt es Flanken von ankommenden Signalen und entscheidet
für zwei Zähler ob nach oben oder nach unten zu zählen ist, und im Fall des
internen Zählers, wann er zurückzusetzen ist. Das Problem liegt in der Relation
der zwei Elemente.
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Bei der Erkennung einer Flanke des Referenzeinganges wird der innere Zähler,
der in einem Referenzzyklus interpoliert, in ein Register übernommen und
zurückgesetzt. Zum gleichen Zeitpunkt wird ein Signal an eine ariethmetische
Logikeinheit (ALU) gegeben, daß dieser Wert zur Verfügung steht und
oversampled werden kann. (Sampling ist notwendig, da der Phasendetektor auf
dem clk 1612 laufen muß, aber der DCO und die ALU müssen auf dem 20 MHz-
Takt laufen. Das Signal REGEN-B wird benutzt, um dies zu signalisieren.)
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Der Gleitzähler wird getriggert zum Auf-/ und Abzählen entweder durch die
Referenzflanke (auf, treibt demgemäß den DCO zu höheren Ausgangsfrequenzen)
oder durch interne Flanken (nach unten). Wenn beide Flanken zur gleichen Zeit
erkannt werden, wird nicht gezählt. Der Zwischenzähler fängt an nach oben zu
zählen von seinem Reset-Punkt, bis eine negative Flanke auf dem internen
Feedback-Signal den Zähler umschaltet in den negativen Bereich. Bei
Erkennung der Flanke wird der Zähler für eine Periode ruhiggestellt. Dies ist
notwendig, um sicherzustellen, daß die Phasenerkennung eines Signals mit sich selbst
die Phasenerkennung vollständig machen würde; dann ist das Ergebnis 0
(elektronisch gesprochen geschieht dies, um die Reset-Phase des Zwischenzählers
auszubalancieren).
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Das Ergebnis des Verfahrens des Zwischenzählers kann positiv oder negativ
sein und beruht im wesentlichen auf dem präzisen Ort der Flanken. Wenn die
Flanken von einer Messung zur anderen sich so ändern, daß der Wert des
Zwischenzählers von sehr negativ zu sehr positiv schwingt (oder anders herum)
muß der Driftzähler ein Driften anzeigen, um so das große Schwingen zu
verringern. (In Codierausdrücken: das Codieren muß streng monoton sein.)
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Die Betätigung des Zwischenzählers setzt die Flanke für ein Driften um die
Flanke, wo die Referenz selbst ihre Flanke hat. Ein Gleiten hat sein Wirken auf
den Zwischenzähler aber nicht zu dem Moment, wo es auftritt, sondern einen
Meßzyklus später. Deshalb muß ein Zyklusgleiten verzögert werden bis zur
nächsten Messung. Dies erfolgt durch Verzögerung des Ladens des Registers
des Gleitzählers, so daß es nicht direkt durch den DCO übernommen wird,
sondern einem Meßzyklus später.
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Die Funktion des gesamten Schaltkreises beruht im wesentlichen auf der
Grobkörnigkeit der angezapften Verzögerung. Da der Schaltkreis in allen
Temperaturbereichen, Verfahrens- und Spannungsänderungen (militärische
Spezifikati
on) arbeiten muß, sind die besten und die schlechtesten Fälle von
Verzögerungen wesentlich. Von dem LSI LCA300K-Datenbuch kann abgeleitet werden, daß
die Kp-(Prozeßveränderungs-), 'x- (Spannungsveränderungs-) und Kt-
(Temperaturveränderungs)parameter für den Chip wie folgt sind:
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Bester Fall 0,7 · 0,87 · 0,83 = 0,50547
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Schlechtester Fall 1,4 · 1,13 · 1,15 = 1,8193.
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Die angezapfte Verzögerungslinie wird aufgebaut mit einem Sample-Schaltkreis
zur Messung der Zahl von Anzapfungen in einem Taktzyklus, zwei tatsächlichen
Verzögerungsleitungen und einer Anzahl von dreistufigen Bussen, die durch
diese Leitungen angetrieben werden. Die Benutzung von zwei Leitungen
ermöglicht das Umschalten von einer Anzapfung zu einer anderen ohne in die Gefahr
von Taktproblemen zu laufen. Eine Verzögerungsleitung erhält einen Puls, der
angezapft ist durch eine Anzapfung, während die andere Anzapfung voll 0 ist,
aber sie wird umgeschaltet von einer Anzapfung zu einer anderen.
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Wenn überhaupt keine Pulse durchgelassen werden, ist kein dreistufiger Puffer
aktiv. Um die Busse auf einem festgesetzten Wert zu halten, wird der Bus aktiv
nach unten gezogen durch besondere dreistufige Puffer (mit 0 auf dem Daten-
Input).
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Die dreistufigen Puffer haben nicht die Stärke für 64 Puffer an einer Leitung, so
sind sie gebündelt in Gruppen von 16 und sind zusammenge-ODER-et.
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Die E1-Teiler übernehmen den erzeugten 16 MHz-Takt und teilen ihm auf die
richtigen Frequenzen einschließlich der FP2 und FP8-Pulse. Der Reset ist
lediglich asynchrones Detail. Da der Rest des Schaltkreises ebenfalls zurückgesetzt
wird, ergibt dies nie Probleme.
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Der T1-Teiler-Schaltkreis übernimmt den CLK12-Takt (von der angezapften
Verzögerung) und teilt es auf die richtige Frequenz. Aber es gibt ein Problem
hierbei in der Form der Phasenbeziehung zwischen E1, T1 und dem FP8-Puls. Der
T1-Schaltkreis wird zurückgesetzt um den FP8-Puls, um die richtige
Phasenbe
ziehung sicherzustellen. Aber dies ist nie der Fall, weil eine einmal
zurückgesetzte T1-Phase immer in der richtigen Phasenstellung sein sollte an dem Ort,
wo der Reset erfolgt. Der Reset ist dann zum richtigen Zeitpunkt und es macht
keinen Unterschied im Sinne, daß der T1-Teiler zu der gleichen Stellung
kommen würde ohne den Reset.
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Alle Zähler und Addierer können aus Einfachbauteilen aufgebaut werden. Zähler
basieren auf Brumm-Effekten mit NAND/NOR-Sequenzen für den
Brummzustand, so daß die Verzögerung ziemlich klein bleibt.
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Der beschriebene phasenstarre Kreis ermöglicht deshalb ein preiswertes
Verfahren zur Wiedergewinnung von Taktsignalen, beispielsweise in einer E1- oder
T1-Umgebung, die ACCUNET-Spezifikationen erfüllt. Der phasenstarre Kreis
eignet sich insbesondere zu einer großen maßstäblichen Integrierung in einen
Einzelchip.