DE102020125967A1

DE102020125967A1 - Synchronisation von unter verwendung von ausgangs-teilern erzeugten taktsignalen

Info

Publication number: DE102020125967A1
Application number: DE102020125967.0A
Authority: DE
Inventors: James D. Barnette; William Anker; Xue-Mei Gong
Original assignee: Silicon Laboratories Inc
Current assignee: Silicon Laboratories Inc
Priority date: 2019-10-14
Filing date: 2020-10-05
Publication date: 2021-04-15
Also published as: US10951216B1; US11342926B2; US20210184687A1; CN112737572A

Abstract

Ein Verfahren beinhaltet das Erzeugen eines gefilterten Phasendifferenzsignals auf Basis eines Referenztaktsignals und eines Rückkopplungstaktsignals. Das Verfahren beinhaltet das Erzeugen eines ersten Ausgangstaktsignals auf Basis eines ersten Teilersteuersignals und eines Eingangstaktsignals. Das Rückkopplungstaktsignal basiert auf dem ersten Ausgangstaktsignal. Das Verfahren beinhaltet das Erzeugen eines ersten Zeitcodes auf Basis eines Zählersignals und einer ersten Aktualisierung des ersten Ausgangstaktsignals als Antwort auf eine Aktualisierung des gefilterten Phasendifferenzsignals auf einen ersten Wert von einem zweiten Wert. Das zweite Ausgangstaktsignal basiert auf einem zweiten Teilersteuersignal, dem Eingangstaktsignal und einem Fehlerkorrektursignal erzeugt auf Basis des ersten Werts, des zweiten Werts, des ersten Zeitcodes und des zweiten Zeitcodes. Das erste und zweite Teilersteuersignal basieren auf dem gefilterten Phasendifferenzsignal.

Description

ALLGEMEINER STAND DER TECHNIK
Gebiet der Erfindung
Die vorliegende Erfindung betrifft das Erzeugen von Taktsignalen für Elektronikeinrichtungen und insbesondere das Erzeugen von Taktsignalen unter Verwendung von Phasenregelkreisen mit Ausgangsteilern.
Beschreibung der verwandten Technik
Ein typischer Taktgenerator verwendet einen Phasenregelkreis, der mit einem Referenzsignal von einer Quelle wie etwa einem Quarzoszillator versorgt wird, um Ausgangstaktsignale mit mit einer Zielanwendung übereinstimmenden Frequenzen zu erzeugen. Ein Teilerwert eines Rückkopplungsteilers in dem Phasenregelkreis kann die Frequenz eines durch den Taktgenerator gelieferten Ausgangstaktsignals bestimmen. Somit wird eine durch ein Referenztaktsignal an den Phasenregelkreis gelieferte Referenzfrequenz auf Basis des Teilerwerts multipliziert, um das synthetisierte Taktsignal zu erzeugen. Taktgeneratoren, die mehrere Ausgangstaktsignale synthetisieren, verwenden einen getrennten Phasenregelkreis für jedes unabhängig synthetisierte Taktsignal. Die getrennten Phasenregelkreise weisen geringfügig unterschiedliche Bandbreiten- und Schleifencharakteristika auf, die zu einer wechselnden Phasenbeziehung zwischen jeweils zwei unabhängig synthetisierten Taktsignalen führen. Spezifikationen für einige Anwendungen erfordern jedoch, dass die Frequenzen und Phasen von mehreren Ausgangstaktsignalen für eine beliebige Kombination von fraktionalen Teilerwerten synchron sind. Dementsprechend werden verbesserte Techniken zum Synthetisieren von Taktsignalen gewünscht.
KURZE DARSTELLUNG VON AUSFÜHRUNGSFORMEN DER ERFINDUNG
In mindestens einer Ausführungsform enthält ein Taktgenerator einen Schleifenfilter, der konfiguriert ist zum Erzeugen eines gefilterten Phasendifferenzsignals auf Basis eines Referenztaktsignals und eines Rückkopplungstaktsignals. Der Taktgenerator enthält einen ersten Ausgangsteiler, der konfiguriert ist zum Erzeugen eines ersten Ausgangstaktsignals als Reaktion auf ein Eingangstaktsignal und ein erstes Teilersteuersignal auf Basis des gefilterten Phasendifferenzsignals. Der erste Ausgangsteiler ist konfiguriert zum Erzeugen eines ersten Zeitcodes auf Basis eines Zählersignals und einer ersten Aktualisierung des ersten Ausgangstaktsignals als Antwort auf eine Aktualisierung des gefilterten Phasendifferenzsignals auf einen ersten Wert von einem zweiten Wert. Das Rückkopplungstaktsignal basiert auf dem ersten Ausgangstaktsignal. Der Taktgenerator enthält einen zweiten Ausgangsteiler, der konfiguriert ist zum Erzeugen eines zweiten Ausgangstaktsignals als Reaktion auf das Eingangstaktsignal, ein zweites Teilersteuersignal und ein Korrektursignal. Das zweite Teilersteuersignal basiert auf dem gefilterten Phasendifferenzsignal. Der zweite Ausgangsteiler ist konfiguriert zum Erzeugen eines zweiten Zeitcodes auf Basis des Zählersignals und einer zweiten Aktualisierung des zweiten Ausgangstaktsignals als Antwort auf die Aktualisierung des gefilterten Phasendifferenzsignals. Der Taktgenerator enthält eine Fehlerkorrekturschaltung, die konfiguriert ist zum Erzeugen des Korrektursignals auf Basis des ersten Zeitcodes, des zweiten Zeitcodes, des ersten Werts und des zweiten Werts.
In mindestens einer Ausführungsform beinhaltet ein Verfahren zum Betreiben eines Taktgenerators das Erzeugen eines gefilterten Phasendifferenzsignals auf Basis eines Referenztaktsignals und eines Rückkopplungstaktsignals. Das Verfahren beinhaltet das Erzeugen eines ersten Ausgangstaktsignals auf Basis eines ersten Teilersteuersignals und eines Eingangstaktsignals. Das erste Teilersteuersignal basiert auf dem gefilterten Phasendifferenzsignal. Das Rückkopplungstaktsignal basiert auf dem ersten Ausgangstaktsignal. Das Verfahren beinhaltet das Erzeugen eines ersten Zeitcodes auf Basis eines Zählersignals und einer ersten Aktualisierung des ersten Ausgangstaktsignals als Antwort auf eine Aktualisierung des gefilterten Phasendifferenzsignals auf einen ersten Wert von einem zweiten Wert. Das Verfahren beinhaltet das Erzeugen eines zweiten Ausgangstaktsignals auf Basis eines zweiten Teilersteuersignals, des Eingangstaktsignals und eines Fehlerkorrektursignals. Das zweite Teilersteuersignal basiert auf dem gefilterten Phasendifferenzsignal. Das Verfahren beinhaltet das Erzeugen eines zweiten Zeitcodes auf Basis des Zählersignals und einer zweiten Aktualisierung des zweiten Ausgangstaktsignals als Antwort auf die Aktualisierung des gefilterten Phasendifferenzsignals. Das Verfahren beinhaltet das Erzeugen des Fehlerkorrektursignals auf Basis des ersten Werts, des zweiten Werts, des ersten Zeitcodes und des zweiten Zeitcodes.
In mindestens einer Ausführungsform beinhaltet ein Verfahren zum Betreiben eines Taktprodukts als Antwort darauf, dass ein erster Teilerwert ein ganzzahliges Vielfaches eines zweiten Teilerwerts ist, das Konfigurieren eines mit einem ersten Phasenregelkreis kaskadierten ersten Ausgangsteilers und eines mit dem ersten Ausgangsteiler kaskadierten zweiten Ausgangsteilers. Das Verfahren beinhaltet als Antwort darauf, dass der erste Teilerwert ein nicht-ganzzahliges Vielfaches des zweiten Teilerwerts ist, das Konfigurieren des mit dem ersten Phasenregelkreis kaskadierten ersten Ausgangsteilers und das Liefern eines Rückkopplungssignals des ersten Phasenregelkreises und das Konfigurieren eines mit dem ersten Phasenregelkreis kaskadierten zweiten Ausgangsteilers parallel mit dem ersten Ausgangsteiler und als Reaktion auf ein Fehlerkorrektursignal auf Basis einer Differenz bei Antwortzeiten des ersten Ausgangsteilers und des zweiten Ausgangsteilers auf eine Änderung bei einem gefilterten Phasendifferenzsignal des ersten Phasenregelkreises.
Figurenliste
Die vorliegende Erfindung kann besser verstanden werden und ihre zahlreichen Aufgaben, Merkmale und Vorteile können dem Fachmann durch Bezugnahme auf die beiliegenden Zeichnungen offensichtlich gemacht werden.

1A veranschaulicht ein Funktionsblockdiagramm eines beispielhaften Taktprodukts.
2 veranschaulicht ein Funktionsblockdiagramm eines Taktgenerators einschließlich parallel gekoppelter Ausgangsteiler.
3 veranschaulicht ein Funktionsblockdiagramm eines beispielhaften interpolativen Ausgangsteilers.
4 veranschaulicht ein Funktionsblockdiagramm eines Taktgenerators einschließlich mehrerer Ausgangsteiler.
5 veranschaulicht ein Funktionsblockdiagramm eines Taktgenerators einschließlich pseudokaskadierter Ausgangsteiler mit Fehlerkorrektur in Übereinstimmung mit mindestens einer Ausführungsform der Erfindung.
6 veranschaulicht ein Funktionsblockdiagramm eines beispielhaften Master-Ausgangsteilers des Taktgenerators von 5 in Übereinstimmung mit mindestens einer Ausführungsform der Erfindung.
7 veranschaulicht ein Funktionsblockdiagramm eines beispielhaften Slave-Ausgangsteilers des Taktgenerators von 5 in Übereinstimmung mit mindestens einer Ausführungsform der Erfindung.
8 veranschaulicht ein Zeitsteuerdiagramm einschließlich beispielhafter Wellenformen für den Taktgenerator von 5 in Übereinstimmung mit mindestens einer Ausführungsform der Erfindung.
9 veranschaulicht einen beispielhaften Informations- und Steuerfluss für eine Konfiguration eines Taktprodukts in Übereinstimmung mit mindestens einer Ausführungsform der Erfindung.
10 veranschaulicht ein Funktionsblockdiagramm einer Konfiguration eines Taktprodukts in Übereinstimmung mit mindestens einer Ausführungsform der Erfindung.

Die Verwendung der gleichen Bezugssymbole in verschiedenen Zeichnungen zeigt ähnliche oder identische Elemente an.
AUSFÜHRLICHE BESCHREIBUNG
Unter Bezugnahme auf 1 enthält eine Ausführungsform eines Taktprodukts 100 einen Controller 102 und einen Taktgenerator 104, die mindestens ein empfangenes Taktsignal (zum Beispiel CLKIN(P:1)) unter Verwendung eines Taktsignals REFCLK (zum Beispiel ein Taktsignal, erzeugt unter Verwendung eines Quarzoszillators einschließlich eines externen Quarzes, an einen XA/XB-Eingangsanschluss gekoppelt) überwacht und mindestens ein Ausgangstaktsignal CLKOUT(N:1) und mindestens ein Taktqualitätssignal liefert, wobei P und N ganze Zahlen größer als Null sind. Der Controller 102 liefert Konfigurationsinformationen an den Taktgenerator 104 unter Verwendung von Schnittstellensignalen CTL. Der Taktgenerator 104 liefert Taktqualitätsinformationen (zum Beispiel LOSXA-XB oder CLK_STATUS) an den Controller 102, der einen oder mehrere Alarmsignale (zum Beispiel CLK_FAULT) auf Basis der Taktqualitätsinformationen ausgibt.
Unter Bezugnahme auf 2 enthält der Taktgenerator 204 einen Phasenregelkreis 110, der verwendet wird, um ein Taktsignal CLKVCO zu erzeugen. In einer Ausführungsform empfängt der Phasenregelkreis 110 ein stabiles Taktsignal von einer stabilen Quelle, wie etwa einem Quarzoszillator 101, einem MEMS (microelectromechanical structure)-Oszillator oder einer anderen Quelle mit geringem Jitter. Der Phasenregelkreis 110 enthält einen Phasen-/Frequenzdetektor 112, der ein Phasendifferenzsignal auf Basis des stabilen Taktsignals und ein durch einen Rückkopplungsteiler 118 geliefertes Rückkopplungssignal erzeugt. Der Phasen-/ Frequenzdetektor 112 liefert das Phasendifferenzsignal über einen Schleifenfilter 114 an einen spannungsgesteuerten Oszillator [VCO - voltage controlled oscillator] 116. Der spannungsgesteuerte Oszillator 116 kann als ein Ringoszillator, ein LC-Oszillator oder eine andere geeignete Oszillatorstruktur implementiert werden.
In einer Ausführungsform des Taktgenerators 204 liefert der Phasenregelkreis 110 das Taktsignal CLKVCO an einen Ausgangsteiler. Obwohl der Ausgangsteiler von 2 ein interpolativer Ausgangsteiler ist, ist der Ausgangsteiler in anderen Ausführungsformen ein Ganzzahl-Frequenzteiler oder ein anderer frequenzteilender Mechanismus. Der interpolative Ausgangsteiler 166 ist konfiguriert als ein digital gesteuerter Oszillator, der auf ein gefiltertes Phasendifferenzsignal OL_OUT₁ und auf den interpolativen Ausgangsteiler 168 reagiert, der konfiguriert ist als ein digital gesteuerter Oszillator, der auf ein gefiltertes Phasendifferenzsignal OL_OUT₂ reagiert. Ein äußerer Phasenregelkreis 130 und ein äußerer Phasenregelkreis 132 erzeugen das gefilterte Phasendifferenzsignal OL_OUT₁ beziehungsweise das gefilterte Phasendifferenzsignal OL_OUT₂, die als unabhängige fraktionale Frequenzteilerverhältnisse für den interpolativen Ausgangsteiler 166 beziehungsweise den interpolativen Ausgangsteiler 168 verwendet werden. Verschiedene Bandbreiten und Schleifencharakteristika bewirken, dass das Ausgangstaktsignal CLKOUT₁ und das Ausgangstaktsignal CLKOUT₂ eine über der Zeit veränderliche Beziehung aufweisen.
3 veranschaulicht einen beispielhaften interpolativen Ausgangsteiler. Die digitale Schaltung 302 erzeugt digitale Steuersignale für einen analogen Abschnitt 304 des interpolativen Ausgangsteilers einschließlich eines Multi-Modulus-Teilers 306 und eines Phaseninterpolators 308 auf Basis eines Eingangsteiler-Steuercodes DIV. Die digitale Schaltung 302 erzeugt Sequenzen von entsprechenden digitalen Steuercodes DIVCODE und PICODE, die den Multi-Modulus-Teiler 306 beziehungsweise den Phaseninterpolator 308 ansteuern. Der Multi-Modulus-Teiler 306 zählt eine ganzzahlige Anzahl entsprechender Flanken des Taktsignals CLKVCO herunter, wie durch den digitalen Steuercode DIVCODE angezeigt, bevor er eine entsprechende Ausgangsflanke des frequenzgeteilten Taktsignals FDIVCLK erzeugt. Der Phaseninterpolator 308 interpoliert zwischen dem frequenzgeteilten Taktsignal FDIVCLK und einer oder mehreren verzögerten Versionen des frequenzgeteilten Taktsignals FDIVCLK (zum Beispiel einer oder mehrere gleichmäßig beabstandete Phasen des frequenzgeteilten Taktsignals FDIVCLK) auf Basis des digitalen Steuercodes PICODE, was dem Phasenfehler entspricht, unter Verwendung von Techniken, die in der Technik wohlbekannt sind. In mindestens einer Ausführungsform verzögert der Phaseninterpolator 308 das frequenzgeteilte Taktsignal FDIVCLK durch Wählen unter 256 gleichmäßig beabstandeten Phasen des frequenzgeteilten Taktsignals FDIVCLK.
4 veranschaulicht ein Funktionsblockdiagramm eines Taktgenerators einschließlich mehrerer parallel gekoppelter Ausgangsteiler. Obwohl 4 Ausgangsteiler veranschaulicht, die interpolative Ausgangsteiler sind, sind in anderen Ausführungsformen die Ausgangsteiler Ganzzahl-Frequenzteiler oder andere frequenzteilende Mechanismen. Mehrere Ausgangsteiler empfangen entsprechende Teilersteuersignale, die durch ein gefiltertes Phasendifferenzsignal eines Phasenregelkreises modulierte entsprechende Teilercodes sind. Beispielsweise werden der interpolative Ausgangsteiler 166 und der interpolative Ausgangsteiler 168 durch jeweilige Teilersteuersignale DIV₁ und DIV₂ auf Basis des gleichen gefilterten Phasendifferenzsignals OL OUT des äußeren Phasenregelkreises 430 angesteuert. Der interpolative Ausgangsteiler 166 ist als ein Master-Ausgangsteiler konfiguriert, der ein Ausgangstaktsignal CLKOUT₁ erzeugt, das den Rückkopplungsteiler 140 des Phasenregelkreises 430 ansteuert. Der interpolative Ausgangsteiler 168 ist als ein Slave-Ausgangsteiler konfiguriert, der die Ausgangstaktsignale CLKOUT₁ und CLKOUT₂ erzeugt, angesteuert durch das gefilterte Phasendifferenzsignal OL_OUT, das auf Basis des durch den interpolativen Ausgangsteiler 166 gelieferten Rückkopplungssignals erzeugt wird. Ein Multiplizierer 232 und ein Multiplizierer 234 erzeugen Teilersteuersignale DIV₁ bzw. DIV₂ auf Basis des gefilterten Phasendifferenzsignals OL OUT und unabhängiger multiplikativer Codes M₁/N₁ beziehungsweise M₂/N₂.
Jeder Ausgangsteiler moduliert eine entsprechende interne Version des Taktsignals CLKVCO unter Verwendung eines entsprechenden Signals auf Basis des gefilterten Phasendifferenzsignals OL_OUT und eines entsprechenden Multiplizierercodes M_n/N (zum Beispiel M₁/N₁ beziehungsweise M₂/N₂, obwohl in einigen Ausführungsformen N₁ = N₂ = N). Da interpolative Ausgangsteiler arbeiten, indem sie eine frequenzgeteilte Taktflanke, erzeugt durch Herabzählen eines ganzzahligen Steuercodes DIV_n, wie oben beschrieben, um ein fraktionales Ausmaß verzögern, akzeptiert der interpolative Ausgangsteiler 166 einen nächsten Wert des gefilterten Phasendifferenzsignals OL OUT zu einer anderen Zeit als der interpolative Ausgangsteiler 168 und Flanken der Ausgangstaktsignale CLKOUT₁ und CLKOUT₂ sind fehlausgerichtet. Somit werden die interpolativen Ausgangsteiler für eine kurze Zeit als Reaktion auf jede Änderung in dem Modulationswert (zum Beispiel gefiltertes Phasendifferenzsignal OL_OUT) nicht synchron sein. Im Allgemeinen weist das Taktsignal CLKVCO eine Frequenz auf, die viel schneller ist als die Aktualisierungsrate des gefilterten Phasendifferenzsignals OL OUT (zum Beispiel um mindestens eine Größenordnung). In einem Ausführungsbeispiel eines Taktgenerators weist das Taktsignal CLKVCO eine Frequenz von etwa 13 GHz auf und das gefilterte Phasendifferenzsignal OL_OUT aktualisiert mit einer Rate von etwa 1 MHz. Jedoch können andere Kombinationen von Frequenzen verwendet werden. Im Allgemeinen ist eine einzelne Phasenfehlausrichtung zwischen den Ausgangstaktflanken kleiner als die Granularität des Ausgangsteilers und ist in den Ausgangstaktsignalen nicht detektierbar. Jedoch bewirken einige Teilerwerte und Modulationswerte, dass diese Phasendifferenz in einer Richtung akkumuliert (zum Beispiel aufgrund einer großen Phasendifferenz als Reaktion auf ein Schalten des Referenztaktsignals), oder bewirken eine Zufallsphasenvariation.
Unter Bezugnahme auf 5, 6, 7 und 8 koppelt eine Technik, die eine Phasenfehlausrichtung von Ausgangstaktsignalen, erzeugt durch unabhängig gesteuerte Ausgangsteiler, reduziert, die Ausgangsteiler in einer pseudokaskadierten Konfiguration und enthält eine Fehlerkorrektur. Obwohl die 5, 6, 7 und 8 Ausgangsteiler veranschaulichen, die interpolative Ausgangsteiler sind, sind die Ausgangsteiler in anderen Ausführungsformen Ganzzahl-Frequenzteiler oder andere frequenzteilende Mechanismen. Ein Pseudokaskadenprozessor 170 erzeugt ein Fehlerkorrektursignal und liefert das Fehlerkorrektursignal an einen Slave-Ausgangsteiler. In einer Ausführungsform des Taktgenerators 504 erzeugt jeder Ausgangsteiler in der Pseudokaskadenkonfiguration ein digitales Zeitsignal, das einer Realisierung einer Aktualisierung des gefilterten Phasendifferenzsignals OL_OUT von einem aktuellen Wert zu einem nächsten Wert entspricht. Der Pseudokaskadenprozessor 170 erzeugt das Fehlerkorrektursignal auf Basis der digitalen Zeitsignale. Ein entsprechender Slave-Ausgangsteiler verwendet das Fehlerkorrektursignal zur Wiederausrichtung des Ausgangstaktsignals, zum Beispiel in einem Slave-Ausgangsteiler, vor einer nächsten Aktualisierung des gefilterten Phasendifferenzsignals OL OUT. Beispielsweise ist ein interpolativer Master-Ausgangsteiler 402 als ein Master-Ausgangsteiler konfiguriert, und ein interpolativer Slave-Ausgangsteiler 452 ist als ein Slave-Ausgangsteiler konfiguriert. Sowohl der interpolative Master-Ausgangsteiler 402 als auch der interpolative Slave-Ausgangsteiler 452 erzeugen entsprechende Zeitcodes (zum Beispiel TIMESTAMP₁ und TIMESTAMP₂) auf Basis eines Zählersignals (zum Beispiel eines Echtzeit-Taktsignals). Die Zeitcodes zeigen die Zeit an, zu der der entsprechende Ausgangsteiler das Erzeugen des Ausgangstaktsignals beginnt, auf Basis von entsprechenden aktualisierten digitalen Steuersignalen DIVCODE_n und PICODE_n als Reaktion auf ein aktualisiertes gefiltertes Phasendifferenzsignal OL_OUT. Der Slave-Ausgangsteiler verwendet das Fehlerkorrektursignal CORRECTION zur Ausrichtung der Phase des Ausgangstaktsignals CLKOUT₂ auf das Ausgangstaktsignal CLKOUT₁.
In mindestens einer Ausführungsform schaltet der Schleifenfilter 138 oder eine andere Schaltung das Steuersignal OUT_LOAD synchron mit einer Aktualisierung des gefilterten Phasendifferenzsignals OL_OUT um, um den Ausgangsteilern anzuzeigen, dass der Schleifenfilter 138 das gefilterte Phasendifferenzsignal OL_OUT aktualisiert hat. Eine Synchronisationsschaltung 404 erzeugt das Steuersignal OUT_LOAD_SYNC_n, das auf das Ausgangstaktsignal CLKOUT_n synchronisiert ist. Das Steuersignal OUT_LOAD_SYNC_n löst eine digitale Schaltung 302 aus (zum Beispiel steuert Zustandselemente innerhalb der digitalen Schaltung 302) zum Aktualisieren gemäß dem neuen Wert von DIV_n, der auf dem aktualisierten gefilterten Phasendifferenzsignal OL OUT basiert. Das heißt, die digitale Schaltung 302 aktualisiert entsprechende digitale Steuersignale DIVCODE_n und PICODE_n als Reaktion auf das Steuersignal OUT_LOAD_SYNC_n.
In mindestens einer Ausführungsform empfängt eine Korrektursteuerung 454 des interpolativen Slave-Ausgangsteilers 452 einen digitalen Korrekturwert von dem Pseudokaskadenprozessor 170. Bei mindestens einer Ausführungsform liefert die Korrektursteuerung 454 diesen digitalen Korrekturwert an einen Addierer, der den digitalen Korrekturwert mit PICODE₂ kombiniert, um das Ausgangstaktsignal CLKOUT₂ auf das Ausgangstaktsignal CLKOUT₁ auszurichten. Bei einer anderen Ausführungsform lädt die Korrektursteuerschaltung 454 den digitalen Korrekturwert CORRECTION in einen Zähler, der einen ganzzahligen Teil des digitalen Korrekturwerts auf null herunterzählt, während sie Steuersignale an eine 1-Bit-Addiererschaltung liefert, die das digitale Steuersignal PICODE₂ entsprechend inkrementiert oder dekrementiert, um das Ausgangstaktsignal CLKOUT₂ über mehrere Zyklen des Ausgangstaktsignals CLKOUT₂ auf das Ausgangstaktsignal CLKOUT₁ auszurichten. Ein etwaiger arithmetischer Überlauf löst ein entsprechendes Inkrement oder Dekrement zu dem digitalen Steuersignal DIVCODE₂ aus. Außerdem speichert die Korrektursteuerung 454 einen fraktionalen Abschnitt des digitalen Korrekturwerts CORRECTION in einem Akkumulator mit ausreichender Präzision, um den Ausgang während einer ausreichenden Zeitdauer für die Zielanwendung ausgerichtet zu halten. Im Allgemeinen bestimmt die Präzision des Akkumulators den größtmöglichen Fehler über der Zeit. Wenn die Inhalte des Akkumulators einen ganzzahligen Wert erreichen, inkrementiert die digitale Schaltung 302 den Zähler und löscht oder reduziert die Inhalte des Akkumulators. In anderen Ausführungsformen implementieren andere Techniken die Korrektur, zum Beispiel implementiert eine Volladdiererschaltung die Korrektur durch Addieren des digitalen Korrekturwerts CORRECTION zu dem Steuersignal PICODE₂.
In mindestens einer Ausführungsform eines interpolativen Ausgangsteilers ist die digitale Schaltung 302 ein Delta-Sigma-Modulator erster Ordnung, der die entsprechenden digitalen Steuersignale DIVCODE_n und PICODE_n erzeugt. In mindestens einer Ausführungsform weist die digitale Schaltung 302 eine Pipeline-Architektur auf. Ein Ausführungsbeispiel der digitalen Schaltung 302 enthält einen Delta-Sigma-Modulator erster Ordnung, der als ein Frequenzmodulator konfiguriert ist, der mit einem Phasenmodulator einschließlich mindestens einem Delta-Sigma-Modulator höherer Ordnung kaskadiert ist (zum Beispiel einem Delta-Sigma-Modulator dritter Ordnung), der das digitale Steuersignal DIVCODE_n und PICODE_n aktualisiert. Die Pipeline-Struktur der digitalen Schaltung 302 führt eine Verzögerung ein (das heißt einen oder mehrere Zyklen des Ausgangstaktsignals CLKOUTn) zwischen der digitalen Schaltung 302, die durch das Steuersignal OUT_LOAD_SYNC_n zum Aktualisieren ausgelöst wird, und entsprechenden Aktualisierungen an digitalen Steuersignalen DIVCODE_n und PICODE_n. In einem Ausführungsbeispiel der digitalen Schaltung 302 beträgt diese Verzögerung mehrere Zyklen (von zum Beispiel zehn Zyklen des Ausgangstaktsignals CLKOUTn), nachdem das Steuersignal OUT_LOAD_SYNC_n die digitale Schaltung 302 zum Aktualisieren umschaltet.
Die Wellenformen von 8 veranschaulichen den Betrieb des Taktgenerators 504 unter Verwendung von beispielhaften übertriebenen Werten. Es sei angenommen, dass Teilersteuersignale DIV₁ und DIV₂ eine Teilung um 100 beziehungsweise eine Teilung um 200 angeben. Das Steuersignal OUT_LOAD schaltet um, um eine Aktualisierung auf den Wert des gefilterten Phasendifferenzsignals OL_OUT anzuzeigen. Der interpolative Master-Ausgangsteiler 402 und der interpolative Slave-Ausgangsteiler 452 detektieren jeweils das Umschalten des Steuersignals OUT_LOAD an der entsprechenden steigenden Flanke von CLKOUT₁ beziehungsweise CLKOUT₂. Der interpolative Master-Ausgangsteiler 402 und der interpolative Slave-Ausgangsteiler 452 ändern entsprechende Steuersignale DIVCODE_n und PICODE_n nach einer Verzögerung von zehn Zyklen des entsprechenden Ausgangstaktsignals CLKOUT_n durch die digitale Schaltung 302. Bei einem Echtzeit-Zählwert 8000 aktualisiert die digitale Schaltung 302 die Ausgangssteuersignale DIVCODE₁ und PICODE₁, und der interpolative Master-Ausgangsteiler 402 beginnt durch 101 zu teilen. Der Wert des Zeitcodes TIMESTAMP₁ beträgt 8000, und eine Zeitstempel-Aktualisierungsschaltung 408 liefert den aktualisierten Wert des Zeitcodes TIMESTAMP₁ an den Pseudokaskadenprozessor 170. Bei einem Echtzeit-Zählwert 9115 aktualisiert die digitale Schaltung 302 die Ausgangssteuersignale DIVCODE₂ und PICODE₂, und der interpolative Slave-Ausgangsteiler 452 beginnt durch 202 zu teilen. Der Wert des Zeitcodes TIMESTAMP₂ beträgt 9115, und die Zeitstempel-Aktualisierungsschaltung 408 liefert den aktualisierten Zeitcode TIMESTAMP₂ an den Pseudokaskadenprozessor 170.
In mindestens einer Ausführungsform bestimmt der Pseudokaskadenprozessor 170 den Korrekturwert auf Basis der Zeitdifferenz zwischen Änderungen an Steuersignalen DIVCODE₂ und PICODE₂ des interpolativen Slave-Ausgangsteilers 452 und Änderungen an Steuersignalen DIVCODE₁ und PICODE₁ des interpolativen Master-Ausgangsteilers 402 und eine entsprechende Änderung an dem gefilterten Phasendifferenzsignal OL_OUT: $CORRECTION = ({TIMESTAMP}_{SLAVE} - {TIMESTAMP}_{MASTER}) \times (Δ OL_OUT) .$
Wenn die Differenz bei den Zeitstempeln 1115 Echtzeit-Taktzyklen beträgt und die Änderung an dem gefilterten Phasendifferenzsignal OL_OUT 0,01 beträgt, wie oben beschrieben, berechnet der Pseudokaskadenprozessor 170 den Wert des Korrektursignals CORRECTION als: $({TIMESTAMP}_{1} - {TIMESTAMP}_{1}) \times (Δ OL_OUT) = 1115 \times 0,01 = 11,15.$
In einer Ausführungsform lädt die Korrektursteuerschaltung 454 den Korrekturwert in einen Zähler und implementiert eine Korrektur jeweils um ein niedrigstwertiges Bit. In einer Ausführungsform beträgt die Korrektur um ein niedrigstwertiges Bit weniger als eine Zeiteinheit, die 300 Femtosekunden ist. Die Korrektursteuerschaltung 454 lädt den fraktionalen Teil, 0,15, in einen Akkumulator. Der ganzzahlige Teil, 11, wird durch die Korrektursteuerschaltung 454 zum Abändern des Steuersignals PICODE₂ um Eins verwendet, verteilt über 11 Zyklen. Während die Ausführungsbeispiele einen Master-Ausgangsteiler und einen Slave-Ausgangsteiler verwenden, kann außerdem eine beliebige ganzzahlige Zahl an Slave-Ausgangsteilern an einen Master-Ausgangsteiler gekoppelt werden für eine Synchronisation von entsprechenden Ausgangstaktsignalen mit dem durch den Master-Ausgangsteiler erzeugten Ausgangstaktsignal. Beispielsweise kann ein Master-Ausgangsteiler mit vier Slave-Ausgangsteilern pseudokaskadiert sein.
Die Pseudokaskadierte-Ausgangsteiler der Ausführungsformen der 5-8 erfüllen Jitter-Spezifikationen, selbst wenn die durch M₁/N und M₂/N implementierten Teilungsverhältnisse rationale, fraktional bezogene (das heißt nicht ganzzahlig bezogene) Verhältnisse sind. Die Pseudokaskadenverarbeitung korrigiert relativ kleine Phasenfehler, die über der Zeit akkumulieren, um einen Phasenfehler und einen verwandten Frequenzfehler zu eliminieren. Obwohl die zum Veranschaulichen des Betriebs der Phasenfehlerkorrektur in 8 verwendeten Werte unter einigen Umständen auftreten können (zum Beispiel ein Schalten des Taktsignals REFCLK 120), sind jene Werte nur beispielhaft, und andere tatsächliche Teilerwerte weisen eine fraktionale Beziehung auf und verursachen kleinere Änderungen an dem gefilterten Phasendifferenzsignal OL_OUT und Zeitstempeldifferenzen. Im normalen Betrieb verfolgt der Phasenregelkreis geringfügige Änderungen, zum Beispiel Änderungen zu dem Taktsignal REFCLK 120 und Änderungen am Quarzoszillator 101. Um jene geringfügigen Änderungen zu verfolgen, weist das gefilterte Phasendifferenzsignal OL OUT eine fraktionale Beziehung auf, die sich für die Zielanwendung eignet (zum Beispiel eine fraktionale Präzision von 10^-12 für eine Verfolgung bei 1 × 10⁶ Aktualisierungen pro Sekunde), und ein Ausgangsteiler weist eine Präzision auf, die für die Zielanwendung geeignet ist (zum Beispiel eine Präzision von 300 fs pro Teilung und Akkumulation des Rests bei 10^-21 zur Verfolgung bei 1 × 10⁶ Aktualisierungen pro Sekunde).
Unter Bezugnahme auf 9 und 10 konfiguriert in mindestens einer Ausführungsform ein Taktprodukt selektiv einen Taktgenerator gemäß für eine Zielanwendung gewählten Frequenzteilungswerten. Beim Implementieren von mehreren, mit ganzzahlbezogenen Teilerwerten konfigurierten interpolativen Ausgangsteilern kann der interpolative Ausgangsteiler mit einem Ganzzahl-Frequenzteiler (oder einem interpolativen Ausgangsteiler, der konfiguriert ist, eine Ganzzahl-Frequenzteilung durchzuführen) kaskadiert werden, wodurch ein vernachlässigbarer oder kein Phasenfehler in das Ausgangstaktsignal eingeführt wird und eine Pseudokaskadenverarbeitung nicht erforderlich ist. Deshalb konfiguriert ein selektiv konfigurierbares Taktprodukt einen oder mehrere Phasenregelkreise (einen Innenschleifen-Phasenregelkreis und einen Außenschleifen-Phasenregelkreis), um Ausgangsteiler 966 und 968 (zum Beispiel eine Kombination aus interpolativen Ausgangsteilern und Ganzzahl-Teilern) anzusteuern, und ermöglicht eine Fehlerkompensation auf Basis von gewählten Teilerwerten, die dazu bestimmt ist, Zielausgangs-Taktsignalfrequenzen zu erzielen.
Beispielsweise verwendet eine Zielanwendung Teilerwerte M₂ und M₁, die durch einen Controller in einem Taktprodukt empfangen werden (902). Der Controller bestimmt, ob M₁ ein ganzzahliges Vielfaches von M₂ ist (904). Falls M₁ ein ganzzahliges Vielfaches von M₂ ist, dann kaskadiert der Controller Ausgangsteiler (die ein interpolativer Ausgangsteiler oder ein Ganzzahl-Ausgangsteiler sein können) in Übereinstimmung mit der Konfiguration 1000 von 10 (906). Falls M₁ kein ganzzahliges Vielfaches von M₂ ist, dann konfiguriert der Controller einen interpolativen Master-Ausgangsteiler und einen interpolativen Slave-Ausgangsteiler in einer Pseudokaskadenkonfiguration in Übereinstimmung mit der Konfiguration von 5 (908).
Wenngleich beim Beschreiben von Ausführungsformen der Erfindung im Allgemeinen Schaltungen und physische Strukturen angenommen worden sind, wird durchaus erkannt, dass im modernen Halbleiterdesign und bei der modernen Halbleiterfabrikation physische Strukturen und Schaltungen in einer computerlesbaren deskriptiven Form für geeignete Verwendung in nachfolgenden Design-, Simulations-, Test- oder Fabrikationsstufen verkörpert sein können. Strukturen und Funktionalität, die in den beispielhaften Konfigurationen als diskrete Komponenten vorgestellt werden, können als eine kombinierte Struktur oder Komponente implementiert werden. Es werden verschiedene Ausführungsformen der Erfindung so in Betracht gezogen, dass sie Schaltungen, Systeme von Schaltungen, verwandte Verfahren und ein dingliches computerlesbares Medium mit Kodierungen darauf (zum Beispiel VHSIC-Hardware Description Language (VHDL), Verilog, GDSII-Daten, Electronic Design Interchange Format (EDIF) und/oder Gerger-Datei) von solchen Schaltungen, Systemen und Verfahren enthalten, alle wie hierin beschrieben und wie in den beigefügten Ansprüchen definiert. Außerdem können die computerlesbaren Medien Anweisungen sowie Daten speichern, die verwendet werden können, um die Erfindung zu implementieren. Die Anweisungen/Daten können sich auf Hardware, Software, Firmware oder Kombinationen davon beziehen.
Die Beschreibung der hierin dargestellten Erfindung ist veranschaulichend und soll nicht den Schutzbereich der Erfindung, wie in den folgenden Ansprüchen dargestellt, beschränken. Die Ausdrücke „erster“, „zweiter“, „dritter“ und so weiter, wie in den Ansprüchen verwendet, sollen, sofern nicht durch den Kontext anderweitig deutlich ist, zwischen verschiedenen Elementen in den Ansprüchen unterscheiden und sollen nicht anderweitig irgendeine Reihenfolge bei Zeit, Ort oder Qualität anzeigen oder implizieren. Variationen und Modifikationen der hierin offenbarten Ausführungsformen können auf Basis der hierin dargestellten Beschreibung vorgenommen werden, ohne von dem Schutzbereich der Erfindung, wie in den folgenden Ansprüchen dargelegt, abzuweichen.

Claims

Taktgenerator, umfassend: einen Schleifenfilter, der konfiguriert ist zum Erzeugen eines gefilterten Phasendifferenzsignals auf Basis eines Referenztaktsignals und eines Rückkopplungstaktsignals; einen ersten Ausgangsteiler, der konfiguriert ist zum Erzeugen eines ersten Ausgangstaktsignals als Reaktion auf ein Eingangstaktsignal und ein erstes Teilersteuersignal auf Basis des gefilterten Phasendifferenzsignals und konfiguriert zum Erzeugen eines ersten Zeitcodes auf Basis eines Zählersignals und einer ersten Aktualisierung des ersten Ausgangstaktsignals als Antwort auf eine Aktualisierung des gefilterten Phasendifferenzsignals auf einen ersten Wert von einem zweiten Wert, wobei das Rückkopplungstaktsignal auf dem ersten Ausgangstaktsignal basiert; einen zweiten Ausgangsteiler, der konfiguriert ist zum Erzeugen eines zweiten Ausgangstaktsignals als Reaktion auf das Eingangstaktsignal, ein zweites Teilersteuersignal und ein Korrektursignal, wobei das zweite Teilersteuersignal auf dem gefilterten Phasendifferenzsignal basiert, und konfiguriert zum Erzeugen eines zweiten Zeitcodes auf Basis des Zählersignals und einer zweiten Aktualisierung des zweiten Ausgangstaktsignals als Antwort auf die Aktualisierung des gefilterten Phasendifferenzsignals; und eine Fehlerkorrekturschaltung, die konfiguriert ist zum Erzeugen des Korrektursignals auf Basis des ersten Zeitcodes, des zweiten Zeitcodes, des ersten Werts und des zweiten Werts.
Taktgenerator nach Anspruch 1, wobei die Fehlerkorrekturschaltung das Korrektursignal auf Basis einer ersten Differenz zwischen dem ersten Wert und dem zweiten Wert und einer zweiten Differenz zwischen dem ersten Zeitcode und dem zweiten Zeitcode erzeugt.
Taktgenerator nach Anspruch 1 oder 2, wobei der zweite Ausgangsteiler umfasst: eine digitale Schaltung, die konfiguriert ist zum Erzeugen eines Teilercodes und eines Phasenfehlercodes auf Basis des zweiten Teilersteuersignals, und die digitale Schaltung ist weiter konfiguriert zum Verstellen des Phasenfehlercodes gemäß dem Korrektursignal.
Taktgenerator nach Anspruch 1, 2 oder 3, wobei die Fehlerkorrekturschaltung umfasst: einen Akkumulator, der konfiguriert ist zum Erzeugen eines Fehlersignals auf Basis einer ersten Differenz zwischen dem ersten Wert und dem zweiten Wert und einer zweiten Differenz zwischen dem ersten Zeitcode und dem zweiten Zeitcode; und einen Vergleicher, der konfiguriert ist zum Aktualisieren des Korrektursignals als Antwort darauf, dass das Fehlersignal einen Schwellwert-Fehlerwert übersteigt.
Taktgenerator nach Anspruch 1, 2, 3 oder 4, weiter umfassend: einen Multiplizierer, der konfiguriert ist zum Erzeugen des ersten Teilersteuersignals auf Basis des gefilterten Phasendifferenzsignals und eines ersten digitalen Steuersignals; und einen zweiten Multiplizierer, der konfiguriert ist zum Erzeugen des zweiten Teilersteuersignals auf Basis des gefilterten Phasendifferenzsignals und eines zweiten digitalen Steuersignals.
Taktgenerator nach Anspruch 5, wobei das erste digitale Steuersignal von dem zweiten digitalen Steuersignal unabhängig ist.
Taktgenerator nach Anspruch 1, 2, 3, 4, 5 oder 6, wobei der erste Ausgangsteiler einen ersten Zeit-Digital-Wandler umfasst, der auf ein Echtzeittaktsignal reagiert.
Taktgenerator nach Anspruch 7, wobei der zweite Ausgangsteiler einen zweiten Zeit-Digital-Wandler umfasst, der auf das Echtzeittaktsignal reagiert.
Taktgenerator nach Anspruch 1, 2, 3, 4, 5, 6, 7 oder 8, wobei der erste Zeitcode und der zweite Zeitcode auf Basis eines Echtzeittaktsignals erzeugt werden.
Taktgenerator nach Anspruch 1, 2, 3, 4, 5, 6, 7, 8 oder 9, weiter umfassend: einen steuerbaren Oszillator, der konfiguriert ist zum Erzeugen des Eingangstaktsignals, wobei das Eingangstaktsignal eine Frequenz aufweist, die um mindestens eine Größenordnung größer ist als eine Aktualisierungsfrequenz des gefilterten Phasendifferenzsignals.
Verfahren zum Betreiben eines Taktgenerators, umfassend: Erzeugen eines gefilterten Phasendifferenzsignals auf Basis eines Referenztaktsignals und eines Rückkopplungstaktsignals; Erzeugen eines ersten Ausgangstaktsignals auf Basis eines ersten Teilersteuersignals und eines Eingangstaktsignals, wobei das erste Teilersteuersignal auf dem gefilterten Phasendifferenzsignal basiert, wobei das Rückkopplungstaktsignal auf dem ersten Ausgangstaktsignal basiert; Erzeugen eines ersten Zeitcodes auf Basis eines Zählersignals und einer ersten Aktualisierung des ersten Ausgangstaktsignals als Antwort auf eine Aktualisierung des gefilterten Phasendifferenzsignals auf einen ersten Wert von einem zweiten Wert; Erzeugen eines zweiten Ausgangstaktsignals auf Basis eines zweiten Teilersteuersignals, des Eingangstaktsignals und eines Fehlerkorrektursignals, wobei das zweite Teilersteuersignal auf dem gefilterten Phasendifferenzsignal basiert; Erzeugen eines zweiten Zeitcodes auf Basis des Zählersignals und einer zweiten Aktualisierung des zweiten Ausgangstaktsignals als Antwort auf die Aktualisierung des gefilterten Phasendifferenzsignals; und Erzeugen des Fehlerkorrektursignals auf Basis des ersten Werts, des zweiten Werts, des ersten Zeitcodes und des zweiten Zeitcodes.
Verfahren nach Anspruch 11, wobei das Fehlerkorrektursignal auf einer ersten Differenz zwischen dem ersten Wert und dem zweiten Wert und einer zweiten Differenz zwischen dem ersten Zeitcode und dem zweiten Zeitcode basiert.
Verfahren nach Anspruch 11 oder 12, wobei das Erzeugen des Fehlerkorrektursignals umfasst: Erzeugen eines Fehlersignals auf Basis einer ersten Differenz zwischen dem ersten Wert und dem zweiten Wert und einer zweiten Differenz zwischen dem ersten Zeitcode und dem zweiten Zeitcode; und Aktualisieren des Fehlerkorrektursignals als Antwort darauf, dass das Fehlersignal einen Schwellwert-Fehlerwert übersteigt.
Verfahren nach Anspruch 11, 12 oder 13, wobei das Erzeugen des zweiten Ausgangstaktsignals umfasst: Erzeugen eines Teilercodes und eines Phasenfehlercodes auf Basis des zweiten Teilersteuersignals; und Verstellen des Phasenfehlercodes gemäß dem Fehlerkorrektursignal.
Verfahren nach Anspruch 11, 12, 13 oder 14, weiter umfassend: Erzeugen des ersten Teilersteuersignals auf Basis des gefilterten Phasendifferenzsignals und eines ersten digitalen Steuersignals; und Erzeugen des zweiten Teilersteuersignals auf Basis des gefilterten Phasendifferenzsignals und eines zweiten digitalen Steuersignals.
Verfahren nach Anspruch 15, wobei das erste Teilersteuersignal durch Multiplizieren des gefilterten Phasendifferenzsignals mit dem ersten digitalen Steuersignal erzeugt wird; und wobei das zweite Teilersteuersignal durch Multiplizieren des gefilterten Phasendifferenzsignals mit dem zweiten digitalen Steuersignal erzeugt wird.
Verfahren nach Anspruch 15, wobei das erste digitale Steuersignal von dem zweiten digitalen Steuersignal unabhängig ist.
Verfahren nach Anspruch 11, 12, 13, 14, 15, 16 oder 17, weiter umfassend: Erzeugen des Rückkopplungstaktsignals auf Basis des ersten Ausgangstaktsignals und eines Teilersteuersignals.
Verfahren zum Betreiben eines Taktprodukts, umfassend: als Antwort darauf, dass ein erster Teilerwert ein ganzzahliges Vielfaches eines zweiten Teilerwerts ist, Konfigurieren eines mit einem ersten Phasenregelkreis kaskadierten ersten Ausgangsteilers und eines mit dem ersten Ausgangsteiler kaskadierten zweiten Ausgangsteilers; und als Antwort darauf, dass der erste Teilerwert ein nicht-ganzzahliges Vielfaches des zweiten Teilerwerts ist, Konfigurieren des mit dem ersten Phasenregelkreis kaskadierten ersten Ausgangsteilers und zum Liefern eines Rückkopplungssignals des ersten Phasenregelkreises und Konfigurieren eines mit dem ersten Phasenregelkreis kaskadierten zweiten Ausgangsteilers parallel mit dem ersten Ausgangsteiler und als Reaktion auf ein Fehlerkorrektursignal auf Basis einer Differenz bei Antwortzeiten des ersten Ausgangsteilers und des zweiten Ausgangsteilers auf eine Änderung bei einem gefilterten Phasendifferenzsignal des ersten Phasenregelkreises.
Verfahren nach Anspruch 19, wobei der erste Teilerwert ein nicht-ganzzahliges Vielfaches des zweiten Teilerwerts ist, wobei das Verfahren weiter umfasst: Multiplizieren des gefilterten Phasendifferenzsignals mit dem ersten Teilerwert, um ein erstes Teilersteuersignal zu erzeugen; und Multiplizieren des gefilterten Phasendifferenzsignals mit dem zweiten Teilerwert, um ein zweites Teilersteuersignal zu erzeugen, wobei der erste Ausgangsteiler ein erstes Ausgangstaktsignal auf Basis des ersten Teilersteuersignals und eines Eingangstaktsignals erzeugt, wobei das Rückkopplungssignal auf dem ersten Ausgangstaktsignal basiert, und wobei der zweite Ausgangsteiler ein zweites Ausgangstaktsignal auf Basis des zweiten Teilersteuersignals, des Eingangstaktsignals und des Fehlerkorrektursignals erzeugt.