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Die
vorliegende Erfindung betrifft einen Verzögerungsregelkreis und ein Verfahren
zum Erzeugen eines Ausgangstaktsignals.
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In
herkömmlichen
Halbleitersystemen werden Daten synchron zu einem Taktsignal übertragen, so
dass die Synchronisation zwischen einem Taktsignal und einem Datensignal
für den
Betrieb und/oder die Funktion des Systems relativ wichtig sein kann. Beispielsweise
können
in einem System, in dem ein Datenwert bei einer Flanke eines Taktsignals
bestimmt wird, eine Phase und eine Frequenz des Taktsignals gesteuert
werden, so dass die Flanke des Taktsignals in der Mitte eines Datenpulses
lokalisiert ist. In synchronen Schaltungen wird ein Phänomen, bei
dem das Taktsignal zu unterschiedlichen Zeiten an die jeweiligen
Komponenten übertragen
wird, als Taktverschiebung oder „clock skew" bezeichnet. Taktverschiebung
kann durch Veränderungen
der Übertragungszeiten
für Taktsignale
durch eine Übertragungsleitung
hervorgerufen sein. Taktverschiebung kann auch aus einer Verzögerung resultieren, während der
ein Taktsignal durch eine interne Schaltung eines Chips geleitet
wird.
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Ein
herkömmliches
Halbleiterspeicherelement stellt ein internes Taktsignal für eine Mehrzahl interner
Schaltungen unter Verwendung eines Takttreibers bereit, der eine
hohe oder relativ hohe Treibfähigkeit
hat. Wenn jedoch die Mehrzahl interner Schaltungen ein externes
Taktsignal als einen Betriebstakt empfängt, kann die Taktverschiebung zwischen
dem externen Taktsignal und dem internen Taktsignal so groß werden
wie eine Verzögerungszeit,
während
der das externe Taktsignal durch den Takttreiber geleitet wird,
und eine Datenausgabe kann bis hin zu der Verzögerungszeit verzögert werden.
Ein herkömmlicher
Verzögerungsregelkreis („delay-locked
loop" – DLL) kann
eine Phasendifferenz zwischen dem externen Taktsignal (oder einem Referenzsignal)
und dem internen Taktsignal erkennen und kann die Phasendifferenz
kompensieren, so dass das interne Taktsignal mit dem externen Taktsignal
synchronisiert ist.
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Ein
DLL kann weiterhin die Phase eines periodisch veränderten
internen Taktsignals ändern. Gemäß einem
Beispiel kann eine Phasendifferenz in einem anfänglichen Betriebszustand eines
Halbleiterspeicherelements größer sein,
wobei der DLL die Phasendifferenz in gröberer Weise kompensiert. Jedoch
kann es vorkommen, dass eine Phase eines Ausgangssignals des DLL
in Bezug auf eine Referenzphase nicht exakt verriegelt ist, so dass
im Ergebnis „bang-bang
Jitter" auftreten
kann. In wenigstens einem Beispiel kann bang-bang Jitter dadurch entstehen,
dass die Phase des Ausgangssignals des DLL der Phase des Referenzsignals
(oder der Referenzphase) voraus- oder nacheilt. Wenn eine Grob-Phasenkompensierung
des Ausgangssignals andauert, kann bang-bang Jitter zunehmen.
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Um
bang-bang Jitter zu unterdrücken,
kann der Betrieb eines herkömmlichen
DLL in zwei Modi unterteilt werden. Nachdem der DLL beispielsweise während eines
ersten Zeitintervalls (z.B. einem anfänglichen Verriegelungsmodus)
in Betrieb war, kann der DLL eine Phasendifferenz grob kompensieren. Nach
dem ersten Zeitintervall (z.B. während
eines normalen Verriegelungsmodus) kann der DLL die Phasendifferenz
feiner kompensieren. In diesem Beispiel kann zum Reduzieren einer
Verriegelungszeit während
des anfänglichen
Verriegelungsmodus eine Phasenaktualisierungsfrequenz des DLL in
Abhängigkeit
von einer Schleifenbandbreite des DLL bestimmt werden, so dass die
Phasenaktualisierungsfrequenz näher
bei der Schleifenbandbreite des DLL ist. Die Phasenaktualisierungsfrequenz
während
des normalen Verriegelungs modus kann niedriger oder deutlich niedriger
als die Schleifenbandbreite des DLL sein, um bang-bang Jitter zu
reduzieren.
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Obwohl
die Betriebsfrequenz einer herkömmlichen
Halbleiterschaltung zunehmen kann, kann es vorkommen, dass die Verzögerung einer Schaltung,
die ein internes Taktsignal empfängt,
nicht abnimmt, so dass die Phasendifferenz zunehmen kann. Auf diese
Weise ist es unter Umständen
nicht ausreichend, eine Phase während
eines anfänglichen
Verriegelungsmodus mit einer Phasenaktualisierungsfrequenz zu aktualisieren,
der näher
bei einer Schleifenbandbreite eines DLL liegt.
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Wenn
ein Taktsignal während
des normalen Verriegelungsmodus außerhalb eines verriegelten Zustands
oder unverriegelt ist (z.B. wenn eine Verriegelungsdrift auftritt),
kann der herkömmliche
DLL eine Phase des Taktsignals mit einer kleineren oder relativ
kleinen Phasenänderung
und einer relativ niedrigen Phasenaktualisierungsfrequenz aktualisieren.
In diesem Beispiel kann es vorkommen, dass eine größere Anzahl
an Taktzyklen erforderlich ist, um das Taktsignal zu verriegeln
als in dem anfänglichen
Verriegelungsmodus des herkömmlichen
DLL. Der DLL kann eine Frequenz des Taktsignals festlegen, so dass
diese geringer ist als eine Schleifenbandbreite des DLL, um eine
fehlerhafte Phasenaktualisierung zu unterdrücken. Herkömmlicherweise nehmen Betriebsfrequenzen
von Halbleiterelementen relativ zu Bandbreiten zu. Wenn ein herkömmliches
Halbleiterelement den Betrieb aufnimmt, kann eine Zeit, während der
der DLL das interne Taktsignal verriegelt, beispielsweise mehrere
zehn Zyklen betragen, während
derer die Betriebssicherheit des Halbleiterelements abnehmen kann.
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In
einem herkömmlichen
DLL kann eine Phasenaktualisierungsfrequenz durch die Schleifenbandbreite
des DLL begrenzt sein und ein Vergrößern der Schleifenbandbreite
des DLL kann relativ schwierig sein. Andererseits kann durch grobe
Aktualisierung die Verriegelungszeit verkürzt werden, wobei jedoch bang-bang
Jitter zunehmen kann. Andererseits kann durch feines Aktualisieren
bang-bang Jitter reduziert werden, jedoch kann sich dabei die Verriegelungszeit
verlängern.
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Der
Erfindung liegt das technische Problem zugrunde, einen Verzögerungsregelkreis
und ein Verfahren zum Erzeugen eines Ausgangstaktsignals anzugeben,
die sich durch kurze Verriegelungszeiten und/oder reduzierten bang-bang
Jitter auszeichnen.
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Die
Erfindung löst
das Problem mittels eines Verzögerungsregelkreises
mit den Merkmalen des Patentanspruchs 1 und mittels eines Verfahrens
zum Erzeugen eines Ausgangstaktsignals mit den Merkmalen des Patentanspruchs
20.
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Vorteilhafte
Ausgestaltungen der Erfindung sind in den Unteransprüchen angegeben,
deren Wortlaut hiermit durch Bezugnahme in die Beschreibung aufgenommen
wird, um unnötige
Textwiederholungen zu vermeiden.
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Wenigstens
eine Ausgestaltung schafft einen DLL, der in der Lage ist, eine
Verriegelungszeit und/oder bang-bang Jitter zu reduzieren, ohne
eine Schleifenbandbreite des DLL zu beschränken.
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Wenigstens
eines weitere beispielhaften Ausgestaltung schafft ein Verfahren
zum Erzeugen eines Taktsignals, das in der Lage ist, eine Verriegelungszeit
und/oder bang-bang Jitter zu reduzieren, ohne eine Schleifenbandbreite
des DLL zu beschränken.
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Gemäß wenigstens
einer weiteren beispielhaften Ausgestaltung kann ein DLL eine Steuerschaltung,
eine Verzögerungsleitung
und/oder einen lokalen Taktgenerator enthalten. Die Steuerschaltung kann
eine Mehrzahl von Phasensteuersignalen erzeugen, die anzeigen können, ob
ein Ausgangstaktsignal einem Eingangstaktsignal voraus- oder nacheilt. Die
Mehrzahl von Phasensteuersignalen kann synchron mit einem lokalen
Taktsignal erzeugt werden. Die Steuerschaltung kann auch bestimmen,
ob das Ausgangstaktsignal bezogen auf das Eingangstaktsignal verriegelt
ist, und sie kann ein Teilungssteuersignal basierend darauf erzeugen,
ob das Ausgangstaktsignal verriegelt ist. Die Verzögerungsleitung
kann das Eingangstaktsignal basierend auf der Mehrzahl von Phasensteuersignalen
verzögern, um
das Ausgangstaktsignal zu erzeugen. Der lokale Taktgenerator kann
das lokale Taktsignal erzeugen und eine Erzeugungsfrequenz des lokalen
Taktsignals basierend auf dem Teilungssteuersignal steuern.
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Gemäß wenigstens
einigen weiteren beispielhaften Ausgestaltungen kann die Steuerschaltung
eine Logikschaltung umfassen. Die Logikschaltung kann basierend
auf der Mehrzahl von Phasensteuersignalen bestimmen, ob das Ausgangstaktsignal
verriegelt ist. Die Logikschaltung kann bestimmen, dass das Ausgangstaktsignal
in einem verriegelten Zustand ist, wenn ein erstes der Phasensteuersignale
kontinuierlich mehr als N-mal erzeugt wird (wobei N eine ganze Zahl
ist) und wenn anschließend ein
zweites der Mehrzahl von Phasensteuersignalen erzeugt wird. Die
Logikschaltung kann bestimmen, dass das Ausgangstaktsignal in einem
unverriegelten Zustand ist, wenn ein erstes der Phasensteuersignale
mehr als N-mal erzeugt wird, nachdem das Ausgangstaktsignal als
in dem verriegelten Zustand befindlich bestimmt wurde. Die Steuerschaltung
kann das Teilungssteuersignal mit einem ersten Logikwert erzeugen,
wenn das Ausgangstaktsignal als in einem verriegelten Zustand befindlich
bestimmt wird, und sie kann das Teilungssteuersignal mit einem zweiten Logikwert
erzeugen, wenn das Ausgangstaktsignal als in einem unverriegelten
Zustand befindlich bestimmt wird. Der lokale Taktgenerator kann
das lokale Taktsignal mit einer niedrigeren oder relativ niedrigen Frequenz
erzeugen, während
das Teilungssteuersignal den ersten Logikwert aufweist, und er kann
das lokale Taktsignal mit einer höheren oder relativ hohen Taktfrequenz
erzeugen, während
das Teilungssteuersignal den zweiten Logikwert aufweist.
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Gemäß wenigstens
einer weiteren Ausgestaltung kann die Verzögerungsleitung eine Phase des
Ausgangstaktsignals gemäß einem
Betriebsmodus des DLL mit einer jeweiligen Phasenänderung aktualisieren.
Die Verzögerungsleitung
kann eine Grob-Verzögerungsleitung,
einen Auswähler
und einen Interpolator umfassen. Die Grob-Verzögerungsleitung
kann eine Mehrzahl von Grob-Verzögerungssignalen
mit einer relativ großen
Phasenänderung
erzeugen. Der Auswähler
kann wenigstens zwei der Mehrzahl von Grob-Verzögerungssignalen
auswählen,
um die ausgewählten
Grob-Verzögerungssignale auszugeben.
Der Interpolator kann das Ausgangstaktsignal mit einer relativ kleinen
Phasenänderung
erzeugen, indem er die ausgewählten Grob-Verzögerungssignale
interpoliert.
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Gemäß wenigstens
einer weiteren beispielhaften Ausgestaltung kann die Verzögerungsleitung eine
Grob-Verzögerungsleitung
und/oder einen Phasenmischer aufweisen. Die Grob-Verzögerungsleitung
kann wenigstens ein Grob-Verzögerungssignal mit
einer größeren oder
relativ großen
Phasenänderung
erzeugen. Der Phasenmischer kann entweder das Grob-Verzögerungssignal
oder eines aus einer Mehrzahl von zweiten Verzögerungssignalen auswählen, die
gegenüber
dem Grob-Verzögerungssignal
um eine jeweilige Verzögerungszeit
verzögert wurden,
um das Ausgangstaktsignal zu erzeugen.
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Bei
wenigstens einer anderen beispielhaften Ausgestaltung kann ein DLL
eine Verzögerungsleitung
und/oder eine Steuerschaltung aufweisen. Die Verzögerungsleitung
kann ein Eingangstaktsignal basierend auf einem Phasensteuersignal
verzögern, um
ein Ausgangstaktsignal zu erzeugen. Die Steuerschaltung kann bestimmen,
ob das Ausgangstaktsignal bezogen auf das Eingangstaktsignal verriegelt
ist, kann das Phasensteuersignal mit einer ersten (z.B. einer relativ
niedrigen) Frequenz in einem verriegelten Zustand erzeugen und kann
das Phasensteuersignal mit einer zweiten (z.B. relativ hohen) Frequenz in
einem unverriegelten Zustand erzeugen.
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Gemäß wenigstens
einigen beispielhaften Ausgestaltungen kann das Phasensteuersignal
ein erstes Phasensteuersignal und ein zweites Phasensteuersignal
umfassen und die Steuerschaltung kann eine Logikschaltung umfassen.
Die Logikschaltung kann basierend auf den ersten und zweiten Phasensteuersignalen
eine relative Phasendifferenz zwischen dem Eingangstaktsignal und
dem Ausgangstaktsignal bestimmen. Die Logikschaltung kann basierend
auf den ersten und zweiten Phasensteuersignalen bestimmen, ob das
Ausgangssteuersignal in Bezug auf das Eingangssteuersignal in einem
verriegelten oder einem unverriegelten Zustand ist, um ein Teilungssteuersignal
zu erzeugen. Die Logikschaltung kann bestimmen, dass das Ausgangstaktsignal
in einem verriegelten Zustand ist, wenn entweder das erste oder
das zweite Phasensteuersignal mehr als N-mal erzeugt wird und wenn anschließend das
jeweils andere der ersten und zweiten Phasensteuersignale erzeugt
wird. Wenn das Ausgangstaktsignal in einem verriegelten Zustand
ist, kann die Logikschaltung das Teilungssteuersignal mit einem
ersten Logikwert ausgeben. Die Logikschaltung kann bestimmen, dass
das Ausgangstaktsignal in einem unverriegelten Zustand ist, wenn
entweder das erste oder zweite Phasensteuersignal kontinuierlich
mehr als N-mal erzeugt wird, nachdem das Ausgangstaktsignal als
in einem verriegelten Zustand befindlich bestimmt wurde.
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Wenigstens
eine weitere beispielhafte Ausgestaltung schafft ein Verfahren zum
Erzeugen eines Ausgangstaktsignals, beispielsweise unter Verwendung
eines DLL. Gemäß wenigstens
dieser beispielhaften Ausgestaltung kann eine Mehrzahl von Phasensteuersignalen
erzeugt werden. Die Mehrzahl von Phasensteuersignalen kann anzeigen,
ob das Ausgangstaktsignal einem Eingangstaktsignal voraus- oder
nacheilt, und sie kann mit einem lokalen Taktsignal synchronisiert
sein. Ob ein Ausgangstaktsignal in Bezug auf das Eingangstaktsignal
verriegelt ist, kann basierend auf der Mehrzahl von Phasensteuersignalen
bestimmt werden. Ein Teilungssteuersignal kann basierend darauf
erzeugt werden, ob das Ausgangssteuersignal verriegelt ist oder
nicht. Das lokale Taktsignal kann erzeugt werden, indem eine Erzeugungsfrequenz
des lokalen Taktsignals basierend auf dem Teilungssteuersignal gesteuert
wird. Das Ausgangstaktsignal kann erzeugt werden, indem das Eingangstaktsignal
basierend auf der Mehrzahl von Phasensteuersignalen verzögert wird.
Gemäß wenigstens
einigen beispielhaften Ausgestaltungen kann das Ausgangstaktsignal
als in einem verriegelten Zustand befindlich bestimmt werden, wenn
ein erstes der Phasensteuersignale kontinuierlich mehr als N-mal
erzeugt wird und wenn anschließend
ein zweites der Mehrzahl von Phasensteuersignalen erzeugt wird.
Das Ausgangstaktsignal kann als in einem unverriegelten Zustand
befindlich bestimmt werden, wenn eines der Phasensteuersignale kontinuierlich
mehr als N-mal erzeugt
wird, nachdem das Ausgangstaktsignal als in dem verriegelten Zustand
befindlich bestimmt wurde.
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Gemäß wenigstens
einigen beispielhaften Ausgestaltungen kann das lokale Taktsignal
mit einer Frequenz erzeugt werden, die niedriger als eine Schleifenbandbreite
des DLL ist, während
das Teilungssteuersignal den ersten Logikwert aufweist, und es kann
mit einer Fre quenz erzeugt werden, die höher als die Schleifenbandbreite
des DLL ist, während das
Teilungssteuersignal den zweiten Logikwert aufweist. Wenigstens
eine weitere beispielhafte Ausgestaltung schafft ein Verfahren zum
Erzeugen eines Ausgangstaktsignals, beispielsweise unter Verwendung
eines DLL. Der DLL kann in einem Grob-Verriegelungsmodus und einem Fein-Verriegelungsmodus betreibbar
sein und kann eine Phase des Ausgangstaktsignals mit einer relativ
hohen Phasenaktualisierungsfrequenz und/oder einer relativ geringen Phasenänderung
aktualisieren, während
der DLL in dem Fein-Verriegelungsmodus
betrieben wird.
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Gemäß wenigstens
einigen beispielhaften Ausgestaltungen kann eine Phasendifferenz
zwischen einem Eingangstaktsignal und dem Ausgangstaktsignal detektiert
werden, um zu bestimmen, dass das Ausgangstaktsignal in einem verriegelten
Zustand ist, und die Phase des Ausgangstaktsignals kann mit einer
relativ niedrigen Phasenaktualisierungsfrequenz und/oder einer relativ
kleinen Phasenänderung
aktualisiert werden, während
der DLL in dem Fein-Verriegelungsmodus betrieben wird. Die Phasendifferenz
zwischen dem Eingangstaktsignal und dem Ausgangstaktsignal kann detektiert
werden, um zu bestimmen, dass sich das Ausgangstaktsignal in einem
verriegelten Zustand befindet. Die relativ hohe Phasenaktualisierungsfrequenz
kann größer als
eine Schleifenbandbreite des DLL sein und die relativ niedrige Phasenaktualisierungsfrequenz
kann niedriger als die Schleifenbandbreite des DLL sein. Die Phase
des Ausgangstaktsignals kann mit einer relativ hohen Phasenaktualisierungsfrequenz
und/oder einer relativ großen
Phasenänderung
aktualisiert werden, während
der DLL in dem Grob-Verriegelungsmodus
betrieben wird. Die Phase des Ausgangstaktsignals kann mit einer
Phasenaktualisierungsfrequenz, die größer als eine Schleifenbandbreite
des DLL ist, und/oder mit einer relativ großen Phasenänderung aktualisiert werden, bis
das Ausgangstaktsignal als in dem verriegelten Zustand befindlich
bestimmt wird, beispielsweise wenn die Phase des Ausgangstaktsignals
als außerhalb
einer ersten Phasendifferenz (z.B. eines Phasenbereichs) befindlich
bestimmt wird und wenn der DLL in einem Fein-Verriegelungsmodus
ist.
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Vorteilhafte
Ausgestaltungen der Erfindung, die nachfolgend detailliert beschrieben
werden, sind in den Zeichnungen dargestellt. Es zeigt:
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1 ein
Blockschaltbild zur Darstellung eines Verzögerungsregelkreises („delay-locked
loop" – DLL) gemäß einer
beispielhaften Ausgestaltung;
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2 ein
Schaltungsdiagramm zur Darstellung einer Verzögerungsleitung eines DLL gemäß einer
beispielhaften Ausgestaltung;
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3 ein
Blockschaltbild zur Darstellung einer Verzögerungsleitung gemäß einer
weiteren beispielhaften Ausgestaltung;
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4 ein
Schaltungsdiagramm zur detaillierteren Darstellung der Verzögerungsleitung
in 3;
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5 ein
Schaltungsdiagramm zur Darstellung einer Steuerschaltung eines DLL
gemäß einer beispielhaften
Ausgestaltung;
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6 ein
Zeitablaufdiagramm zur Darstellung eines beispielhaften Betriebs
der Steuerschaltung in 5, wenn ein Ausgangstaktsignal
eines DLL in einem verriegelten Zustand ist;
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7 ein
Zeitablaufdiagramm zur Darstellung eines beispielhaften Betriebs
der Steuerschaltung in 5, wenn das Ausgangstaktsignal
eines DLL in einem unverriegelten Zustand ist;
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8 ein
Zeitablaufdiagramm zur Darstellung eines beispielhaften Betriebs
eines DLL gemäß einer
beispielhaften Ausgestaltung; und
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9 ein
Flussdiagramm zur Darstellung eines Verfahrens zum Erzeugen eines
Ausgangstaktsignals gemäß einer
beispielhaften Ausgestaltung.
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Es
sei darauf hingewiesen, dass ein Element, welches als mit einem
anderen Element „verbunden" oder „gekoppelt" beschrieben ist,
direkt mit dem anderen Element verbunden oder gekoppelt sein kann,
oder dass Zwischenelemente vorhanden sein können. Wenn dagegen ein Element
als mit einem anderen Element „direkt
verbunden" oder „direkt gekoppelt" beschrieben ist,
sind keine Zwischenelemente vorhanden. Andere Wörter, die verwendet werden,
um die Beziehung zwischen den Elementen zu beschreiben, sollten
in gleicher Weise in terpretiert werden (z.B. „zwischen" gegenüber „direkt zwischen", „benachbart" gegenüber „direkt
benachbart" usw.).
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1 ist
ein Blockschaltbild zur Darstellung eines Verzögerungsregelkreises („delay-locked
loop" – DLL) gemäß einer
beispielhaften Ausgestaltung.
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Bezugnehmend
auf 1 kann der DLL 10 ein registergesteuerter
DLL sein und einen Eingangspuffer 11, einen Tastverhältnis-Korrigierer und Multiplexer
(DCC & MUX) 12,
eine Verzögerungsleitung 13,
eine Steuerschaltung (oder Steuerlogik) 14, einen lokalen
Taktgenerator 15, einen Takttreiber 16, einen
Kopiepfad 17 und/oder einen Phasendetektor 18 umfassen.
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Ein
Eingangssteuersignal IN_CLK kann durch den Eingangspuffer 11 in
den DCC & MUX 12 eingegeben
werden. Der DCC & MUX 12 kann
ein Ausgangssignal des Kopiepfads 17 empfangen, um ein
Tastverhältnis
des Eingangstaktsignals IN_CLK zu verändern (oder zu korrigieren).
Bei einer weiteren beispielhaften Ausgestaltung kann der DCC & MUX 12 das
Tastverhältnis
des Eingangstaktsignals IN_CLK basierend auf einem Ausgangssignal
des DCC & MUX 12 oder
der Verzögerungsleitung 13 anstelle
des Ausgangssignals des Kopiepfads 17 verändern (oder
korrigieren).
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Die
Verzögerungsleitung 13 kann
basierend auf Ausgangssignalen UP und DN von der Steuerschaltung 14 ein
Ausgangstaktsignal OUT_CLK erzeugen. Das Ausgangstaktsignal OUT_CLK
kann erzeugt werden, indem das Eingangstaktsignal IN_CLK basierend
auf Ausgangssignalen UP und DN während
eines Zeitintervalls verzögert
wird. Gemäß wenigstens
einiger beispielhafter Ausgestaltungen kann die Verzögerungsleitung 13 eine
Phase des Ausgangssignals OUT_CLK basierend auf einem Betriebsmodus
des DLL 10 grob und/oder fein verändern. Die Verzögerungsleitung 13 kann
das Ausgangstaktsignal OUT_CLK an den Takttreiber 16 und den
Kopiepfad 17 ausgeben.
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Der
Takttreiber 16 kann das Ausgangstaktsignal OUT_CLK empfangen
und verstärken
und kann das Ausgangstaktsignal OUT_CLK an eine andere Schaltung
ausgeben, beispielsweise an eine Datenausgabeschaltung oder eine
andere externe Schaltung.
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Der
Kopiepfad 17 kann das Ausgangstaktsignal OUT_CLK verzögern, um
ein verzögertes
Ausgangstaktsignal DOUT_CLK zu erzeugen. Beispielsweise kann der
Kopiepfad 17 das Ausgangstaktsignal bis hin zu einem Zeitintervall
verzögern,
das einer Zeit entspricht, während
der das Ausgangstaktsignal OUT_CLK von dem Takttreiber 16 zu
der Schaltung übertragen
wird. Das verzögerte
Ausgangstaktsignal DOUT_CLK kann an den Phasendetektor 18 ausgegeben
werden.
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Der
Phasendetektor 18 kann eine Phasendifferenz zwischen dem
empfangenen Eingangstaktsignal IN_CLK und dem verzögerten Ausgangstaktsignal
DOUT_CLK detektieren. Der Phasendetektor 18 kann ein Phasenerkennungssignal
PD basierend auf der detektierten Phasendifferenz erzeugen und kann das
Phasenerkennungssignal PD an die Steuerschaltung 14 ausgeben.
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Die
Steuerschaltung 14 kann Phasensteuersignale UP und DN basierend
auf wenigstens dem Phasenerkennungssignal PD ausgeben. Beispielsweise
kann die Steuerschaltung 14 ein erstes Phasensteuersignal
UP ausgeben, wenn das verzögerte Ausgangstaktsignal
DOUT_CLK dem Eingangstaktsignal IN_CLK nacheilt, und sie kann ein
zweites Phasensteuersignal DN ausgeben, wenn das verzögerte Ausgangstaktsignal
DOUT_CLK dem Eingangstaktsignal IN_CLK vorauseilt. Das Phasenerkennungssignal
kann anzeigen, ob das verzögerte Ausgangstaktsignal
DOUT_CLK dem Eingangstaktsignal IN_CLK voraus- oder nacheilt. Das erste und das zweite
Phasensteuersignal UP und DN können als
ein Puls erzeugt werden, der mit einem veränderlichen lokalen Taktsignal
CLKN synchronisiert ist, das von dem lokalen Taktgenerator 15 empfangen
wird. Das erste und das zweite Phasensteuersignal UP und DN können von
der Steuerschaltung 14 an die Verzögerungsleitung 13 ausgegeben
werden.
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Die
Steuerschaltung 14 kann ein Teilungssteuersignal PUPDN
basierend darauf verändern,
ob das Ausgangstaktsignal OUT_CLK in einem verriegelten Zustand
oder einem unverriegelten Zustand ist. Wenn beispielsweise eines
der Phasensteuersignale UP und DN kontinuierlich erzeugt wird und
wenn das andere Phasensteuersignal UP oder DN erzeugt wird, kann
die Steuerschaltung 14 bestimmen, dass das Ausgangstaktsignal
OUT_CLK sich in dem verriegelten Zustand befindet. Wenn das Ausgangstaktsignal
in dem verriegelten Zustand ist, kann die Steuerschaltung 14 das
Teilungssteuersignal PUPDN mit einem ersten Zustand erzeugen. Wenn
das Ausgangstaktsignal OUT_CLK in dem verriegelten Zustand ist und
wenn eines der Phasensteuersignale UP und DN kontinuierlich mehr
als N-mal erzeugt wird, kann die Steuerschaltung 14 bestimmen,
dass das Ausgangstaktsignal OUT_CLK in dem unverriegelten Zustand
ist und die Steuerschaltung 14 kann das Teilungssteuersignal
PUPDN mit einem zweiten Zustand erzeugen.
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Der
lokale Taktgenerator 15 kann das lokale Taktsignal CLKN
mit einer veränderlichen
Frequenz basierend auf dem Teilungssteuersignal PUPDN und/oder einem
Betriebsmodus ausgeben. Der Betriebsmodus kann einen Grob-Verriegelungsmodus oder
einen Fein-Verriegelungsmodus
umfassen. Der lokale Taktgenerator 15 kann das Teilungssteuersignal
PUPDN und das lokale Taktsignal CLKN an die Steuerschaltung 14 ausgeben.
In diesem Beispiel kann der lokale Taktgenerator 15 das
lokale Taktsignal CLKN mit einer Frequenz erzeugen, die höher als eine
Schleifenbandbreite des DLL 10 ist, wenn eine kürzere oder
relativ kurze Verriegelungszeit erforderlich ist. Der lokale Taktgenerator 15 kann
das lokale Taktsignal CLKN mit einer Frequenz erzeugen, die niedriger
als die Schleifenbandbreite des DLL 10 ist. Ein Maximalwert
einer Frequenz des lokalen Taktsignals CLKN kann eine maximale Frequenz
sein, bei der die Steuerschaltung 14 normal betrieben werden kann.
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2 ist
ein Schaltungsdiagramm zur Darstellung einer Verzögerungsleitung
eines DLL gemäß einer
beispielhaften Ausgestaltung. Bezugnehmend auf 2 kann
die Verzögerungsleitung 13 eine Grob-Verzögerungsleitung 131,
einen Phasenauswähler 133 und/oder
einen Phaseninterpolator 134 umfassen. Die Grob-Verzögerungsleitung 131 kann eine
Mehrzahl von Verzögerungszellen 132 aufweisen,
die in Reihe gekoppelt (z.B. jeweils in Reihe miteinander verbunden)
sein können.
Jede Verzögerungszelle 132 kann
eine Verzögerungszeit
td1 aufweisen. Die Grob-Verzögerungsleitung 131 kann
in Form einer angezapften („tapped") Verzögerungsleitung
implementiert sein, die in der Lage ist, verzögerte Signale an jeweiligen
Abzapfstellen („taps") zwischen der Mehrzahl
von Verzögerungszellen 132 auszugeben.
Die Grob-Verzögerungsleitung 131 kann
eine Mehrzahl von Verzögerungssignalen
für den
Phasenauswähler 133 bereitstellen.
Der Phasenauswähler 133 kann
die Phasensteuersignale UP/DN von der Steuerschaltung 14 empfangen
und kann wenigstens zwei aus der Mehrzahl von Verzögerungssignalen
basierend auf den Phasensteuersignalen UP/DN auswählen. Die
ausgewählten
Signale können
von dem Phasenauswähler 133 an
den Phaseninterpolator 134 ausgegeben werden.
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Der
Phaseninterpolator 134 kann die Phasensteuersignale UP/DN
von der Steuerschaltung 14 empfangen und kann unter Verwendung
einer Phaseninterpolation basierend auf den Phasensteuersignalen
UP/DN und den ausgewählten
Signalen ein zusammengesetztes Signal erzeugen. Beispielsweise kann
der Phaseninterpolator 134 die ausgewählten Signale unter Verwendung
einer Phaseninterpolation basierend auf Phasensteuersignalen UP/DN
zusammensetzen. Das zusammengesetzte Signal kann als das Ausgangstaktsignal
OUT_CLK ausgegeben werden.
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3 ist
ein Blockschaltbild zur Darstellung einer Verzögerungsleitung eines DLL gemäß einer anderen
beispielhaften Ausgestaltung.
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Bezugnehmend
auf 3 kann die Verzögerungsleitung 13 eine
Grob-Verzögerungsleitung 135, ein
Schieberegister 137 und/oder einen Phasenmischer 138 aufweisen.
Die Grob-Verzögerungsleitung 135 kann
eine Mehrzahl von Verzögerungszellen 136 aufweisen,
die in Reihe geschaltet sind. Jede der Mehrzahl von Verzögerungszellen 136 kann
eine Verzögerungszeit
td2 aufweisen. Die Grob-Verzögerungsleitung 135 kann
ein grob verzögertes
Ausgangssignal erzeugen. Das Schieberegister 137 kann eine
Verzögerungszeit
des Ausgangssignals von der Grob-Verzögerungsleitung 135 basierend
auf den Phasensteuersignalen UP/DN bestimmen. Der Phasenmischer 138 kann
ein Ausgangstaktsignal OUT_CLK erzeugen, das feiner verzögert ist, wobei das
Ausgangssignal der Grob-Verzögerungsleitung 135 verwendet
wird.
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Beispielsweise
kann das Ausgangssignal von der Grob-Verzögerungsleitung 135 um
eine entsprechende Verzögerungszeit
td3 verzögert
werden, um eine Mehrzahl von (z.B. wenigstens zwei oder drei) Verzögerungssignalen
zu erzeugen. Der Phasenmischer 138 kann das Ausgangstaktsignal OUT_CLK
durch Phaseninterpolierung der Mehrzahl von Verzögerungssignalen erzeugen.
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4 ist
ein Schaltungsdiagramm zur detaillierteren Darstellung der Verzögerungsleitung
in 3. Bezugnehmend auf 4 kann eine
Verzögerungszelle 136 basierend
auf einer Ausgabe des Schieberegisters 137 ausgewählt werden.
Beispielsweise kann die Verzögerungszelle 136 in
Abhängigkeit
von einem Logiksignal (z.B. einem logisch hohen Signal – „high") ausgewählt werden,
das von dem Schieberegister 137 ausgegeben wird. Ein Verzögerungspfad
eines Eingangstaktsignals IN_CLK kann basierend auf der ausgewählten Verzögerungszelle 136 bestimmt
werden. In 4 ist der Verzögerungspfad
des Eingangstaktsignals IN_CLK mittels eines dicken Pfeils gekennzeichnet.
Daten des Schieberegisters 137 können basierend auf den Phasensteuersignalen
UP und DN geschoben werden, um eine Verzögerungszeit des Eingangstaktsignals
IN_CLK zu steuern.
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5 ist
ein Schaltungsdiagramm zur Darstellung einer Steuerschaltung eines
DLL gemäß einer
beispielhaften Ausgestaltung. Bezugnehmend auf 5 kann
die Steuerschaltung 50 einen Phasensteuersignalgenerator 51 und
eine Logikschaltung 52 umfassen. Die Logikschaltung 52 kann
ein erstes Register 53, ein zweites Register 54,
eine erste Logikeinheit 55 und/oder eine zweite Logikeinheit 56 umfassen.
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Der
Phasensteuersignalgenerator 51 kann ein Phasenerkennungssignal
PD empfangen und ein erstes Phasensteuersignal UP oder ein zweites
Phasensteuersignal DN gemäß oder basierend
auf einem Logikzustand des Phasensteuersignals PD erzeugen. Das
erste und das zweite Phasensteuersignal UP und DN können Pulssignale
sein, die ein Tastverhältnis
kleiner als Eins aufweisen. Das erste und das zweite Phasensteuersignal
UP und DN können an
das erste und das zweite Register 53 und 54 in
der Logikschaltung 52 geliefert werden. Der Phasensteuersignalgenerator 51 kann
synchron zu einem Signal arbeiten, das ausgehend von einem Taktsignal
CLKN um ein Zeitintervall td4 verzögert wurde, so dass die ersten
und zweiten Phasensteuersignale UP und DN ohne Fehler zu dem ersten
und dem zweiten Register 53 und 54 übertragen
werden können.
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Das
erste Register 53 kann eine Mehrzahl von Flip-Flops (z.B.
D-Flip-Flops) 531, 532, 533 und/oder 534 umfassen,
die in Reihe geschaltet (z.B. seriell miteinander gekoppelt) sind.
Das zweite Register 54 kann eine Mehrzahl von Flip-Flops
(z.B. D-Flip-Flops) 541, 542, 543 und/oder 544 umfassen, die
in Reihe geschaltet (z.B. seriell miteinander gekoppelt) sind. Die
Anzahl der D-Flip-Flops kann davon abhängen, wie viele kontinuierliche
Phasensteuersignale UP und DN erkannt werden müssen. Beispielsweise kann die
Steuerschaltung 50 in 5 einen
Fall erkennen, bei dem eines der Phasensteuersignale UP und DN dreimal
kontinuierlich erzeugt wird, indem vier D-Flip-Flops verwendet werden.
In einem beispielhaften Betrieb können die D-Flip-Flops 531 und 541 das
erste und das zweite Phasenerkennungssignal UP und DN von dem Phasensteuersignalgenerator
empfangen (z.B. direkt) und können synchron
mit dem Taktsignal CLKN arbeiten. Das Taktsignal CLKN kann einem
lokalen Taktsignal CLKN in 1 entsprechen.
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Die
D-Flip-Flops 532, 533, 534, 542, 543 und/oder 544 können synchron
zu einem Ausgangssignal der zweiten Logikschaltung 56 arbeiten.
Das erste und das zweite Phasensteuersignal UP und DN können Pulssignale
sein und brauchen nicht unterschiedliche Werte aufzuweisen (z.B.
brauchen sie nicht gleichzeitig hohe Logikwerte aufzuweisen). Die zweite
Logikschaltung 56 kann eine NOR-Operation an den ersten
und zweiten Phasensteuersignalen UP und DN durchführen, um
ein Ausgangspulssignal zu erzeugen, wenn eines der ersten und zweiten
Phasensteuersignale UP und DN erzeugt wird. Die D-Flip-Flops 532, 533, 534, 542, 543 und/oder 544 können basierend
auf dem Ausgangspulssignal gespeicherte Daten zu dem nächsten D-Flip-Flop übertragen, wenn
eines der ersten und zweiten Phasensteuersignale UP und DN eingegeben
wird.
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Die
erste Logikschaltung 55 kann Daten von den D-Flip-Flops 532, 533, 534, 542, 543 und 544 empfangen,
um einen Logikwert des Teilungssteuersignals PUPDN zu verändern, wenn
Daten, die einem der ersten und zweiten Phasensteuersignale UP und
DN entsprechen, einen hohen Logikwert aufweisen. Wenn somit das
erste Phasensteuersignal UP kontinuierlich dreimal erzeugt wird
oder wenn das zweite Phasensteuersignal DN kontinuierlich dreimal erzeugt
wird, kann ein Logikwert des Teilungssteuersignals PUPDN verändert werden.
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Die
Steuerschaltung 50 kann die kontinuierlichen Phasensteuersignale
UP und DN detektieren, um zu bestimmen, ob das Ausgangstaktsignal
verriegelt ist, und sie kann eine Frequenz der Phasensteuersignale
UP und DN steuern. Die Phasensteuersignale UP und DN können eine
Phase des Ausgangstaktsignals steuern.
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Wenn
beispielsweise eines der Phasensteuersignale UP und DN kontinuierlich
mehr als dreimal erzeugt wird, nimmt das Teilungssteuersignal PUPDN
einen hohen Logikzustand an und der lokale Taktgenerator 15 in 1 kann
das lokale Taktsignal CLKN mit einer Frequenz erzeugen, die größer als eine
Schleifenbandbreite des DLL 10 ist. In diesem Beispiel
kann der Phasensteuersignalgenerator 51 die Phasensteuersignale
UP und DN mit einer relativ hohen Frequenz erzeugen. Wenn das jeweils
andere der Phasensteuersignale UP und DN erzeugt wird, kann das
Teilungssteuersignal PUPND einen niedrigen Logikzustand annehmen
und der lokale Taktgenerator 15 in 1 kann das
lokale Taktsignal CLKN mit einer Frequenz erzeugen, die niedriger
als die Schleifenbandbreite des DLL 10 ist. In diesem Fall kann
der Phasensteuersignalgenerator 51 die Phasensteuersignale
UP und DN mit einer relativ niedrigen Frequenz erzeugen.
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6 ist
ein Zeitablaufdiagramm zur Darstellung eines beispielhaften Betriebs
der Steuerschaltung in 5, wenn ein Ausgangstaktsignal
eines DLL in einem verriegelten Zustand ist.
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Bezugnehmend
auf 6 sind das lokale Taktsignal CLKN, das Steuersignal
PUPDN, das Phasenerkennungssignal PD, das erste Phasensteuersignal
UP und das zweite Phasensteuersignal DN gezeigt. Wenn ein Ausgangstaktsignal
OUT_CLK des DLL bei T1 einem Eingangstaktsignal IN_CLK des DLL nacheilt,
kann eine Phase des Ausgangstaktsignals OUT_CLK nach vorne verschoben werden,
so dass sie bei T2 dieselbe oder im Wesentlichen dieselbe Phase
wie das Eingangstaktsignal IN_CLK hat (z.B. mit diesem in Phase
ist). Jedoch kann sich das Phasenerkennungssignal PD bei T2 nicht
unmittelbar oder augenblicklich ändern.
Zwischen T1 und T3 kann das Phasenerkennungssignal PD einen hohen
Logikwert aufweisen, der anzeigt, dass das Ausgangstaktsignal OUT_CLK
dem Eingangstaktsignal IN_CLK nacheilt, und das erste Phasensteuersignal
UP kann kontinuierlich erzeugt werden. In diesem Beispiel nimmt
das Teilungssteuersignal PUPDN einen hohen Logikwert an, das lokale Taktsignal
CLKN hat eine relativ hohe Frequenz und das erste Phasensteuersignal
UP kann mit einer relativ hohen Frequenz erzeugt werden.
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Bei
T3 kann das Phasenerkennungssignal PD in einen niedrigen Logikzustand
wechseln, der anzeigt, dass das Ausgangstaktsignal OUT_CLK dem Eingangstaktsignal
IN_CLK vorauseilt. Nachdem das zweite Phasensteuersignal DN erzeugt
wurde, kann die Steuerschaltung 50 bestimmen, dass das
Ausgangstaktsignal OUT_CLK verriegelt ist, um das Teilungssteuersignal
PUPDN bei T4 in einen niedrigen Logikzustand zu ändern.
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Nach
T4, beispielsweise wenn ein Logikwert des Teilungssteuersignals
PUPDN verändert
wird, kann eine Frequenz des lokalen Taktsignals CLKN abnehmen.
Eine Phase des Ausgangstaktsignals OUT_CLK weist unter Umständen nicht
dieselbe Phase wie das Eingangstaktsignal IN_CLK auf, so dass ein
Logikwert des Phasenerkennungssignals PD sich auf eine relativ niedrige
Frequenz ändert
und das erste und das zweite Phasensteuersignal UP und PD können mit
einer relativ niedrigen Frequenz erzeugt werden. Auf diese Weise
kann bang-bang Jitter in
dem Ausgangstaktsignal OUT_CLK reduziert und/oder minimiert werden.
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7 ist
ein Zeitablaufdiagramm zur Darstellung eines beispielhaften Betriebs
der Steuerschaltung in 5, wenn sich ein Ausgangstaktsignal
eines DLL in einem unverriegelten Zustand befindet.
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Bezugnehmend
auf 7 sind das lokale Taktsignal CLKN, das Teilungssteuersignal
PUPDN, das Phasenerkennungssignal PD, das erste Phasensteuersignal
UP und das zweite Phasensteuersignal DN dargestellt. Wenn das Ausgangstaktsignal OUT_CLK
des DLL in einem unverriegelten Zustand ist und bei T5 einem Eingangstaktsignal
IN_CLK des DLL nacheilt, kann das Phasenerkennungssignal PD in einen
hohen Logikzustand wechseln und das erste Phasensteuersignal UP
kann bei einem nächsten Puls
des lokalen Taktsignals CLKN erzeugt werden. Zwischen T5 und T6
kann das erste Phasensteuersignal UP kontinuierlich mehr als N-mal
erzeugt werden (wobei z.B. N = 3 ist). Die Steuerschaltung 50 kann
bestimmen, dass das Ausgangstaktsignal OUT_CLK in einem unverriegelten
Zustand ist, und sie kann das Teilungssteuersignal PUPDN in einen hohen
Logikzustand ändern.
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Wenn
der Logikwert des Teilungssteuersignals PUPDN verändert wird,
kann nach T6 eine Frequenz des lokalen Taktsignals CLKN zunehmen
und das erste Phasensteuersignal UP kann mit einer relativ hohen
Frequenz erzeugt werden. Auf diese Weise kann eine Phase des Ausgangstaktsignals
schneller aktualisiert werden.
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Jeder
Zeitpunkt in 6 und 7 kann mit Zeitpunkten
in 8 zusammenhängen,
wie nachfolgend beschrieben.
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8 ist
ein Zeitablaufdiagramm zur Darstellung eines beispielhaften Betriebs
eines DLL gemäß einer
beispielhaften Ausgestaltung.
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Bezugnehmend
auf 8 gibt eine horizontale Achse die Zeit und eine
vertikale Achse eine relative Phasendifferenz zwischen einem Eingangstaktsignal
IN_CLK und einem Ausgangstaktsignal OUT_CLK an. Der DLL kann eine
Phase des Ausgangstaktsignals OUT_CLK in Abhängigkeit davon anpassen, ob
das Ausgangstaktsignal OUT_CLK dem Eingangstaktsignal IN_CLK voraus- oder
nacheilt. Zusätzlich
kann der DLL erkennen, ob die Phase des Ausgangstaktsignals OUT_CLK
in einem verriegelten Zustand oder einem unverriegelten Zu stand
ist, um eine Phasenaktualisierungsfrequenz des Ausgangstaktsignals
OUT_CLK zu steuern.
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Beispielsweise
kann der DLL die Phase des Ausgangstaktsignals OUT_CLK basierend
auf den ersten und zweiten Phasensteuersignalen UP und DN verschieben,
was einem Fall entspricht, in dem das Ausgangstaktsignal OUT_CLK
dem Eingangstaktsignal IN_CLK voraus- oder nacheilt. Zusätzlich kann der DLL einen Logikwert
des Teilungssteuersignals PUPDN in Abhängigkeit davon ändern, ob
die Phase des Ausgangstaktsignals OUT_CLK in dem verriegelten Zustand
oder dem unverriegelten Zustand ist, und er kann basierend auf dem
Logikwert des Teilungssteuersignals PUPDN eine Aktualisierungsfrequenz
der Phase des Ausgangstaktsignals OUT_CLK steuern, so dass diese
größer oder kleiner
als eine Schleifenbandbreite des DLL ist.
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Ein
erstes Zeitintervall, nachdem der DLL den Betrieb aufnimmt, kann
einem anfänglichen
Verriegelungsmodus entsprechen. Während des ersten Zeitintervalls
kann der DLL in einem Grob-Verriegelungsmodus
arbeiten. Das Ausgangstaktsignal OUT_CLK kann dem Eingangstaktsignal
IN_CLK nacheilen, so dass der DLL die Phase des Ausgangstaktsignals
OUT_CLK mit einer größeren Phasenänderung
und/oder einer Frequenz, die größer als
eine Schleifenbandbreite des DLL ist, aktualisieren kann. Der anfängliche
Verriegelungsmodus kann so lange andauern, wie eine Bedingung, beispielsweise
eine Zeit, eine Phasenänderung
oder dergleichen, erfüllt
ist.
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Bei
T1 kann der DLL in einen normalen Verriegelungsmodus übergehen
und der DLL kann in einem Fein-Verriegelungsmodus arbeiten. In dem Fein-Verriegelungsmodus
kann der DLL die Phase des Ausgangstaktsignals OUT_CLK mit einer
kleineren oder einer relativ kleinen Phasenänderung aktualisieren.
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Zwischen
T1 und T3 kann der DLL die Phase des Ausgangstaktsignals OUT_CLK
mit einer kleineren oder einer relativ kleinen Phasenänderung und/oder
einer Frequenz aktualisieren, die größer als die Schleifenbandbreite
des DLL ist. Bei T2 kann die Phase des Ausgangstaktsignals OUT_CLK
dieselbe oder im Wesentlichen dieselbe wie die Phase des Eingangstaktsignals
IN_CLK werden. Bei T3 kann die Phase des Ausgangstaktsignals OUT_CLK
verzögert
sein. Beispielsweise kann vor T3 das erste Phasensteuersignal UP
kontinuierlich erzeugt werden, so dass die Phase des Ausgangstaktsignals OUT_CLK
kontinuierlich voranschreitet. Nach T3 kann das zweite Phasensteuersignal
DN erzeugt werden, um die Phase des Ausgangstaktsignals OUT_CLK
zu verzögern.
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Obwohl
die Phase des Ausgangstaktsignals OUT_CLK bei T2 dieselbe oder im
Wesentlichen dieselbe wie die Phase des Eingangstaktsignals IN_CLK
werden kann, kann das erste Phasensteuersignal UP bis T3 ausgegeben
werden. Während
des Intervalls von T1 bis T3 kann das erste Phasensteuersignal UP
mit einer höheren
Frequenz als die Schleifenbandbreite des DLL erzeugt werden. Jedoch
kann der DLL eine Phasenumkehr mit einer niedrigeren oder relativ
niedrigen Frequenz erkennen. Auf diese Weise kann die Phase des
Ausgangstaktsignals OUT_CLK kontinuierlich gegenüber der Phase des Eingangstaktsignals
IN_CLK voranschreiten, bis der DLL eine Phasenumkehr erkennt, um
das zweite Phasensteuersignal DN zu erzeugen.
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Unter
erneuter Bezugnahme auf den DLL 10 in 1 kann
gemäß wenigstens
einer beispielhaften Ausgestaltung der Phasendetektor 18 ein
Signal einer Phasendifferenz zwischen zwei Taktsignalen filtern
(z.B. eine digitale Tiefpassfilterung davon vornehmen), so dass
das Phasenerkennungssignal PD mit einer niedrigeren oder relativ
niedrigen Frequenz und wenigstens einer gewissen Verzögerung aktualisiert
werden kann. Allerdings können
Phasensteuersignale UP und DN mit einer Frequenz ausgegeben werden,
die höher
als die Schleifenbandbreite des DLL ist. Somit kann die Steuerschaltung 14 in 1 kontinuierlich
ein Phasensteuersignal ausgeben, bis ein Logikwert des Phasenerkennungssignals
PD verändert
wird.
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Bezugnehmend
auf die 6 bis 8 kann das
erste Phasensteuersignal UP beginnend bei T1 in 8 kontinuierlich
erzeugt werden, die Phase des Ausgangstaktsignals OUT_CLK kann bei
T2 in 6 und 8 umgekehrt werden und das zweite Phasensteuersignal
DN kann bei T3 in 7 und 8 erzeugt
werden. Der DLL kann bestimmen, dass die Phase des Ausgangstaktsignals
OUT_CLK in einem verriegel ten Zustand ist, und das Teilungssteuersignal
PUPDN kann bei T4 einen niedrigen Logikzustand annehmen.
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Unter
erneuter Bezugnahme auf 8 kann während eines dritten Intervalls
der DLL die Phase des Ausgangstaktsignals OUT_CLK mit einer kleineren
oder relativ kleinen Phasenänderung
und/oder einer Frequenz aktualisieren, die niedriger als die Schleifenbandbreite
des DLL ist. Während
des dritten Intervalls kann das Ausgangstaktsignal OUT_CLK das Voraus-
und Nacheilen des Eingangstaktsignals IN_CLK mit einer kleineren
oder relativ kleinen Phasenänderung
wiederholen, so dass bang-bang Jitter reduziert wird.
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Während eines
verriegelten Zustands kann der Logikwert des Teilungssteuersignals
PUPDN unverändert
bleiben. Beispielsweise kann die Steuerschaltung 14 in 1 abwechselnd
das erste und das zweite Phasensteuersignal UP und DN erzeugen,
so dass das Teilungssteuersignal PUPDN nicht erzeugt wird, obwohl
die Phasensteuersignale UP und DN gezählt werden.
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Unter
erneuter Bezugnahme auf 7 und 8 kann das
Ausgangstaktsignal OUT_CLK bei T5 außerhalb des verriegelten Zustands
sein, wodurch eine Verriegelungsdrift bewirkt ist. Nach T5 kann
die Phase des Ausgangstaktsignals OUT_CLK mit einer kleineren oder
relativ kleinen Phasenänderung
und/oder einer Frequenz aktualisiert werden, die kleiner als die
Schleifenbandbreite des DLL ist. Der DLL kann erkennen, dass das
Ausgangstaktsignal OUT_CLK bei T6 in einen unverriegelten Zustand eintritt.
Wenn beispielsweise das erste Phasensteuersignal UP kontinuierlich
erzeugt wird, kann die Steuerschaltung 14 in 1 erkennen,
dass das Ausgangstaktsignal OUT_CLK in den unverriegelten Zustand
eingetreten ist, um den Logikwert des Teilungssteuersignals PUPDN
zu ändern.
Da der Logikwert des Teilungssteuersignals PUPDN verändert wurde,
kann die Phase des Ausgangstaktsignals OUT_CLK mit einer Frequenz
aktualisiert werden, die höher
als die Schleifenbandbreite des DLL ist.
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Nach
T6 kann der DLL während
eines vierten Intervalls die Phase des Ausgangstaktsignals OUT_CLK
basierend auf dem Logikwert des Teilungssteuersignals PUPDN mit
einer kleineren oder relativ klei nen Phasenänderung und/oder einer Frequenz
aktualisieren, die größer als
die Schleifenbandbreite des DLL ist.
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In
einer weiteren beispielhaften Ausgestaltung kann der DLL, wenn die
Phase des Ausgangstaktsignals OUT_CLK außerhalb einer speziellen, gewünschten
oder besonderen Phasenänderung liegt,
in den anfänglichen
Verriegelungsmodus eintreten, um die Phase des Ausgangstaktsignals OUT_CLK
mit einer größeren oder
relativ größeren Phasenänderung
zu aktualisieren.
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In
vergleichbarer Weise kann während
des zweiten Intervalls die Phase des Ausgangstaktsignals OUT_CLK
dieselbe oder im Wesentlichen dieselbe wie die Phase des Eingangstaktsignals IN_CLK
bei T7 werden und die Phase des Ausgangstaktsignals OUT_CLK kann
bei T8 verzögert werden.
Der DLL kann bei T7 erkennen, dass die Phase des Ausgangstaktsignals
OUT_CLK weiter fortgeschritten ist als die Phase des Eingangstaktsignals
IN_CLK, wobei es sich um denselben oder im Wesentlichen denselben
Zeitpunkt wie bei T3 handeln kann. Der DLL kann erkennen, dass die
Phase des Ausgangstaktsignals OUT_CLK bei T8 in einem verriegelten
Zustand ist, wobei es sich um denselben oder im Wesentlichen denselben
Zeitpunkt wie bei T4 handeln kann.
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Nach
T8 kann der DLL während
eines fünften
Intervalls in den verriegelten Zustand zurückkehren und kann die Phase
des Ausgangstaktsignals OUT_CLK mit einer kleineren oder relativ
kleinen Phasenänderung
und/oder einer Frequenz anpassen, die niedriger als die Schleifenbandbreite
des DLL ist, was in derselben oder im Wesentlichen in derselben
Weise wie während
des dritten Intervalls geschieht. Der DLL kann die oben beschriebenen Operationen
wiederholen, um den verriegelten Zustand zu erhalten.
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9 ist
ein Flussdiagramm zur Darstellung eines Verfahrens zum Erzeugen
eines Ausgangstaktsignals gemäß einer
beispielhaften Ausgestaltung.
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Bezugnehmend
auf 9 kann der Betrieb des DLL in einen anfänglichen
Verriegelungsmodus und einen normalen Verriegelungsmodus unterteilt werden.
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Nachdem
der DLL den Betrieb aufgenommen hat, kann er während des anfänglichen
Verriegelungsmodus in einem Grob-Verriegelungsmodus arbeiten
und eine Phase des Ausgangstaktsignals OUT_CLK kann mit einer größeren oder
relativ großen
Phasenänderung
und/oder einer Frequenz aktualisiert werden, die größer als
eine Schleifenbandbreite des DLL ist (S41). In Bezug auf 1 kann
der DLL 10 beispielsweise die Phase des Ausgangstaktsignals
OUT_CLK von der Verzögerungsleitung 13 basierend
auf dem lokalen Taktsignal CLKN aktualisieren, das eine höhere oder
relativ hohe Frequenz aufweist.
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S41
kann wiederholt werden, bis eine gewünschte oder besondere Bedingung
erfüllt
ist, beispielsweise bis ein erstes Zeitintervall vergangen ist, bis
eine Phasendifferenz auf weniger als eine Referenzphasenänderung
reduziert wurde, oder dergleichen (S42). Nachdem die Bedingung erfüllt wurde, kann
der DLL in den normalen Verriegelungsmodus übergehen.
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Während des
normalen Verriegelungsmodus kann der DLL in einem Fein-Verriegelungsmodus
arbeiten, die Phase des Ausgangstaktsignals OUT_CLK kann mit einer
kleineren oder relativ kleinen Phasenänderung und/oder mit einer
Frequenz aktualisiert werden, die größer als die Schleifenbandbreite
des DLL ist, und der DLL kann kontinuierlich eine Phasendifferenz
zwischen dem Eingangstaktsignal IN_CLK und dem Ausgangstaktsignal OUT_CLK
erkennen (S43). Unter erneuter Bezugnahme auf 1 kann
beispielsweise in dem DLL 10 die Phase des Ausgangstaktsignals
OUT_CLK von der Verzögerungsleitung 13 basierend
auf dem lokalen Taktsignal CLKN mit einer höheren oder relativ hohen Frequenz
schneller aktualisiert werden und die Phasendifferenz zwischen dem
Eingangstaktsignal IN_CLK und dem Ausgangstaktsignal OUT_CLK kann
basierend auf Änderungen
der Phasensteuersignale UP und DN von der Steuerschaltung 14 erkannt
werden.
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S43
kann wiederholt werden, bis der DLL bestimmt, dass die Phase des
Ausgangstaktsignals OUT_CLK dieselbe oder im Wesentlichen dieselbe wie
die Phase des Eingangstaktsignals IN_CLK ist (z.B. dass das Ausgangstaktsignal
OUT_CLK in einem verriegelten Zustand ist, S44). Beispielsweise kann
der DLL 10 bestimmen, dass das Aus gangstaktsignal OUT_CLK
in dem verriegelten Zustand ist, wenn eines der Phasensteuersignale
UP und DN kontinuierlich erzeugt wird und wenn das andere der Phasensteuersignale
UP und DN auch erzeugt wird.
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Nachdem
der DLL bestimmt hat, dass das Ausgangssteuersignal OUT_CLK in dem
verriegelten Zustand ist (S44), kann die Phase des Ausgangstaktsignals
OUT_CLK mit einer kleineren oder relativ kleinen Phasenänderung
und/oder einer Frequenz aktualisiert werden, die niedriger als eine
Schleifenbandbreite des DLL ist, und der DLL kann kontinuierlich
die Phasendifferenz zwischen dem Eingangstaktsignal IN_CLK und dem
Ausgangstaktsignal OUT_CLK detektieren (S45). S45 kann wiederholt werden,
bis der DLL bestimmt, dass die Phasendifferenz zwischen dem Eingangstaktsignal
IN_CLK und dem Ausgangstaktsignal OUT_CLK größer als eine bestimmte Referenzphasenänderung
ist (z.B. dass das Ausgangstaktsignal OUT_CLK unverriegelt ist, S46).
Wenn beispielsweise zwei Phasensteuersignale UP und DN abwechselnd
erzeugt werden, kann der DLL 10 bestimmen, dass das Ausgangstaktsignal OUT_CLK
in dem verriegelten Zustand gehalten wird. Wenn andererseits eines
der Phasensteuersignale UP und DN kontinuierlich mehr als eine Anzahl von
Malen erzeugt wird, kann der DLL 10 in 1 bestimmen,
dass das Ausgangstaktsignal OUT_CLK in einem unverriegelten Zustand
ist.
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Wenn
der DLL bestimmt, dass das Ausgangstaktsignal in dem unverriegelten
Zustand ist (S46), kann der Prozess in 9 nach S43
zurückkehren
und sich wiederholen. Somit kann der DLL die Phase des Ausgangstaktsignals
OUT_CLK mit einer kleineren oder relativ kleinen Phasenänderung und/oder
einer Frequenz aktualisieren, die größer als die Schleifenbandbreite
des DLL ist.
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Wenn
die Phase des Ausgangstaktsignals OUT_CLK außerhalb einer Phasendifferenz
liegt (S47), kann der Prozess nach S41 zurückkehren und sich wiederholen.
Auf diese Weise kann der DLL die Phase des Ausgangstaktsignals OUT_CLK
mit einer größeren oder
relativ großen
Phasenänderung und/oder
einer Frequenz aktualisieren, die größer als die Schleifenbandbreite
des DLL ist.
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Wie
oben beschrieben, können
ein DLL und ein Verfahren zum Erzeugen eines Ausgangstaktsignals
unter Verwendung des DLL gemäß beispielhaften
Ausgestaltungen während
eines anfänglichen Verriegelungsmodus
eine Phase eines Ausgangstaktsignals mit einer größeren oder
relativ großen
Phasenänderung
und/oder einer Frequenz aktualisieren, die größer als eine Schleifenbandbreite
des DLL ist, können
während
eines normalen Verriegelungsmodus die Phase des Ausgangstaktsignals
mit einer kleineren oder relativ kleinen Phasenänderung und/oder einer Frequenz
aktualisieren, die größer als die
Schleifenbandbreite des DLL ist, und/oder können während eines Verriegelungsmodus
die Phase des Ausgangstaktsignals mit einer kleineren oder relativ
kleinen Phasenänderung
und/oder einer Frequenz aktualisieren, die kleiner als die Schleifenbandbreite
des DLL ist, so dass eine Verriegelungszeit verkürzt und/oder bang-bang Jitter
reduziert werden kann.