DE10310065A1

DE10310065A1 - Verfahren und Vorrichtung für eine Verzögerungsverriegelungsschleife

Info

Publication number: DE10310065A1
Application number: DE10310065A
Authority: DE
Inventors: George W Alexander; Torsten Partsch
Original assignee: Infineon Technologies AG
Current assignee: Polaris Innovations Ltd
Priority date: 2002-03-11
Filing date: 2003-03-07
Publication date: 2003-10-09
Anticipated expiration: 2023-03-08
Also published as: US20030169085A1; US6653875B2; DE10310065B4

Abstract

Eine Verzögerungsverriegelungsschleifenschaltung umfaßt eine Vorwärtsverzögerungsschaltung, die ein Referenztaktsignal empfängt und ein verzögertes Taktsignal ausgibt. Die Vorwärtsverzögerungsschaltung verschiebt das verzögerte Taktsignal einstellbar zeitlich bezüglich des Referenztaktsignals. Ein Inverter empfängt das verzögerte Taktsignal und gibt ein invertiertes verzögertes Taktsignal aus. Eine Rückkopplungsverzögerungsschaltung empfängt entweder das verzögerte oder das invertierte verzögerte Taktsignal und gibt das Rückkopplungstaktsignal aus, das zeitlich bezüglich des ausgewählten verzögerten oder invertierten verzögerten Taktsignals verschoben ist. Das Rückkopplungstaktsignal wird mit dem Referenztaktsignal verglichen. Die Zeitverschiebung des verzögerten Taktsignals wird eingestellt, um dadurch das Referenztaktsignal und das Rückkopplungstaktsignal zeitlich auszurichten.

Description

Die vorliegende Erfindung bezieht sich allgemein auf integrierte Schaltungen und insbesondere auf eine Verzögerungsverriegelungsschleifenschaltung (DLL-Schaltung; DLL = Delay Lock Loop).
Taktsignale werden in praktisch jeder integrierten Schaltung (IC; IC = integrated circuit) verwendet, um die Betriebszeitgebung der IC und/oder die Übertragung von Daten innerhalb und zwischen ICs zu steuern. Beispielsweise können alle individuellen Schaltungen oder Bauelemente, wie z. B. Flip-Flops und/oder Latches in einer bestimmten IC bei einer einzigen ansteigenden oder abfallenden Flanke eines gemeinsamen Taktsignals den Zustand ändern. Relativ große ICs, wie z. B. Speicherchips, programmierbare Logikarrays oder jede andere IC, die eine Taktversatzeinstellung erfordert, umfassen Tausende oder sogar Millionen solcher individueller Schaltungen oder Bauelemente. Das Taktsignal wird typischerweise an einen Takteingangsstift der IC angelegt, für die Verteilung zu jedem dieser zahlreichen Bauelemente in der IC. Somit wird das Taktsignal von dem Takteingangsstift zu Bauelementen auf der IC übertragen oder ausgebreitet, die sowohl relativ nah als auch relativ entfernt von dem Takteingabestift sind. Zu dem Zeitpunkt, zu dem das Taktsignal die Bauelemente erreicht, die auf Abschnitten der IC angeordnet sind, die relativ entfernt von dem Eingangsstift sind, ist es wahrscheinlich, daß das Taktsignal eine wesentliche Ausbreitungsverzögerung erlitten hat.
Das Taktsignal, das an der IC-Takteingabe empfangen wird, wird hierin nachfolgend als das Eingangs- oder Referenztaktsignal REF_CLK bezeichnet, während das Taktsignal, das von dem als letztes bedienten Bauelement auf der IC empfangen wurde, hierin nachfolgend als das ausgebreitete Taktsignal P_CLK bezeichnet wird. Die Ausbreitungsverzögerung zwischen dem REF_CLK- und dem P_CLK-Signal, die hierin nachfolgend als t_P bezeichnet wird, kann Schwierigkeiten beim Bilden einer Schnittstelle zwischen den ICs verursachen und/oder die gesamte Betriebsgeschwindigkeit eines Systems verlangsamen. Beispielsweise können Daten an eine IC geliefert werden oder in dieselbe eingegeben werden, auf eine zeitausgerichtete Weise bezüglich des Referenztaktsignals, während Daten, die von der IC ausgegeben werden, höchstwahrscheinlich auf eine zeitausgerichtete Weise mit dem ausgebreiteten Taktsignal geliefert werden.
Die Ausbreitungsverzögerung t_P für eine spezielle IC hängt zumindest teilweise von der Konfiguration dieser speziellen IC ab. Somit wird t_P für eine bestimmte IC, die bei Standard- oder Nennbetriebsbedingungen, -temperaturen und -spannungen arbeitet, nicht wesentlich schwanken. t_P wird jedoch aufgrund externer Faktoren schwanken, wie z. B. Änderungen bei der Umgebungstemperatur, Verpackungstemperatur und/oder der angelegten Spannung. Es ist von Vorteil, die Auswirkung solcher externer Faktoren auf die Ausbreitungsverzögerung t_P des Referenztaktsignals zu kompensieren, durch zeitliches Ausrichten des ausgebreiteten Taktsignals P_CLK einer IC mit dem Referenztaktsignal REF_CLK. Verzögerungsverriegelungsschleifenschaltungen sind eine Möglichkeit, wie eine solche Zeitausrichtung von Signalen durchgeführt wird.
Verzögerungsverriegelungsschleife- (DLL-; DLL = delay lock 100p) Schaltungen empfangen das Referenztaktsignal REF_CLK und erzeugen ein Ausgangstaktsignal CLK_OUT, das bezüglich des Referenztaktsignals REF_CLK vorauseilt oder verzögert ist. Der Zweckmäßigkeit halber werden alle Signale, die durch eine DLL erzeugt werden, hierin nachfolgend als bezüglich der REF_CLK-Signale verzögert bezeichnet, unabhängig davon, ob das spezielle Signal tatsächlich bezüglich des Referenztaktsignals vorauseilt oder verzögert ist. Eine DLL verzögert das Ausgangstaktsignal CLK_OUT um eine Zeitdauer, die in etwa gleich ist wie die Ausbreitungsverzögerung t_P der IC, d. h. die Zeitdauer, die für das Referenztaktsignal REF_CLK erforderlich ist, um sich unter Standard- oder normalen Betriebsbedingungen durch die IC auszubreiten. Ferner stellt eine DLL das CLK_OUT-Signal ein, um Änderungen bei t_P aufgrund der vorher erwähnten externen Faktoren zu kompensieren. Bauelemente, die auf Abschnitten der IC gebildet sind, die in der Nähe zu dem Takteingangsstift liegen, werden typischerweise mit dem REF_CLK-Signal versorgt, während Bauelemente, die auf Abschnitten der IC relativ entfernt von dem Eingangstaktsignal gebildet sind, typischerweise mit dem CLK_OUT-Signal versorgt werden. Somit empfangen alle Bauelemente auf der IC Taktsignale, die zeitlich ausgerichtet sind.
Die DLL stellt die Zeitdauer ein, um die das CLK_OUT-Signal bezüglich des REF_CLK-Signals verzögert ist, durch Vergleichen des REF_CLK-Signals mit einem Rückkopplungstaktsignal FB_CLK. Das FB_CLK-Signal ist im wesentlichen eine verzögerte Version des CLK_OUT-Signals. Das FB_CLK-Signal wird durch eine Rückkopplungsverzögerungsschaltung verzögert, die die Ausbreitungsverzögerung durch eine integrierte Schaltung modelliert. Die Zeitverzögerung des FB_CLK- Signals bezüglich des CLK_OUT-Signals ist beispielsweise proportional oder gleich zu der Ausbreitungsverzögerung t_P der IC unter den vordefinierten Betriebsbedingungen. Da die externen Faktoren die Ausbreitungsverzögerung durch die IC beeinträchtigen, beeinträchtigen sie außerdem die Zeitverzögerung, die durch die Rückkopplungsverzögerungsschaltung eingeführt wird.
Das CLK_OUT-Signal ist im wesentlichen eine verzögerte Version des REF_CLK-Signals. Die Verzögerung des CLK_OUT- Signals wird durch eine Vorwärtsverzögerungsschaltung mit einer Vorwärtsverzögerungsleitung eingestellt, wie z. B. einer vorbestimmten Anzahl von Puffern oder Invertern, die in Reihe miteinander geschaltet sind. Die Länge der Vorwärtsverzögerungsleitung wird auf der Basis eines Vergleichs des REF_CLK-Signals mit dem Rückkopplungstaktsignal FB_CLK eingestellt, um dadurch die Verzögerung des CLK_OUT- Signals einzustellen und das CLK_OUT-Signal am Ende des Taktbaums mit dem REF_CLK-Signal zeitlich auszurichten. Somit werden Änderungen bei der Ausbreitungsverzögerung aufgrund externer Faktoren kompensiert und die Taktsignale sind über einen Bereich von Betriebsbedingungen und -parametern zeitlich ausgerichtet.
Beim Entwerfen von DLLs ist daher ein Kompromiß zwischen sich widersprechenden Entwicklungszielen erforderlich. Das erste Entwicklungsziel einer herkömmlichen DLL ist es, eine maximale Verzögerungszeit zu liefern, die in etwa gleich ist zu der längsten erwarteten Zykluszeit (d. h. der niedrigsten Betriebsfrequenz) des REF_CLK-Signals, und um die Ausrichtung unter Betriebsbedingungen im ungünstigsten Fall sicherzustellen. Das zweite Entwurfsziel ist es, eine hohe Auflösung, d. h. kleine Zeitinkremente, bei der Einstellung der Verzögerung des CLK_OUT-Signals zu liefern, um die Ausrichtung der Takte und daher die Betriebsgeschwindigkeit der IC zu maximieren. Das Befriedigen beider dieser Ziele führt zu einer DLL, die eine Verzögerungsleitung mit einer Vielzahl von leistungsverbrauchenden Verzögerungsstufen erfordert. Die Vielzahl von Verzögerungsstufen liefert die gewünschte hohe Auflösung und den breiten Frequenzeinstellbereich, verbraucht jedoch große Mengen an Leistung und Zeit, um einen verriegelten Zustand zu erreichen, in dem die Taktsignale zeitlich ausgerichtet sind. Ferner verbrauchen solche langen Verzögerungsstufen wertvollen Platz auf dem Substrat der integrierten Schaltung.
Was daher in der Technik benötigt wird, ist eine DLL, die eine relativ hohe Auflösung mit relativ wenigen Verzögerungsstufen erreicht.
Was ferner in der Technik benötigt wird, ist eine DLL, die eine bestimmte Verzögerungszeit mit weniger Verzögerungsstufen erreicht.
Was darüber hinaus in der Technik benötigt wird, ist eine DLL, die für eine bestimmte Verzögerungszeitdauer und/oder für eine bestimmte Auflösung weniger Leistung verbraucht.

Es ist die Aufgabe der vorliegenden Erfindung, eine Verzögerungsverriegelungsschleifenschaltung, eine integrierte Schaltung und ein Verfahren zum zeitlichen Ausrichten eines Referenztaktsignals mit einem Rückkopplungstaktsignal mit verbesserten Charakteristika zu schaffen.

Diese Aufgabe wird durch eine Schaltung gemäß Anspruch 1, eine Schaltung gemäß Anspruch 8 sowie ein Verfahren gemäß Anspruch 13 gelöst.

Die vorliegende Erfindung liefert eine Verzögerungsverriegelungsschleifenschaltung zum zeitlichen Ausrichten eines Referenztaktsignals und eines internen Rückkopplungstaktsignals, das Änderungen bei der Ausbreitungsverzögerung einer integrierten Schaltung verfolgt.

Die Erfindung umfaßt in einer Ausbildung derselben eine Vorwärtsverzögerungsschaltung, die das Referenztaktsignal empfängt und ein verzögertes Taktsignal ausgibt. Die Vorwärtsverzögerungsschaltung verschiebt das verzögerte Taktsignal einstellbar zeitlich bezüglich des Referenztaktsignals. Ein Inverter empfängt das verzögerte Taktsignal und gibt ein invertiertes verzögertes Taktsignal aus. Eine Rückkopplungsverzögerungsschaltung empfängt entweder das verzögerte oder das invertierte verzögerte Taktsignal und gibt das Rückkopplungstaktsignal aus, das bezüglich des verzögerten oder des invertierten verzögerten Taktsignals zeitlich verschoben ist. Das Rückkopplungstaktsignal wird mit dem Referenztaktsignal verglichen. Die Zeitverschiebung des verzögerten Taktsignals wird eingestellt, um das Rückkopplungstaktsignal und das Referenztaktsignal zeitlich auszurichten und dadurch ein Taktsignal an dem Ende des Taktbaums mit dem Referenztaktsignal zeitlich auszurichten.

Es ist ein Vorteil der vorliegenden Erfindung, daß dieselbe eine relativ hohe Auflösung mit relativ wenigen Verzögerungsstufen erreicht.

Es ist ein weiterer Vorteil der vorliegenden Erfindung, daß die Zeitausrichtung der Signale mit weniger Verzögerungsstufen erreicht wird.

Noch ein weiterer Vorteil der vorliegenden Erfindung ist eine Reduzierung des Leistungsverbrauchs für eine bestimmte Verzögerungszeitdauer und/oder für eine bestimmte Auflösung.

Die oben erwähnten und andere Merkmale und Vorteile dieser Erfindung und die Art und Weise zum Erhalten derselben wird durch Bezugnahme auf die folgende detaillierte Beschreibung offensichtlich und leichter verständlich werden. Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend in Verbindung mit den beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1 ein Blockdiagramm einer herkömmlichen DLL;

Fig. 2 ein Zeitgebungsdiagramm, das die Beziehung zwischen einem Referenztaktsignal und einem Rückkopplungstaktsignal, das an eine herkömmliche DLL angelegt wird, im ungünstigsten zeigt;

Fig. 3 ein Blockdiagramm eines Ausführungsbeispiels einer DLL der vorliegenden Erfindung; und

Fig. 4 ein Zeitgebungsdiagramm, das den Betrieb der DLL der vorliegenden Erfindung in der Beziehung zwischen dem Referenztaktsignal und dem Rückkopplungssignal zeigt.

Entsprechende Bezugszeichen zeigen in den mehreren Ansichten entsprechende Teile an. Das Ausführungsbeispiel, das hierin ausgeführt wird, stellt ein bevorzugtes Ausführungsbeispiel der Erfindung in einer Form dar, und ein solches Ausführungsbeispiel soll den Schutzbereich der Erfindung nicht auf irgendeine Weise beschränken.

Mit Bezugnahme auf Fig. 1 ist ein Blockdiagramm einer herkömmlichen DLL-Schaltung gezeigt. Die DLL-Schaltung 10 umfaßt eine Vorwärtsverzögerungsschaltung 12, eine Rückkopplungsverzögerungsschaltung 14, eine Vergleichsschaltung COMP 16 und eine Steuerschaltung CTRL 18. Typischerweise ist die DLL-Schaltung 10 auf einem gemeinsamen Substrat mit einer integrierten Schaltung (IC) 20 gebildet, oder ist gemeinsam mit der integrierten Schaltung in einem Gehäuse angeordnet und mit der integrierten Schaltung, wie z. B. einem dynamischen Direktzugriffsspeicher- (DRAM-; DRAM = dynamic random access memory) Chip, verbunden. Im allgemeinen empfängt die DLL-Schaltung 10 das Referenztaktsignal REF_CLK 22, vergleicht REF_CLK 22 mit einem Rückkopplungstaktsignal FB_CLK 24 und gibt das Ausgangstaktsignal CLK_OUT 26 aus, das zumindest teilweise auf dem Vergleich basiert. Der Vergleich wird wiederholt, bis das REF_CLK- Signal 22 zeitlich mit dem FB_CLK-Signal 24 ausgerichtet ist.

Die Vorwärtsverzögerungsschaltung 12 mit der CTRL-Schaltung 18 ist elektrisch verbunden und empfängt von derselben ein CTRL-Signal 28. Die Vorwärtsverzögerungsschaltung 12 empfängt das REF_CLK-Signal 22 und gibt das CLK_OUT-Signal 26 aus, das im allgemeinen eine verzögerte Version des REF_CLK-Signals 22 ist. Die Zeitdauer, um die die Vorwärtsverzögerungsschaltung 12 das CLK_OUT-Signal bezüglich dem REF_CLK-Signal verzögert, hängt zumindest teilweise von dem CTRL-Signal 28 ab. Die Vorwärtsverzögerungsschaltung 12umfaßt eine Mehrzahl von Verzögerungselementen (nicht gezeigt), wie z. B. Puffer oder Inverter, die in Reihe geschaltet sind. Jedes der Verzögerungselemente weist eine Verzögerungszeit von einer Einheit Verzögerung oder t_U auf. Eine Einheitsverzögerung kann jede Zeitperiode sein, die für die Anwendung der DLL 10 geeignet ist, wie z. B. mehrere Zehn, Hunderte oder Tausende von Pikosekunden oder länger.

Die Rückkopplungsverzögerungsschaltung 14 ist elektrisch mit der Vorwärtsverzögerungsschaltung verbunden und empfängt von derselben CLK_OUT 26. Die Rückkopplungsverzögerungsschaltung 14 ist ferner mit der Vergleichsschaltung COMP 16 elektrisch verbunden und gibt das FB_CLK-Signal 24 an dieselbe aus, das im allgemeinen eine verzögerte Version von CLK_OUT 26 ist. Das FB_CLK-Signal 24 ist bezüglich des CLK_OUT 26 um eine Rückkopplungsverzögerungszeit tFS verzögert. Die Rückkopplungsverzögerungszeit t_FB ist beispielsweise im wesentlichen gleich der Ausbreitungsverzögerung t_P des REF_CLK-Signals 22 durch die IC 20. Die Rückkopplungsverzögerungsschaltung 14 umfaßt ein oder mehrere Verzögerungselemente (nicht gezeigt), wie z. B. Puffer oder Inverter, die das FB_CLK-Signal 24 bezüglich des CLK_OUT-Signals 26 um die Rückkopplungszeit t_FB verzögern. Die Rückkopplungsverzögerungsschaltung formt über die Rückkopplungsverzögerungszeit t_FB die Ausbreitungsverzögerung durch die IC 20 über einen vordefinierten Bereich von Betriebsbedingungen und -parametern.

Die Vergleichsschaltung COMP 16 empfängt das REF_CLK-Signal 22 und das FB_CLK-Signal 24. Die Vergleichsschaltung 16 vergleicht das REF_CLK-Signal 22 mit dem FB_CLK-Signal 24 und gibt das COMP-Signal 30 an die Steuerschaltung CTRL 18 aus. Die Vergleichsschaltung COMP 16 ist im Aufbau und Entwurf konventionell, wie z. B. ein Phasendetektor, und ist für einen Fachmann auf diesem Gebiet bekannt. Das COMP- Signal 30 zeigt die Phase des REF_CLK-Signals 22 bezüglich des FB_CLK-Signals 24 an und zeigt somit an, ob das REF_CLK-Signal 22 dem FB_CLK-Signal 24 vorauseilt oder nacheilt.

Die Steuerschaltung CTRL 18 ist mit der COMP-Schaltung 16 und der Vorwärtsverzögerungsschaltung 12 elektrisch verbunden. Die CTRL-Schaltung 18 gibt das CTRL-Signal 28 an die Vorwärtsverzögerungsschaltung 12 aus und empfängt das COMP- Signal 30 von der COMP-Schaltung 16. Zumindest teilweise abhängig von dem COMP-Signal 30 stellt die CTRL-Schaltung 18 das CTRL-Signal 28 ein, um dadurch die Zeitdauer, um die die Vorwärtsverzögerungsschaltung 12 das CLK_OUT-Signal 26 bezüglich des REF_CLK-Signals 22 verzögert, zu erhöhen, zu verringern oder ungeändert zu lassen, d. h. das CTRL-Signal 28 stellt die Länge der Vorwärtsverzögerungsleitung der Vorwärtsverzögerungsschaltung 12 ein. Die Steuerschaltung CTRL 18 ist beispielsweise als ein Schieberegister konfiguriert, das bewirkt, daß sich gespeicherte Daten um eine Bitposition nach rechts oder links bewegen, auf der Basis der Phasendifferenz zwischen dem REF_CLK-Signal 22 und dem FB_CLK-Signal 24, wie es für einen Fachmann auf diesem Gebiet offensichtlich ist.

Bei der Verwendung wird das REF_CLK-Signal 22 beispielsweise durch ein externes Taktnetzwerk (nicht gezeigt) an die DLL-Schaltung 10 geliefert. Auf die Inbetriebnahme hin wird die DLL-Schaltung 10 zurückgesetzt, so daß die Vorwärtsverzögerungsschaltung 12 im wesentlichen keine Verzögerung einführt. Das REF_CLK-Signal 22 wird somit im wesentlichen unverzögert durch die Vorwärtsverzögerungsschaltung 12 geleitet. Das CLK_OUT-Signal 26, d. h. die nichtverzögerte Version des REF_CLK-Signals 22, das aus der Vorwärtsverzögerungsschaltung 12 austritt, wird an die Rückkopplungsverzögerungsschaltung 14 geliefert, die das FB_CLK-Signal 24 ausgibt. Das FB_CLK-Signal 24 ist bezüglich des REF_CLK- Signals 22 um tFB verzögert. Das FB_CLK-Signal 24 wird durch die Vergleichsschaltung COMP 16 mit dem REF_CLK- Signal 22 verglichen. Die COMP-Schaltung 16 bestimmt die Phasenbeziehung der Signale und gibt das COMP-Signal 30, das diese Phasenbeziehung anzeigt, an die Steuerschaltung CTRL 18 aus. Die Steuerschaltung CTRL 18 gibt wiederum das CTRL-Signal 28 aus, um, falls notwendig, die Länge der Vorwärtsverzögerungsleitung der Vorwärtsverzögerungsschaltung 12 einzustellen. Angenommen, das REF_CLK- 22 und das FB_CLK 24-Signal sind genau phasengleich, stellt das CTRL- Signal 28 die Vorwärtsverzögerungsschaltung 12 ein, um den aktuellen Verzögerungszustand des CLK_OUT-Signals 26 bezüglich des REF_CLK-Signals 22 zu halten. Somit ist CLK_OUT 26 der DLL 10 anfangs mit der Ausbreitungsverzögerung der IC 20 ausgerichtet. Während sich die Betriebsbedingungen der IC 20 ändern und sich die Ausbreitungsverzögerung t_P derselben erhöht oder verringert, ändert sich t_FB entsprechend. Der oben beschriebene Vergleich des REF_CLK-Signals 22 mit dem FB_CLK-Signal 24 wird wiederholt, wobei die Änderung bei t_P durch eine entsprechende Änderung bei t_FB verfolgt wird. Die Änderung bei t_FB ändert entsprechend die Verzögerung des FB_CLK-Signals 24, und somit folgt die Zeitdauer, um die die Vorwärtsverzögerungsschaltung 12 CLK_OUT 26 bezüglich des REF_CLK-Signals 22 verzögert, der Änderung in t_P.

Um die Fähigkeit aufzuweisen, die Takte in allen Fällen zeitlich auszugleichen, muß die Verzögerungsleitung der Vorwärtsverzögerungsschaltung 12 in der Lage sein, die Verzögerung des CLK_OUT-Signals 26 zu erhöhen, bis zu der Länge der Zykluszeit der niedrigsten Betriebsfrequenz des REF_CLK-Signals 22 und/oder der IC 20. Mit Bezugnahme auf Fig. 2 ist ein ungünstigstes Szenario für die Ausrichtung des FB_CLK-Signals 24 und des REF_CLK-Signals 22 gezeigt. Mit dem REF_CLK-Signal 22 an einem logisch hohen Zustand, wenn die ansteigende Flanke 24a des FB_CLK-Signals 24 auftritt, kann sich die Vorwärtsverzögerung, die notwendig ist, um das FB_CLK-Signal 24 mit dem REF_CLK-Signal 22 auszurichten, wie es durch t_DELAY angezeigt ist, der gesamten Periode des REF_CLK-Signals 22 nähern. Genauer gesagt, dieses schlechtmöglichste Szenario besteht, wenn die ansteigende Flanke 22a des REF_CLK-Signals 22 der Vorderkante der ansteigenden Flanke 24a des FB_CLK-Signals 24 leicht vorausgeht oder derselben vorauseilt. Um die Takte in dieser Situation auszurichten, muß das FB_CLK-Signal 24 verzögert werden, so daß die ansteigende Flanke 24a desselben mit der nächsten ansteigenden Flanke 22b des REF_CLK- Signals 22 zusammenfällt. Da somit das FB_CLK-Signal 24 eine verzögerte Version des CLK_OUT-Signals 26 ist, muß das CLK_OUT-Signal 26 um eine Zeitperiode t_DELAY verzögert werden, die sich der Periode des REF_CLK-Signals 22 nähert, wenn nicht sogar im wesentlichen gleich ist wie dieselbe. Das Einführen einer solch relativ langen Verzögerung in das CLK_OUT-Signal 26 erfordert, daß die Vorwärtsverzögerungsschaltung 12 eine Mehrzahl von leistungsverbrauchenden Verzögerungselementen umfaßt und die Zeitdauer erhöht, die erforderlich ist, daß die DLL 10 die Taktsignale "verriegelt", d. h. zeitlich ausrichtet.

Mit Bezugnahme auf Fig. 3 ist ein Blockdiagramm eines Ausführungsbeispiels einer DLL der vorliegenden Erfindung gezeigt. Die DLL 50 umfaßt eine Vorwärtsverzögerungsschaltung 52, eine Rückkopplungsverzögerungsschaltung 54, eine Komparatorschaltung COMPCKTA 56 und eine Steuerschaltung CTRL 58. Die DLL 50 umfaßt ferner einen Inverter 62, einen Taktmultiplexer 64, eine Flankendetektorschaltung 66 und COMPCKTB 68. Die DLL-Schaltung 50 ist beispielsweise auf einem gemeinsamen Substrat mit einer integrierten Schaltung (IC) 70 gebildet, oder ist gemeinsam mit der integrierten Schaltung in einem Gehäuse angeordnet und mit der integrierten Schaltung, wie z. B. einem Dynamischer- Direktzugriffsspeicher- (DRAM-) Chip, verbunden. Im allgemeinen empfängt die DLL-Schaltung 50 das Referenztaktsignal REF_CLK 72, erfaßt die ansteigende Flanke des FB_CLK- Signals 74 während der Inbetriebnahme der DLL 50, überprüft den logischen Zustand von REF_CLK 72 und invertiert dann selektiv das FB_CLK-Signal 74, um dadurch die Zeitdauer, um die das Ausgangstaktsignal CLK_OUT 76 verzögert werden muß, zu verringern. Somit sind die Länge der Verzögerungsleitung der Vorwärtsverzögerungsschaltung 52 und daher der Leistungsverbrauch der DLL 50 wesentlich reduziert.

Die Vorwärtsverzögerungsschaltung 52 empfängt das REF_CLK- Signal 72 und ist sowohl mit der Steuerschaltung CTRL 58, der Inverterschaltung 62 als auch dem Taktmultiplexer (MUX) 64 verbunden. Die Vorwärtsverzögerungsschaltung 52 gibt das zwischenverzögerte Taktsignal DLY_CLK-Signal 80 aus, das im wesentlichen eine verzögerte Version des REF_CLK-Signals 72 ist. Genauer gesagt, die Vorwärtsverzögerungsschaltung 52 ist elektrisch mit der CTRL-Schaltung 58 verbunden und empfängt von derselben das CTRL-Signal 78. Die Vorwärtsverzögerungsschaltung 52 gibt das DLY_CLK-Signal 80 sowohl an den Inverter 62 als auch den Eingang 64A des MUX 64 aus. Die Zeitdauer, um die die Vorwärtsverzögerungsschaltung 52 das DLY_CLK-Signal 80 bezüglich des REF_CLK-Signals 72 verzögert, hängt zumindest teilweise von dem CTRL-Signal 78 ab. Die Vorwärtsverzögerungsschaltung 52 umfaßt eine Mehrzahl von Verzögerungselementen (nicht gezeigt), wie z. B. Puffer oder Inverter, die elektrisch in Reihe geschaltet sind. Jedes der Verzögerungselemente weist eine Verzögerung von einer Einheit Verzögerung oder t_U auf. Eine Einheitsverzögerung kann jede Zeitperiode sein, die für die Anwendung der DLL 50 geeignet ist, wie z. B. mehrere Zehn, Hunderte oder Tausende von Pikosekunden oder länger.

Die Rückkopplungsverzögerungsschaltung 54 ist mit dem Ausgang 64B des MUX 64 elektrisch verbunden und empfängt von demselben das CLK_OUT-Signal 76. Die Rückkopplungsverzögerungsschaltung 54 ist ferner mit der Vergleichsschaltung COMPCKTA 56 und mit der Flankenerfassungsschaltung 66 elektrisch verbunden. Die Rückkopplungsverzögerungsschaltung gibt das FB_CLK-Signal 74 sowohl an die Vergleichsschaltung COMPCKTA 56 als auch an die Flankenerfassungsschaltung 66 aus. Das FB_CLK-Signal 74 ist im wesentlichen eine verzögerte Version des CLK_OUT-Signals 76. Das FB_CLK- Signal 74 ist bezüglich des CLK_OUT-Signals 76 um eine Rückkopplungsverzögerungszeit t_FB verzögert. Die Rückkopplungsverzögerungszeit t_FB ist im wesentlichen gleich wie die Ausbreitungsverzögerung t_P des REF_CLK-Signals 72 durch die IC 70 und verfolgt Änderungen bei der Ausbreitungsverzögerung durch die IC 70 aufgrund der vorher erwähnten externen Faktoren. Wenn sich die Betriebsbedingungen und -parameter der IC 70 ändern, verfolgt die Rückkopplungszeit t_FB somit jede Änderung bei t_P. Die Rückkopplungsverzögerungsschaltung 54 umfaßt ein oder mehrere Verzögerungselemente (nicht gezeigt), die das FB_CLK-Signal 74 bezüglich des CLK_OUT-Signals 76 um die Rückkopplungszeit t_FB verzögern.

Die Vergleichsschaltung COMPCKTA 56 empfängt das REF_CLK- Signal 72 und das FB_CLK-Signal 74. Die COMPCKTA 56 vergleicht das REF_CLK-Signal 72 mit dem FB_CLK-Signal 74 und gibt das COMP-Signal 82 an die Steuerschaltung CTRL 58 aus. Die Vergleichsschaltung COMPCKTA 56 ist vom Aufbau und der Entwicklung her konventionell, wie z. B. ein Phasendetektor, und ist für einen Fachmann auf diesem Gebiet bekannt.

Die Steuerschaltung CTRL 58 ist mit der COMPCKTA 56 und der Verzögerungsschaltung 52 elektrisch verbunden. Die CTRL- Schaltung 58 empfängt das COMP-Signal 82 von der COMPCKTA 56 und gibt das CTRL-Signal 78 an die Vorwärtsverzögerungsschaltung 52 aus. Zumindest teilweise abhängig von dem COMP-Signal 82 stellt die CTRL-Schaltung 58 das CTRL-Signal 78 ein, um dadurch die Zeitdauer, um die die Vorwärtsverzögerungsschaltung 52 das Zwischen-DLY_CLK-Signal 80 bezüglich des REF_CLK-Signals 72 verzögert, zu erhöhen, zu verringern oder unverändert zu lassen. Die Steuerschaltung CTRL 58 ist beispielsweise als ein Schieberegister konfiguriert, das bewirkt, daß sich gespeicherte Daten um eine Bitposition nach rechts oder nach links bewegen, auf der Basis des Unterschieds zwischen dem REF_CLK-Signal 72 und dem FB_CLK-Signal 74, wie es durch das COMP-Signal 82 angezeigt ist, wie es für einen Fachmann auf diesem Gebiet offensichtlich ist.

Der Inverter 62 ist mit der Vorwärtsverzögerungsschaltung 54 und dem Eingang 74C des MUX 64 elektrisch verbunden. Der Inverter 62 empfängt das DLY_CLK-Signal 80 von der Vorwärtsverzögerungsschaltung 54 und gibt das DLY_CLK1-Signal 84, das eine invertierte Version des DLY_CLK-Signals 80 ist, an den Eingang 74C des MUX 64 aus. Der Inverter 62 ist von herkömmlichen Aufbau und Entwurf.

Der Multiplexer MUX 64 weist Eingänge 64A und 64C auf, die elektrisch mit dem Ausgang der Vorwärtsverzögerungsschaltung 52 bzw. dem Ausgang des Inverters 62 verbunden sind. Der MUX 64 ist außerdem elektrisch mit COMPCKTB 68 verbunden und empfängt von derselben das Auswahlsignal SEL 88. Der MUX 64, der zumindest teilweise von dem SEL-Signal 88 abhängig ist, wählt aus, ob das DLY_CLK-Signal 80 oder das DLY_CLK1-Signal 84 zu dem Ausgang 64B geleitet wird, und dadurch zu dem CLK_OUT-Signal 76 und dem Eingangssignal zu der Rückkopplungsverzögerungsschaltung wird. Der MUX 64 ist im Aufbau und Entwurf herkömmlich.

Die Flankenerfassungsschaltung 66 ist mit der Rückkopplungsverzögerungsschaltung 54 elektrisch verbunden und empfängt von derselben das FB_CLK-Signal 74. Die Flankenerfassungsschaltung 66 ist außerdem mit COMPCKTB 68 elektrisch verbunden und gibt an dieselbe das EDGE-Signal 90 aus. Das EDGE-Signal 90 wird aktiv, wie z. B. ein logisch hoher Zustand, auf die Erfassung einer ansteigenden Flanke auf dem FB_CLK-Signal 74 durch die Flankenerfassungsschaltung 66 hin. Die Flankenerfassungsschaltung 66 ist ebenfalls von herkömmlichem Entwurf und Aufbau.

COMPCKTB 68 ist mit der Flankenerfassungsschaltung 66 und dem MUX 64 elektrisch verbunden. Genauer gesagt, die COMPCKTB 68 empfängt das REF_CLK-Signal 72 und das EDGE- Signal 90 und gibt das SEL-Signal 88 aus, das zumindest teilweise von einem Vergleich von REF_CLK 72 und dem EDGE- Signal 90 abhängt. Die COMPCKTB 68 umfaßt zusätzlich eine herkömmliche Setz-/Rücksetzverriegelungsschaltung 92 für die Verwendung beim Betrieb und dler Inbetriebnahme der DLL 50, und von derselben wird das SEL-Signal 88 ausgegeben, wie es hierin nachfolgend genauer beschrieben wird.

Bei der Verwendung arbeitet die DLL 50 im allgemeinen, um eine verzögerte, nichtinvertierte Version des REF_CLK- Signals 72 (d. h. DLY_CLK-Signal 80) oder eine verzögerte invertierte Version des REF_CLK-Signals 72 (d. h. DLY_CLK1- Signal 84) mit der Rückkopplungsverzögerungsschaltung 54 selektiv zu verbinden und dadurch die Länge der Verzögerungsleitung zu reduzieren, die innerhalb der Vorwärtsverzögerungsschaltung 52 notwendig ist, um die Takte unter den Bedingungen im ungünstigsten Fall auszurichten.

Genauer gesagt, wird während der Inbetriebnahme der DLL 50 die Verriegelung 92 der COMPCKTB 68 durch ein Rücksetzsignal (nicht gezeigt) in einen vorbestimmten Zustand plaziert, wie z. B. einen Spannungspegel, der einem logisch hohen Zustand entspricht, um dadurch das SEL-Signal 88 in einem vorbestimmten Zustand zu erstellen, wie z. B. einem logisch hohen Zustand, um dadurch ein vorbestimmtes oder vorgegebenes der Signale DLY_CLK-Signal 80 und DLY_CLKl-Signal 84 auszuwählen, das als CLK_OUT-Signal 76 von dem Ausgang 64B des MUX 64 ausgegeben wird. Das CLK_OUT-Signal 76 wird zu der Rückkopplungsverzögerungsschaltung 54 zurückgekoppelt, die das FB_CLK-Signal 74 ausgibt. Somit ist das Eingangssignal an die Rückkopplungsverzögerungsschaltung 54 entweder das DLY_CLK-Signal 80 oder das DLY_CLK1-Signal 84, wie es durch den Betrieb der MUX 64 ansprechend auf das SEL- Signal 88 ausgewählt ist. Die Rückkopplungsverzögerungsschaltung 54 verzögert das CLK_OUT-Signal 76 um eine Rückkopplungsverzögerungszeit t_FB, das dann als das FB_CLK- Signal 74 ausgegeben wird. Das FB_CLK-Signal 74 wird durch COMPCKTA 56 und die Flankendetektorschaltung 66 empfangen. Der Flankendetektor 66 aktiviert das EDGE-Signal 90, wenn er die ansteigende Flanke des FB_CLK-Signals 74 erfaßt. Das EDGE-Signal 90 wird durch COMPCKTB 82 empfangen und wird dadurch mit dem Pegel des REF_CLK-Signals 72 verglichen, um den Zustand des Auswahlsignals SEL 88 zu bestimmen. Das SEL-Signal 88 bestimmt wiederum, ob das DLY_CLK-Signal 80 oder das DLY_CLK1-Signal 84 an dem Ausgang 64B des MUX 64 als das CLK_OUT-Signal 76 erscheint, und als Eingangssignal an die Rückkopplungsverzögerungsschaltung 54 zurückgeführt wird.

Noch genauer gesagt, wenn die Flankendetektorschaltung 66 die ansteigende Flanke von FB_CLK-Signal 74 erfaßt, wird das EDGE-Signal 90 aktiv, wie z. B. ein logisch hoher Zustand, und wird durch COMPCKTB 68 empfangen. COMPCKTB 68 überprüft dann den Pegel des REF_CLK-Signals 72. Falls das REF_CLK-Signal 72 bei einem logisch niedrigen Pegel ist, was anzeigt, daß die ansteigende Flanke desselben der ansteigenden Flanke des FB_CLK--Signals 74 hinterhereilt, wird ein entsprechendes SEL-Signal 88 ausgegeben, um zu bewirken, daß der MUX 64 das DLY_CLK-Signal 80 auswählt, um zu dem Ausgang 64B des MUX 64 weitergeleitet zu werden. Somit ist das DLY_CLK-Signal 80 mit dem Eingang der Rückkopplungsverzögerungsschaltung 54 verbunden. Umgekehrt, falls COMPCKTB bestimmt, daß das REF_CLK-Signal 72 bei einem hohen logischen Spannungspegel ist, was anzeigt, daß die ansteigende Flanke desselben der ansteigenden Flanke des FB_CLK-Signals 74 vorauseilt, wird ein geeignetes SEL- Signal 88 ausgegeben, um zu bewirken, daß der MUX 64 das DLY_CLK1-Signal 84 auswählt, daß es zu dem Ausgang 64B des MUX 64 weitergeleitet wird. Somit ist das DLY_CLK1-Signal 84 mit dem Eingang der Rückkopplungsverzögerungsschaltung 54 verbunden. Die Auswahl des DLY_CLKl-Signals 84 als das Eingangssignal zu der Rückkopplungsverzögerungsschaltung 54 invertiert effektiv das FB_CLK-Signal 74, wodurch bewirkt wird, daß die vorauseilende Flanke desselben dem REF_CLK- Signal 72 nacheilt und die Verzögerung zwischen den ansteigenden Flanken der beiden Signale reduziert. Die Reduzierung bei der Verzögerung zwischen den ansteigenden Flanken der beiden Signale reduziert wiederum die Länge der Verzögerungsleitung der Vorwärtsverzögerungsschaltung 52, die erforderlich ist, um die Signale auszurichten.

Durch Auswählen zwischen dem DLY_CLK-Signal 80 und dem DLY_CLK1-Signal 84, die durch MUX 64 als das CLK_OUT-Signal 76 ausgegeben werden sollen, und somit als das Eingangssignal zu der Rückkopplungsverzögerungsschaltung 54, ist die maximale Trennung der beiden Signale REF_CLK 72 und FB_CLK 74 ein halber Zyklus. Somit erfordert die Vorwärtsverzögerungsschaltung 52 der DLL 50 nur etwa die Hälfte der Anzahl von Verzögerungselementen, die durch die Vorwärtsverzögerungsschaltung 12 der DLL-Schaltung 10 erforderlich sind.

Nach dem oben beschriebenen Inbetriebnahmeprozeß, der als ein Anfangsschritt zu der Ausrichtung der Signale angesehen werden kann, beginnt der Prozeß des Feinausrichtens der beiden Takte. Die Verzögerung des CLK_OUT-Signals 76 bezüglich des REF_CLK-Signals 72 wird dann durch die COMPCKTA 56 eingestellt, die das REF_CLK-Signal 72 mit dem FB_CLK- Signal 74 vergleicht. Zumindest teilweise abhängig von dem Vergleich des REF_CLK-Signals 72 mit dem FB_CLK-Signal 74 gibt die COMPCKTA 56 das COMP-Signal 82 an die Steuerschaltung CTRL 58 aus. Die Steuerschaltung CTRL 58 gibt wiederum das CTRL-Signal 78 aus und stellt dadurch die Länge der Verzögerungsleitung der Vorwärtsverzögerungsschaltung 52 ein, durch die das REF_CLK-Signal 72 geleitet wird. Der Prozeß des Vergleichens des REF_CLK-Signals 72 mit dem FB_CLK-Signal 74 und des Einstellens der Länge der Verzögerungsleitung der Vorwärtsverzögerungsschaltung 52 ist wiederholend und setzt sich fort, bis die DLL 50 eine "Verriegelung" (d. h. eine Zeitausrichtung) zwischen dem FB_CLK-Signal 74 und dem REF_CLK-Signal 72 erhält. Sobald eine verriegelte Bedingung erhalten wurde, ist der Prozeß des Vergleichens des REF_CLK-Signals 72 mit dem FB_CLK- Signal 74 und das Einstellens der Länge der Verzögerungsleitung der Vorwärtsverzögerungsschaltung 52 fortlaufend, um eine fortlaufende Ausrichtung der Takte über einen vorbestimmten Bereich von Betriebsbedingungen und -parametern sicherzustellen, und dadurch jede Änderung bei der Ausbreitungsverzögerung der IC 70 auszugleichen.

Die Flankendetektorschaltung 66 und COMPCKTB 68 werden optional abgeschaltet, sobald die Inbetriebnahmesequenz der DLL 50, d. h. die Anfangsflankenerfassung des FB_CLK- Signals 74 und die Ausgabe des SEL-Signals 88, abgeschlossen ist. Somit wird eine zusätzliche Reduzierung des Leistungsverbrauchs erhalten.

Der Betrieb der DLL 50 wird nun dem Betrieb einer herkömmlichen DLL-Schaltung gegenüber gestellt, wie z. B. der DLL 10, in dem ungünstigsten Betriebsszenario, wie es oben beschrieben ist und in Fig. 2 dargestellt ist. Das ungünstigste Szenario, wie es in Fig. 2 gezeigt ist, besteht, wenn die ansteigende Flanke 22a des REF_CLK-Signals 22 der ansteigenden Flanke 24a des FB_CLK-Signals 24 leicht vorangeht oder derselben vorauseilt. Um die Takte bei diesem ungünstigsten Szenario auszurichten, muß die herkömmliche DLL 10 das FB_CLK-Signal 24 verzögern, so daß die ansteigende Flanke 24a desselben mit der nächsten ansteigenden Flanke 22b des REF_CLK-Signals 22 zusammenfällt. Somit muß eine herkömmliche DLL das CLK_OUT-Signal 26 verzögern, auf dem das FB_CLK-Signal 24 basiertt, um eine Zeitperiode, die der Periode des REF_CLK-Signals 22 nahekommt, wenn nicht im wesentlichen gleich ist wie dieselbe. Das Einführen einer solch relativ langen Verzögerung in das CLK_OUT-Signal 26 erfordert, daß die Vorwärtsverzögerungsschaltung 12 eine Mehrzahl von leistungsverbrauchenden Verzögerungselementen umfaßt und den Zeitumfang erhöht, der für die DLL 10 erforderlich ist, um die Taktsignale "zu verriegeln", d. h. zeitlich auszurichten.

Im Gegensatz dazu arbeiten unter dem gleichen ungünstigsten Szenario, wie es in Fig. 2 gezeigt ist, der Inverter 62, der Flankendetektor 66, die COMPCKTB 68 und der MUX 64, wie oben beschrieben, um selektiv das Signal zu invertieren, das in die Rückkopplungsverzögerungsschaltung 54 eingegeben wird, um dadurch die Zeitdauer, um die das FB_CLK-Signal 74 verzögert werden muß, etwa um die Hälfte zu reduzieren.

Dementsprechend ist die Länge der Vorwärtsverzögerungsleitung der Vorwärtsverzögerungsschaltung 52 ebenfalls etwa um die Hälfte reduziert, wodurch die Anzahl von leistungsverbrauchenden Verzögerungselementen reduziert wird und die Zeitdauer verringert wird, die für die DLL 50 erforderlich ist, um eine "Verriegelungs"-Bedingung zu erhalten.

Wie es in Fig. 4 gezeigt ist, wird die gleiche ungünstigste Bedingung, die in Fig. 2 dargestellt ist, nun an die DLL 50 angelegt. Die DLL 50 wird anfangs während der Inbetriebnahme zurückgesetzt, um ein vorgegebenes der Signale DLY_CLK 80 und DLY_CLK1 84 auszuwählen, um es als das CLK_OUT- Signal 76 auf dem Ausgang 64B des MUX 64 auszugeben und in die Rückkopplungsverzögerungsschaltung 54 einzugeben. Somit ist das FB_CLK-Signal 74 im wesentlichen eine verzögerte Version des vorgegebenen oder ausgewählten der Signale DLY_CLK 80 und DLY_CLK1 84. Diese Situation ist in Fig. 4 dargestellt, indem zwei FB_CLK-Signale 74 gezeigt sind, die voneinander unterschieden werden durch eine Anzeige der entsprechenden Eingabe an die Rückkopplungsverzögerungsschaltung 54 in Klammern. Das FB_CLK-Signal 74 mit dem Klammerausdruck (DLY_CLK 80) danach entspricht dem Eingangssignal, das an die Rückkopplungsverzögerungsschaltung 54 geliefert wird, wenn das DLY_CLK-Signal 80 ausgewählt wird, um auf dem Ausgang 74B des MUX 64 ausgegeben zu werden, während das FB_CLK-Signal 74 mit dem Klammerausdruck (DLY_CLK1 84) danach dem Eingangssignal entspricht, das an die Rückkopplungsverzögerungsschaltung 54 geliefert wird, wenn das DLY_CLK1-Signal 84 ausgewählt wird, um auf dem Ausgang 64B des MUX 64 ausgegeben zu werden.

Der Betrieb der DLL 50 unter dem ungünstigsten Szenario mit dem DLY_CLK-Signal 80, das durch den MUX 64 als das Eingangssignal zu der Rückkopplungsverzögerungsschaltung 54 ausgewählt wurde, führt im wesentlichen zu der gleichen Situation, wie sie in Fig. 2 gezeigt ist. Genauer gesagt, die ansteigende Flanke 72a des REF_CLK-Signals 72 eilt der ansteigenden Flanke 74a des FB_CLK-Signals 74 (DLY_CLK 80) leicht voraus. Somit ist das REF_CLK-Signal 72 bei einem logisch hohen Spannungspegel, wenn die ansteigende Flanke 74a des FB_CLK-Signals 74 (DLY_CLK 80) auftritt. Um die beiden Signale mit dem DLY_CLK-Signal 80 als das Eingangssignal zu der Rückkopplungsverzögerungsschaltung 54 zeitlich auszurichten, müßte die ansteigende Flanke 74a des FB_CLK-Signals 74 (DLY_CLK 80) um eine Zeitdauer t_DELAY1 verzögert werden, um mit der ansteigenden Flanke 72d des REF_CLK-Signals 72 ausgerichtet zu werden. Die Zeit t_DELAY1 nähert sich der Periode des REF_CLK-Signals 72. Falls somit das DLY_CLK-Signal 80 das Eingangssignal zu der Rückkopplungsverzögerungsschaltung 54 war, würde die Vorwärtsverzögerungsschaltung 52 die gleiche Vielzahl an leistungsverbrauchenden Verzögerungsstufen benötigen wie die DLL 10. Durch Auswählen zwischen dem DLY_CLK-Signal 80 und dem DLY_CLK1-Signal 84 als Eingangssignal zu der Rückkopplungsverzögerungsschaltung 54, reduziert die DLL 50 die Verzögerung zwischen den ansteigenden Flanken der beiden Signale.

Unter den in Fig. 4 gezeigten ungünstigsten Betriebsbedingungen wählt die DLL 50 das DLY_CLKl-Signal 84 als das Eingangssignal zu der Rückkopplungsverzögerungsschaltung 54, und nicht das DLY_CLK-Signal 80. Da das DLY_CLK1-Signal 84 die invertierte Version des DLY_CLK-Signals 80 ist, sind die Zeitdauer, um die das FB_CLK-Signal 74 verzögert werden muß, und die Zeit, die erforderlich ist, um die Signale auszurichten, im wesentlichen reduziert. Genauer gesagt, der Zeitunterschied zwischen der ansteigenden Flanke 72b des REF_CLK-Signals 72 und der ansteigenden Flanke 74c des FB_CLK-Signals 74 (DLY_CLK1-Signal 84) ist bei diesem ungünstigsten Szenario wesentlich reduziert, wenn das DLY_ CLK1-Signal 84 durch den MUX 64 als das Eingangssignal zu der Rückkopplungsverzögerungsschaltung 54 ausgewählt wird. Der Zeitunterschied t_DELAY2 zwischen der ansteigenden Flanke 72b des REF_CLK-Signals 72 und der ansteigenden Flanke 74c des FB_CLK-Signals 74 (DLY_CLK1 84) ist etwa eine Hälfte der Periode des REF_CLK-Signals 72. Somit, durch Auswählen des DLY_CLK1-Signals 84 als das Eingangssignal zu der Rückkopplungsverzögerungsschaltung 54, hat die DLL 50 die Trennung zwischen den beiden Signalen etwa um die Hälfte reduziert, bezüglich der DLL 10 unter den gleichen Betriebsbedingungen.

Dementsprechend erfordert die Vorwärtsverzögerungsschaltung 52 weit weniger leistungsverbrauchende Verzögerungsstufen und erreicht die Ausrichtung der Signale in einer im wesentlichen reduzierten Zeitdauer.

Bei dem gezeigten Ausführungsbeispiel ist die Verzögerungsverriegelungsschleifenschaltung der vorliegenden Erfindung für die Verwendung mit relativ großen ICs beschrieben, wie z. B. Speicherchips und programmierbaren logischen Arrays. Es ist jedoch klar, daß die Verzögerungsverriegelungsschleifenschaltung der vorliegenden Erfindung bei jeder anderen IC verwendet werden kann, die eine Taktversatzeinstellung erfordert oder davon profitieren könnte.

Claims

1. Verzögerungsverriegelungsschleifenschaltung (50), die ein Referenztaktsignal (72) empfängt, wobei die Verzögerungsverriegelungsschleifen- (DLL-)Schaltung das Referenztaktsignal (72) und ein internes Rückkopplungstaktsignal zeitlich ausrichtet, wobei die DLL- Schaltung (50) folgende Merkmale umfaßt:
eine Vorwärtsverzögerungsschaltung (52), die das Referenztaktsignal (72) empfängt, wobei die Vorwärtsverzögerungsschaltung (52) ein verzögertes Taktsignal ausgibt, wobei die Vorwärtsverzögerungsschaltung (52) das verzögerte Taktsignal bezüglich des Referenztaktsignals (72) einstellbar zeitlich verschiebt;
einen Inverter (62), der das verzögerte Taktsignal empfängt, wobei der Inverter ein invertiertes verzögertes Taktsignal ausgibt, das das Inverse des verzögerten Taktsignals ist; und
eine Rückkopplungsverzögerungsschaltung (54), die entweder das verzögerte oder das invertierte verzögerte Taktsignal empfängt und das Rückkopplungstaktsignal ausgibt, wobei das Rückkopplungstaktsignal zeitlich bezüglich des ausgewählten verzögerten oder invertierten verzögerten Taktsignals verschoben ist.

2. Verzögerungsverriegelungsschleifenschaltung gemäß Anspruch 1, die ferner eine Auswahleinrichtung umfaßt, wobei die Auswahleinrichtung auswählt, welches der verzögerten und der invertierten verzögerten Taktsignale durch die Rückkopplungsverzögerungsschaltung empfangen wird und als ein Ausgangstaktsignal ausgegeben wird.

3. Verzögerungsverriegelungsschleifenschaltung gemäß Anspruch 2, bei der die Auswahleinrichtung folgende Merkmale umfaßt:
eine Vergleichseinrichtung, die das Rückkopplungstaktsignal mit dem Referenztaktsignal (72) vergleicht, wobei die Vergleichseinrichtung ein Auswahlsignal ausgibt, wobei das Auswahlsignal die Zeitverschiebung des Rückkopplungstaktsignals bezüglich des Referenztaktsignals anzeigt; und
einen Multiplexer (64), der jedes der verzögerten und des invertierten verzögerten Taktsignals und das Auswahlsignal empfängt, wobei der Multiplexer (64) entweder das verzögerte oder das invertierte verzögerte Taktsignal mit der Rückkopplungsverzögerungsschaltung (54) verbindet, zumindest teilweise abhängig von dem Auswahlsignal.

4. Verzögerungsverriegelungsschleifenschaltung gemäß Anspruch 3, bei der die Vergleichseinrichtung eine Flankendetektorschaltung (66) umfaßt, wobei die Flankendetektorschaltung (66) das Rückkopplungstaktsignal empfängt und ein Flankensignal ausgibt, das das Auftreten einer ansteigenden Flanke des Rückkopplungstaktsignals anzeigt.

5. Verzögerungsverriegelungsschleifenschaltung gemäß Anspruch 4, bei der die Vergleichseinrichtung ferner eine Vergleichsschaltung (56) umfaßt, wobei die Vergleichsschaltung (56) das Referenztaktsignal und das Flankensignal empfängt, wobei die Vergleichsschaltung (56) das Auswahlsignal ausgibt.

6. Verzögerungsverriegelungsschleifenschaltung gemäß Anspruch 5, bei der das Auswahlsignal bewirkt, daß die Multiplexerschaltung das verzögerte Taktsignal mit der Rückkopplungsverzögerungsschaltung verbindet, wenn das Flankensignal anzeigt, daß die ansteigende Flanke des Rückkopplungstaktsignals aufgetreten ist und der Referenztakt bei einem Spannungspegel ist, der einem logisch niedrigen Pegel entspricht.

7. Verzögerungsverriegelungsschleifenschaltung gemäß Anspruch 5, bei der das Auswahlsignal bewirkt, daß die Multiplexerschaltung das invertierte verzögerte Taktsignal mit der Rückkopplungsverzögerungsschaltung verbindet, wenn das Flankensignal anzeigt, daß die ansteigende Flanke des Rückkopplungstaktsignals aufgetreten ist und der Referenztakt bei einem Spannungspegel ist, der einem logisch hohen Pegel entspricht.

8. Integrierte Schaltung mit einem Substrat, wobei die integrierte Schaltung folgende Merkmale umfaßt:
eine Verzögerungsverriegelungsschleifen- (DLL-) Schaltung, die zumindest entweder einstückig auf dem Substrat geformt oder mit der integrierten Schaltung elektrisch verbunden ist, wobei die DLL-Schaltung ein Referenztaktsignal empfängt und das Referenztaktsignal mit einem internen Rückkopplungstaktsignal zeitlich ausrichtet, wobei die DLL-Schaltung folgende Merkmale umfaßt:
eine Vorwärtsverzögerungsschaltung, die das Referenztaktsignal empfängt, wobei die Vorwärtsverzögerungsschaltung ein verzögertes Taktsignal ausgibt, wobei die Vorwärtsverzögerungsschaltung das verzögerte Taktsignal bezüglich des Referenztaktsignals einstellbar zeitlich verschiebt;
einen Inverter (62), der das verzögerte Taktsignal empfängt, wobei der Inverter (62) ein invertiertes verzögertes Taktsignal ausgibt, das das Inverse des verzögerten Taktsignals ist; und
eine Rückkopplungsverzögerungsschaltung, die entweder das verzögerte oder das invertierte verzögerte Taktsignal empfängt und das Rückkopplungstaktsignal ausgibt, wobei das Rückkopplungstaktsignal zeitlich bezüglich des ausgewählten verzögerten oder des invertierten verzögerten Taktsignals verschoben ist.

9. Verzögerungsverriegelungsschleifenschaltung gemäß Anspruch 8, die ferner eine Auswahleinrichtung umfaßt, wobei die Auswahleinrichtung auswählt, ob das verzögerte oder das invertierte verzögerte Taktsignal durch die Rückkopplungsverzögerungsschaltung empfangen wird und als das Ausgangstaktsignal ausgegeben wird.

10. Verzögerungsverriegelungsschleifenschaltung gemäß Anspruch 9, bei der die Auswahleinrichtung folgende Merkmale umfaßt:
eine Vergleichseinrichtung, die das Rückkopplungstaktsignal mit dem Referenztaktsignal vergleicht, wobei die Vergleichseinrichtung ein Auswahlsignal ausgibt, wobei das Auswahlsignal die Zeitverschiebung des Rückkopplungstaktsignals bezüglich des Referenztaktsignals anzeigt; und
einen Multiplexer (64), der das verzögerte und das invertierte verzögerte Taktsignal und das Auswahlsignal empfängt, wobei der Multiplexer (64) entweder das verzögerte oder das invertierte verzögerte Taktsignal mit der Rückkopplungsverzögerungsschaltung verbindet, abhängig zumindest teilweise von dem Auswahlsignal.

11. Verzögerungsverriegelungsschleifenschaltung gemäß Anspruch 10, bei der die Vergleichseinrichtung eine Flankendetektorschaltung (66) umfaßt, wobei die Flankendetektorschaltung (66) das Rückkopplungstaktsignal empfängt und ein Flankensignal ausgibt, das das Auftreten einer ansteigenden Flanke des Rückkopplungstaktsignals anzeigt.

12. Verzögerungsverriegelungsschleifenschaltung gemäß Anspruch 11, bei der die Vergleichseinrichtung ferner eine Vergleichsschaltung (56) umfaßt, wobei die Vergleichsschaltung (56) das Referenztaktsignal und das Flankensignal empfängt, wobei die Vergleichsschaltung (56) das Auswahlsignal ausgibt.

13. Verfahren zum zeitlichen Ausrichten eines Referenztaktsignals mit einem Rückkopplungstaktsignal, wobei das Rückkopplungstaktsignal bezüglich des Referenztaktsignals zeitlich verzögert ist, um dadurch eine Ausbreitungsverzögerung einer integrierten Schaltung zu simulieren, wobei das Verfahren folgende Schritte umfaßt:
Empfangen des Referenztaktsignals;
Ausgeben eines verzögerten Taktsignals, das um eine Vorwärtsverzögerungszeit bezüglich des Referenztaktsignals verzögert ist;
Invertieren des verzögerten Taktsignals, um dadurch ein invertiertes verzögertes Taktsignal zu erzeugen;
Auswählen entweder des verzögerten Taktsignals oder des invertierten verzögerten Taktsignals, um dasselbe als ein Ausgangstaktsignal auszugeben;
Verzögern des Ausgangstaktsignals um eine Rückkopplungsverzögerungszeit, um dadurch ein Rückkopplungstaktsignal zu erzeugen;
Vergleichen des Rückkopplungstaktsignals mit dem Referenztaktsignal; und
Einstellen der Vorwärtsverzögerungszeit des verzögerten Taktsignals, abhängig zumindest teilweise von dem Vergleichsschritt; und
Wiederholen der Vergleichs- und Einstellungsschritte, um dadurch das Referenztaktsignal und das Rückkopplungstaktsignal zeitlich auszurichten.

14. Verfahren zum zeitlichen Ausrichten eines Ausgangstaktsignals mit einem Rückkopplungstaktsignal gemäß Anspruch 13, wobei der Auswahlschritt folgende Schritte umfaßt:
anfängliches Ausgeben eines vorgegebenen verzögerten Taktsignals oder eines vorgegebenen invertierten verzögerten Taktsignals als das Ausgangstaktsignal;
Erfassen einer ansteigenden Flanke des resultierenden Rückkopplungstaktsignals;
Prüfen eines Zustands des Referenztaktsignals;
Ausgeben des invertierten verzögerten Taktsignals als das Ausgangstaktsignal, wo eine ansteigende Flanke des Rückkopplungstaktsignals erfaßt wird und der Zustand des Referenztaktsignals ein logisch hoher Zustand ist; und
Ausgeben des verzögerten Taktsignals als das Ausgangstaktsignal, wo eine ansteigende Flanke des Rückkopplungstaktsignals erfaßt wird und der Zustand des Referenztaktsignals ein logisch niedriger Pegel ist.