DE69925799T2 - Verzögerungsregelschleife mit einem taktphasenschieber - Google Patents

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Description

  • BEREICH DER ERFINDUNG
  • Die vorliegende Erfindung betrifft Verzögerungsregelschleifen (DLL) für digitale elektronische Schaltungen. Die vorliegende Erfindung betrifft insbesondere DLLs, die Taktsignale über einen breiten Frequenzbereich aufsynchronisieren können.
  • HINTERGRUND DER ERFINDUNG
  • Synchrone digitale Systeme, einschließlich Systeme auf Leiterplattenebene und Systeme auf Chipebene, synchronisieren Elemente über das System auf der Basis von einem oder mehreren Taktsignalen. Typischerweise werden ein oder mehrere Taktsignale auf einer oder auf mehreren Taktleitungen über das System verteilt. Aufgrund von verschiedenen Problemen wie Taktpufferverzögerungen, hoher Kapazität von stark belasteten Taktleitungen und Ausbreitungsverzögerungen werden jedoch die ansteigenden Flanken eines Taktsignals in verschiedenen Teilen des Systems möglicherweise nicht synchronisiert. Die Zeitdifferenz zwischen einer ansteigenden (oder abfallenden) Flanke in einem Teil des Systems mit der entsprechenden ansteigenden (bzw. abfallenden) Flanke in einem anderen Teil des Systems wird als „Clock Skew" (Taktverschiebung) bezeichnet.
  • Clock-Skew kann Fehlfunktionen von digitalen Systemen verursachen. So ist es beispielsweise üblich, dass Schaltungen in digitalen Systemen einen ersten Flipflop-Ausgang haben, der einen zwiten Flipflop-Eingang ansteuert. Bei einem synchronisierten Takt am Takteingang beider Flipflops werden die Daten im ersten Flipflop erfolgreich in den zweiten Flipflop getaktet. Wenn jedoch die aktive Flanke am zweiten Flipflop um den Clock-Skew verzögert wird, dann erfasst der zweite Flipflop die Daten vom ersten Flipflop möglicherweise nicht, bevor sich der Zustand des ersten Flipflop ändert.
  • Verzögerungsregelschleifen werden in digitalen Systemen eingesetzt, um Clock-Skew minimal zu halten. Verzögerungsregelschleifen arbeiten typischerweise mit Verzögerungselementen, um die aktiven Flanken eines Referenztaktsignals in einem Teil des Systems auf das Feedback-Taktsignal von einem zweiten Teil des Systems zu synchronisieren. 1 zeigt ein Blockdiagramm einer konventionellen Verzögerungsregelschleife 100, die mit Logikschaltungen 190 gekoppelt ist. Die Verzögerungsregelschleife 100, die eine Verzögerungsleitung 110 und einen Phasendetektor 120 umfasst, empfängt ein Referenztaktsignal REF_CLK und steuert ein Ausgangstaktsignal O_CLK.
  • Die Verzögerungsleitung 110 verzögert das Referenztaktsignal REF_CLK um eine veränderliche Ausbreitungsverzögerung D, bevor sie das Ausgangstaktsignal O_CLK anlegt. Somit eilt jede Taktflanke des Ausgangstaktsignals O_CLK einer entsprechenden Taktflanke des Referenztaktsignals REF_CLK um eine Ausbreitungsverzögerung D nach (siehe 2A). Der Phasendetektor 120 steuert die Verzögerungsleitung 110 wie nachfolgend beschrieben. Die Verzögerungsleitung 110 kann eine minimale Ausbreitungsverzögerung D_MIN und eine maximale Ausbreitungsverzögerung D_MAX erzeugen.
  • Bevor das Ausgangstaktsignal O_CLK Logikschaltungen 190 erreicht, wird das Ausgangstaktsignal O_CLK um den Clock-Skew 180 verzögert. Clock-Skew 180 kann durch Verzögerungen in verschiedenen Taktpuffern (nicht dargestellt) oder Ausbreitungsverzögerungen auf der Taktsignalleitung verursacht werden, die das Ausgangstaktsignal O_CLK führt (z.B. aufgrund einer schweren Belastung auf der Taktsignalleitung). Um das Ausgangstaktsignal O_CLK von der verschobenen Version des Ausgangstaktsignals O_CLK zu unterscheiden, wird die verschobene Version als verschobenes Taktsignal S_CLK bezeichnet. Das verschobene Taktsignal S_CLK steuert die Takteingangsanschlüsse (nicht dargestellt) der getakteten Schaltungen in den Logikschaltungen 190 an. Das verschobene Taktsignal S_CLK wird auch über einen Feedback-Pfad 170 zur Verzögerungsregelschleife 100 zurückgeführt. Typischerweise ist der Feedback-Pfad 170 spezifisch zum Leiten des verschobenen Taktsignals S_CLK zur Verzögerungsregelschleife 110 dediziert. Daher ist eine Ausbreitungsverzögerung auf dem Feedback-Pfad 170 minimal und verursacht nur einen vernachlässigbaren Skew.
  • 2A zeigt ein Synchronisationsdiagramm des Referenztaktsignals REF_CLK, des Ausgangstaktsignals O_CLK und des verschobenen Taktsignals S_CLK. Alle drei Taktsignale haben dieselbe Frequenz F (nicht dargestellt) und Periode P, und alle sind im H-Zustand aktiv (d.h. die ansteigende Flanke ist die aktive Flanke). Da das Ausgangstaktsignal O_CLK um die Ausbreitungsverzögerung D verzögert ist, eilt eine Taktflanke 220 des Ausgangstaktsignals O_CLK der entsprechenden Taktflanke 210 des Referenztaktsignals REF_CLK um die Ausbreitungsverzögerung D nach. Ebenso eilt eine Taktflanke 230 des verschobenen Taktsignals S_CLK der entsprechenden Taktflanke 220 des Ausgangstaktsignals O_CLK um eine Ausbreitungsverzögerung SKEW nach, die die Ausbreitungsverzögerung ist, die durch den Clock-Skew 180 ( 1) verursacht wird. Daher eilt die Taktflanke 230 des verschobenen Taktsignals S_CLK der Taktflanke 210 des Referenztaktsignals REF_CLK um eine Ausbreitungsverzögerung DSKEW nach, die gleich der Ausbreitungsverzögerung D plus der Ausbreitungsverzögerung SKEW ist.
  • Die Verzögerungsregelschleife 100 steuert die Ausbreitungsverzögerung D durch Steuern der Verzögerungsleitung 110. Die Verzögerungsleitung 110 kann jedoch keine negative Verzögerung erzeugen; daher kann die Taktflanke 230 nicht auf die Taktflanke 210 synchronisiert werden. Glücklicherweise sind die Taktsignale periodische Signale. Daher kann die Verzögerungsregelschleife 100 das Referenztaktsignal REF_CLK und das verschobene Taktsignal S_CLK synchronisieren, indem sie das Ausgangstaktsignal O_CLK weiter verzögert, so dass die Taktflanke 240 des verschobenen Taktsignals S_CLK auf die Taktflanke 210 des Referenztaktsignals REF_CLK synchronisiert wird. Wie in 2B gezeigt, wird die Ausbreitungsverzögerung D so eingestellt, dass die Ausbreitungsverzögerung DSKEW gleich der Periode P ist. Insbesondere wird die Verzögerungsleitung 110 so abgestimmt, dass die Ausbreitungsverzögerung D erhöht wird, bis die Ausbreitungsverzögerung D gleich der Periode P minus der Ausbreitungsverzögerung SKEW ist. Die Ausbreitungsverzögerung DSKEW könnte zwar auf ein beliebiges Vielfaches der Periode P erhöht werden, um Synchronisation zu erzielen, aber die meisten Verzögerungsregelschleifen haben keine Verzögerungsleitung, die eine solche große Ausbreitungsverzögerung erzeugen könnte.
  • Der Phasendetektor 120 (1) steuert die Verzögerungsleitung 110 zum Regulieren der Ausbreitungsverzögerung D. Der eigentliche Steuermechanismus für die Verzögerungsregelschleife 100 kann unterschiedlich sein. So beginnt beispielsweise in einer Version der Verzögerungsregelschleife 100 die Verzögerungsleitung 110 mit einer Ausbreitungsverzögerung D, die gleich einer Mindestausbreitungsverzögerung D_MIN nach dem Einschalten oder Reset ist. Der Phasendetektor 110 erhöht dann die Ausbreitungsverzögerung D, bis das Referenztaktsignal REF_CLK auf das verschobene Taktsignal S_CLK synchronisiert ist. In einem anderen System beginnt die Verzögerungsregelschleife 100 mit einer Ausbreitungsverzögerung D, die gleich dem Durchschnitt der Mindestausbreitungsverzögerung D_MIN und der Höchstausbreitungsverzögerung D_MAX nach einem Einschalten oder Reset ist. Der Phasendetektor 120 ermittelt dann, ob er die Ausbreitungsverzögerung D zum Synchronisieren des Referenztaktsignals REF_CLK mit dem verschobenen Taktsignal S_CLK erhöht oder verringert (oder keines von beiden). So würde der Phasendetektor 120 die Ausbreitungsverzögerung D z.B. für die in 2A gezeigten Taktsignale erhöhen. Der Phasendetektor 120 würde jedoch die Ausbreitungsverzögerung D für die in 2C gezeigten Taktsignale verringern.
  • In 2C ist zu sehen, dass das verschobene Taktsignal S_CLK dem Referenztaktsignal REF_CLK „nacheilt", weil die Zeit zwischen einer ansteigenden Flanke des Referenztaktsignals REF_CLK und der nächsten ansteigenden Flanke des verschobenen Taktsignals S_CLK geringer ist als die Zeit zwischen einer ansteigenden Flanke des verschobenen Taktsignals S_CLK und der nächsten ansteigenden Flanke des Referenztaktsignals REF_CLK. In 2A ist jedoch zu sehen, dass das Referenztaktsignal REF_CLK dem verschobenen Taktsignal S_CLK „nacheilt", weil die Zeit zwischen einer antsteigenden Flanke des verschobenen Taktsignals S_CLK und der nächsten ansteigenden Flanke des Referenztaktsignals REF_CLK geringer ist als die Zeit zwischen einer ansteigenden Flanke des Referenztaktsignals REF_CLK und der nächsten ansteigenden Taktflanke des verschobenen Taktsignals S_CLK. Alternativ könnte man sagen, dass in 2A das verschobene Taktsignal S_CLK dem Referenztaktsignal REF_CLK „voreilt".
  • Nach dem Synchronisieren des Referenztaktsignals REF_CLK und des verschobenen Taktsignals S_CLK überwacht die Verzögerungsregelschleife 100 das Referenztaktsignal REF_CLK und das verschobene Taktsignal S_CLK und stellt die Ausbreitungsverzögerung D zum Halten der Synchronisation ein. Wenn beispielsweise die Ausbreitungsverzögerung SKEW zunimmt, möglicherweise verursacht durch eine Erhöhung der Temperatur, dann muss die Verzögerungsregelschleife 100 die Ausbreitungsverzögerung D zum Kompensieren verringern. Umgekehrt, wenn die Ausbreitungsverzögerung SKEW abnimmt, möglicherweise aufgrund einer Abnahme der Temperatur, dann muss die Verzögerungsregelschleife 100 die Ausbreitungsverzögerung D zum Kompensieren erhöhen. Die Zeit, während der die Verzögerungsregelschleife 100 versucht, das Referenztaktsignal REF_CLK und das verzögerte Taktsignal S_CLK zum ersten Mal zu synchronisieren, wird als „Lock-Acquisition" bezeichnet. Die Zeit, in der die Verzögerungsregelschleife 100 versucht, die Synchronisation zu halten, wird als „Lock-Maintenance" bezeichnet. Der Wert der Ausbreitungsverzögerung D am Ende der Lock-Acquisition, d.h. beim ersten Herstellen der Synchronisation, wird als Anfangsausbreitungsverzögerung ID bezeichnet.
  • Wie jedoch oben erläutert wurde, kann die Verzögerungsleitung 110 nur eine Ausbreitungsverzögerung zwischen einer Mindestausbreitungsverzögerung D_MIN und einer Höchstausbreitungsverzögerung D_MAX erzeugen. Beim Lock-Maintenance kann die Verzögerungsregelschleife 100 die Synchronisation verlieren, wenn eine Ausbreitungsverzögerung D, die kleiner ist als eine Mindestausbreitungsverzögerung D_MIN, zum Halten der Synchronisation erforderlich ist. Ebenso kann die Synchronisation verloren gehen, wenn eine Ausbreitungsverzögerung D, die größer ist als die Höchstausbreitungsverzögerung D_MAX, zum Halten der Synchronisation erforderlich ist.
  • Wenn z.B. eine Lock-Acquisition stattfindet, während das die Verzögerungsregelschleife 100 benutzende System auf einer sehr hohen Temperatur ist, dann wird die Verzögerungsregelschleife 100 wahrscheinlich Synchronisation mit einer sehr geringen Anfangsausbreitungsverzögerung ID erzielen, da die Ausbreitungsverzögerung SKEW wahrscheinlich mit Bezug auf die Periode P groß sein wird. Wenn die Temperatur des Systems weiter ansteigt, dann wird die Ausbreitungsverzögerung SKEW wahrscheinlich bis zu einem Punkt ansteigen, an dem die Ausbreitungsverzögerung SKEW plus der Mindestausbreitungsverzögerung D MIN größer als die Periode P ist. In dieser Situation muss die Verzögerungsregelschleife 100 nochmals eine Lock-Acquisition erfahren, die möglicherweise Störimpulse und Rauschen in das Ausgangstaktsignal O_CLK einführt, wodurch wiederum Störimpulse und Rauschen im verschobenen Taktsignal S_CLK verursacht werden. Für kritische Systeme sind solche Störimpulse intolerabel. Ferner wird das Problem für Systeme, die für einen Betrieb bei mehreren Taktfrequenzen ausgelegt sind, bei einem niederfrequenten Betrieb wahrscheinlich noch wachsen, weil die Taktperiode P sehr lang ist. Lange Taktperioden können zur Folge haben, dass die Ausbreitungsverzögerung D über ein breiteres Zeitintervall variiert. Somit besteht Bedarf an einer Verzögerungsregelschleife, die die Synchronisation über einen breiten Bereich von Taktfrequenzen und extremen Umgebungsbedingungen halten kann.
  • In der EP-A-704 975 wird eine Verzögerungsregelschleife beschrieben, die eine Verzögerungsleitung umfasst, die mit einem Referenzeingangsanschluss gekoppelt ist, um eine Verzögerung zum Synchronisieren eines Feedback-Takts auf den Referenztakt einzuführen. Zwei Verzögerungsleitungen werden effektiv in Serie geschaltet. Die erste Verzögerungsleitung erzeugt eine grobstufige Verzögerung, um Taktsignale mit einer Phasenverschiebung von bis zu einer Taktperiode zu synchronisieren, und die zweite eine feinstufige Verzögerungsleitung zur Feinabstimmung, mit einer maximalen Verzögerung von einer der Verzögerungseinheiten der ersten groben Verzögerungsleitung.
  • ZUSAMMENFASSUNG DER ERFINDUNG
  • Die vorliegende Erfindung stellt eine Verzögerungsschleifen-(DLL)-schaltung mit einem Referenzeingangsanschluss, einem Feedback-Eingangsanschluss und einem Ausgangsanschluss bereit, wobei die DLL-Schaltung Folgendes umfasst:
    eine erste Verzögerungsleitung, die mit dem Referenzeingangsanschluss gekoppelt ist;
    einen Taktphasenschieber, der mit der ersten Verzögerungsleitung gekoppelt ist;
    einen Ausgangsgenerator, der mit dem Ausgangsanschluss der DLL-Schaltung, der ersten Verzögerungsleitung und dem Taktphasenschieber gekoppelt ist, und
    einen ersten Phasendetektor, der mit dem Feedback-Eingangsanschluss, dem Referenzeingangsanschluss und der ersten Verzögerungsleitung gekoppelt ist,
    wobei der Taktphasenschieber Folgendes umfasst:
    eine zweite Verzögerungsleitung mit
    einem Eingangsanschluss, der mit der ersten Verzögerungsleitung gekoppelt ist, und
    einem Ausgangsanschluss;
    eine dritte Verzlögerungsleitung mit
    einem Eingangsanschluss, der mit dem Ausgangsanschluss der zweiten Verzögerungsleitung gekoppelt ist, und
    einem Ausgangsanschluss; und
    einen zweiten Phasendetektor, der die zweite Verzögerungsleitung und die dritte Verzögerungsleitung steuert, wobei der zweite Phasendetektor einen ersten Eingangsanschluss, der mit der ersten Verzögerungsleitung gekoppelt ist, und einen zweiten Eingangsanschluss hat, der mit dem Ausgangsanschluss der dritten Verzögerungsleitung gekoppelt ist.
  • Somit kann eine solche Verzögerungsregelschleife das Referenztaktsignal mit dem verschobenen Taktsignal unter Verwendung einer Verzögerungsleitung mit einer Anfangsausbreitungsverzögerung innerhalb eines Aufsynchronisierfensters synchronisieren. Das Aufsynchronisierfenster ist eine Zeitperiode zwischen der Mindestverzögerung der Ausbreitungsverzögerung und der Höchstausbreitungsverzögerung. Die Größe des Aufsynchronisierfensters wird so gewählt, dass gewährleistet ist, dass Änderungen der Umgebungsbedingungen oder Taktfrequenzen beim Kompensieren oder Ändern der Ausbreitungsverzögerung der Verzögerungsleitung keinen Synchronisationsverlust verursachen. Eine Verzögerungsregelschleife gemäß einer Ausgestaltung der vorliegenden Erfindung beinhaltet einen Taktphasenschieber zusätzlich zur Verzögerungsleitung zum Synchronisieren des Referenztaktes. Die von dem Taktphasenschieber erzeugte höhere Flexibilität reduziert die Wahrscheinlichkeit des Verlustes einer Taktsynchronisation während des Systembetriebs erheblich.
  • Die Verzögerungsleitung empfängt das Referenztaktsignal von einem Referenzeingangsanschluss der Verzögerungsregelschleife. Der Ausgang der Verzögerungsleitung (d.h. das verzögerte Taktsignal) wird an den Taktphasenschieber angelegt, der ein oder mehrere phasenverschobene Taktsignale erzeugen kann. Ein Ausgangsgenerator empfängt das verzögerte Taktsignal und die ein oder mehreren phasenverschobenen Taktsignale. Der Ausgangsgenerator legt eines der Taktsignale als Ausgangstaktsignal an einen Ausgangsanschluss an. Ein Phasendetektor vergleicht das Referenztaktsignal mit dem verschobenen Taktsignal, das an einem Feedback-Eingangsanschluss der Verzögerungsregelschleife empfangen wird, um zu ermitteln, ob die Ausbreitungsverzögerung der Verzögerungsleitung erhöht oder verringert werden muss, um das Referenztaktsignal und das verschobene Taktsignal zu synchronisieren.
  • Eine Ausgestaltung des Taktphasenschiebers erzeugt N-1 phasenverschobene Taktsignale. Jedes der phasenverschobenen Taktsignale ist von den anderen N-2 Taktsignalen und dem verzögerten Taktsignal um 360/N Grad phasenverschoben. Wenn beispielsweise der Taktphasenschieber 3 phasenverschobene Taktsignale erzeugt hat (d.h. N gleich vier), dann würden die phasenverschobenen Taktsignale um 90 Grad, 180 Grad und 270 Grad von dem verzögerten Taktsignal phasenverschoben. Der Taktphasenschieber kann mit N Verzögerungsleitungen und einem Phasendetektor implementiert werden.
  • Die Verzögerungsregelschleife kann einen Controller zum Steuern der Verzögerungsleitung und des Ausgangsgenerators beinhalten. In einer Ausgestaltung der Erfindung veranlasst der Controller den Ausgangsgenerator, das verzögerte Taktsignal als Ausgangstakt zu steuern. Der Controller synchronisiert das Referenztaktsignal mit dem verschobenen Taktsignal durch Einstellen der Ausbreitungsverzögerung der Verzögerungsleitung auf eine Anfangsverzögerung. Wenn die Anfangsverzögerung nicht innerhalb des Aufsynchronisierfensters liegt, dann veranlasst der Controller den Ausgangsgenerator, ein erstes phasenverschobenes Taktsignal als Ausgangssignal zu steuern. Controller und Phasendetektor synchronisieren dann das Referenztaktsignal auf das verschobene Taktsignal durch Einstellen der Ausbreitungsverzögerung der Verzögerungsleitung auf eine zweite Anfangsverzögerung. Wenn die zweite Anfangsverzögerung nicht innerhalb des Aufsynchronisierfensters liegt, dann veranlasst der Controller den Ausgangsgenerator, ein zweites phasenverschobenes Taktsignal als Ausgangstakt zu verwenden. Der Controller fährt auf diese Weise fort, bis eine Anfangsverzögerung innerhalb des Aufsynchronisierfensters gefunden wird.
  • Somit stellt die vorliegende Erfindung Verzögerungsregelschleifenschaltungen bereit, die in IC-Bauelementen und digitalen Systemen verwendet werden können, die variierende Umgebungsbedingungen aushalten müssen. Die Verzögerungsregelschleifenschaltungen der vorliegenden Erfindung sind für Niederfrequenzanwendungen gut geeignet. Die vorliegende Erfindung wird im Hinblick auf die nachfolgende Beschreibung und die Zeichnungen umfassend verständlich.
  • KURZBESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist ein Blockdiagramm eines Systems, das eine herkömmliche Verzögerungsregelschleife verwendet.
  • 2A, 2B und 2C sind Synchroniationsdiagramme für das System von 1.
  • 3 ist ein Blockdiagramm eines Systems, das eine Ausgestaltung der Verzögerungsregelschleife gemäß der vorliegenden Erfindung verwendet.
  • 4 ist ein Synchronisationsdiagramm für die Verzögerungsregelschleife von 3.
  • 5 illustriert ein Aufsynchronisierfenster, wie es gemäß einer Ausgestaltung der vorliegenden Erfindung verwendet wird.
  • 6 ist ein Blockdiagramm einer Ausgestaltung eines Taktphasenschiebers gemäß der vorliegenden Erfindung.
  • 7 ist ein Blockdiagramm einer weiteren Ausgestaltung eines Taktphasenschiebers gemäß der vorliegenden Erfindung.
  • 8 ist ein Blockdiagramm eines Ausgangsgenerators gemäß der vorliegenden Erfindung.
  • 9 ist ein Zustandsdiagramm für eine Ausgestaltung eines Controllers gemäß der vorliegenden Erfindung.
  • 10 ist ein Blockdiagramm eines Systems, das eine weitere Ausgestaltung einer Verzögerungsregelschleife verwendet.
  • AUSFÜHRLICHE BESCHREIBUNG DER ZEICHNUNGEN
  • 3 ist ein Blockdiagramm eines Systems, das eine Verzögerungsregelschleife 300 gemäß einer Ausgestaltung der vorliegenden Erfindung verwendet. Die Verzögerungsregelschleife 300 umfasst eine Verzögerungsleitung 310, einen Taktphasenschieber 350, einen Controller 330, einen Ausgangsgenerator 340 und einen Phasendetektor 320. Die Verzögerungsregelschleife 300 empfängt das Referenztaktsignal REF_CLK auf einem Referenzeingangsanschluss 302 und erzeugt ein Ausgangstaktsignal O_CLK am Ausgangsanschluss 304. Wie oben mit Bezug auf 1 erläutert wurde, wird das Ausgangstaktsignal O_CLK durch Clock-Skew 180 zu einem verschobenen Taktsignal S_CLK versetzt, das die Logikschaltungen 190 taktet. Das verschobene Taktsignal S_CLK wird auch über den Feedback-Pfad 170 zurück zu einem Feedback-Anschluss 306 der Verzögerungsregelschleife 300 gespeist.
  • Innerhalb der Verzögerungsregelschleife 300 wird das Referenztaktsignal REF_CLK durch die Verzögerungsleitung 310 verzögert, um ein verzögertes Taktsignal D_CLK zu erzeugen. Das verzögerte Taktsignal D_CLK wird vom Taktsignal REF_CLK in der Verzögerungsleitung 310 um eine Ausbreitungsverzögerung D verzögert. Die verstellbaren Verzögerungsleitungen können auch mit der Verzögerungsregelschleife 300 verwendet werden. Das verzögerte Taktsignal D_CLK wird an einen Eingangsanschluss eines Taktphasenschiebers 350 und an einen Eingangsanschluss eines Ausgangsgenerators 340 angelegt.
  • Der Taktphasenschieber 350 erzeugt ein oder mehrere phasenverschobene Taktsignale P_CLK_1 bis P_CLK N-1, wobei N eine positive ganze Zahl ist. In einer Ausgestaltung ist das phasenverschobene Taktsignal P_CLK_1 um 360/N Grad vom verzögerten Taktsignal D_CLK phasenverschoben. Das phasenverschobene Taktsignal P_CLK_2 ist um 2·(360/N) Grad phasenverschoben. Das phasenverschobene Taktsignal P_CLK_N-1 ist um (N-1)·(360/N) Grad phasenverschoben. Somit ist im Allgemeinen ein phasenverschobenes Taktsignal P_CLK_Z um Z·(360/N) phasenverschoben, wobei Z eine ganze Zahl zwischen 1 und (N-1) einschließlich ist. Das verzögerte Taktsignal D_CLK kann als phasenverschobenes Taktsignal P_CLIP_0 angesehen werden, da das verzögerte Taktsignal D_CLK eine Phasenverschiebung von 0 Grad von sich selbst hat. Ferner erzeugt der Taktphasenschieber 350 in einigen Ausgestaltungen der Verzögerungsregelschleife 300 ein phasenverschobenes Signal P_CLK_N, das dieselbe Phase und Frequenz wie das verzögerte Taktsignal D_CLK hat. Somit wird in einer Ausgestaltung des Taktphasenschiebers 350, wobei N gleich vier ist, das phasenverschobene Taktsignal P_CLK_1 um 90 Grad von dem verzögerten Taktsignal D_CLK phasenverschoben. Daraus folgt logisch, dass das phasenverschobene Taktsignal P_CLK_2 um 180 Grad von dem verzögerten Taktsignal D_CLK phasenverschoben ist und das phasenverschobene Taktsignal P_CLK_3 um 270 Grad von dem verzögerten Taktsignal D_CLK phasenverschoben ist. Die Grundsätze der vorliegenden Erfindung sind jedoch auch für andere Ausgestaltungen des Taktphasenschiebers 350 unter Verwendung anderer Phasenverschiebungsmuster zwischen den phasenverschobenen Taktsignalen geeignet.
  • Phasenverschiebung ist ein Konzept in der Frequenzdomäne eines Taktsignals. Das Äquivalent der Phasenverschiebung in der Zeitdomäne ist das Verzögern des Taktsignals. Spezifisch ausgedrückt, wenn ein erstes Taktsignal von einem zweiten Taktsignal um X Grad phasenverschoben ist, dann wird das erste Taktsignal um X·(P/360) verzögert, wobei P die Periode des ersten und des zweiten Taktsignals ist. Wenn also das phasenverschobene Taktsignal P_CLK_1 um 90 Grad von dem verzögerten Taktsignal D_CLK phasenverschoben wird, dann wird das phasenverschobene Taktsignal P_CLK_1 um ein Viertel der Periode des verzögerten Taktsignals D_CLK verzögert. Um durch Phasenverschiebung bewirkte Verzögerungen von anderen Ausbreitungsverzögerungen zu unterscheiden, werden durch Phasenverschiebung bewirkte Verzögerungen als phasenverschobene Verzögerungen P_D_Z bezeichnet. Da ein phasenverschobenes Taktsignal P_CLK_Z um Z·(360/N) Grad phasenverschoben ist, hat das phasenverschobene Taktsignal P_CLK_Z eine phasenverschobene Verzögerung P_D_Z gleich Z·(P/N), wobei Z eine ganze Zahl zwischen 1 und (N-1) einschließlich ist.
  • 4 illustriert ein Synchronisationsdiagramm für die Verzögerungsregelschleife 300 (3), wobei N gleich 4 ist. Spezifisch ausgedrückt, der Taktphasenschieber 350 erzeugt das phasenverschobene Taktsignal P_CLK_1 um 90 Grad phasenverschoben zu dem verzögerten Taktsignal D_CLK. Somit ist das phasenverschobene Taktsignal P_CLK_1 um ein Viertel der Taktperiode P verzögert. Der Taktphasenschieber 350 erzeugt das phasenverschobene Taktsignal P_CLK_2 um 180 Grad phasenverschoben zu dem verzögerten Taktsignal D_CLK. Somit ist das phasenverschobene Taktsignal P_CLK_2 um die Hälfte der Taktperiode P verzögert. Schließlich erzeugt der Taktphasenschieber 350 das phasenverschobene Taktsignal P_CLK_3 um 270 Grad phasenverschoben zu dem verzögerten Taktsignal D_CLK. Somit ist das phasenverschobene Taktsignal P_CLK_3 um drei Viertel der Taktperiode P verzögert.
  • Zurück zu 3, der Taktphasenschieber 350 erzeugt die phasenverschobenen Taktsignale zu verschiedenen Eingangsanschlüssen des Ausgangsgenerators 340. In einigen Ausgestaltungen der Verzögerungsregelschleife 300 kann der Taktphasenschieber 350 mit einem oder mehreren Konfigurationssignalen CFG auf einem optionalen Konfigurationsbus 360 konfiguriert werden. Eine Ausgestaltung des Taktphasenschiebers 350, der mit Konfigurationssignalen CFG konfiguriert wird, wird nachfolgend mit Bezug auf 7 beschrieben. Die Konfigurationssignale CFG werden an den Konfigurationsanschlüssen 308 empfangen und vom Konfigurationsbus 360 zum Taktphasenschieber 350 und Controller 330 geleitet. Der Ausgangsgenerator 340 wählt entweder das verzögerte Taktsignal D_CLK oder eines der phasenverschobenen Taktsignale, um als Ausgang das Taktsignal O_CLK zu erzeugen. Für Ausgestaltungen der Phasenregelschleife 300, in der der Taktphasenschieber 350 das phasenverschobene Taktsignal P_CLK_N bereitstellt, kann der Ausgangsgenerator 340 das phasenverschobene Taktsignal P_CLK_N anstelle des verzögerten Taktsignals D_CLK verwenden. Der Controller 330 steuert den Ausgangsgenerator 340.
  • Der Controller 330 empfängt Phaseninformationen über das Referenztaktsignal REF_CLK und das verschobene Taktsignal S_CLK vom Phasendetektor 320. Insbesondere informiert der Phasendetektor 320 den Controller 330, ob die Ausbreitungsverzögerung D von der Verzögerungsleitung 310 erhöht oder verringert werden muss, um eine Synchronisation des verschobenen Taktsignals S_CLK mit dem Referenztaktsignal REF_CLK zu erzielen. Für Ausgestaltungen des Phasendetektors 320, die nur ermitteln, ob die Ausbreitungsverzögerung D zu erhöhen oder zu verringern ist, kann ein Jitter-Filter (nicht dargestellt) zum Reduzieren von Takt-Jitter verwendet werden. In einer Ausgestaltung ist der Jitter-Filter ein Auf-/Abwärtszähler (nicht dargestellt), der um eins dekrementiert, wenn die Ausbreitungsverzögerung D zu verringern ist, und um eins inkrementiert, wenn die Ausbreitungsverzögerung D zu erhöhen ist. Die Ausbreitungsverzögerung D wird jedoch erst dann verstellt, wenn der Auf-/Abwärtszähler 0 oder eine andere vorbestimmte Zahl erreicht hat. Wenn die Ausbreitungsverzögerung D verstellt wird, dann wird der Auf-/Abwärtszähler auf die Hälfte des Maximalwertes zurückgestellt. In anderen Ausgestaltungen berechnet der Phasendetektor 320 den Betrag, um den die Ausbreitungsverzögerung D zu erhöhen oder zu verringern ist. Während der Lock-Acquisition versucht der Controller 330, das verschobene Taktsignal S_CLK mit dem Referenztaktsignal REF_CLK zu synchronisieren, so dass die Anfangsausbreitungsverzögerung ID der Ausbreitungsverzögerung D innerhalb eines Aufsynchronisierfensters W liegt.
  • 5 illustriert die Konzepte des Aufsynchronisierfensters W. Wie oben erläutert, muss die Ausbreitungsverzögerung D zwischen einer Mindestausbreitungsverzögerung D_MIN und einer Höchstausbreitungsverzögerung D_MAX liegen. Typische Werte für D_MIN und D_MAX sind 3,2 Nanosekunden bzw. 46,8 Nanosekunden. Während der Lock-Acquisition gewährleistet der Controller 330, dass die Anfangsausbreitungsverzögerung ID der Ausbreitungsverzögerung D innerhalb des Aufsynchronisierfensters W liegt. Spezifisch ausgedrückt, beim ersten Herstellen der Synchronisation muss die Anfangsausbreitungsverzögerung ID zwischen dem Aufsynchronisierfensterminimum W_MIN und dem Aufsynchronisierfenstermaximum W_MAX liegen. Die Grenzen am Aufsynchronisierfenster W sollen garantieren, dass die Verzögerungsregelschleife 300 nach vollendeter Lock-Acquisition die Synchronisation halten kann, solange das die Verzögerungsschleife 300 beinhaltende System innerhalb der Design-Richtlinien des Systems arbeitet.
  • So kann beispielsweise das die Verzögerungsregelschleife 300 enthaltende System im Allgemeinen in einem Bereich von Betriebsbedingungen arbeiten. Der Betriebsbedingungsbereich beinhaltet eine extreme Höchstbedingung, in der die Ausbreitungsverzögerung SKEW auf einen Ausbreitungsverzögerungswert SKEW_MAX maximiert wird. Ebenso beinhaltet der Betriebsbedingungsbereich auch eine extreme Mindestbedingung, in der die Ausbreitungsverzögerung SKEW auf einen Ausbreitungsverzögerungswert SKEW_MIN minimiert wird. Somit ist die maximale Änderung (DELTA_SKEW) in der Ausbreitungsverzögerung SKEW während des Betriebs des Systems gleich dem Ausbreitungsverzögerungswert SKEW_MAX minus dem Ausbreitungsverzögerungswert SKEW_MIN (d.h. DELTA_SKEW = SKEW_MAX – SKEW_MIN). Für einen maximalen Schutz während der Lock-Maintenance kann das Aufsynchronisierfensterminimum W_MIN gleich der Mindestausbreitungsverzögerung D_MIN plus DELTA_SKEW sein. Ebenso kann das Aufsynchronisierfenstermaximum W_MAX gleich der Höchstausbreitungsverzögerung D_MAX minus DELTA SKEW sein. In einer Ausgestaltung der vorliegenden Erfindung ist das Aufsynchronisierfensterminimum W_MIN gleich etwa 16,5% der Höchstausbreitungsverzögerung D_MAX, und das Aufsynchronisierfenstermaximum W_MAX ist gleich etwa 67,8% der Höchstausbreitungsverzögerung D_MAX.
  • Wie oben mit Bezug auf 1 erläutert wurde, wird die Synchronisation eines verzögerten Taktsignals S_CLK auf das Referenztaktsignal REF_CLK in einer konventionellen Verzögerungsregelschleife erzielt, wenn die Ausbreitungsverzögerung D plus der Ausbreitungsverzögerung SKEW gleich einem Vielfachen der Periode P ist.
  • In Gleichungsform ausgedrückt: D + SKEW = MULT(P) (1)wobei MULT(P) ein Vielfaches von P ist. Gewöhnlich wird das kleinste Vielfache von P größer als SKEW verwendet.
  • Mit der Verzögerungsregelschleife 300 kann der Controller 330 auch die Verzögerungen von den phasenverschobenen Taktsignalen verwenden. Somit kann die Verzögerungsregelschleife 300 dann Synchronisation erzielen, wenn die Ausbreitungsverzögerung D plus einer phasenverschobenen Verzögerung P_D von einem phasenverschobenen Taktsignal plus der Ausbreitungsverzögerung SKEW ein Vielfaches der Periode P ist. In Gleichungsform ausgedrückt: D + P_D_Z + SKEW = MULT(P) (2)wobei sich P_D_Z auf eine phasenverschobene Verzögerung vom phasenverschobenen Taktsignal P_CLK_Z bezieht. Gewöhnlich wird das kleinste Vielfache von P größer als Ausbreitungsverzögerung SKEW plus phasenverschobene Verzögerung P_D_Z verwendet. Wie oben mit Bezug auf 3 erläutert, ist die phasenverschobene Verzögerung P_D_Z eines phasenverschobenen Taktsignals P_CLK_Z in einer Ausgestaltung des Taktphasenschiebers 350 gleich Z·(P/N), wobei Z eine ganze Zahl zwischen 0 und (N-1) einschließlich ist. Wenn Z gleich 0 ist, dann veranlasst der Controller 330 den Ausgangsgenerator 340, das verzögerte Taktsignal D_CLK als Ausgangstaktsignal O_CLK zu verwenden. Somit ist die phasenverschobene Verzögerung P_D_0 gleich 0.
  • Der Deutlichkeit halber kann die Anfangsverzögerung ID als Anfangsverzögerung ID_0 bezeichnet werden, wenn der Ausgangsgenerator 340 das verzögerte Taktsignal D_CLK für das Ausgangstaktsignal O_CLK verwendet. Ebenso kann die Anfangsverzögerung ID als Anfangsverzögerung ID_Z bezeichnet werden, wenn der Ausgangsgenerator 340 das phasenverschobene Taktsignal P_CLK_Z für das Ausgangstaktsignal O_CLK verwendet, wobei Z eine positive ganze Zahl zwischen 1 und (N-1) einschließlich ist. Somit kann am Ende der Lock-Acquisition Gleichung (2) wie folgt neu geschrieben werden: ID_Z + P_D_Z + SKEW = MULT(P) (3)
  • Eine Umordnung von Gleichung (3) ergibt: ID_Z = MULT(P) – SKEW – P_D_Z (4)und eine Substitution von Z·(P/N) für P_D_Z ergibt: ID_Z = MULT(P) – SKEW – Z·(P/N) (5)
  • Gewöhnlich wird das kleinste Vielfache von P verwendet, das zu einer positiven Anfangsverzögerung ID_Z führt. In Situationen, in denen die Anfangsverzögerung ID_Z kleiner als die Mindestausbreitungsverzögerung D_MIN oder größer als die Höchstausbreitungsverzögerung D_MAX ist, kann die Verzögerungsregelschleife 300 das verschobene Taktsignal S_CLK nicht mit dem phasenverschobenen Taktsignal P_CLK_Z auf das Referenztaktsignal REF_CLK synchronisieren.
  • Da der Controller 330 ein beliebiges der phasenverschobenen Taktsignale P_CLK_Z zum Ansteuern des Ausgangstaktsignals O_CLK wählen kann, kann der Controller 330 aus N Anfangsverzögerungswerten auswählen. Die möglichen Anfangsverzögerungswerte liegen in einem Bereich zwischen einem Mindest-Offset-Wert(MULT(P) – SKEW) und einem Höchstwert (MULT(P) – SKEW + (N-1)/(N period P)). Die Differenz zwischen jedem Anfangsverzögerungswert ist Periode P dividiert durch N. Wenn beispielsweise N gleich vier ist, dann ist Periode P gleich 40 Nanosekunden und die Ausbreitungsverzögerung SKEW ist gleich 25 Nanosekunden; dann sind die Anfangsverzögerungen ID_0, ID_1, ID_2 und ID_3 jeweils 15 Nanosekunden, 5 Nanosekunden, 35 Nanosekunden und 25 Nanosekunden (errechnet mit Gleichung (5)). Wenn N gleich vier ist, dann beträgt Periode P40 Nanosekunden und die Ausbreitungsverzögerung SKEW ist 55 Nanosekunden; dann sind die Anfangsverzögerungen ID_0, ID_1, ID_2 und ID_3 jeweils 25 Nanosekunden, 15 Nanosekunden, 5 Nanosekunden und 35 Nanosekunden. Der Controller 330 wird somit wahrscheinlich ein oder mehrere Anfangsverzögerungswerte innerhalb des Aufsynchronisierfensters W finden. Wenn mehr als ein Anfangsverzögerungswert innerhalb des Aufsynchronisierfensters W liegt, kann der Controller 330 ein beliebiges der Anfangsverzögerungswerte innerhalb des Aufsynchronisierfensters W wählen.
  • Einige Ausgestaltungen des Controllers 330 können die oben beschriebenen Berechnungen durchführen, um zu ermitteln, welches phasenverschobene Taktsignal P_CLK_Z zu verwenden ist. Andere Ausgestaltungen ermitteln jedoch möglicherweise experimentell, welches phasenverschobene Taktsignal P_CLK_Z zu verwenden ist. Eine Ausgestaltung des Controllers 330, die experimentell arbeitet, wird nachfolgend mit Bezug auf 9 beschrieben.
  • 6 illustriert eine Ausgestaltung des Taktphasenschiebers 350 von 3. Die Ausgestaltung des Taktphasenschiebers 350 in 6 umfasst einen Phasendetektor 620 sowie eine Mehrzahl von Verzögerungsleitungen 610_1 bis 610_N. Die Verzögerungsleitungen 610_1 bis 610_N sind in Reihe geschaltet. Der Eingangsanschluss der Verzögerungsleitung 610_1 empfängt ein Eingangstaktsignal wie z.B. das verzögerte Taktsignal D_CLK (3). Der Ausgangsanschluss der Verzögerungsleitung 610_N ist mit einem Eingangsanschluss des Phasendetektors 620 gekoppelt. Der Phasendetektor 620 empfängt auch das Eingangstaktsignal D_CLK auf einem anderen Eingangsanschluss. Der Phasendetektor 620 steuert alle Verzögerungsleitungen parallel über die Steuerleitung 625 und jede Verzögerungsleitung erzeugt denselben Ausbreitungsverzögerungsbetrag. Demzufolge werden das Eingangstaktsignal D_CLK und das Taktsignal P_CLK_N am Ausgangsanschluss der Verzögerungsleitung 610_N synchronisiert, d.h. gleichphasig. Ferner bewirkt der Phasendetektor 620, dass die von den Verzögerungsleitungen 610_1 bis 610N erzeugte Gesamtausbreitungsverzögerung gleich einer Periode P des Eingangstaktes ist. Somit erzeugt jede Verzögerungsleitung eine Ausbreitungsverzögerung von P/N. Somit erzeugt der Ausgangsanschluss der Verzögerungsleitung 610_1 ein Taktsignal, das vom Eingangstaktsignal um P/N verzögert ist, während der Ausgangsanschluss der Verzögerungsleitung 610_2 ein Taktsignal erzeugt, das vom Eingangstaktsignal um 2·P/N verzögert ist. Im Allgemeinen erzeugt der Ausgangsanschluss der Verzögerungsleitung 610_Z ein Taktsignal, das vom Eingangstaktsignal um Z·P/N verzögert ist, wobei Z eine ganze Zahl zwischen 1 und N-1 einschließlich ist. Wenn also das Eingangstaktsignal das verzögerte Taktsignal D_CLK ist, dann erzeugen die Ausgangsanschlüsse der Verzögerungsleitungen 610_1 bis 610_N – 1 jeweils phasenverschobene Taktsignale P_CLK_1 bis P_CLK_N-1. Einige Ausgestaltungen des Taktphasenschiebers 350 erzeugen auch ein Taktsignal P_CLK_N am Ausgangsanschluss der Verzögerungsleitung 610_N, das dieselbe Phase hat wie das verzögerte Taktsignal C_CLK.
  • 7 zeigt eine konfigurierbare Ausgestaltung des Taktphasenschiebers 350 von 3. Spezifisch ausgedrückt, der Taktphasenschieber von 7 kann in einem ersten Modus konfiguriert werden, um drei phasenverschobene Taktsignale zu erzeugen, die um 90 Grad, 180 Grad und 270 Grad zu einem Eingangstaktsignal phasenverschoben sind. In einem zweiten Modus erzeugt der Taktphasenschieber von 7 ein einzelnes phasenverschobenes Taktsignal, das μm 180 Grad zum Eingangstaktsignal phasenverschoben ist. Der Taktphasenschieber von 7 umfasst einen Phasendetektor 720, Verzögerungsleitungen 710_1, 710_2, 710_3 und 710_4 sowie Multiplexer 730_1, 730_2, 730_3 und 730_4. Eine Konfigurationsleitung 740 ist mit dem Wählanschluss der Multiplexer 730_1 bis 730_4 gekoppelt.
  • Der Eingangsanschluss der Verzögerungsleitung 710_1 ist zum Empfangen eines Eingangstaktsignals wie z.B. des verzögerten Taktsignals D_CLK gekoppelt (3). Der Ausgangsanschluss jeder Verzögerungsleitung 710_Z ist mit dem Logisch-eins-Eingangsanschluss des Multiplexers 730_Z gekoppelt, wobei Z eine ganze Zahl zwischen 1 und 3 einschließlich ist. Der Ausgangsanschluss jedes Multiplexers 730_Z ist mit dem Eingangsanschluss der Verzögerungsleitung 710_Z + 1 gekoppelt, wobei Z eine ganze Zahl zwischen 1 und 3 einschließlich ist. Der Ausgangsanschluss des Multiplexers 730_4 ist mit einem Eingangsanschluss des Phasendetektors 720 gekoppelt. Die Logischnull-Eingangsanschlüsse von Multiplexer 730_1 und Multiplexer 730_3 sind mit Masse gekoppelt. Der Logisch-null-Eingangsanschluss des Multiplexers 730_2 ist jedoch mit dem Ausgangsanschluss der Verzögerungsleitung 710_1 gekoppelt. Ebenso ist der Logisch-null-Eingangsanschluss des Multiplexers 730_4 mit dem Ausgangsanschluss der Verzögerungsleitung 710_3 gekoppelt. Der Phasendetektor 720 empfängt auch das Eingangstaktsignal D_CLK an einem anderen Eingangsanschluss. Der Phasendetektor 720 steuert die Verzögerungsleitungen 710_1 bis 710_4 parallel, wie oben mit Bezug auf den Phasendetektor 620 beschrieben wurde.
  • Wenn die Konfigurationsleitung 740 auf logisch eins gezogen wird, wodurch die Ausgestaltung von 7 in den ersten Modus geschaltet wird, dann sind die Verzögerungsleitungen 710_1 bis 710_4 in Serie geschaltet. Im ersten Modus erzeugt jede Verzögerungsleitung eine Verzögerung von P/4. Wenn also das Eingangstaktsignal das verzögerte Taktsignal D_CLK ist, dann kann der Ausgangsanschluss jedes Multiplexers 730_Z die phasenverschobenen Taktsignale P_CLK_1, P_CLK_2 und P_CLK_3 bereitstellen.
  • Wenn jedoch die Konfigurationsleitung 740 auf logisch null gezogen wird, wodurch die Ausgestaltung von 7 in den zweiten Modus geschaltet wird, dann werden nur die Verzögerungsleitungen 710_1 und 710_3 in Reihe geschaltet. Die Eingangsanschlüsse der Verzögerungsleitungen 710_2 und 710_4 werden jeweils durch den Multiplexer 730_1 bzw. 730_3 mit Masse gekoppelt. Im zweiten Modus erzeugen die Verzögerungsleitungen 710_1 und 710_3 jeweils eine Verzögerung von P/2. Durch Koppeln der Eingangsanschlüsse der Verzögerungsleitungen 710_2 und 710_4 zu Masse werden Leistungsaufnahme und Schaltrauschen reduziert. Im zweiten Modus erzeugt die Ausgestaltung von 7 jedoch nur ein Ausgangstaktsignal, das zum Eingangstaktsignal um 180 Grad phasenverschoben ist und am Ausgangsanschluss des Multiplexers 730_2 erzeugt wird.
  • 8 zeigt eine Ausgestaltung des Ausgangsgenerators 340 von 3. Der Ausgangsgenerator von 8 umfasst einen Multiplexer 810 mit N Eingängen. Der N-Eingänge-Multiplexer 810 hat N Eingangsanschlüsse, die mit 810_0 bis 810_N-1 bezeichnet sind, Auswahlanschlüsse 812 und einen Ausgangsanschluss 814. Wenn die Ausgestaltung des Ausgangsgenerators 340 von 8 in der Verzögerungsregelschleife 300 von 3 verwendet wird, dann werden die Auswahlanschlüsse 812 mit dem Controller 330 gekoppelt, der Eingangsanschluss 810_0 wird zum Empfangen des verzögerten Taktsignals D_CLK gekoppelt, der Ausgangsanschluss 814 erzeugt das Ausgangstaktsignal O_CLK und die Eingangsanschlüsse 810_1 bis 810_N – 1 werden jeweils zum Empfangen der phasenverschobenen Taktsignale P_CLK_1 bis P_CLK_N-1 gekoppelt. Die Auswahlsignale an den Auswahlanschlüssen 812 ermitteln, welches Eingangssignal am Ausgangsanschluss 814 angelegt wird. Andere Ausgestaltungen des Ausgangsgenerators 340 können einen zusätzlichen Schaltkomplex beinhalten, wie z.B. Taktpuffer und Taktteiler. Außerdem steuern einige Ausgestaltungen des Ausgangsgenerators 340 zusätzliche Taktsignale, wie z.B. verschiedene Versionen der phasenverschobenen Taktsignale.
  • 9 zeigt ein Zustandsdiagramm 900 für eine Ausgestaltung des Controllers 330 von 3. Nach dem Einschalten oder einem Reset geht der Controller 330 in die Reset-Stufe 910 über. In der Reset-Stufe 910 setzt der Controller 330 einen Phasenzähler (nicht dargestellt) auf null, der bewirkt, dass der Ausgangsgenerator 340 das verzögerte Taktsignal D_CLK als Ausgangstaktsignal O_CLK anlegt, und stellt die Ausbreitungsverzögerung D der Verzögerungsleitung 310 (3) auf einen Anfangsverzögerungswert ein. Anfangsverzögerungswerte für die Ausbreitungsverzögerung D beinhalten z.B. eine Mindestausbreitungsverzögerung D_MIN, eine Höchstausbreitungsverzögerung D_MAX oder den Durchschnitt von Mindestausbreitungsverzögerung D_MIN und Höchstausbreitungsverzögerung D_MAX. Der Controller 910 geht dann in die Lock-Acquisition-Stufe 920 über.
  • In der Lock-Acquisition-Stufe 920 synchronisiert der Controller 330 das Referenztaktsignal REF_CLK und das verschobene Taktsignal S_CLK. Spezifisch ausgedrückt, der Controller 330 justiert die Ausbreitungsverzögerung D der Verzögerungsleitung 310 auf der Basis von Signalen vom Phasendetektor 320. Der Phasendetektor 320 ermittelt, ob die Ausbreitungsverzögerung D erhöht oder verringert werden muss, um das verschobene Taktsignal S_CLK auf das Referenztaktsignal REF_CLK zu synchronisieren. Lock-Acquisition wurde oben ausführlicher mit Bezug auf die 3–6 beschrieben, daher wird die Beschreibung hier nicht wiederholt. In einigen Ausgestaltungen wird der Taktphasenschieber 350 auch durch das Einschalt-/Reset-Signal zurückgestellt. Für einige dieser Ausgestaltungen justiert der Controller 330 die Ausbreitungsverzögerung D erst dann, wenn der Taktphasenschieber 350 die phasenverschobenen Taktsignale P_CLK_1 bis P_CLK_N-1 erzeugt. Wenn der Controller 330 das verschobene Taktsignal S_CLK nicht auf das Referenztaktsignal REF_CLK synchronisieren kann, dann geht der Controller 330 wie nachfolgend beschrieben zur Phaseninkrementierstufe 950 über. Ansonsten geht der Controller 330 zur Aufsynchronisierfenster-Prüfen-Stufe 930 über, nachdem der Controller 330 das verschobene Taktsignal S_CLK auf das Referenztaktsignal REF_CLK (mit einer Anfangsausbreitungsverzögerung ID in der Verzögerungsleitung 310) synchronisiert hat.
  • In der Aufsynchronisierfenster-Prüfen-Stufe 930 muss der Controller 330 ermitteln, ob die Anfangsausbreitungsverzögerung ID innerhalb des Aufsynchronisierfensters W liegt. Spezifisch ausgedrückt, die Ausbreitungsverzögerung ID ist dann im Aufsynchronisierfenster W, wenn die Ausbreitungsverzögerung ID größer als das Aufsynchronisierfensterminimum W_MIN und kleiner als das Aufsynchronisierfenstermaximum W_MAX ist. Wenn die Anfangsausbreitungsverzögerung ID nicht innerhalb des Aufsynchronisierfensters W liegt, dann geht der Controller 330 zur Phaseninkrementierstufe 950 über. Ansonsten geht der Controller 330 zur Lock-Maintenance-Stufe 940 über.
  • In der Lock-Maintenance-Stufe 940 justiert der Controller 330 die Ausbreitungsverzögerung D der Verzögerungsleitung 310, um die Synchronisation des verschobenen Taktsignals S_CLK mit dem Referenztaktsignal REF_CLK zu halten. Lock-Maintenance wurde oben ausführlich beschrieben, daher wird die Beschreibung hier nicht wiederholt. Wie oben beschrieben, kann die vorliegende Erfindung die Aufsynchronisation bei allen Umgebungsbedingungen des Systems halten. Daher bleibt der Controller 330 in der Lock-Maintenance-Stufe 940, es sei denn, dass es zu einem Reset kommt, der bewirkt, dass der Controller 330 in die Reset-Stufe 910 übergeht.
  • In der Phaseninkrementierstufe 950 inkrementiert der Controller 330 den Phasenzähler, der bewirkt, dass der Ausgangsgenerator 340 ein anderes phasenverschobenes Taktsignal wählt. Ferner setzt der Controller 330 die Verzögerungsleitung 310 zurück, so dass die Ausbreitungsverzögerung D zu dem in der Reset-Stufe 910 verwendeten Anfangsverzögerungswert zurückkehrt. Der Controller 330 geht dann zur Lock-Acquisition-Stufe 920 über und verfährt wie oben beschrieben.
  • 10 ist ein Blockdiagramm einer weiteren Verzögerungsregelschleife 300. 10 verwendet dieselben Grundsätze wie oben mit Bezug auf die Ausgestaltung von 3 beschrieben. In 10 erzeugt jedoch der Taktphasenschieber 350 phasenverschobene Taktsignale P_CLK_1 bis P_CLK_N-1 mittels des Referenztaktsignals REF_CLK. Das Referenztaktsignal REF_CLK und die phasenverschobenen Taktsignale P_CLK_1 bis P_CLK_N-1 sind mit einem Eingangsselektor 1040 gekoppelt. Der Eingangsselektor 1040 wählt entweder das Referenztaktsignal REF_CLK oder eines der phasenverschobenen Taktsignale P_CLK_1 bis P_CLK_N-1 als Verzögerungsleitungseingangstaktsignal DLI_CLK, das an den Eingangsanschluss der Verzögerungsleitung 310 angelegt wird. Die Verzögerungsleitung 310 steuert das Ausgangstaktsignal O_CLK. Ein Controller 1030 steuert den Eingangsselektor 1040 und die Verzögerungsleitung 310 auf der Basis der vom Phasendetektor 320 bereitgestellten Phaseninformationen, so dass die Verzögerungsleitung 310 eine Ausbreitungsverzögerung D erzeugt, die das verschobene Taktsignal S_CLK auf das Referenztaktsignal REF_CLK synchronisiert. Der Eingangsselektor 1040 kann unter Verwendung desselben Schaltungsdesigns implementiert werden wie der Ausgangsgenerator 340.
  • In den verschiedenen Ausgestaltungen der vorliegenden Erfindung wurden neuartige Strukturen für Verzögerungsregelschleifen beschrieben. Durch Verwenden eines Taktphasenschiebers zum Erzeugen von Ausbreitungsverzögerungen proportional zur Periode eines Taktsignals kann die vorliegende Erfindung Taktsignalsteuerung der Anfangsausbreitungsverzögerung bei Lock-Acquisition bereitstellen. Indem nur Anfangsausbreitungsverzögerungen innerhalb eines Aufsynchronisierfensters akzeptiert werden, kann die vorliegende Erfindung die Synchronisation der Taktsignale über den gesamten Bereich von Umgebungsbedingungen eines Systems unter Verwendung der vorliegenden Erfindung halten. Ferner ist die vorliegende Erfindung, da der Taktphasenschieber Ausbreitungsverzögerungen proportional zur Periode des Taktsignals erzeugt, auf Systeme anwendbar, die sowohl hoch- als auch niederfrequente Taktsignale verwenden. Darüber hinaus kann die Verzögerungsregelschleife der vorliegenden Erfindung mit rein digitalen Schaltungen implementiert werden, die vollständig auf einem einzelnen Siliciumchip wie z.B. einem FPGA-, einem DSP-Chip oder einem Mikroprozessor integriert sein können.
  • Die verschiedenen Ausgestaltungen der Strukturen und Verfahren der vorliegenden Erfindung, die oben beschrieben wurden, sind lediglich für die Grundsätze der vorliegenden Erfindung illustrativ und sind nicht als den Umfang der Erfindung auf die besonderen beschriebenen Ausgestaltungen begrenzend anzusehen. So kann z.B. angesichts der vorliegenden Offenbarung die Fachperson andere Taktphasenschieber, Verzögerungsleitungen, Ausgangsgeneratoren, Controller, Phasendetektoren usw. definieren und diese alternativen Merkmale zum Schaffen eines Verfahrens, einer Schaltung oder eines Systems gemäß den Grundsätzen der vorliegenden Erfindung einsetzen. Somit ist die Erfindung nur durch die nachfolgenden Ansprüche begrenzt.

Claims (4)

  1. Verzögerungsregelschleifen-(DLL)-Schaltung mit einem Referenzeingangsanschluss (302), einem Feedback-Eingangsanschluss (306) und einem Ausgangsanschluss (304), wobei die DLL-Schaltung Folgendes umfasst: eine erste Verzögerungsleitung (310), die mit dem Referenzeingangsanschluss gekoppelt ist; einen Taktphasenschieber (350), der mit der ersten Verzögerungsleitung gekoppelt ist; einen Ausgangsgenerator (340), der mit dem Ausgangsanschluss der DLL-Schaltung, der ersten Verzögerungsleitung und dem Taktphasenschieber gekoppelt ist, und einen ersten Phasendetektor (320), der mit dem Feedback-Eingangsanschluss, dem Referenzeingangsanschluss und der ersten Verzögerungsleitung gekoppelt ist, wobei der Taktphasenschieber (350) Folgendes umfasst: eine zweite Verzögerungsleitung (610_1, 710_1) mit einem Eingangsanschluss, der mit der ersten Verzögerungsleitung gekoppelt ist, und einem Ausgangsanschluss; eine dritte Verzlögerungsleitung (610_N, 710_4) mit einem Eingangsanschluss, der mit dem Ausgangsanschluss der zweiten Verzögerungsleitung gekoppelt ist, und einem Ausgangsanschluss; und einen zweiten Phasendetektor (620, 720), der die zweite Verzögerungsleitung und die dritte Verzögerungsleitung steuert, wobei der zweite Phasendetektor einen ersten Eingangsanschluss, der mit der ersten Verzögerungsleitung gekoppelt ist, und einen zweiten Eingangsanschluss hat, der mit dem Ausgangsanschluss der dritten Verzögerungsleitung gekoppelt ist.
  2. DLL-Schaltung nach Anspruch 1, wobei der Eingangsanschluss der dritten Verzögerungsleitung mit dem Ausgangsanschluss der zweiten Verzögerungsleitung durch eine vierte Verzögerungsleitung (610_2, 610_N – 1, 710_2, 710_3) gekoppelt ist.
  3. DLL-Schaltung nach Anspruch 1, wobei: der Eingangsanschluss der dritten Verzögerungsleitung durch eine vierte Verzögerungsleitung (710_2), eine fünfte Verzögerungsleitung (710_3), einen ersten Multiplexer (730_1), einen zweiten Multiplexer (730_2) und einen dritten Multiplexer (730_3) mit dem Ausgangsanschluss der zweiten Verzögerungsleitung gekoppelt ist; und der zweite Eingangsanschluss des zweiten Phasendetektors durch einen vierten Multiplexer (730_4) mit dem Ausgangsanschluss der dritten Verzögerungsleitung gekoppelt ist.
  4. DLL-Schaltung nach Anspruch 3, wobei: der erste Multiplexer (730_1) einen ersten Eingangsanschluss, der mit dem Ausgangsanschluss der zweiten Verzögerungsleitung gekoppelt ist, einen zweiten Eingangsanschluss, der mit Masse gekoppelt ist, und einen Ausgangsanschluss hat; die vierte Verzögerungsleitung (710_2) einen Eingangsanschluss, der mit dem Ausgangsanschluss des ersten Multiplexers gekoppelt ist, und einen Ausgangsanschluss hat; der zweite Multiplexer (730_2) einen ersten Eingangsanschluss, der mit dem Ausgangsanschluss der vierten Verzögerungsleitung gekoppelt ist, einen zweiten Eingangsanschluss, der mit dem Ausgangsanschluss der zweiten Verzögerungsleitung gekoppelt ist, und einen Ausgangsanschluss hat; die fünfte Verzögerungsleitung (710_3) einen Eingangsanschluss, der mit dem Ausgangsanschluss des zweiten Multiplexers gekoppelt ist, und einen Ausgangsanschluss hat; der dritte Multiplexer (730_3) einen ersten Eingangsanschluss, der mit dem Ausgangsanschluss der fünften Verzögerungsleitung gekoppelt ist, einen zweiten Eingangsanschluss, der mit Masse gekoppelt ist, und einen Ausgangsanschluss hat, der mit dem Eingangsanschluss der dritten Verzögerungsleitung gekoppelt ist; und der vierte Multiplexer (730_4) einen ersten Eingangsanschluss, der mit dem Ausgangsanschluss der dritten Verzögerungsleitung gekoppelt ist, einen zweiten Eingangsanschluss, der mit dem Ausgangsanschluss der fünften Verzögerungsleitung gekoppelt ist, und einen Ausgangsanschluss hat, der mit dem zweiten Eingangsanschluss des zweiten Phasendetektors gekoppelt ist.
DE69925799T 1998-06-22 1999-04-09 Verzögerungsregelschleife mit einem taktphasenschieber Expired - Lifetime DE69925799T2 (de)

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