DE69633539T2

DE69633539T2 - Taktverteilungsschaltung

Info

Publication number: DE69633539T2
Application number: DE69633539T
Authority: DE
Inventors: Satoru Tanoi
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Lapis Semiconductor Co Ltd
Priority date: 1995-07-14
Filing date: 1996-07-09
Publication date: 2005-01-27
Anticipated expiration: 2016-07-10
Also published as: US5751665A; EP0753808A3; JPH0934584A; EP0753808A2; EP0753808B1; TW301823B; JP3403551B2; DE69633539D1

Description

Verweis auf eine zugehörige Anmeldung
Diese Anmeldung beansprucht das Prioritätsrecht unter Artikel 88, Abs. 1, EPÜ, der japanischen Patentanmeldung Nr. Hei 07-179081, eingereicht am 14. Juli 1995.
Hintergrund der Erfindung
1. Gebiet der Erfindung
Die vorliegende Erfindung betrifft eine Taktverteilungsschaltung zum Verteilen von Taktpulsen (die hierin nachfolgend Takt genannt werden) zu einer Vielzahl von Schaltungen. Insbesondere betrifft die vorliegende Erfindung eine Taktverteilungsschaltung zur Verwendung mit einem Schaltungssystem, bei welchem eine Vielzahl von Halbleiterchips mit einer Chipgröße von 1 cm² oder darüber angeordnet ist.
2. Beschreibung des zugehörigen Standes der Technik
1 ist ein schematisches Diagramm, das eine herkömmliche Taktverteilungsschaltung zeigt. In 2 weist die Taktverteilungsschaltung einen Eingangsanschluss für einen externen Takt EXEC und eine Vielzahl von Taktpuffern CKBFF1, CKBFF2, usw. auf. Der Eingangsanschluss für einen externen Takt EXCK gibt einen externen Takt ein. Die Taktpuffer CKBFF1, CKBFF2, usw. sind in einer Baumform angeschlossen. Der Takt wird vom Eingangsanschluss für einen externen Takt EXCK eingegeben und durch die Taktpuffer CKBFF1, CKBFF2, usw. zu einer Vielzahl von Lastschaltungen LD1, LD2, usw. verzweigt.
Zum Antreiben der vielen Lastschaltungen LD1, LD2, usw., die eine große Kapazität haben, sollten die Lastschaltungen LD1, LD2, usw. an die Taktpuffer CKBFF1, CKBFF2, usw. auf eine derartige Weise angeschlossen sein, dass sich ihre Treiberkapazität nach und nach erhöht. In der Taktverteilungsschaltung, die mit einer Vielzahl von Taktpuffern CKBFF1, CKBFF2, usw. verbunden ist, findet aufgrund einer Vergrößerung des Takts in den Taktpuffern CKBFF1, CKBFF2, usw. ein großer Taktversatz zwischen dem Eingangsanschluss für einen externen Takt EXCK und jedem der Takt-Eingangsanschlüsse der Lastschaltungen LD1, LD2, usw. statt.
Zum Auflösen des Versatzes ist ein Verfahren, von welchem ein Taktpuffer CKBFF mit einem PLL (Phasenregelkreis) in 3 gezeigt ist, wie in Referenz 1 vorgeschlagen worden.
Referenz 1 ist "Nikkei Microdevice", Nikkei PB Company, S. 81 bis 85, Februar 1993.
In 2 ist der CKBFF zwischen einem Eingangsanschluss für einen externen Takt EXEC und jeder der Lastschaltungen LD1, LD2, usw. angeordnet. Der CKBFF hat eine PLL-Schaltung, die aus einer Phasen/Frequenz-Differenz/Spannungs-Wandlerschaltung (die hierin nachfolgend PFDVC genannt wird) aufgebaut ist, welche eine Phasen/Frequenz-Differenz in eine DC-Spannung umwandelt, und einen Oszillator vom Spannungssteuerungstyp (der hierin nachfolgend VCO genannt wird). Der Ausgangstakt des Taktpuffers CKBFF wird zu jedem der Takt-Eingangsanschlüsse der Lastschaltung LD1, LD2, usw. zugeführt.
Die PLL-Schaltung veranlasst, dass sich der eingegebene Takt des Eingangsanschlusses für einen externen Takt EXCK mit dem Ausgangstakt des Taktpuffers CKBFF synchronisiert, um dadurch die Phasendifferenz davon zu minimieren. Somit kann dann, wenn der Ausgangsteil des VCO eine Pufferschaltung mit einer hohen Treiberleistung hat, der Takt zu den Lastschaltungen LD1, LD2, usw. ohne einen Taktversatz verteilt werden, der durch eine Verzögerung des Taktes im Taktpuffer CKBFF verursacht wird.
Jedoch tritt selbst dann, wenn das Verfahren unter Verwendung des Taktpuffers CKBFF mit der PLL-Schaltung verwendet wird, das folgende Problem auf.
In Leitungen, die den Taktpuffer CKBFF und jede der Lastschaltungen LD1, LD2, usw. verbinden, erfolgt eine Übertragungsverzögerung aufgrund eines Streuwiderstands und einer Streukapazität, um dadurch einen Taktversatz zu veranlassen.
Wenn die Lastschaltungen LD1, LD2, usw. auf jeweiligen Halbleiterchips ausgebildet sind, erfordert jede der Lastschaltungen LD1, LD2, usw. einen Taktpuffer. Wenn herkömmliche Taktpuffer verwendet werden, veranlassen sie Taktversätze. In einer solchen Schaltung großen Ausmaßes kann selbst dann, wenn ein Taktpuffer mit der PLL-Schaltung als ein Taktpuffer auf der Verteilungsseite angeordnet ist, der Taktversatz nicht zufriedenstellend reduziert werden.
Zum Lösen dieses Problems kann zusätzlich zum gemeinsamen Taktpuffer mit einer PLL-Schaltung ein lokaler Taktpuffer mit einer PLL-Schaltung für jede Lastschaltung angeordnet werden. Jedoch dann, wenn Taktpuffer mit PLL-Schaltungen in Reihe geschaltet werden, hängt die stabile Zeit des Takts der Lastschaltung von der Summe der Folgezeit von jedem Taktpuffer ab. (Die Folgezeit ist eine Zeitperiode, bis die Folgeoperation der PLL-Schaltung effektiv gegen eine Variation bzw. Veränderung des Eingangstakts in dem Zustand arbeitet, in welchem die Phasendifferenz zwischen dem Eingangstakt und dem Ausgangstakt kleiner als ein vorbestimmter Wert ist.) Somit arbeitet das System nicht schnell.
Darüber hinaus kann, obwohl eine PLL-Schaltung für einen Taktpuffer in einer Lastschaltung zum Entfernen der Phasendifferenz zwischen dem Eingangstakt und dem Ausgangstakt arbeitet, gesagt werden, dass die PLL-Schaltung nicht gut zum Entfernen des Taktversatzes aufgrund einer Übertragungsverzögerung auf Leitungen arbeitet, die zwischen dem gemeinsamen Taktpuffer und Lastschaltung angeschlossen sind.
Zusammenfassung der Erfindung
Es ist eine Aufgabe der vorliegenden Erfindung, eine Taktverteilungsschaltung zu schaffen, die den Taktversatz und die taktstabile Zeit reduzieren kann und die für eine Schaltung großen Ausmaßes verwendet werden kann.
Gemäß einem ersten Aspekt der vorliegenden Erfindung weist eine Taktverteilungsschaltung eine Taktverteilungs-Ausgangsschaltung zum Eingeben eines externen Taktes, zum Ausgeben eines ersten Taktes und zum Verteilen des ersten Taktes zu jeder einer Vielzahl von Lastschaltungen auf, und eine oder mehrere Eingangsschaltungen für einen verteilten Takt, die an Eingangsstufen von einer oder mehreren Lastschaltungen angeordnet sind und geeignet sind zum Eingeben des ersten Taktes und zum Ausgeben eines lokalen Taktes, dadurch gekennzeichnet, dass die Taktverteilungs-Ausgangsschaltung weiterhin eine erste Synchronisationseinrichtung zum Synchronisieren des ersten Takts mit dem externen Takt aufweist, und die eine oder mehreren Eingangsanschaltungen für einen verteilten Takt eine zweite Synchronisationseinrichtung zum Synchronisieren des lokalen Takts mit dem ersten Takt enthalten, wobei eine der ersten und der zweiten Synchronisationseinrichtung eine Phasendifferenz/Spannungs-Wandlerschaltung zum Umwandeln der Phasendifferenz zwischen einem Eingangstakt und einem Ausgangstakt in eine Spannung und eine Spannungssteuerungs-Verzögerungsschaltung zum Verzögern des Eingangstakts entsprechend einer Ausgangsspannung der Phasendifferenz/Spannungs-Wandlerschaltung und zum Ausgeben des verzögerten Eingangstakts enthält.
Auf diese Weise wird eine sogenannte DLL-Schaltungsstruktur für eine der Taktverteilungs-Ausgangsschaltung oder einer Eingangsschaltung für einen verteilten Takt verwendet. Wenn die andere der Schaltungen eine PLL-Schaltung ist, die eine herkömmliche synchrone Struktur hat, werden die Nachteile der DLL-Schaltung und der PLL-Schaltung kompensiert. Somit können die Vorteile dieser Schaltungen effektiv erhalten werden.
Somit wird der erste Takt durch die Taktverteilungsschaltung und die erste Synchronisationseinrichtung grob so geregelt, dass der erste Takt synchron zum externen Takt ist. Die Frequenzdifterenz und die Phasendifferenz gegenüber dem externen Takt werden durch die Eingangsschaltung für einen verteilten Takt und die zweite Synchronisationseinrichtung entfernt. Somit wird die Versatzdifferenz, die durch jede Schaltung entfernt wird, erniedrigt. Folglich wird Jitter bzw. werden die Schwankungen erniedrigt. Zusätzlich zum Erniedrigen der Versatzentfernungszeit wird die Synchronisation des ersten Takts zum externen Takt teilweise parallel zu der Synchronisation des lokalen Takts zum ersten Takt durchgeführt. Somit kann die System-Hochfahrzeit im Vergleich mit der herkömmlichen Struktur reduziert werden, bei welcher PLL-Schaltungen mehrstufig sind.
Zusätzlich wird die Last jeder Schaltung reduziert. Ein Takt mit einer höheren Frequenz kann verteilt werden. Somit wird die taktstabile Zeit jeder Lastschaltung kurz.
Eine solche Taktverteilungsschaltung kann so konfiguriert sein, dass der erste Takt eine Phase mit einem Vorlauf bzw. einem Voreilen relativ zu der Phase des externen Takts hat, die Taktverteilungs-Ausgangsschaltung einen zweiten Takt ausgibt, der eine Phase mit einer Verzögerung bzw. einem Nacheilen relativ zu der Phase des externen Takts hat, welcher zu jeder der Lastschaltungen verteilt wird, und die eine oder mehreren Eingangsschaltungen für einen verteilten Takt den zweiten Takt und den externen Takt empfangen, wobei die erste Synchronisationseinrich tung die Phasendifferenz/Spannungs-Wandlerschaltung in der Form einer Phasen/Frequenz-Differenz/Spannungs-Wandlerschaltung zum Umwandeln der Phasen/Frequenz-Differenz zwischen dem externen Takt und dem ersten Takt in eine Spannung und zum Ausgeben einer ersten Steuerspannung und einer zweiten Steuerspannung aufweist, wobei die Spannungssteuerungs-Verzögerungsschaltung konfiguriert ist, um den externen Takt gemäß der zweiten Steuerspannung zu verzögern, und einen Spannungssteuerungsoszillator zum Erzeugen des zweiten Takts gemäß der ersten Steuerspannung, und wobei jede zweite Synchronisationseinrichtung eine Phasendifferenz/Spannungs-Wandlerschaltung zum Umwandeln einer Phasendifferenz zwischen dem externen Takt und dem lokalen Takt, der von einer Eingangsschaltung für einen verteilten Takt ausgegeben wird, in eine Spannung und einen Spannungssteuerungs-Phasenschieber zum Erzeugen des lokalen Takts aus dem ersten und dem zweiten Takt gemäß einer Ausgangsspannung der Phasendifferenz/Spannungs-Wandlerschaltung enthält.
Bei diesem Aufbau gibt die Taktverteilungs-Ausgangsschaltung den ersten Takt und den zweiten Takt aus. Der erste Takt ist synchron zum externen Takt und hat eine Phase mit einer Verzögerung gegenüber der Phase davon. Der erste Takt und der zweite Takt werden zu jeder der Lastschaltungen verteilt. Eine Eingangsschaltung für einen verteilten Takt, die bei einer Eingangsstufe von einer der Lastschaltungen angeordnet ist, gibt einen lokalen Takt aus, der synchron zum externen Takt entsprechend dem ersten Takt, dem zweiten Takt und dem externen Takt ist. An dieser Stelle verändert der Spannungssteuerungs-Phasenschieber der Eingangsschaltung für einen verteilten Takt eine gewichtetes kombiniertes Ausmaß des ersten Takts und des zweiten Takts entsprechend einer Ausgangsspannung der Phasendifferenz/Spannungs-Wandlerschaltung, um dadurch den lokalen Takt zu erzeugen. Anders ausgedrückt wird jede Last aufgeteilt und auf zwei Stufen verteilt. Eine Synchronisierungsschaltung mit einem Phasenschieber mit einer höheren Linearität von Phasendifferenz/Spannungs-Wandlercharakteristiken ist in der späteren Stufe angeordnet.
Die erste oder die zweite Synchronisationseinrichtung kann weiterhin eine Frequenzteilerschaltung aufweisen, um einen Frequenzsynthesizer zu bilden.
Nun werden Ausführungsbeispiele der Erfindung unter Bezugnahme auf die beigefügten Zeichnungen beschrieben.
Kurze Beschreibung der Zeichnungen
1 ist ein Blockdiagramm, das eine Struktur einer herkömmlichen Schaltung zeigt (Nr. 1);
2 ist ein Blockdiagramm, das eine Struktur einer herkömmlichen Schaltung zeigt (Nr. 2);
3 ist ein Blockdiagramm, das eine Struktur eines ersten Ausführungsbeispiels der Erfindung zeigt;
4 ist ein Blockdiagramm, das eine Struktur einer Phasen/Frequenz-Differenz/Spannungs-Wandlerschaltung zeigt (Nr. 1);
5 ist ein Blockdiagramm, das eine Struktur einer Verzögerungsschaltung vom Spannungssteuerungstyp zeigt;
6 ist ein Blockdiagramm, das eine Struktur einer Phasendifferenz/Spannungs-Wandlerschaltung zeigt;
7 ist ein Blockdiagramm, das eine Struktur eines Oszillators vom Spannungssteuerungstyp zeigt;
8 ist ein schematisches Diagramm, das Wellenformen von Signalen des ersten Ausführungsbeispiels der vorliegenden Erfindung zeigt;
9 ist ein Blockdiagramm, das eine Struktur eines zweiten Ausführungsbeispiels der vorliegenden Erfindung zeigt;
10 ist ein Blockdiagramm, das eine Struktur eines dritten Ausführungsbeispiels zeigt;
11 ist ein Blockdiagramm, das eine Struktur einer Phasen/Frequenz-Differenz/Spannungs-Wandlerschaltung zeigt (Nr. 2);
12 ist ein Blockdiagramm, das eine Struktur eines Phasenschiebers vom Spannungssteuerungstyp zeigt;
13 ist ein schematisches Diagramm, das Wellenformen von Signalen des dritten Ausführungsbeispiels zeigt.
Beschreibung der bevorzugten Ausführungsbeispiele
(A) Erstes Ausführungsbeispiel
Als nächstes wird unter Bezugnahme auf die beigefügten Zeichnungen eine Taktverteilungsschaltung gemäß einem ersten Ausführungsbeispiel der vorliegenden Erfindung beschrieben.
(A-1) Struktur des ersten Ausführungsbeispiels
3 ist ein Blockdiagramm, das eine Struktur einer Taktverteilungsschaltung gemäß dem ersten Ausführungsbeispiel der vorliegenden Erfindung zeigt. In 3 weist die Taktverteilungsschaltung einen Eingangsanschluss für einen externen Takt EXCK (dieser stellt auch einen Takttyp dar), eine Taktverteilungs-Ausgangsschaltung CKSP1 und wenigstens eine Lastschaltung LD1, LD2, usw. auf. Die Taktverteilungs-Ausgangsschaltung CKSP1 ist an den Eingangsanschluss für einen externen Takt EXCK angeschlossen. Die Lastschaltungen LD1, LD2, usw. empfangen den Takt von der Taktverteilungs-Ausgangsschaltung CKSP1 über eine globale Taktleitung GCK (diese stellt auch einen Takttyp dar).
Alle oder ein Teil der Lastschaltungen LD1, LD2, usw. haben eine Eingangsschaltung für einen verteilten Takt CKSP2 (LD1 und LD2 in 1). Ein Takt wird zur Eingangsschaltung für einen verteilten Takt CKSP2 über die globale Taktleitung GCK eingegeben. Der Takt, der von der Eingangsschaltung für einen verteilten Takt CKSP2 ausgegeben wird, wird zu einer internen Taktleitung ICK1 (die auch einen Takttyp darstellt) der Lastschaltung zugeführt, um eine Lastkapazität CL1 anzutreiben. (Bei diesem Beispiel ist angenommen, dass deshalb, weil jede Lastschaltung aus einem MOS-Transistor usw. aufgebaut ist, nur die Lastkapazität berücksichtigt wird. Jedoch kann natürlich eine Widerstandskomponente gebildet sein.) Die Taktverteilungs-Ausgangsschaltung CKSP1 ist zusammengesetzt aus einer Phasendifferenz/Spannungs-Wandlerschaltung (die hierin nachfolgend PDVC genannt wird) und einer Verzögerungsschaltung vom Spannungssteuerungstyp (die hierin nachfolgend VCD genannt wird). Die PDVC wandelt eine Phasendifferenz in eine Spannung um. Ein Takt-Eingangsanschluss i der Taktverteilungs-Ausgangsschaltung CKSP1 ist an einen ersten Eingangsanschluss i1 der PDVC und einen Eingangsanschluss i der VCD angeschlossen. Ein Takt-Ausgangsanschluss o der Taktverteilungs-Ausgangsschaltung CKSP1 ist an einen Ausgangsanschluss o der VCD und einen Eingangsanschluss i2 der PDVC angeschlossen. Ein Ausgangsanschluss o der PDVC ist an einen Steueranschluss c der VCD angeschlossen.
Anders ausgedrückt hat die Taktverteilungs-Ausgangsschaltung CKSP1 eine sogenannte Verzögerungsregelkreisschaltung (die hierin nachfolgend DLL-Schaltung genannt wird). Die DLL-Schaltung ist beispielsweise in Referenz 2 beschrieben.
Referenz 2 – Stefanous Sidiropoulos, et al., "A CMOS 500 Mbps/pin synchronous Point to Point Link Interface", IEEE, 1994 Symposium on VLSI Circuits Digest of Technical Papers, S. 43 – 44, Juni 1994.
Die 4 und 5 zeigen jeweils Beispiele von Strukturen der PDF und der VCD (die keinen Bezug zur Referenz 2 haben).
In 4 ist die PDVC aufgebaut aus einer Phasendifferenz-Erfassungsschaltung PDD1 (die eine Phasen/Frequenz-Differenz-Erfassungsschaltung PFDD2 sein kann, die später beschrieben wird), einer Ladepumpe CP1 und einem Tiefpassfilter LPF1.
Die Phasendifferenz-Erfassungsschaltung PDD1 ist zusammengesetzt aus einem D-Typ-Flip-Flop 41a und zwei UND-Gattern 41b und 41c. Der logische Pegel eines Eingangstakts i1, der zu einem D-Eingangsanschluss des D-Typ-Flip-Flops 41a zugeführt wird, wird dann erfasst, wenn der logische Pegel eines Rückkoppeltakts i2, der von der VCD zugeführt wird, hoch wird. Ausgangssignale Q und Q/ werden zu den UND-Gattern 41b und 41c zugeführt, die mit dem Rückkoppeltakt i2 geöffnet werden. (Obwohl die negative Logik von Q mit Q'
in den beigefügten Zeichnungen bezeichnet ist, wird der einfachen Bezeichnung halber stattdessen Q/ verwendet). Somit wird der logische Pegel eines Ausgangssignals UP, das vom UND-Gatter 41b zugeführt wird, nur dann "H", wenn der Eingangstakt i1 eine Phase mit einer Voreilung gegenüber der Phase des Rückkoppeltakts i2 nach der führenden Flanke des Eingangstakts i1 zu der führenden Flanke des Eingangstakts i2 hat. Andererseits wird der logische Pegel eines Ausgangssignals DW des UND-Gatters 41c nur dann "N", wenn der Rückkoppeltakt eine Phase mit einer Voreilung gegenüber der Phase des Eingangstakts i1 nach der führenden Flanke des Rückkoppeltakts i2 zu der führenden Flanke des Eingangstakts i1 hat.
Die Ladepumpe CP1 ist zusammengesetzt aus zwei Stromquellen 42a und 42b, zwei Schalttransistoren 42c und 42d und einem Inverter 42e. Wenn der logische Pegel des Signal UP "N" ist, wird das Signal UP zu einem Gateanschluss des PMOS-Transistors 42c über den Inverter 42e zugeführt. Somit wird der PMOS-Transistor 42c eingeschaltet und wird ein Strom zum Tiefpassfilter LPF1 geladen. Wenn der logische Pegel des Signals DW "H" ist, wird das Signal DW zu einem Gateanschluss des NMOS-Transistors 42d zugeführt. Somit wird der NMOS-Transistor 42d eingeschaltet und wird ein Strom vom Tiefpassfilter LPF1 entladen.
Wie es in 4 gezeigt ist, ist das Tiefpassfilter LPF1 zusammengesetzt aus zwei Widerständen 43a und 43b und einem Kondensator 43c. Der Einfachheit halber ist die Beschreibung des Betriebs des Tiefpassfilters LPF1 weggelassen.
Andererseits ist, wie es in 5(a) gezeigt ist, die VCD zusammengesetzt aus einer Vielzahl von Verzögerungszellen DLC1, die in Reihe geschaltet sind und von welchen eine Steuerspannung VC gemeinsam zu den Steueranschlüssen der Verzögerungszellen DLC1 zugeführt wird. Wie es in 5(b) gezeigt ist, ist jede der Verzögerungszellen DLC1 zusammengesetzt aus einem Inverter 44a, einem NMOS-Transistor 44b und einem Kondensator 44c. Der NMOS-Transistor 44b und der Kondensator 44c sind zwischen einem Ausgangsanschluss des Inverters 44a und der Erdung in Reihe geschaltet. Wenn die Steuerspannung VC schwankt, schwankt die Zeitkonstante einer Lade/Entlade-Schaltung, die zusammengesetzt ist aus dem NMOS-Transistor 44b und dem Kondensator 44c. Somit variiert die ausgegebene Variationsgeschwindigkeit des Inverters 44a, um dadurch die Verzögerungszeit der gesamten VCD zu variieren.
Kehrt man zurück zur 3, enthält die in jeder der Lastschaltungen LD1, LD2, usw. angeordnete Eingangsschaltung für einen verteilten Takt CKSP2 eine bekannte PLL-Schaltung, die die PFDVC und VDO hat.
Als nächstes wird ein Beispiel der Struktur der PFDVC beschrieben. Wie es in 6 gezeigt ist, ist die PFDVC zusammengesetzt aus einer Phasen/Frequenz-Differenz-Erfassungsschaltung PFDD2 (die die in 4 gezeigte Phasendifferenz-Erfassungsschaltung PDD1 sein kann), einer Ladepumpe CP2 und einem Tiefpassfilter LPF2 (die Strukturen der Ladepumpe CP2 und des Tiefpassfilters LPF2 sind dieselben wie diejenigen, die in 4 gezeigt sind). Die Phasen/Frequenz-Differenz-Erfassungsschaltung PFDD2 ist zusammengesetzt aus einem D-Typ-Flip-Flop 61a, einem D-Typ-Flip-Flop 61b und einem NOR-Gatter 61c. Ein D-Eingangsanschluss des D-Typ-Flip-Flops 61a ist nach oben gezogen. Ein Eingangstakt i1 wird zu einem Takt-Eingangsanschluss des D-Typ-Flip-Flops 61a zugeführt. Ein D-Eingangsanschluss des D-Typ-Flip-Flops 61b ist nach oben gezogen. Ein Eingangstakt i2 wird zu einem Takt-Eingangsanschluss des D-Typ-Flip-Flops 61b zugeführt. Ausgangssignale Q/ der Flip-Flops 61a und 61b werden zu Rücksetz-Eingangsanschlüssen der D-Typ-Flip-Flops 61a und 61b über das NOR-Gatter 61c zugeführt. Der logische Pegel der Q-Ausgabe des D-Typ-Flip-Flops 61a wird ab der führenden Flanke des Eingangstakts i1 zu der führenden Flanke des Rückkoppeltakts i2 "N". Alternativ dazu wird der logische Pegel der Q-Ausgabe des D-Typ-Flip-Flops 61b ab der führenden Flanke des Rückkoppeltakts i2 zu der führenden Flanke des Eingangstakts i1 "H". Somit gibt das D-Typ-Flip-Flop 61a das Signal UP aus oder gibt das D-Typ-Flip-Flop 61b das Signal DOWN aus. Die Periode, von welcher die logischen Pegel der Signale UP bzw. HOCH und DOWN bzw. NIEDRIG in der Phasendifferenz-Erfassungsschaltung PDD1 "H" sind, ist eine 1/2-Taktperiode oder kleiner. Andererseits ist die Periode, in welcher die logischen Pegel der Signale UP und DOWN in der Phasen/Frequenz-Differenz-Erfassungsschaltung PFDD2 sind, nahe einer Taktperiode.
7 ist ein schematisches Diagramm, das eine Struktur des VCO zeigt. Der in 7 gezeigte VCO ist zusammengesetzt aus einer Vielzahl von Verzögerungszellen DLC1 und einem Inverter INV71, die in einer Ringform angeschlossen sind, um einen Ringoszillator zu strukturieren. Eine Steuerspannung VC wird gemeinsam zu Steueranschlüssen der Verzögerungszellen DLC1 zugeführt.
Wie es oben beschrieben ist, weist die Taktverteilungsschaltung gemäß dem ersten Ausführungsbeispiel die Taktverteilungs-Ausgangsschaltung (die die DLL-Schaltung enthält) und die Eingangsschaltung für einen verteilten Takt (die die PLL-Schaltung enthält) auf.
(A-2) Betrieb des ersten Ausführungsbeispiels
8 ist ein schematisches Diagramm, das Wellenformen von Takten zum Erklären des Betriebs des ersten Ausführungsbeispiels zeigt. Genau nachdem ein externer Takt zugeführt ist, ist ein Phasenoffsetfehler Θ0 zwischen dem externen Takt bei dem Eingangsanschluss für einen externen Takt EXCK und einem globalen Takt auf der globalen Taktleitung GCK vorhanden. Die PDVC der Taktverteilungs-Ausgangsschaltung CKSP1 wandelt den Fehler Θ0 in eine Spannung um. Die VCD wird entsprechend dieser Spannung gesteuert, so dass Θ0 kleiner wird. Somit verschwindet dann, wenn eine Zeit bis zu einigem Ausmaß verstreicht (zur Zeit t1 ), der Taktversatz zwischen dem externen Takt und dem globalen Takt. Zusätzlich verzögert die VCD den Eingangstakt. Somit ist genau nachdem der externe Takt zugeführt ist, die Frequenz des externen Takts nahezu dieselbe wie die Frequenz des globalen Takts.
Mit der Folgeoperation der PLL-Schaltung in der Eingangsschaltung für einen verteilten Takt CKSP2 wird der zu der internen Taktleitung ICK1 zugeführte Ausgangstakt mit dem Takt auf der globalen Taktleitung GCK synchronisiert. An dieser Stelle ist in einem weiten Sinn die Frequenz des internen Takts an die Frequenz des globalen Takts angepasst. Danach wird die Phasendifferenz zwischen diesen Takten entfernt. Wie es oben beschrieben ist, wird deshalb, weil die Taktverteilungs-Ausgangsschaltung CKSP1 veranlasst, dass sich die Frequenz des globalen Takts an die Frequenz des externen Takts anpasst, genau nachdem der externe Takt zugeführt ist, die Frequenzanpassungsoperation der Ausgangsschaltung für einen verteilten Takt CKSP2 durchgeführt, bevor die Folgeoperation der DLL-Schaltung der Taktverteilungs-Ausgangsschaltung CKSP1 beendet wird (anders ausgedrückt wird die Frequenzanpassungsoperation vor der Zeit t1 durchgeführt). Allgemein ist die Folgezeit (t0 bis t1) der DLL-Schaltung kürzer als diejenige der PLL-Schaltung. Die stabile Zeit, nach dem der externe Takt zugeführt ist, bis der zu dem gesamten System zugeführte Takt stabil wird, hängt nahezu von der Folgezeit (t4 bis t2) der PLL-Schaltung der Eingangsschaltung für einen verteilten Takt CKSP2 ab.
(A-3) Effekt des ersten Ausführungsbeispiels
Wie es oben beschrieben ist, führt gemäß dem ersten Ausführungsbeispiel die Taktverteilungs-Ausgangsschaltung, die die DLL-Schaltung enthält, den globalen Takt, der sich zu dem externen Takt synchronisiert, zu jeder Lastschaltung zu. Zusätzlich hat jede Lastschaltung die Eingangsschaltung für einen verteilten Takt, die einen Takt, der sich mit dem globalen Takt synchronisiert, dorthin zuführt. Somit können die folgenden Effekte erhalten werden.

(1) Da die Lasten der Taktverteilungs-Ausgangsschaltung und jede der Eingangsschaltungen für einen verteilten Takt im Vergleich mit der herkömmlichen Struktur reduziert werden, von welcher alle Lastschaltungen durch die Taktverteilungsschaltung angetrieben werden, die eine PLL-Schaltung hat. Somit wird der Taktversatz aufgrund der Streukapazität oder ähnlichem erniedrigt. Folglich kann ein Takt mit einer höheren Frequenz als derjenigen der herkömmlichen Struktur zu einer Schaltung großen Ausmaßes zugeführt werden.
(2) Nahezu dann, wenn die Synchronisieroperation der DLL-Schaltung der Taktverteilungs-Ausgangsschaltung startet, startet die Folgeoperation der PLL-Schaltung der Eingangsschaltung für einen verteilten Takt. Somit wird der Takt des Systems in kurzer Zeit stabil. Folglich kann das System schnell hochgefahren werden. Allgemein kann die PLL-Schaltung eine große Phasen/Frequenz-Differenz schneller als die DLL-Schaltung entfernen. Jedoch dann, wenn zwei gestufte PLL-Schaltungen verbunden sind, startet die PLL-Schaltung der zweiten Stufe die Folgeoperation, nachdem die PLL-Schaltung der ersten Stufe stabil wird. Somit dauert es eine Zeit, bis das System hochfährt. Wenn das System hochfährt, ist es schwierig, die Phasen/Frequenz-Differenz bis zu einem erwünschten Ausmaß zu reduzieren. Andererseits kann die DLL-Schaltung eine Frequenzdifferenz schnell einstellen. Zusätzlich kann die DLL-Schaltung eine kleine Phasendifferenz präzise einstellen. Jedoch dauert es für die DLL-Schaltung eine längere Zeit, eine große Phasendifferenz zu entfernen, als für die PLL-Schaltung. Somit dauert es dann, wenn eine Vielzahl von DLL-Schaltungen angeordnet sind, eine lange Zeit, bis das System hochfährt. Folglich ist es zum Erreichen der oben beschriebenen Effekte vorzuziehen, eine Taktverteilungs-Ausgangsschaltung vorzusehen, die die DLL-Schaltung enthält, die den globalen Takt, der sich zu dem externen Takt synchronisiert, zu jeder Lastschaltung zuführt, und jede Lastschaltung, die die PLL-Schaltung enthält, die einen Takt, der sich zu dem globalen Takt synchronisiert, zu der Lastschaltung zuführt, wie beim ersten Ausführungsbeispiel.
(3) Da die Eingangsschaltung für einen verteilten Takt, die die PLL-Schaltung enthält, für jede Lastschaltung angeordnet ist, kann die Phasenfehlerdifferenz (aufgrund der Zeitkonstante des Tiefpassfilters) der PLL-Schaltung für jede Lastschaltung optimiert werden. Somit können die Schwankungen des Takts reduziert werden. Wenn es nötig ist, ist eine Frequenzteilerschaltung zwischen der VCO und der PFDVC in der Eingangsschaltung für einen verteilten Takt einer bestimmten Lastschaltung angeordnet, um einen Frequenzsynthesizer zu bilden. Somit kann ein Takt mit einer Frequenz, die mehrere Male höher als die Frequenz des globalen Takts ist, zugeführt werden.
(4) Wenn eine Verzögerungsschaltung entsprechend dem Taktversatz aufgrund der globalen Taktleitung in einer Rückkoppelschleife von der VCD zu der PDVC in der Taktverteilungs-Ausgangsschaltung angeordnet ist, kann der Taktversatz aufgrund der Leitung von der Taktverteilungs-Ausgangsschaltung zu der Lastschaltung reduziert werden.

(B) Zweites Ausführungsbeispiel
Als nächstes wird unter Bezugnahme auf die beigefügten Zeichnungen eine Taktverteilungsschaltung gemäß einem zweiten Ausführungsbeispiel beschrieben.
(B-1) Struktur des zweiten Ausführungsbeispiels
9 ist ein Blockdiagramm, das eine Struktur einer Taktverteilungsschaltung gemäß einem zweiten Ausführungsbeispiel der vorliegenden Erfindung zeigt. In 9 weist die Taktteilerschaltung gemäß dem zweiten Ausführungsbeispiel eine Taktverteilungs-Ausgangsschaltung CKSP201 auf, die einen Takt zu Lastschaltungen LD1, LD2 usw. verteilt. Die Taktverteilungs-Ausgangsschaltung CKSP201 führt einen Takt, der sich zu einem externen Takt synchronisiert, der von einem Eingangsanschluss für einen externen Takt EXCK zugeführt wird, zu den Lastschaltungen LD1, LD2, usw. über eine innere globale Taktleitung GCK zu.
Jedoch enthält die Taktverteilungs-Ausgangsschaltung CKSP201 gemäß dem zweiten Ausführungsbeispiel keine DLL-Schaltung, sondern eine PLL-Schaltung.
Andererseits ist in der Eingangsstufe von allen oder von einem Teil der Lastschaltungen LD1, LD2, usw. des zweiten Ausführungsbeispiels eine Eingangsschaltung für einen verteilten Takt CKSP202 angeordnet. Die Eingangsschaltung für einen verteilten Takt CKSP202 erzeugt einen internen Takt, der synchron zu einem globalen Takt ist, auf der globalen Taktleitung GCK und führt den internen Takt zu den Lastschaltungen LD1, LD2, usw. zu.
Jedoch enthält die Eingangsschaltung für einen verteilten Takt CKSP202 gemäß dem zweiten Ausführungsbeispiel keine PLL-Schaltung, sondern die DLL-Schaltung.
Die Taktverteilungs-Ausgangsschaltung CKSP201, die die PLL-Schaltung enthält, gemäß dem zweiten Ausführungsbeispiel hat dieselbe PFDVC und denselben VCO, die dieselben wie diejenigen der Eingangsschaltung für einen verteilten Takt CKSP2 sind, die die PLL-Schaltung gemäß dem ersten Ausführungsbeispiel enthält. Die Eingangsschaltung für einen verteilten Takt CKSP201, die die DLL-Schaltung enthält, gemäß dem zweiten Ausführungsbeispiel hat dieselbe PDVC und dieselbe VCD wie diejenigen der Taktverteilungs-Ausgangsschaltung CKSP1, die die DLL-Schaltung enthält, gemäß dem ersten Ausführungsbeispiel.
(B-2) Betrieb des zweiten Ausführungsbeispiels
Beim zweiten Ausführungsbeispiel führt die Taktverteilungs-Ausgangsschaltung CKSP201, die die PLL-Schaltung enthält, dann, wenn in externer Takt eingegeben wird, die Folgeoperation durch. Somit wird der Taktversatz zwischen dem von dem Eingangsanschluss für einen externen Takt EXCK zugeführten externen Takt und dem globalen Takt auf der globalen Taktleitung GCK entfernt. Die in der Eingangsschaltung für einen verteilten Takt CKSP202 enthaltene DLL-Schaltung entfernt die Phasendifferenz zwischen dem internen Takt auf der internen Taktleitung ICK1 von jeder der Lastschaltungen LD1, LD2, usw. und dem globalen Takt auf der globalen Taktleitung GCK.
Somit kann die Eingangsschaltung für einen verteilten Takt CKSP202 beim zweiten Ausführungsbeispiel, bis die Folgeoperation der PLL-Schaltung der Taktverteilungs-Ausgangsschaltung CKSP201 mit bis zu einigem Ausmaß fortschreitet und die Frequenzdifterenz zwischen dem externen Takt und dem globalen Takt klein wird, den Versatz nicht effektiv entfernen.
Somit ist die taktstabile Zeit des zweiten Ausführungsbeispiels geringfügig länger als die taktstabile des ersten Ausführungsbeispiels. Jedoch hat die Taktverteilungsschaltung gemäß dem zweiten Ausführungsbeispiel die folgende Vorteile bei einem Betrieb gegenüber der Struktur, bei welcher zwei PLL-Schaltungen in Reihe geschaltet sind.
Anders ausgedrückt ist dann, wenn der Phasenfehler klein ist, die Phasenfehlerreaktion der Eingangsschaltung für einen verteilten Takt, die die DLL-Schaltung enthält, viel schneller als diejenige der Struktur, die die PLL-Schaltung enthält. Zusätzlich entfernt die Taktverteilungs-Ausgangsschaltung CKSP201 einen großen Versatz zwischen dem externen Takt und dem globalen Takt. Somit entfernt die Eingangsschaltung für einen verteilten Takt CKSP202 nur Versätze, die in einem kleinen Schaltungsbereich der Lastschaltungen LD1, LD2 usw. stattfinden. Folglich kann die Eingangsschaltung für einen verteilten Takt CKSP202 den Versatz zwischen dem globalen Takt und dem internen Takt in einer sehr kurzen Zeit entfernen. Als Ergebnis kann die Hochfahrzeit des Systems im Vergleich mit der Struktur merklich reduziert werden, bei welcher zwei PLL-Schaltungen in Reihe geschaltet sind.
Zusätzlich kann deshalb, weil die Taktverteilungs-Ausgangsschaltung CKSP201 der ersten Stufe die PLL-Schaltung enthält, die einen breiteren Betriebsfrequenzbereich hat (somit kann das System einfacher aufgebaut werden) als die Struktur, die die DLL-Schaltung enthält, die Beschränkung des externen Taktes abgemildert werden, und ein breiter Betriebsfrequenzbereich kann erhalten werden. Allgemein wird bei der PLL-Schaltung Information über die Frequenzdifferenz zwischen dem Eingangstakt und dem Ausgangstakt zur VCO eingegeben. Somit oszilliert der VCO entsprechend der Information über die Frequenzdifferenz. Andererseits wird bei der DLL-Schaltung Information über die Phasendifferenz zwischen dem Eingangstakt und dem Ausgangstakt zur VCD eingegeben. Somit steuert die VCD das Verzögerungsausmaß entsprechend der Information über die Phasendifferenz. Anders ausgedrückt steuert die PLL-Schaltung die Oszillationsfrequenz des Ausgangstaktes des VCO. Andererseits steuert die DLL-Schaltung das Verzögerungsausmaß der VCD. Somit ist der Betriebsfrequenzbereich der PLL-Schaltung breiter als der Betriebsfrequenzbereich der DLL-Schaltung. Folglich kann ein System mit der PLL-Schaltung auf einfache Weise aufgebaut werden als ein System mit der DLL-Schaltung.
(B-3) Effekte des zweiten Ausführungsbeispiels
Wie es oben beschrieben ist, ist gemäß dem zweiten Ausführungsbeispiel die Taktverteilungs-Ausgangsschaltung CKSP201, die die PLL-Schaltung enthält, gemeinsam mit den Lastschaltungen LD1, LD2, usw. angeordnet. Zusätzlich ist die Eingangsschaltung für einen verteilten CKSP202, die die DLL-Schaltung enthält, an der Eingangsstufe von jeder der Lastschaltungen LD1, LD2, usw. angeordnet. Somit hat die Taktverteilungsschaltung gemäß dem zweiten Ausführungsbeispiel folgende Effekte.

(1) Die Lasten, die die Taktverteilungs-Ausgangsschaltung und die Eingangsschaltung für einen verteilten Takt treiben, können reduziert werden. Somit kann ein Takt mit einer hohen Betriebsfrequenz erhalten werden, wie beim ersten Ausführungsbeispiel.
(2) Da die Taktverteilungs-Ausgangsschaltung der ersten Stufe die PLL-Schaltung enthält, kann die Taktverteilungsschaltung in einem breiten Frequenzbereich arbeiten.
(3) Die Taktverteilungs-Ausgangsschaltung entfernt einen großen Taktversatz. Zusätzlich entfernt die in jeder der Lastschaltungen angeordnete Eingangsschaltung für einen verteilten Takt den Taktversatz in der Lastschaltung. Somit kann die Taktverteilungsschaltung gemäß dem zweiten Ausführungsbeispiel den Taktversatz schnell entfernen. Folglich ist die System-Hochfahrzeit des zweiten Ausführungsbeispiels kürzer als diejenige der Struktur, bei welcher zwei PLL-Schaltungen in Reihe geschaltet sind, und als diejenige der Struktur, bei welcher zwei DLL-Schaltungen in Reihe geschaltet sind.
(4) Wenn eine Verzögerungsschaltung entsprechend dem Taktversatz aufgrund der globalen Taktleitung oder ähnlichem in der Rückkoppelschleife vom VCO zur PFDVC der Taktverteilungs-Ausgangsschaltung angeordnet ist, kann der Taktversatz aufgrund der Leitung von der Taktverteilungs-Ausgangsschaltung zur Lastschaltung reduziert werden.

(C) Drittes Ausführungsbeispiel
Als nächstes wird unter Bezugnahme auf die beigefügten Zeichnungen eine Taktverteilungsschaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung beschrieben.
(C-1) Struktur des dritten Ausführungsbeispiels
10 ist ein Blockdiagramm, das eine Struktur einer Taktverteilungsschaltung gemäß einem dritten Ausführungsbeispiel der vorliegenden Erfindung zeigt.
Die Taktverteilungsschaltung gemäß dem dritten Ausführungsbeispiel weist einen Eingangsanschluss für einen externen Takt EXCK, eine Taktverteilungs-Ausgangsschaltung CKCP31 und eine Vielzahl von Lastschaltungen LD1, LD2, usw. auf. Die Taktverteilungs-Ausgangsschaltung CKSP31 verteilt einen globalen Takt, der eine Phase mit einem Voreilen gegenüber der Phase eines externen Taktes hat, und führt ihn zu einer ersten globalen Taktleitung GCK1 zu. Zusätzlich verteilt die Taktverteilungs-Ausgangsschaltung CKSP31 einen Takt, der eine Phase mit einer Verzögerung gegenüber der Phase des externen Taktes hat, und führt ihn zu einer zweiten globalen Taktleitung GCK2 zu. Bei diesem Beispiel ist die Anzahl von Lastschaltungen zwei.
Ein erster globaler Takt und ein zweiter globaler Takt auf einer ersten globalen Taktleitung GCK1 und einer zweiten globalen Taktleitung GCK2 werden zu Eingangsstufen der Lastschaltungen LD1, LD2, usw. zugeführt. Zusätzlich wird ein 0-ter globaler Takt (externer Takt) auf einer 0-ten globalen Taktleitung GCK0, der von dem Eingangsanschluss für einen externen Takt EXCK zugeführt wird, zu den Eingangsstufen der Lastschaltungen LD1, LD2, usw. zugeführt. Eingangsschaltungen für einen verteilten Takt CKSP321, CKSP322 usw., die interne Takt erzeugen und zu den Lastschalten LD1, LD2, usw. zuführen, sind angeordnet. Wenn es nötig ist, können Pufferschaltungen BFF30 bis BFF32 auf der 0-ten bis zur zweiten globalen Taktleitung GCK2 angeordnet sein, so dass die 0-te bis zur zweiten globalen Taktleitung GCK0 bis GCK2 durch die jeweiligen Pufferschaltungen BFF30 bis BFF32 angetrieben werden.
Die Taktverteilungs-Ausgangsschaltung CKSP31 ist zusammengesetzt aus einer PFDVC (die zwei Spannungen steuert), einem VCO und einer VCD.
Ein erster Ausgangsanschluss o1 der PFDVC ist an einen Steueranschluss VC des VCO angeschlossen. Ein zweiter Ausgangsanschluss o2 der PFDVC ist an einen Steueranschluss VC der VCD angeschlossen. Ein erster Eingangsanschluss i1 der PFDVC und ein Eingangsanschluss i der VDC sind an einen Eingangsanschluss für einen externen Takt EXCK über einen Eingangsanschluss i der Taktverteilungs-Ausgangsschaltung CKSP31 angeschlossen. Zusätzlich ist ein Ausgangsanschluss o des VCO an einen zweiten Eingangsanschluss i2 angeschlossen.
Die PFDVC gemäß dem dritten Ausführungsbeispiel hat dieselbe Struktur wie diejenige, die in 6 gezeigt ist. Jedoch hat, wie es in 11(a) gezeigt ist, die PFDVC gemäß dem dritten Ausführungsbeispiel Tiefpassfilter LPF31 und LPF32, die an eine Ladepumpe CP3 angeschlossen sind, und die Signale zu dem VCO und zu der VCD ausgeben, was ungleich der Struktur ist, die in 6 gezeigt ist. Beim dritten Ausführungsbeispiel sind funktionsmäßig zwei Tiefpassfilter erforderlich. Somit ist es möglich, eine Struktur zu verwenden, bei welcher eine Anschlussstelle eines Widerstandes 11b und eines Kondensators 11c, die zwischen einem ersten Ausgangsanschluss o1 und der Erdung in Reihe geschaltet sind, ein zweiter Ausgangsanschluss o2 ist. Beim dritten Ausführungsbeispiel ist die Grenzfrequenz des Tiefpassfilters LPF32 niedriger als die Grenzfrequenz des Tiefpassfilters LPF31.
Der VCO ist beispielsweise ein ringförmiger Oszillator, bei welchem eine Vielzahl von Verzögerungszellen in einer Ringform angeschlossen sind, wie es in 7 gezeigt ist.
Andererseits hat die VCD eine Struktur, bei welcher eine Vielzahl von denselben Zellen, die in 5(a) gezeigt sind, in Reihe geschaltet sind. In diesem Fall wird ein Ausgangssignal von einer Verzögerungszelle einer vorbestimmten Stufe der VCD erhalten. Somit wird ein globaler Takt erhalten, der eine vorbestimmte Phasendifferenz gegenüber dem externen Takt hat. Beim dritten Ausführungsbeispiel wird ein erster globaler Takt, der eine Phase mit einer Voreilung gegenüber der Phase des externen Taktes um 45° hat, von einem Ausgangsanschluss o1 ausgegeben. Zusätzlich wird ein zweiter globaler Takt, der eine Phase mit einer Verzögerung gegenüber der Phase des externen Taktes um 45° hat, von einem zweiten Ausgangsanschluss o2 der VCD ausgegeben.
Wendet man sich wieder der 10 zu, ist jede der Eingangsschaltungen für einen verteilten Takt CKSP321, CKSP322 usw., die in den Eingangsstufen der Lastschaltungen LD1, LD2, usw. angeordnet sind, zusammengesetzt aus einer PDVC und einem Phasenschieber vom Spannungssteuertyp (der hierin nachfolgend PS genannt wird).
Ein erster Eingangsanschluss i1 des PS ist an eine erste globale Taktleitung GCK1 angeschlossen. Ein zweiter Eingangsanschluss i2 ist an eine zweite globale Taktleitung GCK2 angeschlossen. Ein erster Eingangsanschluss i1 der PDVC ist an die 0-te globale Taktleitung GCK0 angeschlossen. Ein zweiter Eingangsanschluss i2 der PDVC ist an einen Ausgangsanschluss o des PS und einen Ausgangsanschluss O der Eingangsschaltung für einen verteilten Takt angeschlossen. Zusätzlich ist ein Ausgangsanschluss o der PDVC an einen Steueranschluss c des PS angeschlossen.
Die PDVC von jeder der Eingangsschaltungen für einen verteilten Takt CKSP321, CKSP322, usw. kann die Struktur haben, die in 4 gezeigt ist.
Der PS gewichtet und addiert die zu den Eingangsanschlüssen i1 und i2 zugeführten Spannungen entsprechend der zu dem Steueranschluss c zugeführten Spannung und gibt das Ergebnis zum Ausgangsanschluss o aus. Somit werden die Wellenformen der Spannungen am Eingangsanschluss i1 und am Eingangsanschluss i2 am Ausgangsanschluss o kombiniert. Folglich wird ein Ausgangstakt mit einer vorbestimmten Phasendifferenz gegenüber dem externen Takt erhalten.
Beim dritten Ausführungsbeispiel wird ein interner Takt mit einer Phasendifferenz, die von –45° bis +45° gegenüber dem externen Takt reicht und die nahezu proportional zu der zum Steueranschluss c zugeführten Spannung ist, erhalten und zu den internen Taktleitungen ICK1, ICK2, usw. zugeführt.
Wie es oben beschrieben ist, ist es bekannt, dass die Eingangsschaltungen für einen verteilten Takt CKSP321, CKSP322, usw., die den PS haben, der zwei globale Takte mit einer Phasendifferenz kombiniert und einen Ausgangspuls zuführt, viel exzellentere Spannungsphasen-Umwandlungseigenschaften als diejenige der Eingangsschaltungsstruktur für einen verteilten Takt mit der PLL-Schaltung und der DLL-Schaltung haben, die aus Verzögerungszellen vom Spannungssteuerungstyp zusammengesetzt sind.
12 ist ein schematisches Diagramm, das eine Struktur eines PS (Phasenschieber vom Spannungssteuerungstyp) zeigt. In 12 ist der PS zusammengesetzt aus zwei Puffereinrichtungen B51 und B52, zwei Übertragungsgattern T51 und T52 und einer differentiellen Puffereinrichtung OP. Jede der Puffereinrichtungen B51 und B52 ist zusammengesetzt aus einem Verstärker mit einer Verstärkung von 1 oder 2. Gleichermaßen ist die differentielle Puffereinrichtung OP zusammengesetzt aus einem Differentialverstärker mit einer geringen Verstärkung. Der Unterschied zwischen der Steuerspannung c, die zum PS zugeführt wird, und einer Referenzspannung VREF wird durch die differentielle Puffereinrichtung OP erhalten. Als Gewichtungskoeffizienten werden eine Differenzspannung mit positiver Phase VCG und eine Differenzspannung mit umgekehrter Phase VCGB jeweils zu Steueranschlüssen der Übertragungsgatter T51 und T52 zugeführt. Ein erster globaler Takt mit einer Phase, die um 45° gegenüber der Phase des externen Takts voreilt, wird zu der Puffereinrichtung B51 zugeführt. Ein zweiter globaler Takt mit einer Phase, die um 45° gegenüber der Phase des externen Takts nacheilt, wird zu der Puffereinrichtung B52 zugeführt. Verstärkte Signale, die von der Puffereinrichtung B51 und B52 ausgegeben werden, werden jeweils zu den Übertragungsgattern T51 und T52 zugeführt. Die verstärkten Signale werden durch die Übertragungsgatter T51 und T52 gewichtet und zum Ausgangsgatter o zugeführt. Somit wird ein kombiniertes Signal aus den verstärkten Signalen als interner Takt vom Ausgangsanschluss o erhalten.
(C-2) Betrieb des dritten Ausführungsbeispiels
13 ist ein schematisches Diagramm, das Wellenformen von Takten zum Erklären des Betriebs des dritten Ausführungsbeispiels zeigt. Wenn der externe Takt zugeführt wird, folgt die PLL-Schaltung (die zusammengesetzt ist aus der PVDVC und dem VCO) der Taktverteilungs-Ausgangsschaltung CKSP31 dem externen Takt EXCK und verriegelt die Oszillationsfrequenz des VCO, so dass sie mit der Frequenz des externen Taktes übereinstimmt.
Andererseits ist die VCD der Taktverteilungs-Ausgangsschaltung CKSP31 zusammengesetzt aus denselben Verzögerungszellen wie denjenigen des VCO, und dieselbe DC-Steuerspannung wie diejenige, die zum Steueranschluss c des VCO zugeführt wird, wird zum Steueranschluss c zugeführt. Somit wird dann, wenn die PLL-Schaltung die Verriegelungsoperation durchführt, das Phasenverschiebungs ausmaß von jeder Verzögerungszelle der VCD mit einem vorbestimmten Ausmaß stabil. Beispielsweise dann, wenn der VCO aus denselben Verzögerungszellen von vierstufigen Differentialverstärkungsschaltungen zusammengesetzt ist, wird ein Takt mit einer um 45° verschobenen Phase von jeder Verzögerungszelle der VCD erhalten. Somit werden dann, wenn ein Ausgangssignal von einer vorbestimmten Stufe von in Reihe geschalteten Verzögerungszellen der VCD extrahiert wird, ein Takt mit einer Phase, die eine Voreilung um 45° gegenüber dem externen Takt hat (dieser Takt ist der erste globale Takt GCK1) und ein Takt mit einer Phase, die eine Verzögerung um 45° gegenüber dem externen Takt hat (dieser Takt ist der zweite globale Takt GCK2) erhalten, wie es in 13 gezeigt.
Beim dritten Ausführungsbeispiel werden die Grenzfrequenzen der Tiefpassfilter LPF31 und LPF32 der PFDVC variiert. Der rückgekoppelte Takt der PFDVC wird als Ausgangstakt des VCO behandelt. Zusätzlich wird der Ausgangstakt der VCD im Folgezustand als Ausgangstakte GCK1 und GCK2 der Schaltung CKSP31 behandelt. Somit können die Charakteristiken, bei welchen die PLL-Schaltung eine schnellere Folgegeschwindigkeit die DLL-Schaltung hat, effektiv verwendet werden. Zusätzlich werden dann, wenn der Ausgangstakt der PLL-Schaltung als der Ausgangstakt der Taktverteilungs-Ausgangsschaltung CKSP31 verwendet wird, die Schwankungen groß.
In 11 sind dann, wenn die Pufferschaltungen BFF30, BFF31 und BFF32 angeordnet sind, die Verzögerungsausmaße davon viel kleiner als die Zeitperiode, die äquivalent zu der Phase von 45° des Taktes ist.
Andererseits arbeiten die Eingangsschaltungen für einen verteilten Takt CKSP321, CKSP322, usw. wie folgt.
In den Eingangsschaltungen für einen verteilten Takt CKSP321, CKSP322, usw. ist die DLL-Schaltung zusammengesetzt aus der PDVC und dem PS. Die DLL-Schaltung entfernt den Taktversatz zwischen dem Ausgangstakt ICK und dem 0-ten globalen Takt GCK0.
Wenn die Phase ICK des Ausgangstaktes der DLL-Schaltung eine exzessive Voreilung gegenüber der Phase eines 0-ten globalen Taktes GCK0 hat, fällt die Ausgangsspannung der PDVC ab (steigt sie an). Somit erhöht sich die Gewichtung des von dem Eingangsanschluss i2 zugeführten Taktes, und dadurch wird die Wellen form des Ausgangstaktes des PS gleich der Wellenform des Taktes, der vom Eingangsanschluss i2 zugeführt wird. Folglich wird die exzessive Voreilung des Ausgangstaktes, der von den Eingangsschaltungen für einen verteilten Takt CKSP321, CKSP322, usw. zugeführt wird, kompensiert.
Andererseits steigt dann, wenn die Phase des Ausgangstaktes ICK, der von der DLL-Schaltung zugeführt wird, eine exzessive Verzögerung gegenüber der Phase des 0-ten globalen Taktes hat, die Ausgangsspannung der PDVC an (oder fällt ab), und dadurch erhöht sich die Gewichtung des Taktes, der vom Eingangsanschluss i1 zugeführt wird (nämlich von dem globalen Takt GCK1, der eine Phase mit einer Voreilung hat). Dadurch wird die Wellenform des Ausgangstaktes, der vom PS zugeführt wird, gleich der Wellenform des Taktes, der vom Eingangsanschluss i1 zugeführt wird. Somit wird die exzessive Verzögerung der Phase des Ausgangstaktes, der von den Eingangsschaltungen für einen verteilten Takt CKSP321, CKSP322, usw. zugeführt wird, kompensiert.
Wie es oben beschrieben ist, werden die internen Takte ICK1, ICK2, usw., die jeweils zu den Lastschaltungen LD1, LD2, usw. verteilt sind, mit dem 0-ten globalen Takt GCK0 synchronisiert (und somit dem externen Takt). Folglich wird der Versatz zwischen dem externen Takt und dem internen Takt entfernt.
Als nächstes wird die stabile Zeit beschrieben werden, nachdem der externe Takt zugeführt ist, bis die zu den jeweiligen Lastschaltungen LD1, LD2, usw. verteilten internen Takte ICK1, ICK2, usw. stabil werden.
Es dauert eine vorbestimmte Zeitperiode T1, nachdem der externe Takt zugeführt ist, bis die globalen Takte GCK1 und GCK2 stabil werden. Jedoch ist die Zeitperiode T1 kürzer als die Folgezeit der PLL-Schaltung (die aus der PFDVC und dem VCO zusammengesetzt ist) in der Taktverteilungs-Ausgangsschaltung CKSP31. Die PFDVC und die VCD in der Taktverteilungs-Ausgangsschaltung CKSP31 sind diejenigen der PLL-Schaltung als der Rückkoppeltakt. Jedoch können die PFDVC und VCD als diejenigen der DLL-Schaltung behandelt werden. Somit beginnt selbst dann, wenn die PLL-Schaltung dem externen Takt nicht vollständig folgt, wenn die Frequenzdifferenz zwischen dem externen Takt und dem vom VCO zugeführten Takt klein wird (beispielsweise die Frequenzdifferenz kleiner als die Grenzfrequenz des Tiefpassfilters LPF32 wird), der als die DLL-Schaltung behandelte Teil ein Entfernen der Phasendifferenz. Selbst wenn der von der PLL-Schaltung zugeführte Takt eine Schwankung bzw. Schwankungen hat und dem externen Takt nicht vollständig gefolgt ist, werden die von der VCD zugeführten globalen Takte GCK1 und GCK2 stabil (siehe den Betrieb des zweiten Ausführungsbeispiels).
In der aus der PDVC und dem PS von jeder der Eingangsschaltungen für einen verteilten Takt CKSP321, CKSP322, usw. zusammengesetzten DLL-Schaltung wird die Phasendifferenz zwischen jedem der internen Takte ICK1, ICK2, usw. der Lastschaltungen LD1, LD2, usw. und dem externen Takt (dem 0-ten globalen Takt GCK0) innerhalb einer Zeitperiode T2 entfernt, nachdem die globalen Takte GCK1 und GCK2 stabil werden. In der DLL-Schaltung ist deshalb, weil ein Frequenzfehler nicht konstant zwischen dem Eingangstakt und dem Ausgangstakt stattfindet, die Zeitperiode T2, für welche die DLL-Schaltung den Phasenfehler entfernt, zufriedenstellend kürzer als die Folgezeit der herkömmlichen PLL-Schaltung.
Somit wird die Versatz-Entfernungsoperation der Eingangsschaltungen für einen verteilten Takt CKSP321, CKSP322, usw. teilweise parallel zu der Folgeoperation der PLL-Schaltung der Taktverteilungs-Ausgangsschaltung CKSP31 durchgeführt. Somit ist die stabile Zeitperiode (T1 + T2), bis jeder interne Takt stabil wird, nahezu gleich oder kleiner als die Folgezeit der PLL-Schaltung der Taktverteilungs-Ausgangsschaltung CKSP321.
(C-3) Effekte des dritten Ausführungsbeispiels
Gemäß dem dritten Ausführungsbeispiel hat die Taktverteilungsschaltung die Taktverteilungs-Ausgangsschaltung, die einen ersten globalen Takt erzeugt, der synchron zu dem externen Takt ist und der eine Phase mit einer Voreilung gegenüber der Phase davon hat, und einen zweiten globalen Takt erzeugt, der synchron zu dem externen Takt ist und der eine Phase mit einer Verzögerung bzw. einer Nacheilung gegenüber der Phase davon hat. Zusätzlich hat die Taktverteilungsschaltung gemäß dem dritten Ausführungsbeispiel die Eingangsschaltung für einen verteilten Takt, die die DLL-Schaltung enthält, die die internen Takte zu den Lastschaltungen entsprechend dem ersten globalen Takt, dem zweiten globalen Takt und dem externen Takt zuführt. Somit hat die Taktverteilungsschaltung gemäß dem dritten Ausführungsbeispiel die folgenden Effekte.

(1) Da die Eingangsschaltung für einen verteilten Takt, die für jede Lastschaltung angeordnet ist, einen internen Takt verteilt und zuführt und einen Versatz entfernt, wird die Belastung der Taktverteilungsschaltungen reduziert. Somit kann ein Takt mit einer hohen Betriebsfrequenz zugeführt werden. Folglich kann der Taktversatz schnell entfernt werden.
(2) Der erste globale Takt, der eine Phase mit einer Voreilung gegenüber der Phase des externen Taktes hat, und ein zweiter globaler Takt, der eine Phase mit einer Nacheilung bzw. Verzögerung gegenüber der Phase des externen Taktes hat, werden zu dem Phasenschieber vom Spannungssteuerungstyp PS (mit ausgezeichneten Spannung/Phasen-Umwandlungseigenschaften bezüglich einer Linearität) der Eingangsschaltung für einen verteilten Takt zugeführt. Zusätzlich wird das Phasenverschiebungsausmaß des Phasenschiebers vom Spannungssteuerungstyp mit einer Steuerspannung entsprechend der Phasendifferenz zwischen dem externen Takt und dem internen Takt gesteuert, um den internen Takt zu erzeugen. Somit wird bei der Steuerspannung ein ungeeignetes Variieren unterdrückt und werden die Schwankungen reduziert.
(3) Der externe Takt wird zu der PDVC der Eingangsschaltung für einen verteilten Takt direkt oder über nur eine Puffereinrichtung eingegeben. Zusätzlich wird der externe Takt mit der durch die PLL-Schaltung der Taktverteilungs-Ausgangsschaltung erzeugten Steuerspannung verzögert, um den ersten und den zweiten globalen Takt zu erzeugen. Der erste und der zweite globale Takt werden zu dem Phasenschieber vom Spannungssteuerungstyp der Eingangsschaltung für einen verteilten Takt zugeführt. Somit werden die Folgeoperation der PLL-Schaltung der Taktverteilungs-Ausgangsschaltung und die Taktversatz-Entfernungsoperation der Eingangsschaltung für einen verteilten Takt teilweise parallel durchgeführt. Folglich wird die stabile Zeit, nachdem der externe Takt zugeführt ist, bis der zum System zugeführte Takt stabil wird, kurz.

(D) Andere Ausführungsbeispiele

(1) Gemäß der Taktverteilungsschaltung der vorliegenden Erfindung ist die Schaltung in eine Vielzahl von Teilen aufgeteilt. Ein Takt mit einer hohen Frequenz und geringen Schwankungen wird als externer Takt zu jedem Teil zugeführt. Der externe Takt wird schnell zu jedem Teil verteilt. Somit kann die Taktverteilungsschaltung gemäß der vorliegenden Erfindung effektiv für eine Halbleiterschaltung verwendet werden, die auf einem Chip mit einem großen Bereich integriert ist, für eine Sys temkarte, eine SIM oder eine DIM, auf welchen eine große Anzahl von Halbleiterschaltungen angeordnet sind, und für ein Mehrfachchipmodul (MCM).
(2) Die bei jedem Ausführungsbeispiel verwendete Taktleitung kann durch eine komplementäre Taktleitung ersetzt werden, die komplementäre Taktimpulse überträgt. In diesem Fall wird, wie bei einer ECL, ein Paar von komplementären Pulsen eingegeben und wird ein Paar von komplementären Pulsen ausgegeben. Zusätzlich kann die vorliegende Erfindung zum Verteilen von Pulsen mit einem Tastgrad von 50 % sowie Taktpulsen angewendet werden.
Der Ausdruck "Takt" in den "Ansprüchen" der vorliegenden Patentanmeldung enthält die Bedeutung von einzelnen und komplementären Takten. Zusätzlich enthält die Anwendung von Pulsen die Bedeutung von Pulsen, die andere als Taktpulse sind.
(3) Wenn es nötig ist, kann eine Frequenzteilerschaltung in der PLL-Schaltung gemäß dem zweiten Ausführungsbeispiel oder dem dritten Ausführungsbeispiel angeordnet sein, so dass die Taktverteilungsschaltung mit einem Frequenzsynthesizer arbeitet.
(4) Es sollte beachtet werden, dass die PFDVC, die PDVC, der VCO und die VCD nicht auf die Strukturen beschränkt sind, die bei den oben beschriebenen ersten bis dritten Ausführungsbeispielen beschrieben sind. Beispielsweise kann die PFDVC aus einem F-V-Wandler mit einer Integrationsschaltung aufgebaut sein oder aus einem Abwärtszähler und einem D/A-Wandler aufgebaut sein. Zusätzlich kann die PDVC aus einer analogen Multiplikationsschaltung aufgebaut sein.
(5) Beim dritten Ausführungsbeispiel kann eine Struktur zum Ausgeben von zwei gleichen Steuerspannungen anstelle der PFDVC zum Ausgeben von zwei Typen von Steuerspannungen verwendet werden.

Obwohl die vorliegende Erfindung in Bezug auf ihre Ausführungsbeispiele einer besten Art gezeigt und beschrieben worden ist, sollte es von Fachleuten auf dem Gebiet verstanden werden, dass das Vorangehende und verschiedene Änderungen, Weglassungen und Hinzufügungen bezüglich der Form und des Details davon daran durchgeführt werden kann, ohne vom Schutzumfang der vorliegenden Erfindung abzuweichen.

Claims

Taktverteilungsschaltung, die folgendes aufweist: eine Taktverteilungs-Ausgangsschaltung (CKSP1, CKSP201, CKSP301) zum Eingeben eines externen Takts, zum Ausgeben eines ersten Takts und zum Verteilen des ersten Takts zu jeder einer Vielzahl von Lastschaltungen (LD1, LD2); und eine oder mehrere Eingangsschaltungen für einen verteilten Takt (CKSP2, CKSP202, CKSP321, CKSP322), die an Eingangsstufen von einer oder mehreren der Lastschaltungen (LD1, LD2) angeordnet sind und dazu geeignet sind, den ersten Takt einzugeben und einen lokalen Takt auszugeben, dadurch gekennzeichnet, dass: die Taktverteilungs-Ausgangsschaltung (CKSP1, CKSP201, CKSP301) weiterhin eine erste Synchronisationseinrichtung zum Synchronisieren des ersten Takts mit dem externen Takt aufweist; und die eine oder die mehreren der Eingangsanschaltungen für einen verteilten Takt (CKSP2, CKSP202, CKSP321, CKSP322) eine zweite Synchronisationseinrichtung zum Synchronisieren des lokalen Takts mit dem ersten Takt enthält bzw. enthalten; wobei eine der ersten und der zweiten Synchronisationseinrichtung folgendes enthält: eine Phasendifferenz/Spannungs-Wandlerschaltung (PDVC) zum Umwandeln der Phasendifferenz zwischen einem Eingangstakt und einem Ausgangstakt in eine Spannung; und eine Spannungssteuerungs-Verzögerungsschaltung (VCD) zum Verzögern des Eingangstakts entsprechend einer Ausgangsspannung der Phasendifferenz/Spannungs-Wandlerschaltung (PDVC) und zum Ausgeben des verzögerten Eingangstakts.
Taktverteilungsschaltung nach Anspruch 1, wobei die erste Synchronisationseinrichtung die Phasendifferenz/Spannungs-Wandlerschaltung (PDVC) und die Spannungssteuerungs-Verzögerungsschaltung (DLC1) aufweist.
Taktverteilungsschaltung nach Anspruch 2, wobei: der erste Takt eine Phase mit einer Voreilung relativ zur Phase des externen Takts hat; die Taktverteilungs-Ausgangsschaltung (CKSP31) einen zweiten Takt ausgibt, der eine Phase mit einer Verzögerung relativ zur Phase des ersten Takts hat, welcher zu jeder von der einen oder den mehreren Lastschaltungen (LD1, LD2) verteilt ist; und die eine oder die mehreren Eingangsschaltungen für einen verteilten Takt (CKSP321, CKSP322) den zweiten Takt und einen externen Takt empfängt bzw. empfangen; wobei die erste Synchronisationseinrichtung folgendes aufweist: die Phasendifferenz/Spannungs-Wandlerschaltung in der Form einer Phasen/Frequenz-Differenz/Spannungs-Wandlerschaltung (PFDVC) zum Umwandeln der Phasen/Frequenz-Differenz zwischen dem externen Takt und dem ersten Takt in eine Spannung und zum Ausgeben einer ersten Steuerspannung und einer zweiten Steuerspannung; wobei die Spannungssteuerungs-Verzögerungsschaltung (VCD) konfiguriert ist, um den externen Takt gemäß der zweiten Steuerspannung zu verzögern; und einen Spannungssteuerungsoszillator (VCO) zum Erzeugen des zweiten Takts gemäß der ersten Steuerspannung; und wobei jede zweite Synchronisationseinrichtung folgendes enthält: eine Phasendifferenz/Spannungs-Wandlerschaltung (PDVC) zum Umwandeln einer Phasendifferenz zwischen dem externen Takt und dem lokalen Takt, der von einer Eingangsschaltung für einen verteilten Takt (CKSP321, CKSP322) ausgegeben wird, in eine Spannung; und einen Spannungssteuerungs-Phasenschieber (PS) zum Erzeugen des lokalen Taktes aus dem ersten und dem zweiten Takt gemäß einer Ausgangsspannung der Phasendifferenz/Spannungs-Wandlerschaltung (PDVC).
Taktverteilungsschaltung nach Anspruch 2 oder 3, wobei die erste Synchronisationseinrichtung weiterhin eine Frequenzteilerschaltung aufweist.
Taktverteilungsschaltung nach Anspruch 2, wobei jede zweite Synchronisationseinrichtung folgendes aufweist: eine Phasen/Frequenz-Differenz/Spannungs-Wandlerschaltung (PFVDC) zum Umwandeln einer Phasendifferenz zwischen dem ersten Takt und einem lokalen Takt, der durch eine Eingangsschaltung für einen verteilten Takt (CKSP2) ausgegeben wird, in eine Steuerspannung; und einen Spannungssteuerungsoszillator (VCO) zum Erzeugen des lokalen Takts gemäß der Steuerspannung.
Taktverteilungsschaltung nach Anspruch 5, wobei wenigstens eine zweite Synchronisationseinrichtung weiterhin eine Frequenzteilerschaltung aufweist, die zwischen der Phasen/Frequenz-Differenz/Spannungs-Wandlerschaltung (PFVDC) und dem Spannungssteuerungsoszillator (VCO) angeordnet ist.
Taktverteilungsschaltung nach Anspruch 3, wobei die erste und die zweite Steuerspannung dieselben sind.