CN117348687B - 一种时钟电源杂散优化系统及其校准、标定及优化方法 - Google Patents

Abstract

本公开提供了一种时钟电源杂散优化系统及其校准、标定及优化方法。该时钟电源杂散优化系统包括：第一时钟信号模块；第二时钟信号模块；选择延迟模块；DCDC模块；第一比较模块；异或模块；第二比较模块，用于将被滤波后的脉冲电压输出与阈值电压输出进行比较以生成逻辑控制信号；逻辑控制模块，用于检测逻辑控制信号的逻辑翻转情况，当逻辑控制信号没有逻辑翻转时，选择延迟模块将第一时钟信号增加一个延迟相位，并继续检测逻辑控制信号的逻辑翻转情况，直至检测到逻辑控制信号被逻辑翻转。此外，还公开了时钟电源杂散优化系统的校准、标定及优化方法。本公开能够有效地降低DCDC电源波动在晶体振荡器输出时钟产生的边带杂散。

Description

一种时钟电源杂散优化系统及其校准、标定及优化方法

技术领域

本公开涉及时钟发生技术领域，具体涉及一种时钟电源杂散优化系统及其校准方法、标定方法和一种时钟电源杂散优化方法。

背景技术

现代雷达和无线电通信技术等的发展，各种电子设备对其内部应用或系统测试使用的频率合成器不断提出更高的要求，其中重要的一点就是要有极低的边带相位噪声和杂散。相位噪声主要与振荡器电路自身的各类噪声相关，包括闪烁噪声，热噪声等。然而杂散主要来源于各类干扰，比如DCDC电源的波动。为了提高效率，降低功耗，DCDC电源是芯片的必备电路，但是DCDC相比于LDO具有电源波动大的缺陷。当晶体振荡器，参考时钟等电路采用DCDC时，会在时钟相噪边带上产生与DCDC时钟同频的杂散。当DCDC波动比较大的时候，即使给参考时钟电路增加一个LDO电路对DCDC的波动进行抑制，也不能完全消除杂散，这对于高性能时钟来说是不可接受。

目前已经有各种优化晶体时钟相位噪声的文献资料，一般是加大滤波电容，减少DCDC输出电压波动，又如以下的示例方法。

例如，专利CN217741705U，提出了一种用于抑制杂散的系统装置，包括发射系统和接收系统，发射系统包括第一倍频器、第一功率放大器、第二倍频器、第三倍频器和第四倍频器，接收系统包括第五倍频器、第二功率放大器、第六倍频器、第七倍频器、混频器和低噪声放大器。该方案在确保主信号的输出功率时，主信号附近的杂散信号抑制度可以得到有效的提高；该方案中的电源模块都选用DCDC以及LDO的芯片，在选型上避免了电源模块自身携带的杂散信号；该方案在系统内部布线方面进行了优化，供电布线部分之间相互独立，避免了相同电压供电造成的杂散干扰。其是从芯片选用角度避免杂散。

又如，专利CN216960307U，提供了一种具有减少杂散的频率源供电电路，包括PCB板，所述PCB板的上方螺纹连接有若干个支撑组件，若干个所述支撑组件的上端贯穿式固定连接有用于配合PCB板升压的DCDC模块，所述DCDC模块通过支撑组件与PCB板相对落差设置，所述PCB板与DCDC模块的落差距离大于1.5厘米。该方案通过支撑组件将DCDC模块与PCB板相对落差设置，使得DCDC模块与PCB板的杂散耦合间距得以增大，从而隔离杂散与地之间的耦合，使得PCB板及整机模块能够快捷地减少、甚至消除杂散。其是从提高布局角度避免杂散。

然而，上述避免杂散的效果仍然有限，受限于效率等原因，电容无法任意更改，导致时钟相位噪声抑制带来困难。

因此，现有技术还有待改进和提高。

发明内容

为了解决上述问题中的至少一个问题，以及其他潜在问题中的一个或多个问题，本公开提出了一种时钟电源杂散优化系统及其校准方法、以及一种杂散的优化方法，其具有降低晶体振荡器输出时钟的对DCDC电源的杂散影响。

在本公开的第一方面，提供了一种时钟电源杂散优化系统，其包括：第一时钟信号模块，用于生成方波时钟的第一时钟信号；第二时钟信号模块，用于将上述第一时钟信号生成DCDC模块所需频率的方波时钟的第二时钟信号；选择延迟模块，根据逻辑控制模块的控制指令将上述第二时钟信号做相位延迟后输出为第三时钟信号，以及上述选择延迟模块将上述第二时钟信号经由固定延迟单元进行相位延迟后输出为第四时钟信号；DCDC模块，根据所输入的上述第三时钟信号来生成具有锯齿波形的电源电压输出；第一比较模块，用于将被滤波后的上述电源电压输出与上述电源电压输出进行比较以生成第一比较电压方波，上述第一比较电压方波是将上述电源电压输出的锯齿波形中高于平均值的电压和低于平均值的电压分别输出为1和0的电压方波，上述第一比较电压方波的频率与上述第三时钟信号的频率相同；异或模块，用于将上述第一比较电压方波与上述第四时钟信号进行异或以生成具有相位差信息的脉冲电压输出；第二比较模块，用于将被滤波后的上述脉冲电压输出与阈值电压输出进行比较以生成逻辑控制信号，其中阈值电压输出基于参考电压生成；上述逻辑控制模块，用于检测上述逻辑控制信号的逻辑翻转情况，当检测到上述逻辑控制信号没有逻辑翻转时，上述逻辑控制模块输出上述控制指令，上述控制指令使得上述选择延迟模块将上述第一时钟信号增加一个延迟相位，并继续检测上述逻辑控制信号的逻辑翻转情况，直至检测到上述逻辑控制信号被逻辑翻转。

优选地，上述第一时钟信号模块包括：晶体振荡器、缓冲器；上述晶体振荡器用于生成给定频率的正弦波时钟的正弦波信号；上述缓冲器用于将上述晶体振荡器所生成的正弦波时钟的正弦波信号转换为方波时钟的方波信号，由上述缓冲器所生成的上述方波信号为上述第一时钟信号；上述第二时钟信号模块包括：分频器；上述分频器用于将上述方波信号分频出给定频段的方波信号，由上述分频器所生成的上述方波信号为上述第二时钟信号。

优选地，上述选择延迟模块包括由延迟单元组成的延迟单元组，上述延迟单元组包括第0延迟单元、第1延迟单元、…、第N延迟单元，上述N为正整数。备选地，上述延迟单元组包括第0延迟单元至第N延迟单元的N+1个延迟单元，所述N为正整数。

优选地，上述选择延迟模块还包括多路选择器，上述多路选择器将经由上述延迟单元组中的一个延迟单元进行相位延迟后的上述第三时钟信号输出给上述DCDC模块，上述多路选择器将经由上述延迟单元组中的固定延迟单元进行相位延迟后的上述第四时钟信号输出给上述异或模块。

优选地，上述第一比较模块包括第一滤波器和第一比较器；上述第一滤波器用于将上述锯齿波形的电源电压输出滤波以生成上述电源电压输出平均值的平均电源电压输出；上述第一比较器用于比较上述电源电压输出与上述平均电源电压输出以生成上述第一比较电压方波。

优选地，上述第二比较模块包括第二滤波器、阈值电压电路和第二比较器；上述第二滤波器用于将上述脉冲电压输出滤波以生成直流电压输出；上述阈值电压电路用于生成上述阈值电压输出，上述阈值电压电路被配置有参考电压，上述阈值电压电路根据上述参考电压生成上述阈值电压输出；上述第二比较器通过比较上述阈值电压输出与上述直流电压输出以生成上述逻辑控制信号。

优选地，当上述第一比较电压方波与上述第四时钟信号有相位差时，上述异或模块所输出的上述脉冲电压输出为正比于上述相位差的短脉冲信号，上述短脉冲信号经由上述第二滤波器滤波后生成与上述短脉冲信号宽度成正比的上述直流电压输出。

在本公开的第二方面，提供了一种时钟电源杂散优化系统的校准方法，其包括：确定上述第四时钟信号输出所使用的延迟单元；确定上述参考电压以配置上述阈值电压输出；初始化上述逻辑控制模块，使上述逻辑控制模块控制上述选择延迟模块将上述第二时钟信号经由第0延迟单元输出上述第三时钟信号；检测上述第二比较模块的上述逻辑控制信号；当检测到上述逻辑控制信号没有逻辑翻转，上述逻辑控制模块输出控制指令，上述控制指令控制上述选择延迟模块逐次选择经由第1延迟单元、第2延迟单元、…、或第N延迟单元输出，上述N为正整数（即上述控制指令控制上述选择延迟模块逐次选择经由第1延迟单元至第N延迟单元中N个延迟单元中的一个延迟单元输出），并继续检测所述逻辑控制信号的逻辑翻转情况；当检测到上述逻辑控制信号被逻辑翻转时，结束校准并记录此时上述选择延迟模块输出上述第三时钟信号所使用的延迟单元。

在本公开的第三方面，提供了一种时钟电源杂散优化系统的标定方法，其包括：根据样本芯片在常温常压下实测，来确定上述选择延迟模块输出上述第三时钟信号所使用的特定延迟单元；控制上述第二时钟信号经由上述特定延迟单元输出为上述第三时钟信号；控制上述第二时钟信号经由上述固定延迟单元输出为上述第四时钟信号，其中固定延迟单元为特定延迟单元临近的多个延迟单元中的一个延迟单元；并检测到被滤波后的上述脉冲电压输出的电压值在给定范围内（也即检测到上述异或模块的输出经由滤波后的电压值在给定范围内）；确定将此时的上述电压值设定为上述参考电压；确定上述固定延迟单元。

在本公开的第四方面，提供了一种时钟电源杂散优化方法，其包括：标定上述的时钟电源杂散优化系统；接收具有生成DCDC模块所需频率的方波时钟的第二时钟信号；将上述第二时钟信号进行逐次延迟0个、1个、2个或N个相位后以生成用于作为参考时钟频率的第三时钟信号，上述N为正整数（即将上述第二时钟信号进行逐次延迟0个至N个相位中的一个相位后以生成用于作为参考时钟频率的第三时钟信号，其中N为正整数）；将上述第二时钟信号经由固定延迟相位后生成为第四时钟信号；将上述第三时钟信号输出给上述DCDC模块以使其生成具有给定频率的锯齿波形的电源电压输出；对上述电源电压输出滤波以生成用于作为参考输出的被滤波后的上述电源电压输出，被滤波后的上述电源电压输出为上述电源电压输出的平均值；将上述电源电压输出与被滤波后的上述电源电压输出进行比较以生成第一比较电压方波，上述第一比较电压方波是将上述电源电压输出的锯齿波形中高于平均值的电压和低于平均值的电压分别输出为1和0的电压方波，上述电压方波的频率与上述第三时钟信号的频率相同；将上述第一比较电压方波与上述第四时钟信号进行异或以生成具有相位差信息的脉冲电压输出；对上述脉冲电压输出滤波以生成用于相位校准的直流电压输出；将上述直流电压输出与阈值电压输出进行比较以生成逻辑控制信号；检测上述逻辑控制信号的逻辑翻转情况；当检测到上述逻辑控制信号没有逻辑翻转，则将上述第三时钟信号增加一个延迟相位，并继续检测所检测的上述逻辑控制信号的逻辑翻转情况，直至检测到上述逻辑控制信号被逻辑翻转。

本公开对比现有技术有如下的有益效果：

（1）通过改变DCDC时钟的延迟，有效地降低DCDC电源波动在晶体振荡器输出时钟产生的边带杂散；

（2）进一步地，通过设置选择延迟模块，根据逻辑控制模块的控制指令有针对性地对由分频器模块所生成的时钟信号做可控的相位延迟，从而逐步地降低DCDC电源波动在晶体振荡器输出时钟产生的边带杂散；

（3）进一步地，通过设置逻辑控制模块，由逻辑控制模块向选择延迟模块发送控制指令将时钟信号经由延迟单元组中延迟单元逐个尝试做相位延迟，并最终自动确认适宜的延迟相位，其电路设置所用器件并不复杂，逻辑判断简单，不必借助于复杂的处理器，易于微小型化使用；

（4）提供针对本公开所提出的时钟电源杂散优化系统所配套的校准方法，通过校准后使得本公开所提出的时钟电源杂散优化系统能够进一步降低DCDC电源波动在晶体振荡器输出时钟产生的边带杂散；

（5）提供对本公开所提出的时钟电源杂散优化系统所配套的标定方法，便于操作以确定关键参数，以便用于校准或自动优化方法；

（6）提供类似系统的时钟电源杂散优化方法，能够降低类似时钟电源杂散优化系统在晶体振荡器输出时钟产生的边带杂散。

附图说明

结合附图并参考以下详细说明，本公开各实施例的上述和其他特征、优点及方面将变得更加明显，其中：

图1示出了晶体电源采用DCDC时的相位噪声仿真结果示图；

图2示出了改变DCDC时钟的延迟后时钟杂散减小的仿真结果示图；

图3示出了根据本公开一些实施例的时钟电源杂散优化系统的组成示图；

图4示出了根据本公开的实施例的时钟电源杂散优化系统中时钟信号模块的优选结构示意图；

图5示出了根据本公开一些实施例的时钟电源杂散优化系统的优选结构示意图；

图6示出了根据本公开一些实施例的时钟电源杂散优化系统的延迟单元的结构示意图；

图7示出了根据本公开一些实施例的时钟电源杂散优化系统的第一比较器的结构示意图；

图8示出了根据本公开一些实施例的时钟电源杂散优化系统的第二比较器的结构示意图；

图9示出了根据本公开一些实施例的用于时钟电源杂散优化系统的校准方法的示图；

图10示出了根据本公开一些实施例的用于时钟电源杂散优化系统的标定方法的示图；

图11示出了根据本公开一些实施例的时钟电源杂散优化方法的示图；

图12示出了根据本公开实施例的时钟电源杂散优化系统的输出的比较波形对齐时的示意图；

图13示出了根据本公开实施例的时钟电源杂散优化系统的输出的比较波形未对齐时的示意图；

图14示出了根据本公开实施例的时钟电源杂散优化系统的优化过程的波形变化示意图；以及

在各个附图中，相同或对应的附图标记表示相同或对应的部分。

具体实施方式

下面将参照附图更详细地描述本公开的实施例。虽然附图中显示了本公开的某些实施例，然而应当理解的是，本公开可以通过各种形式来实现，而且不应该被解释为限于这里所阐述的实施例。相反，提供这些实施例是为了更加透彻和完整地理解本公开。应当理解的是，本公开的附图及实施例仅用于示例性作用，并非用于限制本公开的保护范围。

在本公开的实施例的描述中，术语“包括”及其类似用语应当理解为开放性包含，即“包括但不限于”。术语“基于”应当理解为“至少部分地基于”。术语“一个实施例”或“该实施例”应当理解为“至少一个实施例”。术语“第一”、“第二”等等可以指代不同的或相同的对象。下文还可能包括其他明确的和隐含的定义。

一般地，优化晶体时钟相位噪声可以从以下几个方面着手：1）优化晶体元件：通过改进制备工艺、采用高质量的晶体材料、增加能量耦合等方式来提高晶振的性能，减少相位噪声的产生；虽然提高晶振的性能可以减少相位噪声的产生，但晶振的频率稳定性和老化等问题也会影响其性能，此外，制备高质量的晶体材料可能需要较高的成本和技术难度。2）隔离环境噪声：采取屏蔽、隔离等措施来减少外部信号的干扰，提供一个相对稳定且低噪声的工作环境；但这些措施可能增加系统的复杂性，并需要更多的硬件和空间资源，此外，完全隔离环境噪声可能是困难的，因为许多噪声源是难以预测和控制的。3）优化系统电路：通过合理设计系统电路，优化电磁兼容性，降低电磁辐射和电压波动，从而减少对晶振相位稳定性的影响，常见的是加大滤波电容，减少DCDC输出电压波动，然而，受限于效率等原因，例如电容存在无法任意更改等问题。

具体地，在芯片系统中，DCDC时钟来源于晶体时钟的分频输出，时钟范围一般在0.5-2MHz。如图1所示，晶体电源采用DCDC时（时钟1MHz），其相位噪声仿真结果在1M处有明显杂散。杂散影响射频系统的发射星座图和接收信噪比，进而影响整个系统的性能。

进一步地，发明人通过实验发现，改变DCDC时钟的延迟，可以有效减小时钟杂散，如图2所示，晶体电源采用DCDC时（时钟1MHz），其相位噪声仿真结果在1M处杂散明显改善。这是由于晶体振荡器输出和DCDC输出的锯齿波相位差会影响电源杂散到相位杂散的增益。

于是，为了解决上述问题中的至少一个问题，以及其他潜在问题中的一个或多个问题，本公开的示例实施例提出了一种时钟电源杂散优化系统及其校准方法和一种时钟电源杂散优化方法，利用通过改变DCDC时钟的延迟，以解决现有技术中的DCDC电源波动在晶体振荡器输出时钟产生的边带杂散的问题。

图3示出了根据本公开一些实施例的时钟电源杂散优化系统的组成示意图。在该示例实施例中，提供了一种时钟电源杂散优化系统，该系统包括：时钟信号模块，选择延迟模块，DCDC模块，第一比较模块，异或模块，第二比较模块和逻辑控制模块，其中时钟信号模块包括第一时钟信号模块和第二时钟信号模块。针对各组成部分的细节，以下将做进一步详细说明或阐释。

图4示出了根据本公开的实施例的时钟电源杂散优化系统中时钟信号模块的优选结构示意图。在该优选示例实施例中，第一时钟信号模块可以用于生成方波时钟的第一时钟信号，其包括：晶体振荡器、缓冲器，晶体振荡器的输出与缓冲器的输入端连接；其中晶体振荡器可以用于生成给定频率的正弦波时钟的正弦波信号；而缓冲器可以用于将晶体振荡器所生成的正弦波时钟的正弦波信号转换为方波时钟的方波信号，由缓冲器所生成的方波信号即为第一时钟信号。一般地，晶体振荡器采用Pierce或者Colpitts结构；缓冲器采用自偏置反相器结构；分频器采用触发器等数字单元进行搭建，分频比可根据DCDC所需时钟频率进行调整。紧邻第一时钟信号模块的输出端的是第二时钟信号模块，其包括：分频器和频率综合器，其中分频器可以用于将来自第一时钟信号模块的缓冲器输出端的方波信号分频出给定频段的方波信号，而由该分频器所生成的方波信号即为第二时钟信号，同时缓冲器所输出的第一时钟信号，也给到频率综合器，用于生成射频系统的本振。一般地，该示例中的分频器所输出的方波信号如果直接输出给DCDC电源，则会使得DCDC电源波动在晶体振荡器输出时钟产生的边带杂散的问题。为进一步地解决该问题，以下将做进一步展开叙述。

图5示出了根据本公开一些实施例的时钟电源杂散优化系统的优选结构示意图。在该优选实施例中，提供了一种时钟电源杂散优化系统，该系统包括：第一时钟信号模块，第二时钟信号模块，选择延迟模块，DCDC模块，第一比较模块，异或模块，第二比较模块和逻辑控制模块。

关于第一时钟信号模块，可以用于生成方波时钟的第一时钟信号，其中第一时钟信号模块又包括：晶体振荡器、缓冲器，晶体振荡器的输出端与缓冲器的输入端连接，晶体振荡器输出的正弦波经过缓冲器转换成方波时钟。优选地，第一时钟信号的频率范围是10MHz~100MHz。

关于第二时钟信号模块，可以用于将第一时钟信号生成DCDC模块所需频率的方波时钟的第二时钟信号，其中第二时钟信号模块包括：分频器，分频器的输入端与前述的缓冲器的一路输出端连接，分频器可以用于将方波信号分频出给定频段的方波信号，由分频器所生成的方波信号即为第二时钟信号。此外，缓冲器的另一路输出端与频率综合器连接，而频率综合器可以用于生成射频系统的本振频率。优选地，第二时钟信号频率范围是500kHz~5MHz。应注意，DCDC电路是需要一个时钟才能工作的。通过调节这个时钟的频率（PFM模式）或者占空比（PWM模式）来调节DCDC的输出电压，时钟频率一般在500kHz~5MHz范围内。

关于选择延迟模块，其是为了有效减少DCDC电源时钟杂散问题，改变DCDC时钟的延迟而设置得。该选择延迟模块可以根据逻辑控制模块的控制指令将第二时钟信号做相位延迟后，经由该选择延迟模块的一路输出，以作为供应给DCDC模块的第三时钟信号，此外，该选择延迟模块的另一路输出可以作为供应给异或模块的第四时钟信号。进一步地，便于实现经由逻辑控制模块来实现自动优化时钟电源的杂散问题，选择延迟模块被设置成包括多路选择器和延迟单元组所组成，由延迟单元组成的延迟单元组，其可以包括第0延迟单元（图示的单元0）、第1延迟单元（图示的单元1）、…、第N延迟单元（图示的单元N）等N个依次串联的延迟单元，其中N可以是任意正整数；由此，当第二时钟信号被选择经由第0延迟单元后输出，则第二时钟信号没有被相位延迟；当第二时钟信号被选择经由第1延迟单位后输出，则第二时钟信号被相位延迟1个相位；当第二时钟信号被选择经由第2延迟单位后输出，则第二时钟信号被相位延迟2个相位；当第二时钟信号被选择经由第3延迟单位后输出，则第二时钟信号被相位延迟3个相位；依次类推，当第二时钟信号被选择经由第N延迟单位后输出，则第二时钟信号被相位延迟N个相位，其中N为正整数。应注意，第0延迟单元使得输入信号没有相位延迟而输出，第1延迟单元可以使得输入信号延迟1个相位后输出，第2延迟单元可以使得输入信号延迟2个相位后输出，依次类推，第N延迟单元可以使得输入信号延迟N个相位后输出。由此设置，当控制指令要求选择延迟模块进行延迟时，只要调整到下一个更大延迟的延迟单元，以确认是否符合预设要求（例如，逻辑控制信号的逻辑翻转情况）。而多路选择器是将经由延迟单元组中的一个延迟单元进行相位延迟后的上述第三时钟信号输出给DCDC模块，同时多路选择器将经由延迟单元组中的固定延迟单元进行相位延迟后的第四时钟信号输出给异或模块。应理解，该系统中的相位延迟是一个逐步调整的过程，该过程属于一个接一个地尝试选用更大延迟的延迟单元，以逐渐逼近并获得合适相位延迟的过程，当达到符合的延迟相位时，则说明采用此时延迟单元的输出给到DCDC，可以实现DCDC电源杂散的最小化。关于上述固定延迟单元如何选择，将在以下标定部分进行更进一步地说明。

关于DCDC模块，其需要根据所输入的上述第三时钟信号来生成具有锯齿波形的电源电压输出；在各个实施例中，就是要降低其DCDC电源波动在晶体振荡器输出时钟产生的边带杂散问题。DCDC模块的输入端是与选择延迟模块的输出第三时钟信号的一端连接，而DCDC模块的输出端将被分为两路，其中一路直接与第一比较模块中的第一比较器（即图示的比较器1）连接，而另一路需要经由第一滤波器（即图示的滤波器1）后再与第一比较器连接。

关于第一比较模块，可以用于将被滤波后的电源电压输出与电源电压输出进行比较以生成第一比较电压方波，第一比较电压方波是将电源电压输出的锯齿波形中高于平均值的电压和低于平均值的电压分别输出为1和0的电压方波，并且第一比较电压方波的频率与第三时钟信号的频率是相同。更进一步地，第一比较模块是包括第一滤波器（即图示的滤波器1）和第一比较器（即图示的比较器1）；第一滤波器可以用于将上述锯齿波形的电源电压输出滤波以生成电源电压输出平均值的平均电源电压输出；第一比较器可以用于比较电源电压输出与平均电源电压输出以生成第一比较电压方波。进一步地，第一比较器输入电压为电源电压，电压水平比较高，优选地，第一比较器采用NMOS差分对作为输入级。

关于异或模块，可以用于将第一比较电压方波与第四时钟信号进行异或以生成具有相位差信息的脉冲电压输出。进一步地，当第一比较电压方波与第四时钟信号有相位差时，异或模块所输出的脉冲电压输出为正比于上述相位差的短脉冲信号。而短脉冲信号可以更突显出所存在的相位差信息。

关于第二比较模块，可以用于将被滤波后的脉冲电压输出与阈值电压输出进行比较以生成逻辑控制信号，其中被滤波后的脉冲电压输出是被设置成用于相位校准的直流电压输出。进一步地，第二比较模块包括第二滤波器（即图示的滤波器2）、阈值电压电路和第二比较器（即图示的比较器2）；第二滤波器可以用于将脉冲电压输出滤波以生成直流电压输出；而阈值电压电路可以用于生成阈值电压输出；其中第二比较器通过比较阈值电压输出与直流电压输出以生成逻辑控制信号，而上述短脉冲信号可以经由第二滤波器滤波后生成与短脉冲信号宽度成正比的上述直流电压输出，阈值电压电路被配置有参考电压，可以生成阈值电压输出。从而实现将异或模块所采集的相位差信息，转化为逻辑控制模块的输入，即逻辑控制信号。进一步地，第二比较器输入电压为窄脉冲的平均电压，电压水平比较低，优选地，第二比较器采用PMOS差分对作为输入级。进一步地，获得阈值电压电路所配置有的参考电压，优选通过芯片实际测试结果获得；例如，对芯片进行批量测试，比如100片，通过芯片寄存器控制，设置不同的参考电压，得到时钟杂散测试结果；再根据测试结果，选取最优的寄存器值，得到相应的参考电压。

关于逻辑控制模块，可以用于检测逻辑控制信号的逻辑翻转情况，当逻辑控制信号没有逻辑翻转时（这说明滤波器2的输出没有达到阈值电压，需要选择下一个延迟相位更大的延迟单元），逻辑控制模块输出控制指令，该控制指令使得选择延迟模块将第二时钟信号增加一个延迟相位，例如由初始选择第0延迟单元改为选择第1延迟单元，并通过多路选择器输出；并且该逻辑控制模块继续检测更换延迟单元后逻辑控制信号的情况，例如检测是否发生逻辑翻转情况；当逻辑控制信号仍然没有逻辑翻转时，逻辑控制模块输出控制指令，该控制指令使得选择延迟模块将第二时钟信号再增加一个延迟相位，例如由之前所选择的第1延迟单元改为选择第2延迟单元，并通过多路选择器输出；重复检测逻辑控制信号并一直确认其没有发生逻辑翻转（这说明滤波器2的输出一直没有达到阈值电压，需要继续选择下一个延迟相位更大的延迟单元），则通过选择延迟模块将第二时钟信号持续增加一个延迟相位，例如再选择后一个编号的延迟单元；直至检测到逻辑控制信号被逻辑翻转，那么说明此时相位延迟正好合适，滤波器2输出刚好与阈值电压最接近，达到目标，即延迟单元的选择合适，从而达成调整相位延迟的目的，而采用当前延迟单元的输出给到DCDC，可以实现DCDC电源杂散的最小化。

在一些优选实施例中，基于上述实施例中时钟电源杂散优化系统，可以有如下更细节的结构及其他示例。

图6示出了根据本公开一些实施例的时钟电源杂散优化系统的延迟单元的结构示意图。在该图示例实施例中，延迟单元采用反相器加输出负载电容的结构，负载电容可以调整。两个级联的反相器之间，连接有可调整负载的电容，其中第一个反相器和电容负载提供主要的延迟，第二反相器用于缓冲输出到下一个延迟单元。

图7示出了根据本公开一些实施例的时钟电源杂散优化系统的第一比较器的结构示意图。在该图示例实施例中，第一比较器输入电压为电源电压，电压比较高，优选地，第一比较器采用NMOS差分对作为输入级。具体地，如图7中示例实示例所示，第一比较器包括晶体管M₁、M₂、M₃、M₄、M₅、M₆、M₇，其中晶体管M₁的栅极被连接到输入端V_ip，晶体管M₁的源极被连接晶体管M₂的源极和晶体管M₅的漏极，晶体管M₁的漏极被同时连接到晶体管M₃的源极以及晶体管M₃和M₄的栅极；晶体管M₂的源极被连接到晶体管M₅的漏极和晶体管M₁的源极，晶体管M₂的栅极被连接到输入端V_in，晶体管M₂的漏极被连接到晶体管M₄的源极和晶体管M₇的栅极；晶体管M₃的源极被同时连接到晶体管M₁的漏极以及晶体管M₃和M₄的栅极，晶体管M₃的栅极被连接到晶体管M₄的栅极以及晶体管M₁的漏极和晶体管M₃的源极，晶体管M₃的漏极被连接到电源电压；晶体管M₄的源极被连接到晶体管M₂的漏极和晶体管M₇的栅极，晶体管M₄的栅极被同时连接到晶体管M₃的栅极、晶体管M₁的漏极、晶体管M₃的源极，晶体管M₄的漏极被连接到电源电压；晶体管M₅的源极被接地，晶体管M₅的栅极被连接到电压源V_B，晶体管M₅的漏极被连接到晶体管M₁、M₂的源极；晶体管M₆的源极被接地，晶体管M₆的栅极被连接到电压源V_B，晶体管M₆的漏极与晶体管M₇的源极被共同连接到输出端V_out；晶体管M₇的源极与晶体管M₆的漏极被共同连接到输出端V_out，晶体管M₇的栅极被连接到晶体管M₂的漏极和晶体管M₄的源极，晶体管M₇的漏极被连接到电源电压。应注意，晶体管M₃、M₄、M₇的漏极可以被共同连接到一个相同的电源电压。此外，晶体管M₁和晶体管M₂是NMOS晶体管，这种采用NMOS差分对作为输入级，使得第一比较器可以被输入的电压比较高的电源电压。

图8示出了根据本公开一些实施例的时钟电源杂散优化系统的第二比较器的结构示意图。在该图示例实施例中，第二比较器输入电压为窄脉冲的平均电压，电压比较低，因此第二比较器采用PMOS差分对作为输入级。具体地，如图8中示例实示例所示，第二比较器的输入包括晶体管M₁₀、M₂₀、M₃₀、M₄₀、M₅₀、M₆₀、M₇₀。其中晶体管M₁₀的栅极被连接到输入端V_in0，晶体管M₁₀的源极被同时连接晶体管M₃₀的漏极以及晶体管M₃₀和M₄₀的栅极，晶体管M₁₀的漏极被同时连接到晶体管M₅₀的源极以及晶体管M₂₀的漏极；晶体管M₂₀的源极被连接到晶体管M₄₀的漏极和晶体管M₇₀的栅极，晶体管M₂₀的栅极被连接到输入端V_ip0，晶体管M₂₀的漏极被连接到晶体管M₁₀的漏极和晶体管M₅₀的源极；晶体管M₃₀的源极被接地，晶体管M₃₀的栅极被连接到晶体管M₄₀的栅极以及晶体管M₃₀的漏极和晶体管M₁₀的源极，晶体管M₃₀的漏极被连接到晶体管M₃₀、M₄₀的栅极和晶体管M₁₀的源极；晶体管M₄₀的源极被接地，晶体管M₄₀的栅极被同时连接到晶体管M₃₀的栅极、晶体管M₃₀的漏极、晶体管M₁₀的源极，晶体管M₄₀的漏极被连接到晶体管M₂₀的源极和晶体管M₇₀的栅极；晶体管M₅₀的源极被连接到晶体管M₁₀、M₂₀的漏极，晶体管M₅₀的栅极和被连接到电压源V_B0，晶体管M₅₀的漏极被连接到电源电压；晶体管M₆₀的源极被连接到输出端V_out，晶体管M₆₀的栅极被连接到电压源V_B0，晶体管M₆₀的漏极与晶体管M₅₀的漏极和晶体管M₅₀的漏极被连接到电源电压；晶体管M₇₀的源极被接地，晶体管M₇₀的栅极被连接到晶体管M₄₀的漏极和晶体管M₂₀的源极，晶体管M₇₀的漏极被连接到输出端V_out。应注意，晶体管M₃₀、M₄₀、M₇₀的源极可以被共同接地。此外，晶体管M₁₀和晶体管M₂₀是PMOS晶体管，这种采用PMOS差分对作为输入级，使得第二比较器可以被输入的电压比较低，即正好适合输入电压为窄脉冲的平均电压的情形。

进一步地，针对上述实施例中时钟电源杂散优化系统，有针对性地设计校准方法，以尽可能地降低上述时钟电源杂散优化系统中DCDC电源时钟杂散问题。

图9示出了根据本公开一些实施例的用于时钟电源杂散优化系统的校准方法100的示图。在图示实施例中，示出了一种针对时钟电源杂散优化系统的校准方法100，该方法100包括：步骤102，确定所述第四时钟信号输出所使用的延迟单元以及确定参考电压以配置阈值电压输出；步骤104，初始化逻辑控制模块，使逻辑控制模块控制选择延迟模块将第二时钟信号经由第0延迟单元输出第三时钟信号；步骤106，检测第二比较模块的逻辑控制信号；步骤108，当检测到逻辑控制信号没有逻辑翻转，则逻辑控制模块输出控制指令，该控制指令控制选择延迟模块逐次选择经由第1延迟单元、第2延迟单元、…、或第N延迟单元输出（即逐次选择经由第1延迟单元至第N延迟单元中N个延迟单元中的一个延迟单元），并继续检测逻辑控制信号的逻辑翻转情况；步骤110，当检测到逻辑控制信号被逻辑翻转时（即说明滤波器2输出刚好与阈值电压最接近，达到目标），结束校准并记录此时延迟模块输出第三时钟信号所使用的延迟单元（采用当前延迟单元的输出给到DCDC，可以实现DCDC电源杂散的最小化）。

进一步地，关于上述校准方法中如何获得参考电压以及固定相位延迟单元，需对上述时钟电源杂散优化系统进行标定。应注意，DCDC电源对于第三时钟信号是存在一个最优延迟相位值，也是上述时钟电源杂散优化系统所需要寻找的最优延迟相位值。标定过程即为通过批量测试芯片的时钟杂散性能，从而获知该批量芯片在常温、常压、及典型工艺下的最优延迟相位值。然而，这种批量芯片的测试是无法涵盖所有的芯片，更不能涵盖这些芯片在非常温或非常压或其他工作场景情况下的最优延迟相位值。因此，有必要通过一部分芯片在常温、常压、常规工艺下的标定，来确定上述时钟电源杂散优化系统中的两个关键的参数，即第四时钟信号（也称之为参考时钟信号），以及参考电压，以期用于其他批的芯片的校准、优化，设置用于标定批次芯片在其他工作环境下所需的重新校准、优化。

图10示出了根据本公开一些实施例的用于时钟电源杂散优化系统的标定方法的示图。

在图示实施例中，示出了一种用于时钟电源杂散优化系统的标定方法，该标定方法包括：步骤202，根据样本芯片在常温常压下实测（晶体振荡器时钟边带杂散），来确定选择延迟模块输出第三时钟信号所使用的特定延迟单元；需注意，该第三时钟信号在常温常压典型工艺情况下需要延迟相位的最优值是可以通过一批芯片的实际测试而获得的；另外，“实测”是通过批量地实际测试晶体振荡器时钟的边带杂散，从而确定上述实施例中第三时钟信号。步骤204，控制第二时钟信号经由特定延迟单元输出为第三时钟信号；即通过步骤202获得第三时钟信号需要延迟相位的最优值后，可以很快确定到底第二时钟信号需要经由哪个延迟单元的相位延迟后可以获得该第三时钟信号，并将该第三时钟信号供应给DCDC电源。步骤206，控制第二时钟信号经由固定延迟单元输出为第四时钟信号；应注意，当第三时钟信号延迟相位的最优值确定后，也即确定了特定延迟单元，其临近，例如，将特定延迟单元记为，第M延迟单元，则第M-2、M-1或者第M+1、M+2等等临近的延迟单元随机选择作为固定延迟单元，从而使得第二时钟信号经由该固定延迟单元延迟相位后输出为第四时钟信号，继而可以在检测到被滤波后的脉冲电压输出的电压值，并确认其是否在给定范围内，例如为0.1-0.5倍的电源电压（0.1-0.5VDD）的范围内。步骤208，确定将此时的电压值设定为参考电压；即落在该给定范围内，则确认该输出的电压值为有效，并以此赋值参考电压。步骤210，确定固定延迟单元，同一时刻，所使用的固定延迟单元也可以被确定。由此，获得关键的两个参数，即参考电压和固定延迟单元（即作为参考时钟信号的第四时钟信号）。

此外，本公开还提供了一种时钟电源杂散优化方法，用以从方法角度阐述降低上述时钟电源杂散优化系统中DCDC电源时钟杂散问题。

图11示出了根据本公开一些实施例的时钟电源杂散优化方法的示图。在图示实施例中，示出了一种时钟电源杂散优化方法，该方法包括：步骤402，标定上述的时钟电源杂散优化系统，并且接收具有生成DCDC模块所需频率的方波时钟的第二时钟信号；步骤404，将上述第二时钟信号进行逐次延迟0个、1个、2个或N个相位后（即逐次延迟0个至N个相位中的一个相位）以生成用于作为参考时钟频率的第三时钟信号，其中N为正整数，将第二时钟信号经由固定延迟相位后生成为第四时钟信号；步骤406，将上述第三时钟信号输出给上述DCDC模块以使其生成具有给定频率的锯齿波形的电源电压输出；步骤408，对上述电源电压输出滤波以生成用于作为参考输出的被滤波后的上述电源电压输出，被滤波后的上述电源电压输出为上述电源电压输出的平均值；步骤410，将上述电源电压输出与被滤波后的上述电源电压输出进行比较以生成第一比较电压方波，上述第一比较电压方波是将上述电源电压输出的锯齿波形中高于平均值的电压和低于平均值的电压分别输出为1和0的电压方波，上述电压方波的频率与上述第三时钟信号的频率相同；步骤412，将上述第一比较电压方波与上述第四时钟信号进行异或以生成具有相位差信息的脉冲电压输出；步骤414，对上述脉冲电压输出滤波以生成用于相位校准的直流电压输出；步骤416，将上述直流电压输出与阈值电压输出进行比较以生成逻辑控制信号；步骤418，检测上述逻辑控制信号的逻辑翻转情况；步骤420，当检测到上述逻辑控制信号没有逻辑翻转（没有翻转，这说明滤波器2的输出没有达到阈值电压，需要第三时钟信号输出需要增加延迟相位，继而选择更大序号（即更大延迟相位）的延迟单元），则将上述第三时钟信号（即已经被相位延迟的第二时钟信号）再增加一个延迟相位，并继续确认所检测的逻辑控制信号的逻辑翻转情况，直至检测到上述逻辑控制信号被逻辑翻转（即比较器2输出逻辑翻转，而采用当前延迟单元的输出给到DCDC，可以实现DCDC电源杂散的最小化）。

进一步地，为阐释图5示例实施例中时钟电源杂散优化系统在比较器对齐和未对齐情况下波形情况，以下结合图示的波形比对示意来解释说明。

图12示出了根据本公开实施例的时钟电源杂散优化系统的输出的比较波形对齐时的示意图。在该示图中，第一比较器的输出波形能够与经由分频器分频、再经由选择延迟模块中固定延迟单元（例如第0延迟单元）所输出的第四时钟信号的波形对齐，继而异或模块输出是一条平直直线的电压输出。具体地，在图12的波形图中，最上方的两行波，被标记为VDD和VDD滤波，是由DCDC模块根据第三时钟信号的输入后直接输出的具有锯齿波形的电源电压输出（VDD），以及被滤波后的电源电压输出（即具有锯齿波形的电源电压输出的平均值，滤波VDD）；接着第3行波被标记为比较器1输出，即第一比较模块的输出的第一比较电压方波，第一比较电压方波是将电源电压输出的锯齿波形中高于平均值的电压和低于平均值的电压分别输出为1和0的电压方波，第一比较电压方波的频率与第三时钟信号的频率相同；接着第4行波被标记为时钟，即为第一时钟信号模块生成的方波时钟（第一时钟信号）；第5行波被标记为分频时钟，即为经由第二时钟信号模块分频并且再经由选择延迟模块的第四时钟信号；第6行波被标记为异或，即为异或模块根据输入而生成的具有相位差信息的脉冲电压输出，从图示可以看出，第6行的波可以反映出第3行波与第5行波的相位差信息。图示的第3行波与第5行波的相位差趋于零，即比较波形对齐。

图13示出了根据本公开实施例的时钟电源杂散优化系统的输出的比较波形未对齐时的示意图。在该示图中，第一比较器的输出波形未能与经由分频器分频、再经由选择延迟模块所输出的第四时钟信号的波形对齐，继而导致异或模块输出具有相位差信息的脉冲电压输出。具体地，在图13的波形图中，最上方的两行波，被标记为VDD和VDD滤波，是由DCDC模块根据第三时钟信号的输入后直接输出的具有锯齿波形的电源电压输出（VDD），以及被滤波后的电源电压输出（即具有锯齿波形的电源电压输出的平均值，滤波VDD）；接着第3行波被标记为比较器1输出，即第一比较模块的输出的第一比较电压方波，第一比较电压方波是将电源电压输出的锯齿波形中高于平均值的电压和低于平均值的电压分别输出为1和0的电压方波，第一比较电压方波的频率与第三时钟信号的频率相同；接着第4行波被标记为时钟，即为第一时钟信号模块生成的方波时钟（第一时钟信号）；第5行波被标记为分频时钟，即为经由第二时钟信号模块分频并且再经由选择延迟模块的第四时钟信号；第6行波被标记为异或，即为异或模块根据输入而生成的具有相位差信息的脉冲电压输出，从图示可以明显看出，第6行的波明显反映出第3行波与第5行波的相位差信息。而第二比较模块基于此输入，以及阈值电压输出来生成逻辑控制信号，继而根据逻辑控制信号的逻辑翻转情况，当没有逻辑翻转时（这说明滤波器2的输出没有达到阈值电压），则通过逻辑控制模块来控制选择延迟模块来调整延迟相位（通过选取下一个更大延迟相位的延迟单元），并持续检测逻辑控制信号以确认其没有发生逻辑翻转（这说明滤波器2的输出仍然没有达到阈值电压），继而继续再选取下一个序号的延迟单元，并重复该步骤。直至逻辑控制信号，即比较器2输出逻辑翻转，则采用当前延迟单元的输出给到DCDC，可以实现DCDC电源杂散的最小化。

图14示出了根据本公开实施例的时钟电源杂散优化系统的优化过程的波形变化示意图。在该示图中，异或模块的输出为脉冲电压，并且其不断增加相位延迟（如图示第一行脉冲宽度在不断增加），继而异或模块输出并经滤波后的电压不断上升，并达到预期的参考电压值时，比较器2的输出发生翻转，继而可见第一行的脉冲宽度不再增加，也即不在继续对第三时钟信号做进一步的相位延迟，也即已经达到最佳的优化位置，此时，由相位延迟所带来的杂散降低是最佳的。

此外，应理解，虽然上文实施例中，已经提出可以通过（实测）批量芯片（例如，其晶体振荡器时钟）的边带杂散的方法确定第三时钟信号可以选择哪个最优值（最优相位延迟值从而最大程度的降低杂散），例如测得如图1示图的杂散情况，并且经调整后获得如图2示图，调整后的情况（并获得了最佳延迟相位），那么还要进行自动校准的意义在于：芯片随着工艺、电压、温度等的变化，其所需要降低杂散的相位延迟的最优值是会变化的；并且批量测试一般是在常温、常压和典型工艺下进行的，这是无法覆盖所有芯片的情况；当电压、温度、或工艺变化的时候，需要重新对芯片（的晶体振荡器时钟）进行校准上述第三时钟信号的输出，以期获得当时当刻情况下最优延迟相位值。

以上已经描述了本公开的各实施例，上述说明是示例性的，并非穷尽性的，并且也不限于所披露的各实施例。在不偏离所说明的各实施例的范围和精神的情况下，对于本技术领域的普通技术人员来说许多修改和变更都是显而易见的。本文中所用术语的选择，旨在最好地解释各实施例的原理、实际应用或对市场中的技术改进，或者使本技术领域的其它普通技术人员能理解本文披露的各实施例。

以上所述仅为本公开的可选实施例，并不用于限制本公开，对于本领域的技术人员来说，本公开可以有各种更改和变化。凡在本公开的精神和原则之内，所作的任何修改、等效替换、改进等，均应包含在本公开的保护范围之内。

Claims (10)

1.一种时钟电源杂散优化系统，其特征在于，包括：

第一时钟信号模块，用于生成方波时钟的第一时钟信号；

第二时钟信号模块，用于将所述第一时钟信号生成DCDC模块所需频率的方波时钟的第二时钟信号；

选择延迟模块，根据逻辑控制模块的控制指令将所述第二时钟信号做相位延迟后输出为第三时钟信号，以及所述选择延迟模块将所述第二时钟信号经由固定延迟单元进行相位延迟后输出为第四时钟信号；

DCDC模块，根据所输入的所述第三时钟信号来生成具有锯齿波形的电源电压输出；

第一比较模块，用于将所述电源电压输出进行滤波以生成被滤波后的电源电压输出，并且所述第一比较模块还用于将所述被滤波后的电源电压输出与所述电源电压输出进行比较以生成第一比较电压方波，所述第一比较电压方波是将所述电源电压输出的锯齿波形中高于平均值的电压和低于平均值的电压分别输出为1和0的电压方波，所述第一比较电压方波的频率与所述第三时钟信号的频率相同；

异或模块，用于将所述第一比较电压方波与所述第四时钟信号进行异或以生成具有相位差信息的脉冲电压输出；

第二比较模块，用于将被滤波后的所述脉冲电压输出与阈值电压输出进行比较以生成逻辑控制信号，阈值电压输出基于参考电压生成；

所述逻辑控制模块，用于检测所述逻辑控制信号的逻辑翻转情况，当检测到所述逻辑控制信号没有逻辑翻转时，所述逻辑控制模块输出所述控制指令，所述控制指令使得所述选择延迟模块将所述第一时钟信号增加一个延迟相位，并继续检测所述逻辑控制信号的逻辑翻转情况，直至检测到所述逻辑控制信号被逻辑翻转。

2.根据权利要求1所述的优化系统，其特征在于，

所述第一时钟信号模块包括：晶体振荡器、缓冲器；

所述晶体振荡器用于生成给定频率的正弦波时钟的正弦波信号；

所述缓冲器用于将所述晶体振荡器所生成的正弦波时钟的正弦波信号转换为方波时钟的方波信号，由所述缓冲器所生成的所述方波信号为所述第一时钟信号；

所述第二时钟信号模块包括：分频器；

所述分频器用于将所述方波信号分频出给定频段的方波信号，由所述分频器所生成的所述方波信号为所述第二时钟信号。

3.根据权利要求1所述的优化系统，其特征在于，所述选择延迟模块包括由延迟单元组成的延迟单元组，所述延迟单元组包括第0延迟单元至第N延迟单元的N+1个延迟单元，所述N为正整数。

4.根据权利要求3所述的优化系统，其特征在于，

所述选择延迟模块还包括多路选择器，所述多路选择器将经由所述延迟单元组中的一个延迟单元进行相位延迟后的所述第三时钟信号输出给所述DCDC模块，所述多路选择器将经由所述延迟单元组中的固定延迟单元进行相位延迟后的所述第四时钟信号输出给所述异或模块。

5.根据权利要求1所述的优化系统，其特征在于，

所述第一比较模块包括第一滤波器和第一比较器；

所述第一滤波器用于将所述锯齿波形的电源电压输出滤波以生成所述电源电压输出平均值的平均电源电压输出；

所述第一比较器用于比较所述电源电压输出与所述平均电源电压输出以生成所述第一比较电压方波。

6.根据权利要求1所述的优化系统，其特征在于，

所述第二比较模块包括第二滤波器、阈值电压电路和第二比较器；

所述第二滤波器用于将所述脉冲电压输出滤波以生成直流电压输出；

所述阈值电压电路用于生成所述阈值电压输出，所述阈值电压电路被配置有所述参考电压，所述阈值电压电路根据所述参考电压生成所述阈值电压输出；

所述第二比较器通过比较所述阈值电压输出与所述直流电压输出以生成所述逻辑控制信号。

7.根据权利要求6所述的优化系统，其特征在于，

当所述第一比较电压方波与所述第四时钟信号有相位差时，所述异或模块所输出的所述脉冲电压输出为正比于所述相位差的短脉冲信号，所述短脉冲信号经由所述第二滤波器滤波后生成与所述短脉冲信号宽度成正比的所述直流电压输出。

8.一种如权利要求1-7中任一项所述的时钟电源杂散优化系统的校准方法，其特征在于，包括：

确定所述第四时钟信号输出所使用的延迟单元；

确定所述参考电压以配置所述阈值电压输出；

初始化所述逻辑控制模块，使所述逻辑控制模块控制所述选择延迟模块将所述第二时钟信号经由第0延迟单元输出所述第三时钟信号；

检测所述第二比较模块的所述逻辑控制信号；当检测到所述逻辑控制信号没有逻辑翻转时，所述逻辑控制模块输出控制指令，所述控制指令控制所述选择延迟模块逐次选择经由第1延迟单元至第N延迟单元中N个延迟单元中的一个延迟单元输出，所述N为正整数，并继续检测所述逻辑控制信号的逻辑翻转情况；

当检测到所述逻辑控制信号被逻辑翻转时，结束校准并记录此时所述选择延迟模块输出所述第三时钟信号所使用的延迟单元。

9.一种如权利要求1-7中任一项所述的时钟电源杂散优化系统的标定方法，其特征在于，包括：

根据样本芯片在常温常压下实测，来确定所述选择延迟模块输出所述第三时钟信号所使用的特定延迟单元；

控制所述第二时钟信号经由所述特定延迟单元输出为所述第三时钟信号；

控制所述第二时钟信号经由所述固定延迟单元输出为所述第四时钟信号，所述固定延迟单元为所述特定延迟单元临近的多个延迟单元中的一个延迟单元；并检测到所述异或模块的输出经由滤波后的电压值在给定范围内；

确定将此时的所述电压值设定为所述参考电压；

确定所述固定延迟单元。

10.一种时钟电源杂散优化方法，其特征在于，包括：

标定如权利要求1-7中任一项所述的时钟电源杂散优化系统；

接收具有生成DCDC模块所需频率的方波时钟的第二时钟信号；

将所述第二时钟信号进行逐次延迟0个至N个相位中的一个相位后以生成用于作为参考时钟频率的第三时钟信号，所述N为正整数；将所述第二时钟信号经由固定延迟相位后生成为第四时钟信号；

将所述第三时钟信号输出给所述DCDC模块以使其生成具有给定频率的锯齿波形的电源电压输出；

对所述电源电压输出滤波以生成用于作为参考输出的所述被滤波后的电源电压输出，所述被滤波后的电源电压输出为所述电源电压输出的平均值；

将所述电源电压输出与所述被滤波后的电源电压输出进行比较以生成第一比较电压方波，所述第一比较电压方波是将所述电源电压输出的锯齿波形中高于平均值的电压和低于平均值的电压分别输出为1和0的电压方波，所述电压方波的频率与所述第三时钟信号的频率相同；

将所述第一比较电压方波与所述第四时钟信号进行异或以生成具有相位差信息的脉冲电压输出；

对所述脉冲电压输出滤波以生成用于相位校准的直流电压输出；

将所述直流电压输出与阈值电压输出进行比较以生成逻辑控制信号；

检测所述逻辑控制信号的逻辑翻转情况；

当检测到所述逻辑控制信号没有逻辑翻转，则将所述第三时钟信号增加一个延迟相位，并继续检测所检测的所述逻辑控制信号的逻辑翻转情况，直至检测到所述逻辑控制信号被逻辑翻转。