DE19825986A1 - Takterzeugungsschaltung mit hoher Auflösung der Verzögerungszeit zwischen externem und internem Taktsignal - Google Patents

Description

Die Erfindung betrifft eine Takterzeugungsschaltung und insbesondere eine in einer integrierten Halbleiterschal­ tungsvorrichtung enthaltene Takterzeugungsschaltung, um ein internes Taktsignal synchron mit einem externen Taktsignal zu erzeugen.

Fig. 1 zeigt ein typisches Beispiel der in einer integrier­ ten Halbleiterschaltungsvorrichtung 1 enthaltenen Takter­ zeugungsschaltung. Ein externes Taktsignal CLKex wird an einen Signalanschlußstift 1a angelegt und von dem Signalan­ schlußstift 1a an eine Signalzwischenspeicherschaltung 1b übertragen. Die Signalzwischenspeicherschaltung 1b legt dieses über eine Signalleitung 1c an einen Verstärker 1d an, und der Verstärker 1d erzeugt ein internes Taktsignal CLKin. Das interne Taktsignal CLKin wird an eine interne Schaltung 1e geliefert.

Fig. 2 zeigt die Verzögerungszeit zwischen dem externen Taktsignal CLKex und dem internen Taktsignal CLKin. Das ex­ terne Taktsignal CLKex steigt zum Zeitpunkt t1 und zum Zeitpunkt t4 an, und die Pulswiederholungsperiode Tc wird als Ablauf der Zeit zwischen den Zeitpunkten t1 und t4 festgelegt. Während die Signalleitung 1c das externe Takt­ signal CLKex überträgt, steigt der Potentialpegel an der Signalleitung 1c zum Zeitpunkt t2 und t5 an, und die Verzö­ gerungszeit wird in die Signalübertragung eingeführt. Der Verstärker führt weitere Verzögerungszeiten ein, und das interne Taktsignal CLKin steigt zum Zeitpunkt t3 und dem Zeitpunkt t6. Somit ist das interne Taktsignal CLKin gegen­ über dem externen Taktsignal CLKex um "TD" verzögert, und die Verzögerungszeit TD ist der Takterzeugungsschaltung des Stands der Technik inhärent.

Die Hersteller von Halbleitern haben die Anzahl der auf ei­ ner integrierten Schaltungsvorrichtung integrierten Schal­ tungskomponenten erhöht, und die Schaltungskomponenten und die Signalleitungen sind herunterskaliert worden. Die Ver­ zögerungszeit TD neigt dazu, sich zu erhöhen. Andererseits wurden die interne Schaltung 1e schneller und die Pulswie­ derholungsperiode Tc kürzer und kürzer. Im Ergebnis wird das Verhältnis der Verzögerungszeit TD zu der Pulswiederho­ lungsperiode Tc größer und beeinträchtigt ernsthaft das Verhalten der internen Schaltung 1e.

Um die interne Schaltung 1e vor der beachtlichen Verzöge­ rung TD zu bewahren, wurde eine Phasenregelschleife bei der Takterzeugungsschaltung entsprechend dem Stand der Technik verwendet. Fig. 3 zeigt die in der Takterzeugungsschaltung entsprechend dem Stand der Technik enthaltene Phasenregel­ schleife. Die Phasenregelschleife enthält eine Verzöge­ rungsschaltung 2a, die mit dem Verstärker 1d verbunden ist, einen Phasenvergleicher 2b, der mit der Verzögerungsschal­ tung 2a und dem Signalzwischenspeicher 1b verbunden ist, ein Tiefpaßfilter 2c, das mit dem Phasenvergleicher 2b ver­ bunden ist, und einen spannungsgesteuerten Oszillator 2d, der mit dem Tiefpaßfilter 2c und dem Verstärker 1d verbun­ den ist. Die Verzögerungsschaltung 2a führt eine Verzöge­ rungszeit gleich der Verzögerung aufgrund des Signalzwi­ schenspeichers 1b ein und erzeugt ein verzögertes Taktsi­ gnal CLKdy aus dem internen Taktsignal zu CLKin. Der Si­ gnalzwischenspeicher 1b und die Verzögerungsschaltung 1a liefern das externe Taktsignal CLKex und das verzögerte Taktsignal CLKdy an den Phasenvergleicher 2b. Der Phasen­ vergleicher 2b vergleicht das externe Taktsignal CLKex mit dem verzögerten Taktsignal CLKdy, um das Auftreten einer Phasendifferenz zwischen dem externen Taktsignal CLKex und dem verzögerten Taktsignal CLKdy zu erkennen. Wenn die Pha­ sendifferenz gefunden wurde, ändert der Phasenvergleicher 2b die Amplitude eines Fehlersignals ER1 in einer solchen Art, daß die Phasendifferenz zwischen dem externen Taktsi­ gnal CLKex und dem verzögerten Taktsignal CLKdy eliminiert wird, und liefert dieses an das Tiefpaßfilter 2c. Das Tief­ paßfilter 2c erzeugt ein Steuersignal CTL1 aus dem Fehler­ signal ER1 und liefert dieses an den Steuerknoten des span­ nungsgesteuerten Oszillators 2d. Der Potentialpegel des Steuersignals CTL1 wird proportional zur Amplitude des Feh­ lersignals ER1 geändert, und das Steuersignal CTL1 verur­ sacht, daß der spannungsgesteuerte Oszillator 2d die Pha­ sendifferenz zwischen dem externen Taktsignal CLKex und dem verzögerten Taktsignal CLKdy eliminiert. Der spannungsge­ steuerte Oszillator 2d ändert die Frequenz eines Oszilla­ torsignals OSC1 proportional zum Potentialpegel des Steuer­ signals CLT1 und liefert dieses an den Verstärker 1d. Der Verstärker 1d erzeugt das interne Taktsignal CLKin aus dem Oszillationssignal OSC1, und die Phasenregelschleife steu­ ert das interne Taktsignal CLKin synchron mit dem externen Taktsignal CLKex.

Halbleiterspeichervorrichtungen sind in Computersystemen inkorporiert, und Daten werden von und zu der Halbleiter­ speichervorrichtung übertragen. Die Datenübertragungsge­ schwindigkeit begrenzt die Leistungsfähigkeit des Computer­ systems, und eine hohe Datenübertragungsgeschwindigkeit wird gewünscht. Die hohe Datenübertragungsgeschwindigkeit wird als "double-data-rate" bzw. "doppelte Datenübertra­ gungsrate" bezeichnet, wobei eine Daten-Eingabe/Ausgabe in einer einzelnen Taktperiode zweimal wiederholt wird.

Fig. 4A und 4B zeigen das Verhalten eines Computersystems, das mit der Double-Data-Rate-Übertragung ausgestaltet ist. Bei dem Dateneinschreibbetrieb steigt das Taktsignal zu dem Zeitpunkt t10, dem Zeitpunkt t12, dem Zeitpunkt t14 und dem Zeitpunkt T16 (siehe Fig. 4A). Ein Mikroprozessor (nicht gezeigt) führt einen Befehl "WRITE" aus, der das Datenein­ schreiben zum Zeitpunkt t12 anzeigt, und gleichzeitig lie­ fert er eine Adresse "A1" an eine zugehörige Halbleiter­ speichervorrichtung. Die Einschreib-Daten "D1" bis "D4" werden von der Halbleiterspeichervorrichtung zum Zeitpunkt t12, dem Zeitpunkt t13, dem Zeitpunkt t14 bzw. dem Zeit­ punkt t15 zugeführt. Die Einschreib-Daten "D1" und "D3" sind synchron mit dem Pulsanstieg zu dem Zeitpunkt t12 und dem Zeitpunkt t14. Jedoch werden die Einschreib-Daten "D2" und "D4" der Halbleiterspeichervorrichtung zu Zwischenzeit­ punkten - zwischen dem Zeitpunkt t12 und dem Zeitpunkt t14 und zwischen dem Zeitpunkt t14 und dem Zeitpunkt t16 - zu­ geführt.

In ähnlicher Weise ist in Fig. 4B das Datenauslesen aus der Halbleiterspeichervorrichtung bei einem Pulsanstieg und ei­ nem Zwischenzeitpunkt gezeigt. Das Taktsignal steigt zum Zeitpunkt t20, dem Zeitpunkt t22, dem Zeitpunkt t24 und dem Zeitpunkt t26 (siehe Fig. 4B). Ein Mikroprozessor (nicht gezeigt) führt einen Befehl "READ" aus, der das Auslesen von Daten zum Zeitpunkt t20 anzeigt und liefert gleichzei­ tig eine Adresse "A1" an die zugehörige Halbleiterspeicher­ vorrichtung. Die Auslese-Daten "Q1" bis "Q4" werden aus der Halbleiterspeichervorrichtung zu dem Zeitpunkt t24, dem Zeitpunkt t25, dem Zeitpunkt t26 bzw. dem Zeitpunkt t27 ausgelesen. Die Auslese-Daten "Q1" und "Q3" sind synchron mit dem Pulsanstieg zu dem Zeitpunkt t24 und dem Zeitpunkt t26. Jedoch werden die Auslese-Daten "Q2" und "Q4" von der Halbleiterspeichervorrichtung zu Zwischenzeitpunkten - zwi­ schen dem Zeitpunkt t24 und dem Zeitpunkt t26 und zwischen dem Zeitpunkt t26 und dem nächsten Zeitpunkt - zugeführt.

Somit wird das Dateneinschreiben/Datenauslesen zweimal in jeder Pulswiederholungsperiode durchgeführt. Wenn die Takt­ frequenz 66 MHz beträgt, beträgt die Datenübertragungsge­ schwindigkeit 132 Megabit pro Sekunde und ist damit doppelt so schnell wie die Taktfrequenz. Aus diesem Grund wird die doppelte Datenübertragungsrate bei einem Hochgeschwindig­ keits SRAM (Static Pandom Access Memory), einem Synchron-DRAM (Dynamic Pandom Access Memory) II und einem "sink­ rink", DRAM verwendet, wie er in Nikkei Micro Device im Fe­ bruar 1997 auf Seite 11 vorgestellt wurde. Des weiteren wird die doppelte Datenübertragungsrate bei der Datenüber­ tragung zwischen einem Graphik-Kontroller und einem System-Kontroller verwendet, wie sie in der AGP-Spezifikation (Ac­ celerated Graphics Port interface specification) Auflage 1.0 von Intel Corporation vom Juli 1996 dargelegt sind.

Wie vorangehend beschrieben wurde, ist der erste Zeitpunkt bzw. die erste Zeitsteuerung durch den Pulsanstieg festge­ legt, und der zweite Zeitpunkt bzw. die zweite Zeitsteue­ rung ist in der Mitte der Periode vorgesehen. Der Pulsab­ fall wird nicht für die zweite Zeitsteuerung verwendet. Dies liegt daran, daß der Unterschied zwischen der Pulsan­ stiegzeit und der Pulsabfallzeit bei einem Hochfrequenz­ taktsignal nicht vernachlässigbar ist. Genauer gesagt, wenn der Puls asymmetrisch zwischen der steigenden Flanke und der fallenden Flanke ist, wird der asymmetrische Puls zu unterschiedlichen Zeitpunkten zwischen dem Pulsanstieg und dem Pulsabfall in bezug auf einen bestimmten Schwellwert führen, und dementsprechend ist die Pulswiederholungsperi­ ode ungleichmäßig in eine Niedrigpegel-Unterperiode und eine Hochpegel-Unterperiode aufgeteilt. Das bedeutet, daß die Datenzykluszeiten zwischen zwei Daten unterschiedlich lang sind.

Fig. 5 zeigt eine in einer integrierten Halbleitervorrich­ tung enthaltene Takterzeugungsschaltung gemäß dem Stand der Technik welche die double-data-rate-Übertragung verwirk­ licht. Ein Frequenzteiler 3a ist zwischen dem Verstärker 1d und einer Verzögerungsschaltung 3b geschaltet, und die an­ deren Komponenten sind mit den gleichen Bezugszeichen be­ zeichnet, die die entsprechenden Komponenten bei der in Fig. 3 gezeigten Phasentakterzeugungsschaltung bezeichnen. Die Verzögerungsschaltung 3b führt eine Verzögerungszeit auf eine Weise ein, daß diese gleich der Differenz zwischen der Verzögerung aufgrund des Signalzwischenspeichers 1b und der Verzögerungszeit aufgrund des Frequenzteilers 3a ist. Der Frequenzteiler 3a verringert die Frequenz des internen Taktsignals CLKin auf die Hälfte und liefert das niederfre­ quente interne Taktsignal CLKin über die Verzögerungsschal­ tung 3b an den Phasenvergleicher 2b. Der Phasenvergleicher 2b macht das interne niederfrequente Taktsignal CLKin' syn­ chron mit dem externen Taktsignal CLKex und verursacht, daß der spannungsgesteuerte Oszillator 2d das Oszillationssi­ gnal OSC1 mit der doppelten Frequenz gegenüber dem externen Taktsignal CLKex erzeugt. Im Ergebnis hat das interne Takt­ signal CLKin eine bestimmte Frequenz, die doppelt so hoch wie die Frequenz des externen Taktsignals CLKex ist. Ein interner Taktpuls ist in Phase mit dem externen Taktpuls, und der nächste interne Taktpuls weicht um 180° von dem ex­ ternen Taktpuls ab. Unter Verwendung dieser internen Takt­ pulse verwirklicht die intergrierte Halbleiterschaltungs­ vorrichtung die doppelte Datenübertragungsrate.

Die Takterzeugungsschaltung entsprechend dem Stand der Technik für die double-data-rate-Übertragung ist problema­ tisch bezüglich der langen Zeitperiode, die bis zur Phasen­ einstellung vergeht. Wenn die Takterzeugungsschaltung ent­ sprechend dem Stand der Technik die Phaseneinstellsequenz beginnt, wird das interne Taktsignal CLKin sich für gewöhn­ lich in der Phase von dem externen Taktsignal CLKex unter­ scheiden, wobei die Phasendifferenz mittels des Betriebs der Phasenregelschleife allmählich auf Null verringert wird. Die Phasenregelschleife wiederholt für gewöhnlich den Betrieb mehr als 10 mal und benötigt somit eine lange Zeit vor der Phaseneinstellung.

Darüberhinaus arbeitet die Phasenregelschleife kontinuier­ lich zur Phaseneinstellung und verbraucht viel elektrische Leistung. Wenn die Takterzeugungsschaltung entsprechend dem Stand der Technik in einer dynamischen Halbleiterfreizu­ griffsspeicheranordnung (DEAM) enthalten ist, erhöht die Takterzeugungsschaltung entsprechend dem Stand der Technik den Stand-by-Stromverbrauch der dynamische Halbleiterfrei­ zugriffsspeichervorrichtung, und der Stromverbrauch der dy­ namischen Halbleiterfreizugriffsspeichervorrichtung nimmt einen großen Teil des Stand-by-Stromverbrauchs eines Com­ putersystems ein.

Ein weiteres Problem bei der Takterzeugungsschaltung ent­ sprechend dem Stand der Technik ist die geringe Zuverläs­ sigkeit. Der spannungsgesteuerte Oszillator 2d steuert die Oszillationsfrequenz über die Spannung. Das heißt, daß er­ wartet wird, daß die Leistungsspannung stabil ist. Wenn der Pegel der Leistungsspannung unbeabsichtigt abfällt, wird der Steuerspannungsbereich eng, und der spannungsgesteuerte Oszillator kann die Oszillationsfrequenz nicht präzise steuern.

Um diese Probleme, die dem Stand der Technik der Takterzeu­ gungsschaltung aus Fig. 5 inhärent sind, wurden zwei An­ sätze vorgeschlagen. Ein Ansatz ist als "Register-Control­ led-Delay-Locked-Loop" (Registergesteuerte Verzögerungs-Re­ gelschleife) bezeichnet und in IEICE Trans. Elekctron., Band 1, E79-C, Nr. 6 auf den Seiten 798 bis 807 offenbart. Der zweite Ansatz wird als "Synchronous Mirror Delay" (Syn­ chrone Spiegel-Verzögerung) bezeichnet und ist in der japa­ nischen Patentveröffentlichung der ungeprüften Anmeldungs­ nummer 8-237091 offenbart. Die "Register-Controlled-Delay-Locked-Loop" und der "Synchronous Mirror Delay" werden hier als "RDLL" bzw. als "SMD" bezeichnet.

Fig. 6 zeigt die Takterzeugungsschaltung entsprechend dem Stand der Technik, und das registergesteuerte Verzögerungs-Regel­ schleifenschema (RDLL-Schema) wird bei der Takterzeu­ gungsschaltung entsprechend dem Stand der Technik verwen­ det. Ein externes Taktsignal CLKex wird dem Signalanschluß­ stift 1a zugeführt, und an den Signalzwischenspeicher 1b übertragen. Das interne Taktsignal CLKin wird von dem Ver­ stärker 1d zugeführt - ähnlich der Takterzeugungsschaltung des Stands der Technik, die in Fig. 5 gezeigt ist. Der Si­ gnalzwischenspeicher 1b liefert das externe Taktsignal CLKex an einen Eingabeknoten eines Phasenvergleichers 4. Eine Reihe von Verzögerungsschaltungen 5 und 6 ist mit dem anderen Eingabeknoten des Phasenvergleichers 4 verbunden. Die Verzögerungsschaltung 5 führt eine Verzögerungszeit gleich der Verzögerungszeit aufgrund des Signalzwischen­ speichers 1b ein, und die Verzögerung der anderen Verzöge­ rungsschaltung 6 ist gleich der Verzögerung aufgrund des Verstärkers 1d. Die Reihe der Verzögerungsschaltungen 5/6 liefert ein verzögertes Taktsignal CLKdy an den Phasenver­ gleicher 4, der Phasenvergleicher 4 erzeugt ein Statussi­ gnal ER2, das die Phasendifferenz zwischen dem externen Taktsignal CLKex und dem verzögerten Taktsignal CLKdy an­ zeigt. Das Statussignal ER2 zeigt nämlich wahlweise den vorauslaufenden Status, den verzögerten Status oder den In- Phase-Status an.

Das Statussignal ER2 wird einer Steuerung 7 zugeführt. Die Steuerung 7 hängt von dem Statussignal ER2 ab, um so selek­ tiv die Steuersignale CTL1, CTL2, CTL3 und CTL4 zu ändern. Die Steuersignale CTL1 bis CTL4 werden einem Schieberegis­ ter 8 zugeführt. Das Schieberegister 8 hat N-Stufen 81, . . ., 8n-1, 8n, 8n+1, . . . und 8N. Die Vielzahl Stufen 81 bis 8N liefern Steuersignale N1, . . ., Nn-1, Nn, Nn+1, . . ., NN an eine Steuerschaltung 9. Die Steuerschaltung 9 ist einer variablen Verzögerungsschaltung 10 zugeordnet und steuert die Verzögerungszeit.

Die Verzögerungsschaltung 9 hat NAND-Gates NA11, . . ., NA1n-1, NA1n+1, . . . und NA1N, und das externe Taktsignal CLKex wird den NAND-Gates NA11 bis NA1N zugeführt. Die Steuersi­ gnale N1 bis NN werden des weiteren jeweils an die NAND-Ga­ tes NA11 bis NA1N angelegt, und eines der NAND-Gates NA11 bis NA1N liefert ein komplementäres Taktsignal CLKBex an die variable Verzögerungsschaltung 10.

Die variable Verzögerungsschaltung 10 hat NAND-Gates NA21, . . ., NA2n-1, NA2n, NA2n+1, . . ., NA2N, die in Reihe geschal­ tet sind, und Inverter IV11, . . ., IVn-1, IVn, IVn+1, . . . die zwischen den NAND-Gates NA21 und NA2N eingefügt sind. Einer der Eingabeknoten des NAND-Gates NA21 ist mit der Leistungszufuhrleitung Vdd verbunden, und die Ausga­ beknoten der Inverter IV11 bis VVn+1, . . . sind jeweils mit den Eingabeknoten der nächsten NAND-Gates verbunden. Die NAND-Gates NA11 bis NA1N sind jeweils mit den NAND-Gates NA21 bis NA2N verbunden, und das komplementäre Taktsignal CLKBex wird selektiv den anderen Eingangsknoten der NAND-Gates NA21 bis NA2N zugeführt. Der Ausgabeknoten des NAND-Gate NA2N ist mit der Verzögerungsschaltung 5 und dem Ver­ stärker 1d verbunden.

Die Takterzeugungsschaltung aus dem Stand der Technik, die in Fig. 6 gezeigt ist, verhält sich wie folgt. Es sei ange­ nommen,daß das Schieberegister 8 das Steuersignal Nn mit dem hohen Pegel und die anderen Steuersignale N1 bis Nn-1 und Nn+1 bis NN auf dem niedrigen Pegel hält. Nur das NAND-Gate NA1n wird durch das Steuersignal Nn freigeschaltet und wird von dem externen Taktsignal CLKex abhängig. Das NAND-Gate NA1n liefert das komplementäre Taktsignal zu dem NAND-Gate NA2n, und das externe Taktsignal/komplementäre Taktsi­ gnal CLKex/CLKbex wird von dem NAND-Gate NA2n zu dem Verzö­ gerungsschaltung 5 und dem Verstärker 1d übertragen. Die NAND-Gates NA2N bis NA2N und die Inverter IV1n führen eine gewisse Verzögerungszeit während der Übertragung des inter­ nen Taktsignals/des komplementären Taktsignals CLKex/CLKBex ein.

Es wird angenommen, daß der Phasenvergleicher 4 das verzö­ gerte Taktsignal CLKdy als Inphase-Status zuläßt. Die Steuerung 7 hält Steuersignale CTL1 bis CTL4 niedrig, und das Schieberegister 8 ändert die Steuersignale N1 bis NN nicht. Im Ergebnis ändert die variable Verzögerungsschal­ tung 10 die Verzögerungszeit nicht.

Wenn andererseits der Phasenvergleicher 4 erkennt, daß das Taktsignal CLKdy gegenüber dem externen Taktsignal CLKex verzögert ist, informiert der Phasenvergleicher 4 die Steuerung 7 bezüglich des verzögerten Status, und die Steuerung 7 ändert nur das Steuersignal CTL4 auf den hohen Pegel. Das Steuersignal CTL4 mit dem hohen Pegel verur­ sacht, daß das Schieberegister 8 das Steuersignal Nn auf den niedrigen Pegel und das Steuersignal Nn+1 auf den hohen Pegel ändert. Das NAND-Gate NA1n wird durch das Steuersi­ gnal NA im niedrigen Pegel gesperrt, und das NAND-Gate NA1n+1 wird durch das Steuersignal NA1n+1 freigeschaltet. Dann wird das komplementäre Taktsignal CLKbex von dem NAND- Gate NA2n+1 an die Verzögerungsschaltung 5 und den Verstär­ ker 1d weitergeleitet, und die Verzögerungszeit wird ver­ kürzt, da das komplementäre Taktsignal/externe Taktsignal CLKBex/CLKex nicht das NAND-Gate NA2n und den Inverter INV1n durchläuft. Wenn das Taktsignal CLKdy noch immer ge­ genüber dem externen Taktsignal CLKex verzögert ist, ändert die Steuerung 7 nur das Steuersignal CTL3 auf den hohen Pe­ gel, und verursacht, daß das Schieberegister 8 das Steuer­ signal mit dem hohen Pegel nach rechts verschiebt. Auf diese Art ändert, während das Taktsignal CLKdy verzögert ist, die Steuerung 7 selektiv die Steuersignale CTL3 und CTL4 um das Steuersignal mit dem hohen Pegel nach rechts zu verschieben, und die variable Verzögerungsschaltung 10 ver­ kürzt schrittweise den Signalübertragungsweg des komplemen­ tären Taktsignals/externen Taktsignals CLKBex/CLKex.

Wenn andererseits der Phasenvergleicher 4 findet, daß das verzögerte Taktsignal CLKdy gegenüber dem externen Taktsi­ gnal CLKex vorauseilt, ändert die Steuerung 7 selektiv die Steuersignale CTL1/CTL2, so daß das Schieberegister 8 schrittweise das Steuersignal mit dem hohen Pegel nach links verschiebt, und die variable Verzögerungsschaltung 10 verlängert den Signalübertragungsweg des komplementären Taktsignals/externen Taktsignals CLKBex/CLKex.

Somit ändert die variable Verzögerungsschaltung 10 den Si­ gnalübertragungsweg unter der Steuerung des Schieberegi­ sters 8, und die Takterzeugungsschaltung entsprechend dem Stand der Technik bringt das interne Taktsignal CLKin in Phase mit dem externen Taktsignal CLKex. Die Takterzeu­ gungsschaltung entsprechend dem Stand der Technik wieder­ holt die oben beschriebene Sequenz zehn mal, bis die Phase übereinstimmt. Auch wenn der Phasenvergleicher 4 oder die Steuerung 7 die gegebene Aufgabe stoppen, speichert das Schieberegister 8 die geeignete Weglänge. Wenn der Phasenvergleicher 4 die Steuerung 7 den Synchronisati­ onsbetrieb erneuert aufnehmen, machen die Steuerschaltung 9 und die variable Verzögerungsschaltung 10 das verzögerte Taktsignal CLKdy augenblicklich synchron mit dem externen Taktsignal CLKex. Aus diesem Grund ist, wenn die interne Schaltung das interne Taktsignal CLKin nicht benötigt, die Takterzeugungsschaltung entsprechend dem Stand der Technik mit Ausnahme des Schieberegisters 8 ausgeschaltet, und der elektrische Leistungsverbrauch wird deutlich verringert.

Das registergesteuerte Verzögerungs-Regelschleifenschema ist für die doppelte Übertragungsrate geeignet. Fig. 7 zeigt eine Takterzeugungsschaltung entsprechend dem Stand der Technik für die doppelte Datenübertragungsrate. Die Steuerschaltung 8, die variable Verzögerungsschaltung 10 und das Paar Verzögerungsschaltungen 5/6 sind bei der Takt­ erzeugungsschaltung entsprechend dem Stand der Technik dop­ pelt vorgesehen, und eine weitere Steuerschaltung, eine wei­ tere variable Verzögerungsschaltung und ein weiteres Paar Verzögerungsschaltungen sind mit "11", "12" bzw. "13/14" bezeichnet. Die Verzögerungsschaltung 5/13 und die Verzöge­ rungsschaltung 6/14 führen eine Verzögerungszeit äquivalent dem Signalzwischenspeicher 1b bzw. dem Verstärker 1d ein, und das verzögerte Taktsignal CLKdy wird von der Verzöge­ rungsschaltung 14 an den Phasenvergleicher 4 geliefert. Der Phasenvergleicher 4 vergleicht das verzögerte Taktsignal CLKdy mit dem externen Taktsignal CLKex, um zu sehen, ob das verzögerte Taktsignal CLKdy synchron mit dem externen Taktsignal CLKex ist. Der Phasenvergleicher 4 erzeugt das Statussignal ER2, das den gegenwärtigen Status zwischen dem verzögerten Taktsignal CLKdy und dem externen Taktsignal CLKex anzeigt.

Die Steuerung 7 ändert wahlweise die Steuersignale CTL1 bis CTL4 auf den aktiven hohen Pegel. Wenn das Taktsignal CLKdy gegenüber dem externen Taktsignal CLKex verzögert ist, än­ dert die Steuervorrichtung 7 selektiv die Steuersignale CTL4 und CTL3 auf den aktiven hohen Pegel, und das Schiebe­ register 8 verschiebt das Steuersignal des aktiven hohen Pegels stufenweise nach rechts, und die Steuerschaltungen 9/11 verursachen, daß die zugehörigen variablen Verzöge­ rungsschaltungen 10/12 die Signalübertragungswege verkür­ zen. Andererseits, wenn das Taktsignal CLKdy vorauseilt, ändert die Steuerung 7 selektiv die Steuersignale CTL1 und CTL2 auf den aktiven hohen Pegel, und das Schieberegister 8 verschiebt das Steuersignal mit dem aktiven hohen Pegel stufenweise nach links. Im Ergebnis verursachen die Steuer­ schaltungen 9/11, daß die zugehörigen variablen Verzöge­ rungsschaltungen 10/12 die Signalübertragungswege verlän­ gern.

Der Verstärker 1d ist zwischen der variablen Verzögerungs­ schaltung 10 und der variablen Verzögerungsschaltung 12 ge­ schaltet, und der Verstärker 1d hebt das interne Taktsignal CLKin zum Mittelpunkt der Pulsbreite des externen Taktsi­ gnals CLKex an. Mit anderen Worten erzeugt die in Fig. 7 gezeigte Taktsignalerzeugungsschaltung entsprechend dem Stand der Technik das interne Taktsignal CLKin mit 180° Verzögerung gegenüber dem externen Taktsignal CLKex. Die in Fig. 7 gezeigte Takterzeugungsschaltung entsprechend dem Stand der Technik wird mit der in Fig. 6 gezeigten Takter­ zeugungsschaltung entsprechend dem Stand der Technik kombi­ niert. Die Kombination hebt das interne Taktsignal zusammen mit dem Pulsanstieg des externen Taktsignals CLKex und zum Mittelpunkt zwischen dem externen Taktsignalpulsen an und ermöglicht die doppelte Datenübertragungsrate.

Fig. 8 zeigt eine Takterzeugungsschaltung entsprechend dem Stand der Technik, und das Synchronous-Mirror-Delay-Schema (Synchron-Spiegelverzögerungsschema) wird bei der Takter­ zeugungsschaltung entsprechend dem Stand der Technik ver­ wendet. Die Takterzeugungsschaltung entsprechend dem Stand der Technik enthält den Signalzwischenspeicher 1b, die Ver­ zögerungsschaltung 5/6, eine erste Verzögerungsleitung 15, eine zweite Verzögerungsleitung 16, eine Signalübertra­ gungsschaltung 17, die zwischen der ersten Verzögerungslei­ tung 15 und der zweiten Verzögerungsleitung 16 geschaltet ist, und den Verstärker 1d. Die Verzögerungsschaltungen 5 und 6 führen eine Verzögerungszeit gleich der Verzögerung aufgrund des Signalzwischenspeichers 1b bzw. eine Verzöge­ rungszeit gleich der Verzögerung aufgrund des Verstärkers 1d ein.

Die erste Verzögerungsleitung 15 enthält mehrere Verzöge­ rungsstufen 150, 151, 152, . . ., 15n, 15n+1, 15n+2, . . ., 15N, die in Reihe geschaltet sind, und jede der Verzöge­ rungsstufen 150 bis 15N ist durch eine Reihenschaltung ei­ nes NAND-Gates NA3 und eines Inverters INV2 gebildet. Der Signalzwischenspeicher 1b liefert das externe Taktsignal CLKex an das NAND-Gate NA3 der ersten Stufe 150, das ex­ terne Taktsignal CLKex wird zur letzten Verzögerungsstufe 15N übertragen.

Die zweite Verzögerungsleitung 16 enthält auch mehrere Ver­ zögerungsstufen 160, . . ., 16n-n-1, 16N-n, 16N-n+1, . . ., 16N-1 und 16N, die in Reihe geschaltet sind, und jede der Verzögerungsstufen 160 bis 16N ist aus einem NAND-Gate NA4 und einem Inverter INV3 gebildet. Die Verzögerungsstufen 160 bis 16N sind gleich den Verzögerungsstufen 150 bis 15N, und die Verzögerungsstufen 150 bis 15N sind jeweils den Verzögerungsstufen 16N bis 160 zugeordnet. Die zweite Ver­ zögerungsleitung 16 überträgt ein Signal von Stufe zu Stufe nach links. Somit ist die Richtung der Signalübertragung entgegengesetzt bei der erste Verzögerungsleitung 15 und der zweiten Verzögerungsleitung 16.

Mehrere NAND-Gates NA5 bilden in Kombination die Signal­ übertragungsschaltung 17 und sind den Verzögerungsstufen 150 bis 15N und entsprechend den Verzögerungsstufen 16N bis 160 zugeordnet. Die NAND-Gates NA5 haben jeweilige Einga­ beknoten, die mit den Ausgabeknoten der Inverter INV2 der zugehörigen Verzögerungsstufen 150 bis 15N verbunden sind, und weitere Eingabeknoten, die mit dem externen Taktsignal CLKex versorgt werden. Die Ausgabeknoten der NAND-Gates NA5 sind mit den Eingabeknoten der NAND-Gates NA4 der zugehöri­ gen Verzögerungsstufen 16N bis 160 verbunden. Der Inverter INV3 der letzten Stufe 16N ist mit dem Verstärker ld ver­ bunden, und der Verstärker 1d liefert das interne Taktsi­ gnal CLKin an die interne Schaltung (nicht gezeigt).

Die Takterzeugungsschaltung entsprechend dem Stand der Technik verhält sich wie folgt. Der erste externe Taktpuls wird von dem Signalanschlußstift 1a über den Signalzwi­ schenspeicher 1b und die Verzögerungsschaltungen 5/6 an die erste Verzögerungsstufe 150 geliefert, und die erste Verzö­ gerungsleitung 15 überträgt den ersten externen Taktpuls zu der letzten Verzögerungsstufe 15N. Der zweite externe Takt­ puls wird von dem Signalzwischenspeicher 1b an die NAND-Ga­ tes NA5 geliefert, und die NAND-Gates NA5 werden simultan mit dem zweiten externen Taktpuls freigeschaltet. Wenn der erste externe Taktpuls die Verzögerungsstufe 15n erreicht, überträgt das NAND-Gate NA5 den ersten externen Taktpuls von dem Inverter INV2 der Verzögerungsstufe 15n an das NAND-Gate NA4 der Verzögerungsstufe 16N-n. Der erste ex­ terne Taktpuls wird von der Verzögerungsstufe 16N-n zu der Verzögerungsstufe 16N übertragen. Der erste externe Takt­ puls wird von dem Inverter INV3 der letzten Stufe 16N an den Verstärker 1d geliefert, und der Verstärker 1d liefert einen internen Taktpuls an die interne Schaltung (nicht ge­ zeigt).

Nun sei angenommen, daß der Signalzwischenspeicher 1b und der Verstärker 1d jeweils die Verzögerungszeit t1 bzw. die Verzögerungszeit t2 einführen. Die Verzögerungsschaltungen 5 und 6 führen ebenfalls die Verzögerungszeit t1 bzw. die Verzögerungszeit t2 ein, und der erste externe Taktpuls verbraucht die Zeit td während der Übertragung von der letzten Stufe 150 zu der Stufe 15n. Die Zykluszeit tCK wird als die Zeitdifferenz zwischen dem Pulsanstieg des ersten externen Taktpulses und dem Pulsanstieg des zweiten exter­ nen Taktpulses definiert, und der erste externe Taktpuls benötigt die Zeit gleich der Zykluszeit tCK bis zur Stufe 15n.

Aus diesem Grund ist die Zykluszeit tCK gleich der Ge­ samt-Verzögerungszeit (td+t1+t2).

Von dem Anlegen des zweiten externen Taktpulses an den Si­ gnalanschlußstift 1a bis zur Erzeugung des internen Takt­ pulses aus dem ersten externen Taktpuls führt der zweite externe Taktpuls die Verzögerungszeit t1 aufgrund des Si­ gnalzwischenspeichers 1b ein, wird der externe Taktpuls von der Verzögerungsstufe 16N-n zur letzten Stufe 16N übertra­ gen, und erhöht der Verstärker 1d die Amplitude des ersten externen Taktpulses für den internen Taktpuls. Aus diesem Grund ist die Gesamt-Verzögerungszeit gleich (t1+td+t2) Somit wird der interne Taktpuls mit dem Pulsanstieg des dritten externen Taktpulses erzeugt, und die Takterzeu­ gungsschaltung entsprechend dem Stand der Technik elimi­ niert die Phasendifferenz innerhalb der zwei Zyklen. Wenn das interne Taktsignal CLKin nicht benötigt wird, wird die Takterzeugungsschaltung entsprechend dem Stand der Technik ausgeschaltet, und der Stromverbrauch während des Warte­ zeitabschnitts wird auf Null verringert.

Mit der Synchron-Spiegelverzögerung ist die doppelte Daten­ übertragungsrate möglich. Fig. 9 zeigt eine Takterzeugungs­ schaltung entsprechend dem Stand der Technik für die dop­ pelte Datenübertragungsrate. Bei der Takterzeugungsschal­ tung entsprechend dem Stand der Technik für die doppelte Datenübertragungsrate sind Verzögerungsschaltungen 18/19 zwischen der Verzögerungsschaltung 6 und der ersten Verzö­ gerungsleitung 15 eingeführt, und die zweite Verzögerungs­ leitung 16 wird verdoppelt, so daß zwei Signalübertragungs­ wege 20a/20b in einer zweiten Verzögerungsleitung 20 ent­ halten sind. Die externen zwei Signalübertragungswege 20a/20b sind parallel mit einem OR-Gate (OR1) eines Ver­ stärkers 21 verbunden. Der Signalübertragungsweg 20a hat Verzögerungsstufen, die mit den ungeraden Verzögerungsstu­ fen 150, . . . der ersten Verzögerungsleitung 15 verbunden sind, und der andere Signalübertragungsweg 20b hat Verzöge­ rungsstufen, die mit den geraden Verzögerungsstufen 151, . . . der ersten Verzögerungsleitung 15 verbunden sind. Aus die­ sem Grund sind die Verzögerungsstufen für jeden Signalüber­ tragungsweg 20a/20b gleich der Hälfte der Verzögerungsstu­ fen der ersten Verzögerungsleitung 15, und jeder der Si­ gnalübertragungswege 20a/20b führt eine Verzögerungszeit gleich der Hälfte der Verzögerungszeit ein, die durch die zweite Verzögerungsleitung 16 eingeführt wird. Jede der Verzögerungsstufen der zweiten Verzögerungsleitung 20 wird durch eine Reihenschaltung des NAND-Gates NA4 und des In­ verters INV3 gebildet.

Die Verzögerungsschaltung 5/18 und die weitere Verzöge­ rungsschaltung 6/19 führen eine Verzögerungszeit gleich der Verzögerung aufgrund des Signalzwischenspeichers 1b bzw. eine Verzögerungszeit gleich der Verzögerung aufgrund des Verstärkers 21 ein. Die erste Verzögerungsleitung 15 über­ trägt einen externen Taktpuls in der Zeit td, und die zweite Verzögerungsleitung 20 fügt eine Verzögerungszeit td/2 während der Übertragung des externen Taktpulses ent­ lang der beiden Übertragungswege 20a, 20b ein. Der erste externe Taktpuls und der zweite externe Taktpuls definieren die Zykluszeit tCK gleich (2×t1 + 2×t2 + td), und der Verstärker 21 erzeugt einen internen Taktpuls aus dem ex­ ternen Taktpuls nach dem Ablauf der Zeit (t1 + td/2 + t2) Der Zeitablauf beträgt die Hälfte der Zykluszeit tCK. Somit ist der interne Taktpuls um 180° gegenüber dem zweiten ex­ ternen Taktpuls verzögert. Wenn die Taktsignalerzeugungs­ schaltung entsprechend dem Stand der Technik aus Fig. 9 mit der in Fig. 8 gezeigten Takterzeugungsschaltung entspre­ chend dem Stand der Technik kombiniert wird, erzeugt die Kombination das interne synchrone Taktsignal CLKin, das für die doppelte Datenübertragungsrate geeignet ist.

Somit ermöglicht die Takterzeugungsschaltung entsprechend dem Stand der Technik, die mit dem Register gesteuerten verzögerten Regelschleifen-Schema/Synchronspiegelverzöge­ rungs-Schema ausgebildet ist, die doppelte Datenübertra­ gungsrate und macht augenblicklich das interne Taktsignal CLKin synchron mit dem externen Taktsignal CLKex. Die Takterzeugungsschaltung entsprechend dem Stand der Technik verringert drastisch den elektrischen Leistungsverbrauch während der Wartezeit, und stellt unabhängig von der Stabi­ lität der Leistungsspannung das interne Taktsignal CLKin exakt auf eine Zielfrequenz ein.

Jedoch erfüllt die Takterzeugungsschaltung entsprechend dem Stand der Technik mit dem Register gesteuerten verzögerten Regelschleifen-Schema und die Takterzeugungsschaltung ent­ sprechend dem Stand der Technik mit der synchronen Spiegel­ verzögerungs-Schema kaum die Anforderungen der nächsten Verdopplung der Datenübertragungsrate und sie sind nur für einen engen Frequenzbereich geeignet. Die nächste Verdopp­ lung der Datenübertragungsrate benötigt ein internes Takt­ signal, das in der Frequenz wesentlich höher als das Takt­ signal CLKin ist. Wenn Takterzeugungsschaltungen entspre­ chend dem Stand der Technik mit höheren Frequenzen ange­ trieben werden, wird das Fenster für die Eingabedaten und Ausgabedaten enger. Dies führt zu einer Verringerung des Spielraums.

Genauer gesagt, benötigt die Halbleiterspeichervorrichtung eine Eingabe-Set-up-Zeit ts und eine Eingabehaltezeit th1 für einen Dateneinschreibbetrieb, wie es in Fig. 4A gezeigt ist. Die Halbleiterspeichervorrichtung hält ein Eingabeda­ tensignal während der Eingabe-Set-up-Zeit ts, und die Ein­ gabe-Set-up-Zeit ts und die Eingabehaltezeit th1 sind vor und hinter der vorderen Flanke des Taktsignals verteilt. In ähnlicher Art und Weise benötigt die Halbleiterspeichervor­ richtung eine Zugriffszeit ta, eine Ausgabehaltezeit th2 für den Datenauslesebetrieb, wie es in Fig. 4B gezeigt ist. Die Halbleiterspeichervorrichtung bestimmt den Logikpegel der Auslesedaten während der Zugriffszeit und hält die vor­ angehenden Auslesedaten in der Ausgabehaltezeit th2.

Wie vorangehend beschrieben wurde, ändert die in Fig. 6 und 7 gezeigte Takterzeugungsschaltung entsprechend dem Stand der Technik schrittweise die Verzögerungszeit durch das Verschieben des Steuersignals, und jede der Verzögerungs­ stufen NA21/IV11 . . . fügt ein Stück Verzögerungszeit - als eine Einheit - in die Übertragung des komplementären Taktsignals/externen Taktsignals CLKBex/CLKex ein. Mit an­ deren Worten, die Auflösung der Takterzeugungsschaltungen entsprechend dem Stand der Technik mit dem registergesteu­ erten Verzögerungs-Regelschleifenschema ist äquivalent zu zwei Logikgate-Stufen. In ähnlicher Weise ändert die Takt­ erzeugungsschaltung entsprechend dem Stand der Technik, wie in den Fig. 8 und 9 gezeigt ist, stufenweise die Verzö­ gerungszeit über die Signalübertragung des Signals CLKex, und zwei Logikgates als Einheit der Verzögerung führen die Verzögerungszeit ein. Aus diesem Grund ist die Auflösung der Takterzeugungsschaltungen entsprechend dem Stand der Technik mit dem Synchron-Spiegelverzögerungs-Schema eben­ falls äquivalent zu zwei Logikgatestufen. In dieser Situa­ tion ist die Zykluszeit tCK in dieser Einheit der Verzöge­ rung variabel, und die Änderung der Zykluszeit tCK verur­ sacht, daß der interne Taktpuls zu einem anderen Zeitpunkt bzw. mit einer anderen Zeitsteuerung erzeugt wird. Dies führt dazu, daß das interne Taktsignal CLKin gegenüber dem externen Taktsignal CLKex verschoben ist. Wenn das interne Taktsignal CLKin gegenüber dem externen Taktsignal CLKex verschoben ist, ist der Spielraum für die Eingabe/Setup-Zeit ts, die Eingabehaltezeit th1, die Zugriffszeit ta und die Ausgabehaltezeit th2 geändert, da sie auf Basis des ex­ ternen Taktsignals CLKex definiert sind.

Die Datenauslesezeitsteuerung und die Dateneinschreibzeit­ steuerung sind mit Störkapazitäten und/oder Störinduktivi­ täten änderbar, die mit den Dateneingabesignalleitungen verbunden sind, und die Fluktuation des internen Taktsi­ gnals CLKin erlauben es der Datenauslesezeitsteuerung und der Dateneinlesezeitsteuerung nur innerhalb eines engen Be­ reichs zu variieren. Wenn der Benutzer vom Hersteller for­ dert, die Marge für Datenauslesen und das Dateneinschreiben großzuhalten, ist der Hersteller gezwungen, die Parameter während des Herstellungsprozesses streng zu kontrollieren. Andernfalls opfert der Hersteller die Erhöhung der Ge­ schwindigkeit.

Ein weiteres dem Stand der Technik inhärentes Problem ist eine unerwünschte Signalformstörung des internen Taktsi­ gnals CLKin. Jede Verzögerungsstufe in den veränderlichen Verzögerungsschaltungen 10/12 und den ersten und zweiten Verzögerungsleitungen 15/16/20 besteht aus einem NAND-Gate und einem Inverter, die in Reihe geschaltet sind. Eine Par­ allelschaltung aus Feldeffekttransistoren vom p-Kanaltyp und einer Reihenschaltung aus Feldeffekttransistoren vom n-Kanaltyp bildet Teil des Standard-NAND-Gates und verursa­ chen die Signalformverzerrung aufgrund des Unterschieds der Durchlaßzeit zwischen dem Pulsanstieg und dem Abfall. Im schlimmsten Fall verliert die Takterzeugungsschaltung entsprechend dem Stand der Technik einen internen Taktpuls.

Es ist deshalb eine wichtige Aufgabe der Erfindung, eine Taktsignalerzeugungsschaltung zu schaffen, die ein internes Taktsignal synchron mit einem externen Taktsignal erzeugt, das in einem weiten Frequenzbereich variabel ist, ohne eine Signalverlaufsverzerrung und großen elektrischen Leistungs­ verbrauch.

Diese Aufgabe wird durch eine Takterzeugungsschaltung ent­ sprechend Anspruch 1 gelöst. Die weiteren Ansprüche betref­ fen vorteilhafte Aspekte der Erfindung.

Entsprechend einem erfindungsgemäßen Aspekt wird eine Takt­ erzeugungsschaltung geschaffen, die umfaßt:
eine erste Steuerung, die von einem einleitenden Takt­ signal abhängig ist, zur Erzeugung eines ersten Taktsi­ gnals, das sich von einem ersten Pegel auf einen zweiten Pegel in einer ersten Zeitperiode - gleich einer Pulsperi­ ode des einleitenden Taktsignals - und von dem zweiten Pe­ gel in den ersten Pegel in einer zweiten Zeitperiode - gleich der Pulsperiode - und alternierend mit der ersten Zeitperiode ändert, eines erstes komplementären Steuersi­ gnals, das sich komplementär zwischen dem ersten Pegel und dem zweiten Pegel in Bezug auf das erste Steuersignal än­ dert, und eines ersten Eingabesignals, das sich von einem inaktiven Pegel auf einen aktiven Pegel in der ersten Zeit­ periode ändert;
eine erste Verzögerungsschaltung, die eine Mehrzahl er­ ster Verzögerungsstufen enthält, die in Reihe durch erste Signalübertragungsleitungen und zweite jeweils mit den er­ sten Übertragungsleitungen gepaarte Signalübertragungslei­ tungen geschaltet und von dem ersten Eingabesignal abhängig sind, um ein erstes Potentialflankensignal zu erzeugen und das erste Potentialflankensignal von einer ersten Verzöge­ rungsstufe, die über eine Eingabesignalleitung mit der Steuerung verbunden ist, zu einer bestimmten Verzögerungs­ stufe der Mehrzahl Verzögerungsstufen in der ersten Zeitpe­ riode, und von der bestimmten Verzögerungsstufe über die erste Verzögerungsstufe zu einer ersten Ausgabesignallei­ tung in dem zweiten Zeitperiode zu übertragen; und
einen ersten Ein-Schuß-Pulserzeuger, der mit der ersten Ausgabesignalleitung verbunden ist, um einen ersten inter­ nen Taktpuls zu erzeugen, der eine konstante Phasenbezie­ hung zu einem einleitenden Taktpuls des präliminären Takt­ signals in der zweiten Zeitperiode hält, und
wobei die Mehrzahl erster Verzögerungsstufen enthalten:
eine erste Ladeschaltung, die mit einer ersten Lei­ stungsspannungsleitung verbunden ist und mit dem ersten Steuersignal in der zweiten Zeitperiode freigeschaltet wird, um so von einem Potentialpegel an der ersten Signal­ leitung zu der nächsten Verzögerungsstufe abhängig zu wer­ den, um einen Stromweg von der ersten Leistungsspannungs­ leitung zu der ersten Ausgabesignalleitung oder zu der zweiten Signalleitung der vorangehenden Stufe zu erzeugen,
eine erste Entladeschaltung, die mit einer zweiten Lei­ stungsspannungsleitung verbunden ist, die einen anderen Po­ tentialpegel als die erste Leistungsspannungsleitung hat, und die mit dem ersten Steuersignal in der ersten Zeitperi­ ode freigeschaltet wird, um so von einem Potentialpegel entweder an der ersten Eingabesignalleitung oder der ersten Signalleitung der vorangehenden Verzögerungsstufe abhängig zu werden, um einen Stromweg von der vorgenannten ersten Ausgabesignalleitung oder von der zweiten Signalleitung zu der zweiten Leistungsspannungsleitung zu schaffen,
eine zweite Ladungsschaltung, die mit der ersten Lei­ stungsspannungsleitung verbunden ist und mit dem ersten komplementären Steuersignal in der ersten Zeitperiode frei­ geschaltet wird, um so von einem Potentialpegel an der vor­ genannten Ausgabesignalleitung oder an der zweiten Signal­ leitung der vorangehenden Verzögerungsstufe abhängig zu werden, um einen Stromweg von der ersten Leistungsspan­ nungsleitung zu der ersten Signalleitung zur nächsten Ver­ zögerungsstufe zu schaffen, und
eine zweite Entladeschaltung, die mit der zweiten Lei­ stungsspannungsleitung verbunden ist und mit dem ersten komplementären Steuersignal in der zweiten Zeitperiode freigeschaltet wird, um so von einem Potential an der zwei­ ten Signalleitung zur nächsten Verzögerungsstufe abhängig zu werden.

Die Merkmale und Vorteile der Takterzeugungsschaltung wer­ den besser aus der folgenden Beschreibung im Zusammenhang mit den beiliegenden Zeichnungen verständlich, in denen zeigt:

Fig. 1 ein Blockdiagramm einer Takterzeugungsschaltung entsprechend dem Stand der Technik;

Fig. 2 eine Zeitsteuerungstafel, die das Verhalten der Takterzeugungsschaltung entsprechend dem Stand der Technik zeigt;

Fig. 3 ein Blockdiagramm der Phasenregelschleife, die in einer Takterzeugungsschaltung entsprechend dem Stand der Technik enthalten ist;

Fig. 4A und 4B Zeitsteuerungstafeln des Verhaltens ei­ nes Computersystems, das für die doppelte Da­ tenübertragungsrate ausgestaltet ist;

Fig. 5 ein Blockdiagramm einer Takterzeugungsschal­ tung, die in einer integrierten Halbleiter­ schaltungsvorrichtung verwendet wird, welche für die doppelte Datenübertragungsrate ausge­ staltet ist;

Fig. 6 ein Schaltdiagramm, das die Schaltungskonfigu­ ration der Takterzeugungsschaltung entsprechend dem Stand der Technik zeigt, die mit dem regi­ stergesteuerten verzögerten Regelschleifen-Schema ausgebildet ist;

Fig. 7 ein Schaltdiagramm, das die Schaltungskonfigu­ ration der Takterzeugungsschaltung entsprechend dem Stand der Technik zur Erzeugung des inter­ nen Taktsignals mit 180° Verzögerung gegenüber dem externen Taktsignal zeigt;

Fig. 8 ein Schaltungsdiagramm, das die Schaltungskon­ figuration der Takterzeugungsschaltung entspre­ chend dem Stand der Technik zeigt, die mit dem synchronen Spiegelverzögerungs-Schema ausgebil­ det ist;

Fig. 9 ein Schaltdiagramm, das die Schaltungkonfigura­ tion der Takterzeugungsschaltung entsprechend dem Stand der Technik zeigt, das für die dop­ pelte Datenübertragungsrate ausgebildet ist;

Fig. 10 ein Schaltdiagramm, das die Schaltungskonfigu­ ration einer Takterzeugungsschaltung entspre­ chend der Erfindung zeigt;

Fig. 11 eine Zeitsteuerungstafel, die das Schaltungs­ verhalten einer Steuerung, einer Verzögerungs­ schaltung und einer Pulserzeugungsschaltung zeigt, die in der Takterzeugungsschaltung ent­ halten sind;

Fig. 12 eine Zeitsteuerungstafel, die das Schaltungs­ verhalten der Takterzeugungsschaltung zeigt;

Fig. 13 eine Zeitsteuerungstafel, die die Signalver­ läufe zeigt, wenn eine Phasendifferenz auf­ tritt;

Fig. 14 ein Schaltungsdiagramm, das das Verhalten einer weiteren Takterzeugungsschaltung entsprechend der Erfindung zeigt;

Fig. 15 eine Zeitsteuerungstafel, die das Verhalten der in der Takterzeugungsschaltung enthaltenen Ver­ zögerungsschaltung zeigt;

Fig. 16 eine Zeitsteuerungstafel, die das Verhalten der Takterzeugungsschaltung zeigt;

Fig. 17 ein Schaltdiagramm, das die Ausbildung einer Verzögerungsschaltung zeigt, die in einer wei­ teren Takterzeugungsschaltung entsprechend der Erfindung enthalten ist;

Fig. 18 ein Schaltungsdiagramm, das die Konfiguration noch einer weiteren erfindungsgemäßen Takter­ zeugungsschaltung zeigt;

Fig. 19 ein Schaltungsdiagramm, das die Konfiguration einer weiteren erfindungsgemäßen Takterzeu­ gungsschaltung zeigt;

Fig. 20 ein Schaltungsdiagramm, das die Konfiguration einer veränderbaren Verzögerungsschaltung und eines Verzögerungsregulators zeigt, die in der in Fig. 19 gezeigten Takterzeugungsschaltung enthalten sind;

Fig. 21 ein Schaltdiagramm, das die Konfiguration einem weiteren erfindungsgemäßen Takterzeugungsschal­ tung zeigt;

Fig. 22 ein Schaltungsdiagramm, das die Konfiguration einer veränderbaren Verzögerungsschaltung und eines Verzögerungsregulators zeigt, die in der in Fig. 21 gezeigten Takterzeugungsschaltung enthalten sind;

Fig. 23 ein Schaltungsdiagramm, das ein elektronisches System mit synchronen dynamischen Freizugriffs­ speichervorrichtungen zeigt;

Fig. 24 eine Zeitsteuerungstafel, die eine Steuerse­ quenz für eine Halbleiterspeichervorrichtung zeigt;

Fig. 25 ein Schaltungsdiagramm, das die Schaltungskon­ figuration einer erfindungsgemäßen Takterzeu­ gungsschaltung zeigt;

Fig. 26 ein Schaltungsdiagramm, das die Konfiguration einer Verzögerungsschaltung zeigt, die in der in Fig. 25 gezeigten Takterzeugungsschaltung enthalten ist;

Fig. 27 ein Schaltungsdiagramm, das die Konfiguration einer weiteren in der in Fig. 25 gezeigten Tak­ terzeugungsschaltung enthaltenen Verzöge­ rungsschaltung zeigt;

Fig. 28 eine Zeitsteuerungstafel, die das Verhalten der Takterzeugungsschaltung zeigt;

Fig. 29 ein Schaltungsdiagramm, das die Anordnung einer weiteren erfindungsgemäßen Takterzeugungsschal­ tung zeigt;

Fig. 30 ein Schaltungsdiagramm, das die Konfiguration einer weiteren tatsächlichen Verzögerungsschal­ tung zeigt, die in dem Pulserzeuger enthalten ist;

Fig. 31 eine Zeitsteuerungstafel, die das Verhalten der Takterzeugungsschaltung zeigt;

Fig. 32 ein Schaltungsdiagramm, das das Schaltungsdia­ gramm einer weiteren Takterzeugungsschaltung entsprechend der Erfindung zeigt;

Fig. 33 ein Schaltungsdiagramm, das die Konfiguration einer in der Takterzeugungsschaltung enthalte­ nen Verzögerungsschaltung zeigt;

Fig. 34 eine Zeitsteuerungstafel, die das Schaltungs­ verhalten der Takterzeugungsschaltung zeigt;

Fig. 35 ein Schaltungdiagramm, das eine weitere erfin­ dungsgemäße Takterzeugungsschaltung zeigt;

Fig. 36 ein Schaltungsdiagramm, das eine weitere erfin­ dungsgemäße Takterzeugungsschaltung zeigt;

Fig. 37 eine Zeitsteuerungstafel, die das Verhalten der in Fig. 10 gezeigten Takterzeugungsschaltung zeigt, wenn das externe Taktsignal instabil ist;

Fig. 38 eine Zeitsteuerungstafel, die das Verhalten der in Fig. 36 gezeigten Takterzeugungsschaltung zeigt, wenn das externe Taktsignal instabil ist;

Fig. 39 ein Schaltungsdiagramm, das eine weitere erfin­ dungsgemäße Takterzeugungsschaltung zeigt;

Fig. 40 ein Schaltungsdiagramm, das die Konfiguration einer Flip-Flop-Schaltung zeigt, die in der Takterzeugungsschaltung enthalten ist;

Fig. 41 ein Schaltungsdiagramm, das eine weitere erfin­ dungsgemäße Takterzeugungsschaltung zeigt; und

Fig. 42A und 42B Zeitsteuerungstafeln, die das Verhalten einer Testschaltung zeigt, die in der Takter­ zeugungsschaltung enthalten ist.

Erste Ausführungsform

In Fig. 10 der Zeichnungen ist eine die Erfindung verkör­ pernde Takterzeugungsschaltung auf einem Halbleiterchip 20 zusammen mit einer internen Schaltung 21 ausgebildet. Die Takterzeugungsschaltung enthält eine Empfangsschaltung 22, die mit einem Signalanschlußstift 23 verbunden ist, eine Polaritätssteuerung 24, die mit der Empfangsschaltung 22 verbunden ist, ein Paar Steuerungen 25a/25b, die mit der Empfangsschaltung 22 und der Polaritätssteuerung 24 direkt und indirekt über einen Inverter INV10 verbunden sind, ein Paar Verzögerungsschaltungen 26a, 26b, die mit dem Paar Steuerungen 25a/25b verbunden sind, ein Paar Pulserzeuger 27a/27b, die mit dem Paar Verzögerungsschaltungen 26a/26b verbunden sind, und einen Verstärker 28, der mit dem Paar Pulserzeuger 27a/27b verbunden ist. Ein externes Taktsignal CLKex wird an den Signalanschlußstift 23 angelegt, und der Verstärker 28 liefert ein internes Taktsignal CLKin an die interne Schaltung 21.

Das externe Taktsignal CLKex wird an die Empfangsschaltung 22 übertragen, und die Empfangsschaltung 22 erzeugt ein Taktsignal CLKex' aus dem externen Taktsignal CLKex. Das Taktsignal CLKex' unterscheidet sich bezüglich des Potenti­ albereichs von dem externen Taktsignal CLKex.

Die Polaritätssteuerung 24 enthält eine Flip-Flop-Schaltung 24a, einen Inverter 24b, der zwischen einem Ausgabeknoten Q und einem Dateneingabeknoten D geschaltet ist, und einen Inverter 24c, der zwischen der Empfangsschaltung 22 und ei­ nem Taktknoten C geschaltet ist. Das Taktsignal CLKex' wird über den Inverter 24c an den Taktknoten C geliefert, und die Flip-Flop-Schaltung 24 ändert den Logikpegel des Ausga­ beknotens Q in Abhängigkeit von dem Taktsignal CLKex'. Die Polaritätssteuerung 24 liefert ein Polaritätssteuerungssi­ gnal CTL10 an die Steuerungen 25a/25b.

Die Steuerung 25a ist bezüglich der Schaltungskonfiguration identisch zu der anderen Steuerung 25b, und somit wird nur die Steuerung 25a beschrieben. Die Steuerung 25a enthält eine Flip-Flop-Schaltung 25c, eine Verzögerungsschaltung 25d und ein AND-Gate 25e. Die Verzögerungsschaltung 25d ist mit dem Ausgabeknoten Q verbunden, und das AND-Gate 25e hat zwei Eingabeknoten, von denen einer mit dem Ausgabeknoten der Verzögerungsschaltung 25d und der andere mit dem Ausga­ beknoten Q der Flip-Flop-Schaltung 25c verbunden ist. Das Taktsignal CLKex' wird dem Taktknoten C der Flip-Flop-Schaltung 25c zugeführt, und das Polaritätssteuerungssignal CTL10 ist mit dem Eingabeknoten D der Flip-Flop-Schaltung 25c verbunden. Das Polaritätssteuerungssignal CTL10 wird mit dem Pulsanstieg des Taktsignals CLKex' umgeschaltet, und die Flip-Flop-Schaltung 25c erzeugt ein Steuersignal CTL11 und ein komplementäres Steuersignal CTLB11. Das kom­ plementäre Steuersignal CTLB11 ist in der Phase gegenläufig zum Steuersignal CTL11. Das Steuersignal CTL11 wird dem AND-Gate 25e zugeführt, und die Verzögerungsschaltung 25b liefert ein verzögertes Signal an das AND-Gate 25e. Aus diesem Grund erzeugt das AND-Gate 25e ein Steuersignal mit dem Pulsanstieg des verzögerten Signals, und das Steuersi­ gnal CTL12 fällt mit dem Pulsabfall des Steuersignals CTL11. Ein bestimmter Zeitabstand wird zwischen dem Steuer­ signal CTL11 und dem Steuersignal CTL12 eingeführt. Die Steuersignale CTL11/CTL12 und das komplementäre Steuersi­ gnal CTLB11 werden der zugehörigen Verzögerungsschaltung 26a/26b zugeführt. Obwohl beide Flip-Flop-Schaltungen 24a/25c von dem Taktsignal CLKex' abhängig sind, invertiert der Inverter 24c das Taktsignal CLKex' und vermeidet, daß die Flip-Flop-Schaltung 24a aufgrund eines unterschiedli­ chen Schräglaufes fehlerhaft arbeitet.

Die Verzögerungsschaltung 26a ist bezüglich der Schaltungs­ konfiguration ebenfalls identisch zu der Verzögerungsschal­ tung 26b, und es wird nur die Verzögerungsschaltung 26a be­ schrieben. Die Verzögerungsschaltung 26a enthält eine Mehr­ zahl Verzögerungsstufen 2600, 2601, . . ., 260n-1, 260n, 260n+1, . . ., 260N, die in Reihe geschaltet sind, und die Verzögerungsstufen 2600 bis 260N haben den gleichen Aufbau. Jede Verzögerungsstufe hat eine erste Reihenschaltung aus Feldeffekttransistoren QP1/QP2 vom p-Kanaltyp, eine zweite Reihenschaltung aus Feldeffekttransistoren QP3/QP4 vom p-Kanaltyp, eine erste Reihenschaltung aus Feldeffekttransi­ storen QN1/QN2 vom n-Kanaltyp und eine zweite Reihenschal­ tung von Feldeffekttransistoren QN3/QN4 vom n-Kanaltyp. Die erste Reihenschaltung aus Feldeffekttransistoren QP1/QP2 vom P-Kanaltyp ist zwischen einer positiven Leistungsspan­ nungsleitung Vd und einer Signalübertragungsleitung Bn-1 geschaltet, und die erste Reihenschaltung der Feldef­ fekttransistoren QN1/QN2 vom n-Kanaltyp ist zwischen der Signalübertragungsleitung Bn-1 und der Masseleitung ge­ schaltet. Andererseits ist die zweite Reihenschaltung Feld­ effektransistoren QP3/QP4 vom p-Kanaltyp zwischen der posi­ tiven Leitungsspannungsleitung Vd und einer Signalübertra­ gungsleitung An geschaltet, und die zweite Reihenschaltung aus Feldeffekttransistoren QN3/QN4 vom n-Kanaltyp ist zwi­ schen der Signalübertragungsleitung An und der Masseleitung geschaltet. Die Signalübertragungsleitungen Bn-1 bzw. An sind jeweils mit der Gateelektrode des Feldeffekttransi­ stors QP4 vom P-Kanaltyp bzw. der Gateelektrode des Feldef­ fekttransistors QP2 vom p-Kanaltyp verbunden. Die zweiten Steuersignale CTL11 bzw. das komplementäre Steuersignal CTLB11 werden der Gateelektrode des Feldeffektransistors QP1 vom p-Kanaltyp bzw. der Gateelektrode des Feldef­ fekttransistors QP3 vom p-Kanaltyp zugeführt. Die Steuersi­ gnale CTL11 bzw. das komplementäre Steuersignal CTLB11 wer­ den des weiteren der Gateelektrode des Feldeffekttransi­ stors QN2 vom n-Kanaltyp bzw. der Gateelektrode des Feldef­ fekttransistors QN4 vom n-Kanaltyp zugeführt. Die anderen Feldeffektransistoren QN1 und QN3 vom n-Kanaltyp werden je­ weils durch die Signalübertragungsleitungen An-1 und Bn ge­ schaltet. Die Signalübertragungsleitungen Bn-1 und An-1 sind zwischen der Verzögerungsstufe 260n und der vorange­ henden Stufe 260n-1 geschaltet, und die Signalübertragungs­ leitungen An und Bn sind zwischen der Verzögerungsstufe 260n und der nächsten Verzögerungsstufe 260n+1 geschaltet. Somit sind die Verzögerungsstufen 2600 bis 260N in Reihe über die Signalübertragungsleitungen Ai und Bi geschaltet, wobei i eine natürliche Zahl ist, die von Null bis N läuft. Das AND-Gate 25e ist über eine Signalübertragungsleitung A0 mit der Verzögerungsstufe 2600 verbunden, und die Signal­ übertragungsleitung B0 ist zwischen der Verzögerungsstufe 2600 und dem Pulserzeuger 27a geschaltet.

Die Verzögerungsstufe 260n ändert die Potentialpegel der Signalübertragungsleitungen An-1/En-1 und der Signalüber­ tragungsleitung An/An wie folgt. Die anderen Verzögerungs­ stufen 2600 bis 260n-1 und 260n+1 bis 260N verhalten sich ähnlich der Verzögerungsstufe 260n.

Es wird angenommen, daß das Steuersignal CTL11 auf dem ho­ hen Pegel und dementsprechend das Steuersignal CTLB11 auf dem niedrigen Pegel ist. Während das Steuersignal CTL11 in dem hohen Pegel und das komplementäre Steuersignal CTLB11 in dem niedrigen Pegel ist, ist die Verzögerungsschaltung 26a in einer ersten Zeitperiode bzw in einem ersten Zeitab­ schnitt. Wenn die Signalübertragungsleitung An-1 auf den hohen Pegel übergeht, schalten die Feldeffekttransistoren QN1/QN2 an und ändern die Signalübertragungsleitung En-1 auf den niedrigen Pegel. Der niedrige Pegel der Signalüber­ tragungsleitung Bn-1 und des komplementären Steuersignals CTLB11 verursachen, daß die Feldeffekttransistoren QP3/QP4 vom p-Kanaltyp anschalten und die Feldeffekttransistoren QP3/QP4 vom p-Kanaltyp wechseln die Signalübertragungslei­ tung An auf den hohen Pegel.

Andererseits ist, wenn in dem nächsten Zeitabschnitt das Steuersignal CTL11 auf dem niedrigen Pegel ist, das komple­ mentären Steuersignal CTLE11 auf dem hohen Pegel. Der näch­ ste Zeitabschnitt wird als "zweite Zeitperiode" bezeichnet. Wenn die Signalübertragungsleitung Bn auf den hohen Pegel geändert wird, schalten die Feldeffekttransistoren QN3/QN4 vom n-Kanaltyp an und ändern die Signalübertragungsleitung auf den niedrigen Pegel. Der niedrige Pegel der Signalüber­ tragungsleitung An und des Steuersignals CTL11 mit niedri­ gem Pegel verursachen, daß die Feldeffekttransistoren QP1/QP2 vom p-Kanaltyp anschalten, und die Feldeffekttran­ sistoren QP1/QP2 vom p-Kanaltyp ändern die Signalübertra­ gungsleitung Bn-1 auf den hohen Pegel.

Der Pulserzeuger 27a ist in der Schaltungskonfiguration identisch zu dem Pulserzeuger 27b, und nur der Pulserzeuger 27a wird beschrieben. Der Pulserzeuger 27a enthält eine Verzögerungsschaltung 27c, die über die Signalübertragungs­ leitung B0 mit der Verzögerungsstufe 2600 verbunden ist, einen Inverter 27d, der mit der Verzögerungsschaltung 27c verbunden ist, und ein AND-Gate 27e mit zwei Eingabeknoten, die mit der Signalübertragungsleitung B0 bzw. mit dem In­ verter 27d verbunden sind. Das AND-Gate 27e erzeugt einen Taktpuls PS1, und das AND-Gate 27e des anderen Pulserzeu­ gers 27b erzeugt einen Taktpuls PS2. Die AND-Gates 27e sind mit dem Verstärker 28 verbunden. Wenn die Signalübertra­ gungsleitung B0 auf den niedrigen Pegel abfällt, ändert nach Ablauf einer gewissen Zeit der Inverter 27d den Einga­ beknoten des AND-Gates 27e auf den hohen Pegel und behält diesen Pegel bei. In dieser Situation werden, wenn die Si­ gnalübertragungsleitung B0 auf den hohen Pegel ansteigt, beide Eingabeknoten des AND-Gates 27e über die bestimmte Zeitspanne auf dem hohen Pegel gehalten, und das AND-Gate 27e erzeugt den Taktpuls PS1.

Der Verstärker 28 enthält ein OR-Gate 28a, und die Takt­ pulse PS1 und PS2 werden an das OR-Gate 28a angelegt. Der Verstärker 28 erzeugt das interne Taktsignal CLKin aus den Taktpulsen PS1/PS2.

Die Steuerung 25a, die Verzögerungsschaltung 26a und der Pulserzeuger 27a verhalten sich, wie es in Fig. 11 gezeigt ist. Das Taktsignal CLKex' steigt bei 5 ns an. Das Steuer­ signal CTL11 wird auf den hohen Pegel und das komplementäre Steuersignal CTLB11 auf den niedrigen Pegel geändert. Dann tritt die Verzögerungsschaltung 26a in die erste Zeitperi­ ode. Die Steuerung 25a liefert das Steuersignal CTL12 mit hohem pegel an die Signalübertragungsleitung A0 bei etwa 10 ns, und dementsprechend geht die Signalübertragungsleitung A0 auf den hohen Pegel über. Wie vorangehend beschrieben wurde, verursacht die Signalübertragungsleitung A0 mit dem hohem Pegel, daß die Signalübertragungsleitung B0 entladen und daß die Signalübertragungsleitung Al geladen wird. In ähnlicher Weise werden die Signalübertragungsleitungen Ai - wobei i gleich 1, 2, . . . ist - sequentiell geändert, und die Übertragungsleitungen Bi werden sequentiell entladen. Im Ergebnis ergibt sich ein "geriffeltes" Potentialflanken­ signal Eg1 an den Signalübertragungsleitungen A0/B0, wie es gezeigt ist.

Das Taktsignal CLKex' steigt bei 15 ns erneut an. Das Steu­ ersignal CTL11 fällt auf den niedrigen Pegel ab und das komplementäre Steuersignal CTLB11 steigt auf den hohen Pe­ gel an. Die Verzögerungsschaltung 26a tritt in die zweite Zeitperiode ein, und das Potentialflankensignal EG1 hat die Signalübertragungsleitung B8 erreicht. Das Potentialflan­ kensignal EG1 verursacht, daß die Verzögerungsstufe 2608 die Signalübertragungsleitung B8 entlädt.

Der Feldeffekttransistor QP3 vom p-Kanaltyp der Verzöge­ rungsstufe 2609 schaltet aufgrund des komplementären Steu­ ersignals CTLB11 mit dem hohem Pegel aus, und die Signal­ übertragungsleitung A9 wird nicht auf den hohen Pegel geän­ dert. Das Steuersignal CTL11 mit dem niedrigen Pegel verur­ sacht, daß der Feldeffekttransistor QP1 vom p-Typ der Ver­ zögerungsstufe 2608 angeschaltet wird, und die Signalüber­ tragungsleitung B8 nimmt wieder den hohen Pegel ein. Die Signalübertragungsleitung A8 wird entladen und erreicht er­ neut den niedrigen Pegel. Auf diese Art werden die Signal­ übertragungsleitungen Ai in der zweiten Zeitperiode sequen­ tiell entladen, und die Signalübertragungsleitungen Ei wer­ den in der zweiten Zeitperiode sequentiell geladen. Somit ergibt sich ein Potentialflankensignal EG2, das von den Si­ gnalübertragungsleitungen A8/8 hin zu den Signalübertra­ gungsleitungen A0/B0 in der zweiten Zeitperiode "geriffelt" ist. Das Potentialflankensignal EG2 wird über die Verzöge­ rungsstufe 2600 über die Signalübertragungsleitung B0 hin zu dem Pulserzeuger 27a übertragen, und der Pulserzeuger 27a erzeugt den internen Taktpuls PS1 bei 25 ns. Somit er­ zeugt der Pulserzeuger 27a den internen Taktpuls PS1 einmal alle zwei Taktzyklen.

Die Steuerung 25b, die Verzögerungsschaltung 26b und der Pulserzeuger 27b verhalten sich komplementär zu der Steue­ rung 25a, der Verzögerungsschaltung 26a und dem Pulserzeu­ ger 27a, da die Polaritätssteuerung 24 das Polaritätssteu­ ersignal CTL10 über den Inverter INV10 an die Steuerung 25b anlegt. Aus diesem Grund ist das Steuersignal CTL21 ein An­ tiphasensignal zu dem Steuersignal CTL11.

Fig. 12 zeigt das Verhalten der Takterzeugungsschaltung. Das externe Taktsignal CLKex steigt zu den Zeitpunkten t1, dem Zeitpunkt t4, . . ., wobei der Zeitpunkt t1 und der Zeit­ punkt t4 eine Zykluszeit tCK festlegen. Die Empfangsschal­ tung 22 erzeugt das Taktsignal CLKex' aus dem externen Taktsignal CLKex und liefert das Taktsignal CLKex' an die Steuerungen 25a/25b. Die Polaritätssteuerung 24 liefert das Polaritätssteuersignal CTL10 an die Steuerung 25a und das komplementäre Polaritätssteuersignal an die andere Steue­ rung 25b, und die Steuerungen 25a/25b wechseln die Steuer­ signale CTL11 und CTL21 komplementär zueinander ab. Aus diesem Grund liefern die Verzögerungsschaltungen 26a/26b die Potentialflankensignale EG2 und EG3 einmal alle zwei Zyklen 2tCK, und das Potentialflankensignal EG3 unterschei­ det sich in der Phase von dem Potentialflankensignal EG2 um 1800. Dementsprechend erzeugen die Pulserzeuger 27a/27b die internen Taktpulse PS1 und PS2, die in Bezug zueinander ge­ genphasig sind. Aus diesem Grund steigt der zweite Taktpuls PS1 zu dem Zeitpunkt t7, dem Zeitpunkt t9, . . .; und der an­ dere interne Taktpuls PS2 steigt zu dem Zeitpunkt t8, dem Zeitpunkt t10, . . .

Der interne Taktpuls PS1 wird mit dem internen Taktpuls PS2 über eine ODER-Verknüpfung bearbeitet, und der Verstärker 28 liefert das interne Taktsignal CLKin an die interne Schaltung 21. Das interne Taktsignal CLKin ist synchron zu dem externen Taktsignal CLKex.

Im Anschluß wird die Verzögerungszeit zwischen den Signalen beschrieben. Die Verzögerungsschaltung 26a/26b überträgt in der ersten Zeitperiode das Potentialflankensignal EG1 von der ersten Verzögerungsstufe 2600 zu einer bestimmten Verzögerungsstufe 260i und das Potentialflankensignal EG2/EG3 von der bestimmten Verzögerungsstufe 260i zu der ersten Verzögerungsstufe 2600. Die Störkapazität, die mit jeder Signalübertragungsleitung A0/B0/ Ai/Bi gekoppelt ist, ist gleich jener der anderen Signalübertragungsleitungen Ai/Bi/A0/B0, und die Feldeffekttransistoren QP1/QP4 vom p- Kanaltyp und die Feldeffekttransitoren QN1/QN4 vom n-Kanal­ typ einer bestimmten Verzögerungsstufe haben die gleichen Transistorcharakteristika wie jene der anderen Verzöge­ rungsstufe. Aus diesem Grund ist die Verzögerungszeit wäh­ rend des Übertragens des Potentialflankensignals EG1 gleich der Verzögerungszeit während der Übertragung des Potential­ flankensignals EG2/EG3.

Die Zeitspanne zwischen dem Anlegen des externen Taktsi­ gnals CLKex (t1) und der Ausgabe des Steuersignals CTL11/CTL21 (t2) wird als "t1" bezeichnet, und die Zeit­ spanne t1 wird für die Signalübertragung durch die Emp­ fangsschaltung 22 und die Steuerung 25a/25b benötigt. Die Zeitspanne zwischen der Eingabe des Potentialflankensignals EG1 in den Pulserzeuger 27a/27b (t6) und der Ausgabe des internen Taktsignals CLKin (t7) wird als "t2" bezeichnet, und die Zeitspanne t2 wird für die Signalübertragung durch den Pulserzeuger 27a/27b und den Verstärker 28 benötigt. Die Verzögerungsschaltung 26a/26d führt eine Verzögerungs­ zeit td in den Signalüb 99999 00070 552 001000280000000200012000285919988800040 0002019825986 00004 99880ertragung des Potentialflankensi­ gnals EG1 bzw. EG2/EG3 zwischen der ersten Verzögerungs­ stufe 2600 und der bestimmten Verzögerungstufe 260i ein.

Die Verzögerungsschaltung 25d wird so geregelt, daß die Verzögerungsschaltung 25d und das AND-Gate 25e eine Verzö­ gerungszeit gleich der Gesamtverzögerungszeit t1 und t2 einführen, nämlich (t1+t2). Das Steuersignal CTL11 ver­ bleibt in dem hohen Pegel während des Zeitabschnitts gleich der Zykluszeit tCK, und der Zeitabschnitt ist gleich dem Gesamtzeitabschnitt (t1+t2) zuzüglich dem Zeitabschnitt td, nämlich (t1+t2+td). Somit ist die Zykluszeit tCK gleich im Gesamtzeitabschnitt (t1+t2+td).

Das externe Taktsignal CLKex steigt zum Zeitpunkt t4 erneut an, und das Steuersignal CTL11 fällt zum Zeitpunkt t5 auf den niedrigen Pegel. Das Potentialflankensignal EG2/EG3 wird rückwärts von der bestimmten Verzögerungsstufe 260i zu der ersten Verzögerungsstufe 2600 übermittelt und an den Pulserzeuger 27a/27b übertragen. Der Pulserzeuger 27a/27b erzeugt den internen Taktpuls PS1/PS2, und das interne Taktsignal CLKin wird vom Verstärker 28 ausgegeben. Die Zeitspanne von dem Pulsanstieg des externen Taktsignals CLKex bis zur Ausgabe des internen Taktsignals CLKin wird als (t1+td+t2) ausgedrückt und ist gleich der Zykluszeit tCK. Das interne Taktsignal CLKin steigt synchron mit dem externen Taktsignal CLKex zum Zeitpunkt t7. Somit macht die Takterzeugungsschaltung das interne Taktsignal CLKin syn­ chron mit dem externen Taktsignal CLKex.

Nun sei angenommen, daß das externe Taktsignal CLKex die Zykluszeit tCK leicht erhöht, wobei das Potentialflankensi­ gnal EG1 die Verzögerungsstufe 2608 veranlaßt, die Signal­ übertragungsleitung A8 bei einem bestimmten Zeitabschnitt leicht größer als gewöhnlich zu entladen, und den Potenti­ alabfall der Signalübertragungsleitung B8 tiefer ausfallen läßt (vgl. Fig. 13 mit Fig. 11). Im Ergebnis benötigt die Verzögerungsstufe 2608 zusätzlich Zeit bis zur Wiederher­ stellung der Signalübertragungsleitung B8 und erhöht den Zeitabschnitt für die Signalübertragung von der Verzöge­ rungsstufe 2608 zur Signalübertragungsleitung B0. Somit verzögert die verlängerte Zykluszeit tCK' die Erzeugung des internen Taktpulses PS1/PS2, und die Verzögerungsschaltung 26a/26b hält die Phasendifferenz zwischen dem externen Taktsignal CLKex und dem internen Taktpuls PS1 konstant. Mit anderen Worten machen die Verzögerungsschaltungen 26a/26b das interne Taktsignal CLKin synchron mit dem in­ ternen Taktsignal CLKex unabhängig von der Fluktuation der Zykluszeit tCK.

Die Regulierung der Signalübertragungszeit wird durch die Reihenschaltung der Feldeffekttransistoren QP1/QP2 oder QP3/QP4 vom p-Kanaltyp und der Feldeffekttransistoren QN1/QN2 oder QN3/QN4 vom n-Kanaltyp für jede Verzögerungs­ stufe 260i erzielt, und die Auflösung ist gleich oder klei­ ner als eine logische Signalstufe.

Die Reihenschaltung der Feldeffekttransistoren QP1/QP2 vom p-Kanaltyp ist bezüglich der Stromtreiberfähigkeit gleich zu der Reihenschaltung der Feldeffekttransistoren QP3/QP4 vom p-Kanaltyp, und die Störkapazität, die von den Feldef­ fekttransistoren QP1/QP2 vom p-Kanaltyp getrieben werden muß, ist gleich der Störkapazität, die von den Feldef­ fekttransistoren QP3/QP4 vom p-Kanaltyp getrieben werden muß. In ähnlicher Weise sind die Feldeffekttransistoren QN1/QN2 vom n-Kanaltyp in ihrer Stromtreiberfähigkeit gleich zu der Reihenschaltung der Feldeffekttransistoren QN3/QN4 vom n-Kanaltyp, und die Störkapazität, die von den Feldeffekttransistoren QN1/QN2 vom n-Kanaltyp zu treiben ist, ist gleich der Störkapazität, die von den Feldef­ fekttransistoren QN3/QN4 vom n-Kanaltyp zu treiben ist. Aus diesem Grund wird die Fluktuation bei dem Ladebetrieb der Signalübertragungsleitung Ai während der ersten Zeitperiode durch die Variation bei dem Ladebetrieb der Signalübertra­ gungsleitung Bi während der zweiten Zeitperiode ausgegli­ chen, und die Fluktuation beim Ladebetrieb der Signalüber­ tragungsleitung Bi während der ersten Zeitperiode wird durch die Variation des Entladebetriebs der Signalübertra­ gungsleitung Ai während des zweiten Zeitperiode aufgehoben. Im Ergebnis sammelt sich die Zeitdifferenz zwischen der er­ sten Zeitperiode und der zweiten Zeitperiode in der Verzö­ gerungsschaltung 26a/26b nie an.

Auch wenn die Zykluszeit tCK sich ändert, betrifft die Va­ riation nur die Lade/Entladebetriebe einer bestimmten Ver­ zögerungsstufe 2601, und die maximale Phasendifferenz zwi­ schen dem externen Taktsignal CLKex und dem internen Takt­ signal CLKin ist gleich oder kleiner als die Verzögerungs­ zeit, die von einem einzelnen Gate eingeführt wird.

Wie aus dem Vorangehenden ersichtlich ist, erzielt die er­ findungsgemäße Takterzeugungsschaltung eine gute Synchroni­ sation zwischen dem externen Taktsignal CLKex und dem in­ ternen Taktsignal CLKin innerhalb von zwei Taktzyklen, und die Auflösung ist gleich oder kleiner als die Verzögerungs­ zeit, die von einem einzelnen Gate eingeführt wird.

Wenn die interne Schaltung 21 keine Zufuhr des internen Taktsignals CLKin von der Takterzeugungsschaltung fordert, werden alle Teilschaltungen 22, 24 bis 28 heruntergefahren, und der Stromverbrauch wird vollständig auf Null verrin­ gert.

Darüberhinaus hängen die Pulserzeuger 27a/27b nicht von dem Leistungsspannungspegel ab und erzeugen präzise die inter­ nen Taktpulse PS1/PS2 mit der Frequenz gleich der Frequenz des externen Taktsignals CLKex.

Letzlich ist die Verzögerungsstufe 260i durch Lade/Entlade-Transistoren gebildet, und die Lade/Entlade-Transistoren machen das Potentialflankensignal EG1/EG2/EG3 symmetrisch zwischen der Anstiegzeit und der Abfallzeit. Aus diesem Grund wird das Potentialflankensignal EG1/EG2/EG3 nie ver­ formt oder verloren.

Zweite Ausführungsform

In Fig. 14 der Zeichnungen ist eine weitere die Erfindung verkörpernde Takterzeugungsschaltung auf einem Halbleiter­ chip 30 zusammen mit einer internen Schaltung 31 ausgebil­ det. Die Takterzeugungsschaltung enthält auch die Empfangs­ schaltung 22, die Polaritätssteuerung 24, das Paar Steue­ rungen 25a/25b, das Paar Pulserzeuger 27a/27b und den Ver­ stärker 28. Diese Schaltungen 22, 24, 25a/25b, 27a/27b und 28 sind in der Schaltungskonfiguration gleich zu jenen der ersten Ausführungsform, und keine weitere Beschreibung hiervon wird hier gegeben.

Die Takterzeugungsschaltung enthält des weiteren ein Paar Steuerungen 35a/35b, ein Paar Pulserzeuger 37a/37b und vier Verzögerungsschaltungen 39a/39b/39c/39d. Die Steuerungen 35a/35b gleichen in ihrer Schaltungskonfiguration den Steuerungen 25a/25b, und die Pulserzeuger 37a/37b gleichen in ihrer Schaltungskonfiguration den Pulserzeugern 27a/27b. Aus diesem Grund werden das Paar Steuerungen 35a/35b und das paar Pulserzeuger 37a/37b im Anschluß nicht detailliert beschrieben.

Die Verzögerungsschaltungen 39a bis 39d sind in der Schal­ tungskonfiguration zueinander identisch, und nur die Verzö­ gerungsschaltung 39a wird im Anschluß beschrieben. Die Ver­ zögerungsschaltung 39a enthält mehrere Verzögerungsstufen 3900, . . ., 390n-1, 390n, 390n+1, . . . und 390N, und die Verzögerungsstufen 3901 bis 390N sind untereinander in ih­ rer Schaltungskonfiguration gleich. Aus diesem Grund wird nur die Verzögerungsstufe 390n detailliert beschrieben.

Die Verzögerungsstufe 390n enthält die Reihenschaltung aus Feldeffekttransistoren QP1/QP2 vom p-Kanaltyp, die Reihen­ schaltung aus Feldeffekttransistoren QN1/QN2 vom n-Kanal­ typ, die Reihenschaltung aus Feldeffekttransistoren QP3/QP4 vom p-Kanaltyp und die Reihenschaltung aus Feldeffekttran­ sistoren QN3/QN4 vom n-Kanaltyp - ähnlich der Verzögerungs­ stufe 260n. Die weiteren Feldeffekttransistoren QP5/QP6, QP7/QP8, QN5, QN6 und QN7/QN8 sind der Verzögerungsstufe 260n hinzugefügt und bilden Teile der Verzögerungsstufe 390n. Die Feldeffekttransistoren QP5/QP6 vom p-Kanaltyp sind in Reihe zwischen der Leistungszufuhrleitung Vd und der Signalübertragungsleitung Bn-1 geschaltet, und dement­ sprechend ist die Reihenschaltung der Feldeffekttransisto­ ren QP5/QP6 vom p-Kanaltyp parallel zu der Reihenschaltung der Feldeffekttransistoren QP1/QP2 vom p-Kanaltyp angeord­ net.

Das Steuersignal CTL11 wird der Gateelektrode des Feldef­ fekttransistors QP5 vom p-Kanaltyp zugeführt, und die Gate­ elektrode des Feldeffekttransistors Qp6 vom p-Kanaltyp ist mit der Signalübertragungsleitung An verbunden. Anderer­ seits sind die Feldeffekttransistoren QP7/QP8 vom p-Kanal­ typ jeweils den Feldeffekttransistoren QP3/QP4 zugeordnet. Das komplementäre Steuersignal CTLB11 wird der Gateelek­ trode des Feldeffekttransistors QP7 vom p-Kanaltyp zuge­ führt, und der Source-Knoten des Feldeffekttransistors QP7 vom p-Kanaltyp ist mit dessen Drainknoten verbunden. Die Gateelektrode des Feldeffekttransistors QP8 vom p-Kanaltyp ist mit der Signalübertragungsleitung Bn-1 verbunden, und der Feldeffekttransistor QP8 vom p-Kanaltyp hat einen Source-Knoten, der mit dem Drain-Knoten verbunden ist.

Die Feldeffekttransistoren QN5/QN6 vom n-Kanaltyp sind je­ weils den Feldeffekttransitoren QN1/QN2 vom n-Kanaltyp zu­ geordnet. Der Feldeffekttransistor QN5 vom n-Kanaltyp hat einen Sourceknoten und einen Drainknoten, die miteinander verbunden sind, und die Gateelektrode des Feldeffekttransi­ stors QN5 vom n-Kanaltyp ist mit der Signalübertragungslei­ tung An-1 verbunden. Der Feldeffekttransistor QN6 vom n-Ka­ naltyp hat einen Sourceknoten und einen Drainknoten, die miteinander verbunden sind, und das Steuersignal CTL11 wird an die Gateelektrode des Feldeffekttransistors QN6 vom n-Kanaltyp angelegt. Die Feldeffekttransistoren QN7/QN8 vom n-Kanaltyp sind in Reihe zwischen der Signalübertragungs­ leitung An und der Masseleitung geschaltet. Die Signalüber­ tragungsleitung Bn ist mit der Gateelektrode des Feldef­ fekttransistors QN7 vom n-Kanaltyp verbunden, und das kom­ plementäre Steuersignal CTLB11 wird der Gateelektrode des Feldeffektransistors QN8 vom n-Kanaltyp zugeführt.

Das Steuersignal CTL11 wird in der ersten Zeitperiode auf den hohen Pegel geändert. Wenn die Signalübertragungslei­ tung An-1 auf den hohen Pegel übergeht, werden die Feldef­ fekttransistoren QN1/QN2 vom n-Kanaltyp angeschaltet, und die Signalübertragungsleitung Bn-1 entlädt sich. Obwohl die Feldeffekttransistoren QN5/QN6 vom n-Kanaltyp ebenfalls an­ schalten, fließt kein Strom über die Feldeffekttransistoren QN5/QN6 vom n-Kanaltyp, da ihre jeweiligen Sourceknoten mit den Drainknoten verbunden sind. Wenn die Signalübertra­ gungsleitung Bn-1 auf den niedrigen Pegel übergeht, schal­ ten die Feldeffekttransistoren QP4/QP8 an. Das komplemen­ täre Steuersignal CTLB11 verursacht, daß die Feldef­ fekttransistoren QP3/QP7 anschalten, und die positive Lei­ stungsleitung Vd ändert die Signalübertragungsleitung An über die Reihenschaltung der Feldeffekttransistoren QP3/QP4 vom p-Kanaltyp. Kein Strom fließt über die Feldeffekttran­ sistoren QP7/QP8 vom p-Kanaltyp, da ihre Sourceknoten mit den jeweiligen Drainknoten verbunden sind.

Andererseits geht das Steuersignal CTL11 in der zweiten Zeitperiode in den niedrigen Pegel und das komplementäre Steuersignal CTLB11 in den hohen Pegel über. Wenn die Si­ gnalübertragungsleitung Bn auf den hohen Pegel übergeht, veranlassen die Signalübertragungsleitung Bn und das kom­ plementäre Steuersignal CTLB11, daß die Feldeffekttransi­ storen QN3/QN4/QN7/QN8 vom n-Kanaltyp anschalten, und die Reihenschaltung der Feldeffekttransistoren QN3/QN4 und QN7/QN8 vom n-Kanaltyp entladen die Signalübertragungslei­ tung An. Die Reihenschaltung der Feldeffekttransistoren QN7/QN8 vom n-Kanaltyp erhöht die Stromtreiberfähigkeit auf das doppelte gegenüber der ersten Ausführungsform, und die Signalübertragungsleitung An wird schnell auf den niedrigen Pegel entladen. Die Signalübertragungsleitung An im niedri­ gen Pegel und das Steuersignal CTL11 in dem niedrigen Pegel verursachen, daß die Feldeffekttransistoren QP1/QP2 und QP5/QP6 vom p-Kanaltyp anschalten, und die Reihenschaltung der Feldeffekttransistoren QP1/QP2 und QP5/QP6 vom p-Kanal­ typ ändern schnell die Signalübertragungsleitung Bn-1. So­ mit verringert sich die Signalübertragungsgeschwindigkeit der Verzögerungsstufe 390n auf die Hälfte der Signalüber­ tragungszeit der Verzögerungsstufe 260n.

Fig. 15 zeigt das Verhalten der Verzögerungsschaltung 39a. Das Taktsignal CLKex' steigt bei 5 ns, 25 ns, 45 ns, und die Zykluszeit tCK beträgt 20 ns, was doppelt so lang wie die Zykluszeit tCK der ersten Ausführungsform ist. Der Pulsanstieg bei 5 ns verursacht, daß das Steuersignal CTL11 und das komplementäre Steuersignal CTLB11 bei 6 ns auf den hohen pegel bzw. auf den niedrigen Pegel übergehen, und die Verzögerungsschaltung 39a gelangt in die erste Zeitperiode. Die Steuerung 25a erzeugt das Steuersignal CTL12. Dann än­ dert das Steuersignal CTL12 die Signalübertragungsleitung A0 auf den hohen Pegel, und die Verzögerungsstufe 3901 ent­ lädt die Signalübertragungsleitung B0 auf den niedrigen Pe­ gel. Die Signalübertragungsleitungen werden sequentiell von A1 bis A10 geladen, und die anderen Signalübertragungslei­ tungen werden sequentiell von B1 bis B10 entladen. Somit wird ein Potentialflankensignal EG1 von der Verzögerungs­ stufe 3901 zu der Verzögerungsstufe 3911 übertragen.

Das Taktsignal CLKex' steigt bei 25 ns erneut an, und die Verzögerungsschaltung 39a gelangt in die zweite Zeitperi­ ode. Das Steuersignal CTL11 und das komplementäre Steuersi­ gnal CTLB11 ändern sich jeweils auf den niedrigen Pegel bzw. den hohen Pegel in der zweiten Zeitperiode. Wenn sich das Steuersignal CTL11 und das komplementäre Steuersignal CTLB11 aufgrund des zweiten Pulsanstiegs bei 25 ns ändern, beginnt die Verzögerungsstufe 3912 die Signalübertragungs­ leitung A11 zu laden, und die Signalübertragungsleitung A11 steigt leicht über das Massepotential. Die Verzögerungs­ stufe 3912 stoppt den Ladebetrieb und ändert den Ladebe­ trieb auf Entladebetrieb. Somit werden Lade/Entlade-Be­ triebe wiederholt und ein Potentialflankensignal EG2 wird von der Verzögerungsstufe 3911 zu der Verzögerungsstufe 3901 übertragen. Wie vorangehend beschrieben wurde, ist die Stromtreiberfähigkeit jeder Verzögerungsstufe in der zwei­ ten Zeitperiode doppelt so groß wie in der ersten Zeitperi­ ode, und das Potentialflankensignal EG2 erreicht die Si­ gnalübertragungsleitung A0/B0 innerhalb der Hälfte der Si­ gnalübertragungszeit des Potentialflankensignals EG1.

Die Signalübertragungsleitung B0 überträgt das Potential­ flankensignal EG2 an den Pulserzeuger 27a und den Pulser­ zeuger 27a erzeugt einen internen Taktpuls PS1 bei 35 ns.

Fig. 16 zeigt das Schaltungsverhalten der Takterzeugungs­ schaltung. Die Polaritätssteuerung 24 und der Inverter INV10 verursachen, daß die Steuerung 35a, die Verzögerungs­ schaltung 35c und der Pulserzeuger 37a sich komplementär zu der Steuerung 35b, der Verzögerungsschaltung 39d und dem Pulserzeuger 37b verhalten, und der interne Taktpuls PS4 ist das Antiphasensignal zu dem internen Taktpuls PS3. Die Polaritätssteuerung 24 und der Inverter INV11 verursachen, daß die Steuerung 25a, die Verzögerungsschaltung 39a und der Pulserzeuger 27a sich komplementär zu der Steuerung 25b, der Verzögerungsschaltung 39b und dem Pulserzeuger 27b verhalten, und der interne Taktpuls PS2 ist das Antiphasen­ signal zu dem internen Taktpuls PS1. Die Pulserzeuger 37a/37b/27a/27b liefern die internen Taktpulse PS3/PS4/PS1/PS2 an das OR-Gate 28a des Verstärkers 28, und ein internes Taktsignal CLK wird von dem Verstärker 28 an die interne Schaltung 31 geliefert. Das interne Taktsignal CLKin ist synchron mit dem externen Taktsignal CLKex.

Die Zeitspanne zwischen dem Anlegen des externen Taktsi­ gnals CLKex und der Ausgabe des Steuersignals CTL11 wird als "t1" bezeichnet, und die Zeitspanne t1 wird für die Si­ gnalübertragung durch die Empfangsschaltung 22 und die Steuerung 25a benötigt. Die Zeitspanne zwischen der Eingabe des Potentialflankensignals EG2 in den Pulserzeuger 27a und der Ausgabe des internen Taktsignals CLKin wird als "t2" bezeichnet, und die Zeitspanne t2 wird für die Signalüber­ tragung durch den Pulserzeuger 27a und den Verstärker 28 benötigt. Die Verzögerungsschaltung 25d ist so eingestellt, daß eine Verzögerungszeit gleich 2(t1+t2) eingeführt wird.

Die Verzögerungsschaltung 39a führt die Verzögerungszeit td in die Signalübertragung des Potentialflankensignals EG1 zwischen der ersten Verzögerungsstufe 3901 und einer be­ stimmten Verzögerungsstufe 3900I in der ersten Zeitperiode ein, und das Potentialflankensignal EG2 verbraucht die Zeit td/2 zwischen der bestimmten Verzögerungsstufe 390i und der ersten Verzögerungsstufe 3901 in der zweiten Zeitperiode. Die Steuerung 25a hält das Steuersignal CTL11 auf dem hohen Pegel über den Zeitabschnitt gleich der Zyklus zeit tCK, und der Zeitabschnitt ist gleich dem Zeitabschnitt von dem Pulsanstieg des Steuersignals CTL11 bis zu dem Eintreffen des Potentialflankensignals EG1 an der bestimmten Verzöge­ rungsstufe 390i. Deshalb ist die Zykluszeit tCK gleich 2× (t1 + t2) + td.

In der zweiten Zeitperiode ist der Zeitabschnitt von der Eingabe des externen Taktsignals CLKex zur Ausgabe des in­ ternen Taktsignals CLKin als {t1+t2+(td/2)} ausgedrückt, und ist gleich tCK/2. Somit erzeugt der Pulserzeuger 27a den internen Taktpuls PS1 zum Mittelpunkt zwischen dem zweiten externen Taktpuls und dem dritten externen Takt­ puls.

Die die zweite Ausführungsform bildende Takterzeugungs­ schaltung erzielt alle Vorteile der ersten Ausführungsform. Die Auflösung des Taktzyklus tCK ist gleich oder kleiner als die Umschaltzeit eines einzigen Logikgates, und die Fluktuation aufgrund der Zykluszeit tCK ist insoweit ver­ nachlässigbar, als die Linearität zwischen der elektrischen Ladungsmenge und der Lade/Entladezeit beibehalten wird. Der erste interne Taktpuls wird nur gegenüber dem ersten exter­ nen Taktpuls durch den Zeitabschnitt verzögert, der das An­ derthalbfache der Zykluszeit tCK ist. Aus diesem Grund ist die Phasendifferenz in Bezug auf 1800 zwischen dem externen Taktsignal CLKex und dem internen Taktsignal CLKin gleich oder kleiner als die Umschaltzeit eines einzelnen Logikga­ tes. Das interne Taktsignal CLKin ist doppelt so hoch in der Frequenz wie das externe Taktsignal CLKex, und die Takterzeugungsschaltung, die die zweite Ausführungsform verwirklicht, erlaubt die doppelte Datenübertragungsrate.

Dritte Ausführungsform

Fig. 17 zeigt eine Verzögerungsschaltung 41, die in einer weiteren die Erfindung verkörpernden Takterzeugungsschal­ tung enthalten ist. Jede der Verzögerungsschaltungen 26a/26b wird durch die Verzögerungsschaltung 41 ersetzt. Die Verzögerungsschaltung 41 enthält mehrere Verzögerungs­ stufen 4101, . . . 410n-1, 410n, 410n+1, . . . und 410N, und die Verzögerungsstufen 4101 bis 410N sind in der Schaltungskon­ figuration zueinander gleich. Aus diesem Grund wird nur die Verzögerungsstufe 410n detailliert beschrieben. Die Verzö­ gerungsstufe 410n hat die Feldeffekttransistoren QP1/QP2/QP3/QP4 vom p-Kanaltyp und die Feldeffekttransisto­ ren QN1/QN2/QN3/QN4 vom n-Kanaltyp - ähnlich der Verzöge­ rungsstufe 260n - und die Feldeffekttransistoren QP9 und QP10 vom p-Kanaltyp und die Feldeffekttransistoren QN9/QN10 vom n-Kanaltyp sind der Verzögerungsstufe 260n hinzugefügt. Die Feldeffekttransistoren QP9/QP10 vom p-Kanaltyp sind parallel zu den Feldeffekttransistoren QP1/QP3 vom p-Kanal­ typ geschaltet, und die Feldeffekttransistoren QN9/QN10 vom n-Kanaltyp sind jeweils parallel zu den Feldeffekttransi­ storen QN2/QN4 vom n-Kanaltyp geschaltet. Die Feldeffekt­ transistoren QP9/QP10 vom p-Kanaltyp werden jeweils durch die Signalübertragungsleitungen Bn bzw. An-1 geschaltet, und die Signalübertragungsleitungen Bn-2 und An+1 sind je­ weils mit den Gateelektroden der Feldeffekttransistoren QN9 vom n-Kanaltyp bzw. mit der Gatelektrode des Feldeffekt­ transistors QN10 vom n-Kanaltyp verbunden.

Um zu verstehen, warum die Feldeffekttransistoren QP9/QP10 vom p-Kanaltyp und die Feldeffekttransistoren QN9/QN10 vom n-Kanaltyp der Verzögerungsschaltung 260n hinzugefügt sind, wird das Verhalten der Verzögerungsschaltung 260n detail­ liert beschrieben. In der ersten Zeitperiode ist das Steu­ ersignal CTL11 im hohen Pegel, und das Steuersignal CTL11 und die Signalübertragungsleitung An-1 im hohen Pegel ver­ ursachen, daß die Feldeffekttransistoren QN1/QN2 vom n-Ka­ naltyp anschalten. Dann starten die Feldeffekttransistoren QN1/QN2 vom n-Kanaltyp damit, die Signalübertragungsleitung Bn-1 zu entladen, und die Signalübertragungsleitung Bn-1 fällt von dem hohen Pegel. Wenn die Feldeffekttransistoren QN1/QN2 vom n-Kanaltyp mit dem Entladen beginnen, wird der Feldeffekttransistor QP2 vom p-Kanaltyp bereits angeschal­ tet, und der Source-Drain-Knoten zwischen dem Feldef­ fekttransistor QP1 vom p-Kanaltyp und dem Feldeffekttransi­ stor QP2 vom p-Kanaltyp fällt ebenfalls vom hohen Pegel ab. Wenn die Signalübertragungsleitung Bn-1 einen bestimmten Spannungspegel erreicht, der um die Schwellspannung niedri­ ger als der an dem Drainknoten des Feldeffekttransistors Qp3 vom p-Kanaltyp ist, schaltet der Feldeffekttransistor Qp4 an und lädt die Signalübertragungsleitung An und die Gateelektrode des Feldeffekttransistors QP2 vom p-Kanaltyp. Die Potentialdifferenz zwischen dem Sourceknoten und der Gateelektrode des Feldeffekttransistors QP2 vom p-Kanaltyp wird kleiner und kleiner. Wenn die Potentialdifferenz klei­ ner als der Schwellwert des Feldef fekttransistors QP2 vom p-Kanaltyp wird, schaltet der Feldeffekttransistor QP2 vom p-Kanaltyp aus, und der Drainknoten des Feldeffekttransi­ stors QP1 vom p-Kanaltyp gelangt vor der Beendigung des Entladebetriebs in den Zustand hoher Impedanz. Dies führt dazu, daß elektrische Ladung an dem Drainknoten des Feldef­ fekttransistors QP1 vom P-Kanaltyp verbleibt.

Wenn die Verzögerungsschaltung 26a in die zweite Zeitperi­ ode gelangt, wird das Steuersignal CTL11 auf den niedrigen Pegel geändert, der Feldeffekttransistor QP1 vom p-Kanaltyp schaltet an, so daß Strom über seinen Kanal fließt. Ande­ rerseits ändert sich in der zweiten Zeitperiode das komple­ mentäre Steuersignal CTLB11 auf den hohen Pegel, und die Signalübertragungsleitung An gelangt in den Zustand hoher Impedanz. Der Kanal des Feldeffekttransistors QP2 vom p-Ka­ naltyp ist kapazitiv mit der Signalübertragungsleitung An gekoppelt, und der durch den Kanal fließende Strom läßt den Potentialpegel der Signalübertragungsleitung An ansteigen. Dann wird die elektrische Ladungsmenge in der Signalüber­ tragungsleitung An erhöht, und die Feldeffekttransistoren QN3/QN4 vom n-Kanaltyp sind vorgesehen, um die zusätzliche elektrische Ladung zusammen mit der gewöhnlichen elektri­ schen Ladung in der zweiten Zeitperiode zu entladen. Dies führt bei der Verzögerungsstufe 260n zu einer erhöhten Ver­ zögerungszeit, die in die Übertragung des Potentialflanken­ signals EG2 eingeführt ist. In ähnlicher Weise ist auch die elektrische Ladung zwischen dem Feldeffekttransistor QN3 vom n-Kanaltyp und dem Feldeffekttransistor QN4 vom n-Ka­ naltyp ursächlich für die Verlängerung der Verzögerungs­ zeit.

Der Potentialpegel an dem Zwischenknoten zwischen den Feld­ effekttransistoren ist abhängig von dem Signalverlauf des zugehörigen Signals und ist instabil. Insbesondere gelangt während des Potentialanstiegs nach dem Anschalten der Zwi­ schenknoten vorübergehend in den Zustand hoher Impedanz, und der Potentialpegel des Zwischenknotens ist ziemlich un­ terschiedlich von jenem während der gewöhnlichen Signal­ übertragung. Die Erhöhung des Potentialpegels an der Si­ gnalübertragungsleitung An hängt vom Potentialpegel an dem Zwischenknoten in der zweiten Zeitperiode ab, und wird groß in dem ersten Zyklus nach dem Anschalten. Aus diesem Grund ändert sich die Signalübertragungszeit in dem ersten Zy­ klus, und eine kleine Phasendifferenz tritt zwischen dem externen Taktsignal CLKex und dem internen Taktsignal CLKin auf. Wenn die in Fig. 10 gezeigte Taktsignalerzeugungs­ schaltung in einer integrierten Halbleiterschaltungsvor­ richtung inkorporiert ist, die bezüglich der Eingabesetup­ zeit, der Eingabehaltezeit usw. für Server-Anforderungen ausgestaltet ist, macht die Phasendifferenz den Betriebs­ spielraum klein.

Die zusätzlichen Feldeffekttransistoren QP9/QP10 und QN9/QN10 zielen auf eine Lösung dieses Nachteils aufgrund der Fluktuation des Potentialpegels an dem Zwischenknoten und laden und entladen den Zwischenknoten. Genauer gesagt, der Feldeffekttransistor QP9 vom p-Kanaltyp ist zwischen die Leistungszufuhrleitung Vd und dem Zwischenknoten zwi­ schen den Feldeffekttransistoren QP1 und QP2 vom p-Kanaltyp geschaltet und wird durch die Signalübertragungsleitung Bn geschaltet. Der Zwischenknoten zwischen den Feldeffekttran­ sistoren QP1 und QP2 vom p-Kanaltyp wird über die Signal­ übertragungsleitung Bn-1 entladen und erreicht den bestimm­ ten Spannungspegel. Die Feldeffekttransistoren QP3/QP4 vom p-Kanaltyp laden die Signalübertragungleitung An, und die Signalübertragungsleitung An verursacht, daß der Feldef­ fekttransistor QN1 vom n-Kanaltyp der nächsten Verzöge­ rungsstufe 410n+1 anschaltet, und die Feldeffekttransisto­ ren QN1/QN2 vom n-Kanaltyp der nächsten Verzögerungsstufe 410n+1 senken den Potentialpegel an der Signalübertragungs­ leitung Bn. Der Potentialabfall an der Signalübertragungs­ leitung Bn wird an die Gateelektrode des Feldeffekttransi­ stors QP9 vom p-Kanaltyp weitergeleitet und verursacht, daß der Feldeffekttransistor QP9 vom p-Kanaltyp anschaltet. Der Feldeffekttransistor QP9 vom p-Kanaltyp liefert Strom an den Zwischenknoten zwischen den Feldeffekttransistoren QP1 und QP2 vom p-Kanaltyp, und die Signalübertragungsleitung An wird elektrisch über die Feldeffekttransistoren QP3/QP4 vom p-Kanaltyp mit der Leistungsspannungsleitung Vd verbun­ den. Aus diesem Grund wird, auch wenn die Signalübertra­ gungsleitung An kapazitiv mit dem Kanal des Feldeffekttran­ sistors QP2 vom p-Kanaltyp gekoppelt ist, der Potentialpe­ gel der Signalübertragungsleitung An sich nicht ändern. So­ mit behält der Feldeffekttransistor QP9 vom p-Kanaltyp die Signalübertragungszeit des Potentialflankensignals EG2 in der zweiten Zeitperiode konstant. Der weitere Feldef­ fekttransistor QP10 vom p-Kanaltyp und die Feldeffekttran­ sistoren QN9/QN10 vom n-Kanaltyp verhalten sich ähnlich dem Feldeffekttransistor QP9 vom p-Kanaltyp.

Es ist zu verstehen, daß die die dritte Ausführungsform im­ plementierende Takterzeugungsschaltung nicht nur die Vor­ teile der ersten Ausführungsform erzielt, sondern auch die Phasendifferenz zwischen dem externen Taktsignal CLKex und dem internen Taktsignal CLKin unmittelbar nach dem Anschal­ ten eliminiert. Anders gesagt, die Takterzeugungsschaltung ist bei einer integrierten Halbleiterschaltungsvorrichtung einsetzbar, die von der Takterzeugungsschaltung unmittelbar nach dem Anschalten die Erzeugung des internen Taktsignals CLKin strikt synchron mit dem externen Taktsignal CLKex fordert.

Vierte Ausführungsform

Fig. 18 zeigt eine die Erfindung verkörperde Takterzeu­ gungsschaltung, die in einer weiteren integrierten Halblei­ terschaltungsvorrichtung enthalten ist. Die Takterzeugungs­ schaltung enthält die Empfangsschaltung 22, die Polaritäts­ steuerung 24, den Inverter INV10, Steuerungen 42a/42b, die Verzögerungsschaltungen 26a/26b, variable Verzögerungs­ schaltungen 43a/43b, die Pulserzeuger 27a/27b und den Ver­ stärker 28. Die Empfangsschaltung 22, die Polaritätssteue­ rung 24, der Inverter INV10, die Verzögerungsschaltungen 26a/26b, die Pulserzeuger 27a/27b und der Verstärker 28 gleichen jenen der ersten Ausführungsform, und diese Teil­ elemente sind mit den gleichen Bezugszeichen bezeichnet, die diese Teilelemente in der ersten Ausführungsform be­ zeichnen, ohne daß sie detailliert beschrieben werden.

Die Steuerung 42a ist identisch in der Schaltungskonfigura­ tion zu der anderen Steuerung 42b, und nur die Steuerung 42a wird im Anschluß beschrieben. Eine variable Verzöge­ rungsschaltung 44a ist der Verzögerungsschaltung 25a neu hinzugeführt und zwischen dem Ausgabeknoten Q, der Flip- Flop-Schaltung 25c und der Verzögerungsschaltung 25d ge­ schaltet. Die variable Verzögerungsschaltung 44a ist äqui­ valent der variablen Verzögerungsschaltung 43a/43b und von einem Steuersignal CTLt abhängig, um so die Verzögerungs­ zeit Δt zu ändern. Die variable Verzögerungsschaltungen 43a/43b sind jeweils zwischen die Verzögerungsschaltungen 26a/26b und die Pulserzeugern 27a/27b geschaltet.

Die die dritte Ausführungsform implementierende Takterzeu­ gungsschaltung erzeugt das interne Taktsignal CLKin syn­ chron mit dem externen Taktsignal CLKex. Die Verzögerungs­ zeit Δt wird im Anschluß beschrieben.

Die Zeitspanne von der Eingabe des externen Taktsignals CLKex bis zur Ausgabe durch die Flip-Flop-Schaltung 25e wird als "t1" bezeichnet, und das Taktsignal CLKex' wird über die Empfangsschaltung 22 und die Flip-Flop-Schaltung 25c zur Zeit t1 übertragen. Die Zeitspanne von der Eingabe des Potentialflankensignals EG2 in den Pulserzeuger 27a bis zur Ausgabe des internen Taktsignals CLKin wird als "t2" bezeichnet, und das Potentialflankensignal EG2 wird durch den Pulserzeuger 27a und den Verstärker 28 in der Zeit "t2" übertragen. Die Verzögerungsschaltung 26a führt Verzöge­ rungszeit td zwischen der Eingabe des Steuersignals CTL12 und dem Eintreffen des Potentialflankensignals an der be­ stimmten Verzögerungsstufe 260i in der ersten Zeitperiode ein, und es führt auch die Verzögerungszeit td zwischen der Erzeugung des Potentialflankensignals EG2 und der Ausgabe des Potentialflankensignals EG2 in der zweiten Zeitperiode ein. Die Verzögerungsschaltung 25d führt die Verzögerungs­ zeit gleich (t1+t2) ein. Das Steuersignal CTL11 ist in dem hohen Pegel in der Zeitspanne gleich der Zykluszeit tCK, und die Zeitspanne wird ausgedrückt als (Δt+t1+t2+td). So­ mit ist die Zykluszeit tCK gleich (Δt+t1+t2+td).

In der zweiten Zeitperiode ist die Zeitspanne von der Ein­ gabe des externen Taktsignals CLKex bis zur Ausgabe des in­ ternen Taktsignals CLKin gleich (t1+td+Δt+t2). Somit steigt das interne Taktsignal CLKin synchron mit dem Pulsanstieg des dritten externen Taktpulses.

Die Verzögerungsschaltung 26a führt eine Verzögerungszeit td gleich (tCK-Δt-t1-t2) ein. Wenn die Zykluszeit tCK größer als gewöhnlich vorausgesagt wird, wird die Verzöge­ rungszeit Δt durch Ändern des Steuersignals CTLt gekürzt. Wenn andererseits die Zykluszeit tCK kürzer als gewöhnlich bestimmt wird, wird die Verzögerungszeit Δt durch Ändern des Steuersignals CTLt verlängert. Somit ermöglichen die variablen Verzögerungsschaltungen 44a und 43a/43b es dem Designer, die Zahl der Verzögerungsstufen 260N zu verrin­ gern. Darüberhinaus macht die Takterzeugungsschaltung den ansprechbaren Frequenzbereich des externen Taktsignals CLKex groß, ohne die Zahl der Verzögerungsstufen 2600 bis 260N zu erhöhen.

Fünfte Ausführungsform

Fig. 19 zeigt eine weitere Takterzeugungsschaltung, die die Erfindung verkörpert. Die die fünfte Ausführungsform imple­ mentierende Takterzeugungsschaltung enthält die Empfangs­ schaltung 22, die Polaritätssteuerung 24, den Inverter INV10, Steuerungen 45a/45b, die Verzögerungsschaltungen 26a/26b, die Pulserzeuger 27a/27b und den Verstärker 28. Die Empfangsschaltung 22, die Polaritätssteuerung 24, der Inverter INV10, die Verzögerungsschaltungen 26a/26b, die Pulserzeuger 27a/27b und der Verstärker 28 gleichen der er­ sten Ausführungsform, und diese Teilelemente sind mit den gleichen Bezugszeichen bezeichnet, die die entsprechenden Teilelemente in der ersten Ausführungsform bezeichnen, ohne daß eine detaillierte Beschreibung erfolgt.

Die Steuerung 45a ist in der Schaltungskonfiguration ähn­ lich der anderen Steuerung 45b, und nur die Steuerung 45a wird im Anschluß beschrieben. Die Steuerung 45a enthält die Flip-Flop-Schaltung 25c, das AND-Gate 25e, eine variable Verzögerungsschaltung 46a und einen Verzögerungsregulator 46b. Die Verzögerungsschaltung 25b wird durch die variable Verzögerungsschaltung 46a ersetzt, und der Verzögerungsre­ gulator 46b regelt die variable Verzögerungsschaltung 46a auf eine geeignete Verzögerungszeit.

Fig. 20 zeigt die variable Verzögerungsschaltung 46a und den Verzögerungsregulator 46b. Die variable Verzögerungs­ schaltung 46a enthält eine Reihenschaltung aus Invertern 46c/46d, Feldeffekttransistoren 46e bis 46m vom n-Kanaltyp, die parallel zu einem Knoten 46n zwischen den Invertern 46c und 46d geschaltet sind, und Kondensatoren 46o bis 46v, die zwischen den Feldeffekttransistoren 46e bis 46m vom n-Ka­ naltyp und der Masseleitung geschaltet sind. Die Gateelek­ trode des Feldeffekttransistors 46e vom n-Kanaltyp ist mit der Leistungszufuhrleitung Vd verbunden, und der Feldef­ fekttransistor 46e vom n-Kanaltyp wird zu allen Zeiten an­ geschaltet, um so den Kondensator 460 mit dem Knoten 46n zu verbinden.

Die anderen Feldeffekttransistoren 46f bis 46m vom n-Kanal­ typ werden durch den Verzögerungsregulator 46b geschaltet, und die zugehörigen Kondensatoren 46b bis 46v sind selektiv mit dem Knoten 46n verbunden. Der Verzögerungsregulator 46b erzeugt drei Steuersignale CTL41, CTL42 und CTL43. Das Steuersignal CTL41 wird der Gateelektrode des Feldeffekt­ transistors 46f vom n-Kanaltyp zugeführt, das Steuersignal CTL42 wird den Gateelektroden der zwei Feldeffekttransis­ toren 46g/46h vom n-Kanaltyp zugeführt, und das Steuer­ signal CTL43 wird den Gateelektroden der vier Feldeffekt­ transistoren 46i bis 46n vom n-Kanaltyp zugeführt. Somit verdoppelt der Verzögerungsregulator 46b die mit den Knoten 46n verbundene Kapazität durch Änderung des Steuersignals von CTL41 über CTL42 auf CTL43, und die Kapazität wird stu­ fenweise von dem einfachen auf den achtfachen pegel, näm­ lich auf 2³ erhöht.

Der Verzögerungsregulator 46b enthält drei Sicherungsregi­ ster oder Schmelzregister (fuse-register) 46w/46x/46y, und diese drei Sicherungsregister 46w bis 46y erzeugen jeweils die Steuersignale CTL41 bis CTL43. Jedes der Sicherungsre­ gister 46w bis 46y enthält ein Sicherungs- oder Schmelzele­ ment 46za, einen komplementären Transistor 46zb, der zwi­ schen dem Sicherungselement 46za und der Masseleitung ge­ schaltet ist, einen Feldeffekttransistor 46zc vom n-Kanal­ typ, der zwischen dem Ausgabeknoten des komplementären Transistors 46zb und der Masseleitung geschaltet ist, und einen Inverter 46zd, der mit dem Ausgabeknoten des komple­ mentären Transistors 46zb verbunden ist, um das Steuersi­ gnal CTL41/CTL42/CTL43 zu erzeugen. Das Sicherungselement 46za wird entweder gebrochen bzw. geschmolzen oder nach der Herstellung der Takterzeugungsschaltung auf einem Halblei­ terchip aufrechterhalten. Wenn das Sicherungselement 46za gebrochen wurde, ist der Ausgabeknoten des komplementären Transistors 46zb auf den niedrigen Pegel fixiert, und der Ausgabeinverter 46zd stellt die Steuersignale CTL41/CTL42/CTL43 auf den hohen Pegel. Wenn andererseits das Sicherungselement 46za die Leistungszufuhrleitung Vd mit dem komplementären Transistor 46zb verbindet, ist der komplementäre Transistor 46zb von einem Freigabesignal EBL1 abhängig, um seinen Ausgabeknoten auf den niedrigen Pegel übergehen zu lassen.

Somit ändern die Sicherungsregister 46w bis 46y selektiv die Steuersignale auf den hohen Pegel und verursachen, daß die Feldeffekttransistoren 46e bis 46m vom n-Kanaltyp se­ lektiv die Kondensatoren 46o bis 46v zu dem Knoten 46n hin­ zufügen. Die variable Verzögerungsschaltung 46a ändert die Verzögerungszeit in Abhängigkeit vom Ausmaß der mit dem Knoten 46n gekoppelten Kapazität, und der Hersteller regelt die Verzögerungsschaltung 46a auf eine geeignete Verzöge­ rungszeit vor der Einbettarbeit (packaging work). Im Ergeb­ nis macht die in Fig. 9 gezeigte Takterzeugungsschaltung das interne Taktsignal CLKin strikt synchron mit dem exter­ nen Taktsignal CLKex.

Sechste Ausführungsform

Fig. 21 zeigt eine weitere die Erfindung verkörpernde Takt­ erzeugungsschaltung. Die die sechste Ausführungsform imple­ mentierende Takterzeugungsschaltung enthält die Empfangs­ schaltung 22, die Polaritätssteuerung 24, den Inverter INV10, Steuerungen 47a/47b, die Verzögerungsschaltungen 26a/26b, die Pulserzeuger 27a/27b und den Verstärker 28. Die Empfangsschaltung 22, die Polaritätssteuerung 24, der Inverter INV10, die Verzögerungsschaltungen 26a/26b, die Pulserzeuger 27a/27b und der Verstärker 28 gleichen jenen der ersten Ausführungsform, und Teilelemente werden mit den gleichen Bezugszeichen wie die entsprechenden Teilelemente der ersten Ausführungsform benannt, ohne daß eine detail­ lierte Beschreibung erfolgt.

Die Steuerung 47a ist ähnlich in der Schaltungskonfigura­ tion zu der anderen Steuerung 47b, und nur die Steuerung 47a wird im Anschluß beschrieben. Die Steuerung 47a enthält die Flip-Flop-Schaltung 25c, das AND-Gate 25e, die variable Verzögerungsschaltung 46a und einen Verzögerungsregulator 48a. Der Verzögerungsregulator 48a regelt die variable Ver­ zögerungsschaltung 46a auf eine geeignete Verzögerungszeit und verursacht, daß das interne Taktsignal CLKin strikt synchron mit dem externen Taktsignal CLKex ist, ähnlich dem Verzögerungsregulator 46b.

Fig. 22 zeigt die variable Verzögerungsschaltung 46a und den Verzögerungsregulator 48a. Die variable Verzögerungs­ schaltung 46a ändert das Ausmaß der Kapazität, die mit dem Knoten 46n gekoppelt ist, in Abhängigkeit von den Steuersi­ gnalen CTL41/CTL42/CTL43 - ähnlich der fünften Ausführungs­ form - und der Verzögerungsregulator 48a wählt einen von acht Quantitätspegeln der Kapazität aus, die mit dem Knoten 46n gekoppelt sind.

Der Verzögerungsregulator 48a hat eine gegenüber dem Verzö­ gerungsregulator 46b unterschiedliche Schaltungskonfigura­ tion. Der Verzögerungsregulator 48a enthält drei Flip-Flop-Schaltungen 48b, 48c und 48d. Die Flip-Flop-Schaltungen 48b/48c/48d sind unabhängig über externe Steuersignale CTL44 bis CTL46, ein externes Setz-Signal CTL47 und ein ex­ ternes Rücksetzsignal CTL48 steuerbar. Die externen Steuer­ signale CTL44 bis CTL46 werden jeweils dem Eingabeknoten der Flip-Flop-Schaltungen 48b bis 48d zugeführt, und das Setz-Signal CTL47 und das Rücksetz-Signal CTL48 sind zwi­ schen den Flip-Flop-Schaltungen 48b bis 48d geteilt. Das Setz-Signal CTL47 wird den Taktknoten der Flip-Flop-Schal­ tungen 48b bis 48d zugeführt, und das Rücksetz-Signal CTL48 wird den Rücksetzknoten der Flip-Flop-Schaltungen 48b bis 48d zugeführt.

Auch wenn der Halbleiterchip in einer Packung dicht einge­ schlossen ist, kann der Benutzer die variable Verzögerungs­ schaltung 46a auf eine geeignete Verzögerungszeit einstel­ len, indem er die externen Signale CTL44 bis CTL48 ändert, und das externe Taktsignal CLKin ist strikt synchron mit dem externen Taktsignal CLKex.

Fig. 23 zeigt ein elektronisches System 51. Das elektroni­ sche System enthält mehrere Speichermodule 52, eine Spei­ chersteuerung 53, die mit dem Speichermodulen 52 verbunden ist, und einen Takterzeuger 54, der mit den Speichermodulen 52 und der Speichersteuerung 53 verbunden ist. Mehrere dy­ namische Synchron-Freizugriffsspeichervorrichtungen 55a, 55b, 55c und 55d sind in jedem Speichermodul 52 enthalten, und jede der dynamischen Synchron-Freizugriffsspeichervor­ richtungen 55a/55b/55c/55d hat eine Takterzeugungsschaltung 56, wie sie in Fig. 21 und 22 gezeigt ist. Der Takterzeuger CLKex liefert das externe Taktsignal CLKex über eine Si­ gnalleitung 57a an alle synchronen dynamischen Freizu­ griffsspeichervorrichtungen 55a/55b/55c/55d, und alle Takt­ erzeugerschaltungen 56 erzeugen die internen Taktsignale CLKin synchron mit dem internen Taktsignal CLKex. Das in­ terne Taktsignal CLKin wird für die doppelte Datenübertra­ gungsrate verwendet, und die ausgelesenen Datensignale wer­ den von den dynamischen Synchron-Freizugriffsspeichervor­ richtungen 55a, 55b, 55c und 55d über die Signalleitungen 57b, 57c, 57d und 57e der Speichersteuerung 53 zugeführt.

Die dynamischen Synchron- Freizugriffspeichervorrichtungen 55a bis 55d haben in Abhängigkeit der Anordnung des Spei­ chermoduls unterschiedliche Abstände zur Speichersteuerung 53, und unerwünschte Zeitdifferenzen treten zwischen den Auslesedatensignalen der Speichersteuerung 53 auf. Die Zeitdifferenz setzt eine Grenze der maximalen Frequenz des externen Taktsignals CLKex. Die externen Steuersignale CTL44 bis CTL48 werden von der Speichersteuerung 43 über die Signalleitungen 57f den dynamischen Synchron-Freizu­ griffsspeichervorrichtungen 55a bis 55d zugeführt und re­ geln die Verzögerungszeit auf verschiedene Werte. Im Ergeb­ nis wird die Zeitdifferenz verringert und die maximale Fre­ quenz erhöht.

Siebte Ausführungsform

Fig. 24 zeigt eine Ausgabezeitsteuerung des Hochgeschwin­ digkeits DRAM der in NEC Databook:IC Memory Dynamic FAM, Oktober 1996, beschrieben ist. Das Eingabetaktsignal TxCLK hat die Zykluszeit tCYC. Die minimale Ausgabezeit für Da­ ten/Steuersignale und die maximale Ausgabezeit für Da­ ten/Steuersignale sind definiert als (1-0,45)×tCYC/4 bzw. (1+0,45)×tCYC/4. Eine Systemsteuerung verwendet das Ein­ gabetaktsignal TxCLK als Strobe-Signal und hält Ausgabeda­ ten und ein Steuersignal, die von einer Halbleiterspeicher­ vorrichtung zugeführt werden. Aus diesem Grund steuert die­ ser Systemkontroller die Halbleiterspeichervorrichtung mit einem Viertel der Zykluszeit tCYC und mit Dreiviertel der Zykluszeit.

Die die siebte Ausführungsform implementierende Takterzeu­ gungsschaltung ermöglicht diese Steuersequenz. Die Takter­ zeugungsschaltung umfaßt die Empfangsschaltung 22, die Po­ laritätssteuerung 24, den Inverter INV10, vier Paare von Steuerungen 25a/25b, 35a/35b und 61a bis 61d, acht Verzöge­ rungsschaltungen 39a bis 39d und 62a bis 62d, Pulserzeuger 27a/27b, 37a/37b und 63a bis 63d und den Verstärker 28. So­ mit sind die Steuerungen 61a bis 61d, die Verzögerungs­ schaltungen 62a bis 62d und die Pulserzeuger 63a bis 63d der Takterzeugungsschaltung zugefügt, die in Fig. 14 ge­ zeigt ist. Nicht nur die internen Taktpulse PS1 bis PS4, sondern auch interne Taktpulse PS5, PS6, PS7 und PS8 werden dem OR-Gate 28a zugeführt, und der Verstärker 28 erzeugt das interne Taktsignal CLKin aus den internen Taktpulsen PS1 bis PS8.

Die Steuerung 61a und der Pulserzeuger 63a gleichen der Steuerung 35a und dem Pulserzeuger 37a mit Ausnahme der Verzögerungszeit, die durch die Steuerung 61 eingeführt wird. Die Steuerung 61b, die Verzögerungsschaltung 62b und der Pulserzeuger 63b verhalten sich komplementär zu der Steuerung 61a, der Verzögerungsschaltung 62a und dem Puls­ erzeuger 63b. Die Schaltungskonfiguration der Verzögerungs­ schaltung 62a ist in Fig. 26 gezeigt. Die Verzögerungs­ schaltung 61a enthält mehrere Verzögerungsstufen 6201 bis 620N, und die Verzögerungsstufen 6201 bis 620N sind in der Schaltungskonfiguration zueinander identisch. Aus diesem Grund wird nur die Verzögerungsstufe 620n im folgenden be­ schrieben.

Die Verzögerungsstufe 620n hat Feldeffekttransistoren QP60 bis QP67 vom p-Kanaltyp, die zwischen der Leistungszufuhr­ leitung Vd und der Signalübertragungsleitung Bn-1 geschal­ tet sind, und die Feldeffekttransistoren QP60 bis QP67 vom p-Kanaltyp liefern vier Stromwege zu der Signalübertra­ gungsleitung Bn-1. Die Verzögerungsstufe 620n hat des wei­ teren Feldeffekttransistoren QN60 bis QN67 vom n-Kanaltyp, die mit der Signalübertragungsleitung Bn-1 verbunden sind. Jedoch ist nur der Feldeffekttransistor QN62 vom n-Kanaltyp mit der Masseleitung verbunden, und die Feldeffekttransi­ storen QN60 bis QN67 vom n-Kanaltyp liefern nur einen Stromweg von der Signalübertragungsleitung Bn-1 zur Masse­ leitung.

Die Verzögerungsstufe 620n hat des weiteren Feldeffekttran­ sistoren QN70 bis QN77 vom n-Kanaltyp, die zwischen der Si­ gnalübertragungsleitung An und der Masseleitung geschaltet sind, und die Feldeffekttransistoren QN70 bis QN77 vom n- Kanaltyp liefern vier Stromwege von der Signalübertra­ gungsleitung An zur Masseleitung. Die Verzögerungsstufe 620n hat des weiteren Feldeffekttransistoren QP70 bis QP77 vom p-Kanaltyp, die mit der Signalübertragungsleitung An verbunden sind. Jedoch ist nur der Feldeffekttransistor QP70 vom p-Kanaltyp mit der Leistungszufuhrleitung verbun­ den, und die Feldeffekttransistoren QP70 bis QP77 vom p-Ka­ naltyp liefern nur einen Stromweg von der Leistungszufuhr­ leitung zur Signalübertragungsleitung An.

Das Steuersignal CTL11 ist in der ersten Zeitperiode im ho­ hen pegel, und dementsprechend ist das komplementäre Steu­ ersignal CTLB11 in dem niedrigen Pegel. Die Signalübertra­ gungsleitung An wird über den Feldeffekttransistor QP70 vom p-Kanaltyp geladen, und die Signalübertragungsleitung Bn-1 wird über den Feldeffekttransistor QN62 vom n-Kanaltyp ent­ laden. Andererseits wird die Signalübertragungsleitung An über die vier Feldeffekttransistoren QN72, QN73, QN76 und QN77 vom n-Kanaltyp in der zweiten Zeitperiode entladen, und die Signalübertragungsleitung Bn-1 wird über die Feld­ effekttransistoren QP60, QP61, QP64 und QP65 vom p-Kanaltyp in der zweiten Zeitperiode geladen. Somit ist die Signal­ übertragungsgeschwindigkeit in der zweiten Zeitperiode viermal so hoch wie in der ersten Zeitperiode.

Die Steuerung 61c und der Pulserzeuger 63d gleichen, mit Ausnahme der Verzögerungszeit, die durch die Steuerung 61c eingeführt wird, der Steuerung 35a und dem Pulserzeuger 37a. Die Steuerung 61d, die Verzögerungsschaltung 62d und der Pulserzeuger 63d verhalten sich komplementär zu der Steuerung 61c, der Verzögerungsschaltung 62c und dem Puls­ erzeuger 63c. Die Schaltungskonfiguration der Verzögerungs­ schaltung 62c ist in Fig. 27 gezeigt. Die Verzögerungs­ schaltung 61c enthält mehrere Verzögerungsstufen 6301 bis 630n, und die Verzögerungsstufen 6301 bis 630n sind in der Schaltungskonfiguration zueinander identisch. Aus diesem Grund wird nur die Verzögerungsstufe 630n im Anschluß be­ schrieben.

Die Verzögerungsstufe 630n enthält Feldeffekttransistoren QN80 bis QN87 vom n-Kanaltyp, die zwischen der Signalüber­ tragungsleitung An und der Masseleitung geschaltet sind, und die Feldeffekttransistoren QN80 bis QN87 vom n-Kanaltyp liefern vier Stromwege von der Signalübertragungsleitung AN zur Masseleitung. Die Verzögerungsstufe 630n hat des weite­ ren Feldeffekttransistoren QP80 bis QP87 vom p-Kanaltyp, die mit der Signalübertragungsleitung An verbunden sind. Jedoch sind nur die Feldeffekttransistoren QP80, QP81 und QP84 vom p-Kanaltyp mit der Leistungszufuhrleitung verbun­ den, und die Feldeffekttransistoren QP80 bis QP87 vom p-Ka­ naltyp liefern nur drei Stromwege von der Leistungszufuhr­ leitung Vb zur Signalübertragungsleitung An.

Die Verzögerungsstufe 630n hat des weiteren Feldeffekttran­ sistoren QP90 bis QP97 vom p-Kanaltyp, die zwischen der Leistungszufuhrleitung Vd und der Signalübertragungsleitung Bn-1 geschaltet sind, und die Feldeffekttransistoren QP90 bis QP97 vom p-Kanaltyp liefern vier Stromwege von der Lei­ stungszufuhrspannung Vd zu der Signalübertragungsleitung Bn-1. Die Verzögerungsstufe 630n hat des weiteren Feldef­ fekttransistoren QN90 bis QN97 vom n-Kanaltyp, die mit der Signalübertragungsleitung Bn-1 verbunden sind.

Das Steuersignal CTL11 ist in der ersten Zeitperiode in dem hohen Pegel, und dementsprechend ist das komplementäre Steuersignal CTLB11 in dem niedrigen Pegel. Die Signalüber­ tragungsleitung An wird über die drei Feldeffekttransisto­ ren QP80, QP81 und QP84 vom p-Kanaltyp geladen, und die Si­ gnalübertragungsleitung Bn-1 wird über die drei Feldef­ fekttransistoren QN92, QN93 und QN96 vom n-Kanaltyp entla­ den. Andererseits wird die Signalübertragungsleitung An über die vier Feldeffekttransistoren QN82, QN83, QN86 und QN87 vom n-Kanaltyp in der zweiten Zeitperiode entladen, und die Signalübertragungsleitung Bn-1 wird über die vier Feldeffekttransistoren QP90, QP91, QP94 und QP95 vom p-Ka­ naltyp in der zweiten Zeitperiode geladen. Somit ist die Signalübertragungsgeschwindigkeit in der zweiten Zeitperi­ ode 4/3 mal höher als in der ersten Zeitperiode.

Fig. 28 zeigt das Verhalten der in Fig. 25 gezeigten Takt­ erzeugungsschaltung. Die Polaritätssteuerung 24 und der In­ verter INV10 veranlassen die Steuerungen 35b, 25b, 61b und 61d sich jeweils komplementär zu den Steuerungen 35a, 25a, 61a bzw. 61c zu verhalten, und die internen Taktpulse PS3, PS4, PS1, PS2 und PS5 bis PS8 werden dem OR-Gate 28a zuge­ führt. Der Verstärker 28 erzeugt das interne Taktsignal CLKin aus den internen Taktpulsen PS1 bis PS8, und das in­ terne Taktsignal CLKin steigt zu Zeitintervallen gleich ei­ nem Viertel der Taktperiode des externen Taktsignals CLKex.

Die die siebten Ausführungsform implementierende Takterzeu­ gungsschaltung erzielt die hohe Auflösung der Zykluszeit tCYC äquivalent dem einzelnen Gate, ähnlich der ersten Aus­ führungsform. Auch wenn die Zykluszeit tCYC fluktuiert, er­ zeugt die Takterzeugungsschaltung das interne Taktsignal synchron mit dem externen Taktsignal CLKex, insoweit als die Verzögerungsstufen die Linearität zwischen der Ladungs­ menge und der Lade/Entladezeitspanne beibehalten, und die Phasendifferenz zwischen dem Viertelzyklus und dem Pulsan­ stieg des internen Taktsignals CLKin ist gleich oder klei­ ner als die Verzögerungszeit, die von einem einzelnen Gate eingeführt wird. Somit läßt die Takterzeugungsschaltung eine Halbleitervorrichtung die in der Figur gezeigte Steu­ ersequenz mit einer Genauigkeit gleich oder kleiner als die Verzögerungszeit eines einzelnen Logikgates unter der Be­ dingung erzielen, daß das interne Taktsignal CLKin und das externe Taktsignal CLKex die Phasendifferenz bei 90° hal­ ten.

Achte Ausführungsform

Fig. 29 zeigt eine weitere die Erfindung verkörpernde Takt­ erzeugungsschaltung. Die die achte Ausführungsform imple­ mentierende Takterzeugungsschaltung enthält die Empfangs­ schaltung 22, eine Polaritätssteuerung 71, Steuerungen 25a/25b und 72a/72b, Inverter 73a/73b, Verzögerungsschal­ tungen 26a/26b und 74a/74b, Pulserzeuger 27a/27b und 75a/75b und den Verstärker 28. Somit ist die Polaritäts­ steuerung 24 durch die Polaritätssteuerung 71 ersetzt, und die Steuerungen 72a/72b, die Inverter 73a/73b, die Verzöge­ rungsschaltungen 74a/74b und die Pulserzeuger 75a/75b sind der in Fig. 10 gezeigten Takterzeugungsschaltung hinzuge­ fügt, und die internen Taktimpulse PS1 bis PS4 werden dem OR-Gate 28a zugeführt.

Die Polaritätssteuerung 71 enthält rücksetzbare Flip-Flop-Schaltungen 71a, 71b, die in Reihe geschaltet sind, Inver­ ter 71c/71d, die mit den Eingangsknoten der rücksetzbaren Flip-Flop-Schaltungen 71a/71b verbunden sind, und einen In­ verter, der zwischen dem Ausgabeknoten Q der rücksetzbaren Flip-Flop-Schaltung 71b und dem Eingabeknoten D der anderen rücksetzbaren Flip-Flop-Schaltungen 71a geschaltet ist. Die rücksetzbaren Flip-Flop-Schaltungen 71a/71b werden mit ei­ nem Rücksetz-Signal RST1 zurückgesetzt und sind an­ schließend von dem Taktsignal CLKex' abhängig, um so Pola­ ritätssteuersignale CTL10a und CTL10b an die Steuerungen 25a/25b und die Inverter 73a/73b zu liefern. Die Inverter 73a/73b erzeugen die komplementären Steuersignale CTL10c/CTL10d aus den Steuersignalen CTL10a/CTL10b. Die Steuersignale CTL10a/CTL10b und die komplementären Steuer­ signale CTL10c/CTL10d haben zueinander unterschiedliche Phasen, und die Polaritätssteuerung 71 und die Inverter 73a/73b liefern ein Vierphasen-Steuersignal CTL10a bis CTL10d an die Steuerungen 25a/25b und 72a/72b.

In Fig. 12 veranlaßt ein Pulsanstieg des Taktsignals CLKex, daß das Steuersignal CTL11 in die zweite Zeitperiode über­ geht, und das Potentialflankensignal EG2 veranlaßt, daß der Verstärker 28 das interne Taktsignal CLKin in Folge des in­ ternen Taktpulses PS1 anhebt, und die Zeitspanne zwischen Pulsanstieg des externen Taktsignals CLKex und dem Pulsan­ stieg des internen Taktsignals CLKin ist gleich (t1+td+t2) Wenn die Zykluszeit tCYC kürzer wird, verringert die Verzö­ gerungszeit 26a die Verzögerungszeit td und macht das in­ terne Taktsignal CLKin synchron mit dem internen Taktsignal CLKex. Wenn jedoch das Potentialflankensignal EG2 in den niedrigen Pegel über eine bestimmte Zeit, die kürzer als die gesamte durch die Verzögerungsschaltung 25d und den In­ verter 27d eingeführte Verzögerungszeit ist, verbleibt, er­ reicht der nächste Potentialanstieg des Flankeensignals EG2 den Eingabeknoten des AND-Gates 27e vor dem Potentialan­ stieg des Ausgabeknotens des Inverters 27d. Im Ergebnis wird der interne Taktpuls PS1 nicht mit der vorgegebenen Zeitsteuerung erzeugt.

Bei der tatsächlichen Ausgestaltung wird der Pulserzeuger 27a so ausgestaltet, daß er einen Signalübertragungsweg hat, wie er in Fig. 30 gezeigt ist. Der Signalübertragungs­ weg wird durch NAND-Gates 76a, 76b und 76c aufgeteilt, und das Potentialflankensignal EG2 wird den Eingabeknoten der NAND-Gates 76a bis 76c zugeführt. Das Potentialflankensi­ gnal EG2 wird über zwei Inverter 76d/76e den anderen Einga­ beknoten des NAND-Gates 76a zugeführt, der Ausgabeknoten des NAND-Gates 76a ist über einen Inverter 76f mit dem an­ deren Eingabeknoten des nächsten NAND-Gates 76b verbunden, und der Ausgabeknoten des NAND-Gates 76b ist über einen In­ verter 76g mit dem anderen Eingabeknoten des nächsten NAND-Gates 76c verbunden. Das NAND-Gate 76c liefert das verzö­ gerte Potentialflankensignal EG2' an den Inverter 76h, und der Inverter 76h erzeugt einen internen Taktpuls PS1. Es sei angenommen, daß das Potentialflankensignal EG2 in den niedrigen Pegel über die Zeitspanne tw verbleibt. Die Ver­ zögerungschaltung 27c kann die Zeitspanne tw auf die durch zwei Inverter eingeführte Verzögerungszeit verringern. Die Signalbreite im niedrigen Pegel wird als (2×td) ausge­ drückt und ist gleich oder länger als tw, nämlich (2×td) ≧ tw. Die minimale Zykluszeit tCKmin ist gleich (t1+tw/2+t2).

Die die achte Ausführungsform implementierende Takterzeu­ gungsschaltung liefert ein Mittel, um die minimale Zyklus­ zeit tCKmin zu verringern. Fig. 31 zeigt das Verhalten der Takterzeugungsschaltung, die die achte Ausführungsform im­ plementiert. Die Polaritätssteuerung 71 ändert den Pegel des Steuersignals CTL10a zwischen dem hohen Pegel und dem niedrigen Pegel einmal in zwei Taktzyklen tCK, und dement­ sprechend ändert die Steuerung 25a das Steuersignal CTL11a zwischen dem hohen Pegel und dem niedrigen Pegel einmal auf zwei externe Taktzyklen tCK. Das Steuersignal CTL11a wird nämlich auf den hohen Pegel in dem ersten externen Taktzy­ klus und auch auf den niedrigen Pegel in den dritten exter­ nen Taktzyklus geändert. Somit wird das Steuersignal CTL11a doppelt so lang wie der externe Taktzyklus auf dem hohen Pegel gehalten, nämlich (2xtCK). Die erste Zeitperiode ist äquivalent der Signalübertragung von dem Anstieg des Steu­ ersignals CTL11a durch die Verzögerungsschaltung 25d und das AND-Gate 25e bis zum Eintreffen des Potentialflankensi­ gnals EG1 an der bestimmten Verzögerungsstufe, nämlich 2× tCK = t1+t2+td. In der zweiten Zeitperiode empfängt die Empfangsschaltung 22 den nächsten externen Taktpuls CLKex, und die Steuerung 25a läßt das Steuersignal CTL11a auf den niedrigen Pegel abfallen, die Verzögerungsschaltung 26a und der Pulserzeuger 27a übertragen das Potentialflankensignal EG2, und der Verstärker 28 ändert das interne Taktsignal CLKin auf den hohen Pegel. Die oben beschriebene Sequenz benötigt eine Zeitspanne gleich (t1+td+t2), und diese Zeit­ spanne ist gleich (2×tCK), und der erste interne Taktpuls CLKin wird in dem fünften Zyklus auf den hohen Pegel geän­ dert.

Wenn die Zykluszeit kürzer wird, verkürzt die Verzögerungs­ schaltung 26a die Verzögerungszeit td, und die Verzöge­ rungszeit wird auf tw/2 verringert. Die minimale Zeitspanne vom Pulsanstieg des externen Taktpulses CLKex in dem drit­ ten Zyklus bis zu dem Pulsanstieg des internen Taktsignals CLKin in dem fünften Zyklus, die doppelt so lang wie die minimale Zykluszeiten cCKmin ist, ist gleich (t1+tw/2+t2) Somit wird die minimale Zyklus zeit tCKmin der achten Aus­ führungsform auf die Hälfte der minimalen Zyklus zeit tCKmin der ersten Ausführungsform verringert.

Die die achte Ausführungsform implementierende Takterzeu­ gungsschaltung steuert somit die vier Verzögerungsschaltun­ gen 26a/26b und 74a/74b mit den Vierphase-Steuersignal CTL10a/CTL10b/CTL10c/CTL10d und erzielt die minimale Zy­ kluszeit tCKmin, die auf die Hälfte gegenüber der ersten Ausführungsform verringert ist.

Neunte Ausführungsform

Fig. 32 zeigt eine weitere die Erfindung verkörpernde Takt­ erzeugungsschaltung. Eine Polaritätssteuerung 81, Steuerun­ gen 82a/82b/82c, Verzögerungsschaltungen 83a/83b/83c und Pulserzeuger 84a/84b und 84c sind der die erste Ausfüh­ rungsform implementierenden Takterzeugungsschaltung hin­ zugefügt. Aus diesem Grund werden die anderen Schaltungen mit den gleichen Bezugszeichen - entsprechend den Schaltun­ gen der ersten Ausführungsform - bezeichnet.

Eine Flip-Flop-Schaltung 81a und Inverter 81b/81c sind der Polaritätssteuerung 71 hinzugefügt worden, und der Inverter erzeugt ein Setz-Signal ST1 aus dem Rücksetz-Signal RST1.

Das Setz-Signal ST1 wird vom Inverter 81c dem Setz-Knoten S der Flip-Flop-Schaltung 81a zugeführt.

Die Steuerung 82a und der Pulserzeuger 84a gleichen in der Schaltungskonfiguration und dem Verhalten der Steuerung 25a bzw. dem Pulserzeuger 27a, und nur die Verzögerungszeit der Steuerung 82a unterscheidet sich von jener der Steuerung 25a. Die Verzögerungsschaltung 83a ist in Fig. 33 darge­ stellt und enthält mehrere Verzögerungsstufen 8301, 803n-1, 830n, 830n+1 und 830N. Die Verzögerungsstufen 8301 bis 830N sind in der Schaltungskonfiguration zueinander ähnlich, und nur die Verzögerungsstufe 830n wird detailliert im Anschluß beschrieben.

Die Verzögerungsstufe 830n enthält eine erste Ladeschal­ tung, die zwischen der Leistungszufuhrleitung Vd und der Signalübertragungsleitung Bn-1 geschaltet ist, und eine er­ ste Entladeschaltung, die zwischen der Signalübertragungs­ leitung Bn1 und der Masseleitung geschaltet ist. Die erste Ladeschaltung hat sechs Feldeffekttransistoren QP100, QP101, QP102, QP103, QP104 und QP105 vom p-Kanal, und die erste Entladeschaltung hat sechs Feldeffekttransistoren QN100, QN101, QN102, QN103, QN104 und QN105 vom n-Kanaltyp. Die Feldeffekttransistoren QN100 bis QN105 vom n-Kanaltyp bilden drei Stromwege von der Signalübertragungsleitung Bn1 zur Masseleitung. Jedoch sind nur zwei Feldeffekttransi­ storen QP102/QP104 vom p-Kanaltyp mit der Leistungszufuhr­ leitung Vd verbunden.

Die Verzögerungsstufe 830n enthält weiter eine zweite Lade­ schaltung, die zwischen der Leistungszufuhrleitung Vd und der Signalübertragungsleitung An geschaltet ist, und eine zweite Entladeschaltung, die zwischen der Signalübertra­ gungsleitung An und der Masseleitung geschaltet ist. Die zweite Ladeschaltung hat sechs Feldeffekttransistoren QP110, QP111, QP112, QP113, QP114 und QP115 vom p-Kanaltyp, und die zweite Entladeschaltung hat sechs Feldeffekttransi­ storen QN110, QN111, QN112, QN113, QN114 und QN115 vom n-Kanaltyp. Die Feldeffekttransistoren QP110 bis QP115 vom p- Kanaltyp bilden drei Stromwege von der Leistungszufuhrlei­ tung Vd zur Signalübertragungsleitung An. Jedoch sind nur zwei Feldeffekttransistoren QN113/QN115 vom n-Kanaltyp mit der Leistungszufuhrleitung Vd verbunden. Somit hat jede der Verzögerungsstufen 8301 bis 830N nicht ausgeglichene Lade/Entladefähigkeiten zwischen der ersten Zeitperiode und der zweiten Zeitperiode.

In der ersten Zeitperiode ist das erste Steuersignal CTL11a in dem hohen pegel, und das komplementäre Steuersignal CTLB11a ist in dem niedrigen Pegel. Die Signalübertragungs­ leitung An wird über die drei Stromwege geladen, und die Signalübertragungsleitung Bn-1 wird über die drei Stromwege entladen. Andererseits wird die Signalübertragungsleitung An über zwei Stromwege in der zweiten Zeitperiode entladen, und die Signalübertragungsleitung Bn-1 wird über die zwei Stromwege in der zweiten Zeitperiode geladen. Im Ergebnis ist die Signalübertragungszeit in der zweiten Zeitperiode um das 3/2-fache länger als die Signalübertragungszeit in der ersten Zeitperiode.

Fig. 34 zeigt das Verhalten der Takterzeugungsschaltung. Die Steuerungen 82b/82c, die Verzögerungsschaltungen 83b/83c und die Pulserzeuger 84b/84c gleichen in der Schal­ tungsanordnung der Steuerung 82a, der Verzögerungsschaltung 83a bzw. dem Pulserzeuger 84a. Jedoch sind die Polaritäts­ steuersignale CTL10d/CTL10e unterschiedlich gegenüber den Polaritätssteuersignal CTL10c, und die Steuerungen 82b/82c, die Verzögerungsschaltungen 83b/83c und die Pulserzeuger 84b/84c unterscheiden sich in der Phase von der Steuerung 82a, der Verzögerungsschaltung 83a bzw. dem Pulserzeuger 84a.

Die Pulserzeuger 27a, 27b, 84a, 84b und 84c erzeugen je­ weils die internen Taktpulse PS1, PS2, PS3, PS4 bzw. PS5 und liefern diese an das OR-Gate 28a. Der Verstärker 28 er­ zeugt ein internes Taktsignal CLKin aus den internen Takt­ pulsen PS1 bis PS5. Das interne Taktsignal CLKin ist in der Frequenz doppelt so hoch wie das externe Taktsignal CLKex und steigt zum selben Zeitpunkt wie das externe Taktsignal CLKex und um 180° verschoben gegenüber dem externen Taktsi­ gnal CLKex.

Die Takterzeugungsschaltung, die die zweite Ausführungsform verkörpert, überträgt das Potentialflankensignal EG2 über eine Zeitspanne gleich 0,5 Zyklen in der zweiten Zeitperi­ ode. Andererseits überträgt die die neunte Ausführungsform implementierende Takterzeugungsschaltung die Potenzialflan­ kensignale für eine Zeitspanne gleich 1,5 Zyklen in der zweiten Zeitperiode. Aus diesem Grund läßt die die neunte Ausführungsform implementierende Takterzeugungsschaltung die minimale Zykluszeit schrumpfen und erzielt diesselbe Funktion wie die zweite Ausführungsform.

Zehnte Ausführungsform

Fig. 35 zeigt eine variable Verzögerungsschaltung 91 und eine Verzögerungssteuerung 92, die in einer weiteren die Erfindung verkörpernden Takterzeugungsschaltung enthalten sind. Die Verzögerungssteuerung 92 ändert die Verzögerungs­ zeit, die durch die variable Verzögerungsschaltung 91 ein­ geführt wird. Obwohl die Empfangsschaltung 22, die Polari­ tätssteuerung 24, die Steuerungen 25a/25b, die Pulserzeuger 27a/27b und der Verstärker 28 des weiteren in der Takter­ zeugungsschaltung enthalten sind, sind diese in der Dar­ stellung aus Fig. 35 zur Einfachheit weggelassen.

Die variable Verzögerungsschaltung 91 enthält mehrere Ver­ zögerungsstufen 3901 bis 390N (siehe Fig. 14), ein Schal­ terfeld oder Schalterarray 93 und ein Kondensatorarray 94. Jeweils sechs Feldeffekttransistoren QN121, QN122, QN124, QN125 und QN126 vom N-Kanaltyp des Schalterarrays 93 sind in Gruppen aufgeteilt und einer jeweiligen Verzögerungs­ stufe zugeordnet. Die Feldeffekttransistoren QN121 bis QN126 vom n-Kanaltyp sind jeweils in Reihe mit einem Kon­ densatoren CP1 geschaltet, und die Kondensatoren CP1 sind geerdet. Die Feldeffekttransistoren QN121 bis QN123 vom n-Kanaltyp sind mit einem internen Knoten 91a zwischen den Feldeffekttransistoren QN1 und QN2 vom n-Kanaltyp geschal­ tet, und die verbleibenden Feldeffekttransistoren QN124, QN125 und QN126 vom n-Kanaltyp sind mit einem Zwischenkno­ ten 91b zwischen den Feldeffekttransistoren QN3/QN7 vom n-Kanaltyp und den Feldeffekttransistoren QN4/QN8 vom n-Ka­ naltyp geschaltet.

Die Verzögerungssteuerung 92 hat vier Schmelz- bzw. Siche­ rungsregister 92a, 92b, 92c und 92d, und die Sicherungsre­ gister 92a bis 92d sind in der Schaltungskonfiguration zu­ einander ähnlich. Die Reihenschaltung aus dem Schmelz- bzw. Sicherungselement 92e und einem komplementären Transistor 92f, ein Feldeffekttransistor 92g vom n-Kanaltyp und ein Ausgabeinverter 92h bilden in Kombination die jeweiligen Signalerzeuger 92a bis 92d. Die Sicherungsregister 92a bis 92d sind von einem Steuersignal CTL90 zur Erzeugung von Steuersignalen CTL91, CTL92, CTL93 und CTL94 abhängig und verhalten sich ähnlich den Sicherungsregistern 46w bis 46y.

Das Steuersignal CTL91 wird der Gateelektrode des Feldef­ fekttransistors QN21 vom n-Kanaltyp zugeführt, der mit dem Zwischenknoten 91a verbunden ist, und das Steuersignal CTL92 wird den Gateelektroden der Feldeffekttransistoren QN122 und QN123 von n-Kanaltyp zugeführt, die auch mit dem Zwischenknoten 91b verbunden sind. In ähnlicher Weise wird das Steuersignal CTL93 der Gateelektrode des Feldef­ fekttransistors QN124 vom n-Kanaltyp zugeführt, der mit dem Zwischenknoten 91b verbunden ist, und das Steuersignal CTL94 wird den Gateelektroden der Feldeffekttransistoren QN125 und QN126 vom n-Kanaltyp zugeführt, die ebenfalls mit dem Zwischenknoten 91b verbunden sind. Somit erhöht die Verzögerungssteuerung 92 stufenweise die mit den Zwischen­ knoten 91a/91b gekoppelte Kapazität. Wenn der Kondensator CP1 die Kapazität C hat, wird die mit dem Zwischenknoten 91a/91b jeweils gekoppelte Kapazität von 0, C, 2C und 3C geändert. Das Sicherungselement 92e des Sicherungsregisters 92d wird als unterbrochen angenommen, und nur das Siche­ rungsregister 92 ändert das Steuersignal CTL94 auf den ho­ hen Pegel, und das Steuersignal CTL94 verursacht, daß der Feldeffekttransistor QN126 vom n-Kanaltyp anschaltet. Der Feldeffekttransistor QN126 vom n-Kanaltyp verbindet den Kondensator CP1 mit dem Zwischenknoten 91b.

In der ersten Zeitperiode wird das Steuersignal CTL11 auf den hohen Pegel geändert, und die Signalübertragungsleitung An-1 ist im hohen Pegel. Die Signalübertragungsleitung Bn-1 wird vom hohen Pegel auf den niedrigen Pegel entladen. An­ schließend schaltet die Reihenschaltung der zwei Feldef­ fekttransistoren QP3/QP4 vom p-Kanaltyp an, um so die Si­ gnalübertragungsleitung An zu laden. Die Signalübertra­ gungsleitung Bn mit dem hohen Pegel verursacht, daß die Feldeffekttransistoren QN3/QN7 vom n-Kanaltyp anschalten, und Strom fließt über die Feldeffekttransistoren QN3/QN7 vom n-Kanaltyp und dem Feldeffekttransistor QN126 vom n-Ka­ naltyp zum Kondensator CP1. Somit verzögert der Kondensator CP1 den Potentialanstieg an der Signalübertragungsleitung An, und die Verzögerungszeit wird verlängert.

Das Steuersignal CTL11 geht in der zweiten Zeitperiode in den niedrigen Pegel über, und dementsprechend ändert sich das komplementäre Steuersignal CTLB11 auf den hohen Pegel. Die Feldeffekttransistoren QN4/QN8 vom n-Kanaltyp schalten an, und der Zwischenknoten 91b wird entladen. Wenn die Si­ gnalübertragungsleitung Bn auf den hohen Pegel geladen ist, schalten die Feldeffekttransistoren QN3/QN7 vom n-Kanaltyp an, und die Signalübertragungsleitung An wird entladen. Der mit dem Zwischenknoten 91b verbundene Kondensator CP1 wurde bereits entladen, und der Kondensator CP1 berührt nicht die Übertragung des Potentialflankensignals EG2.

Die selektiv mit den Zwischenknoten 91a/91b gekoppelten Kondensatoren CP1 verlängert die Signalübertragung des Po­ tentialflankensignals EG1 in der ersten Zeitperiode. Jedoch haben die Kondensatoren CP1 keinen Einfluß auf die Signal­ übertragung des Potentialflankensignals EG2 in der zweiten Zeitperiode. Andererseits verlängern die mit dem Zwischen­ knoten 21a gekoppelten Kondensatoren CP1 die Signalübertra­ gung des Potentialflankensignals EG2 in der zweiten Zeitpe­ riode und haben keinen Einfluß auf die Signalübertragung des Potentialflankensignals EG1 in der ersten Zeitperiode. Somit ändern die Verzögerungssteuerung 92, das Schalterar­ ray 93 und das Kondensatorarray 94 unabhängig die Signal­ übertragungszeit des Potentialflankensignals EG1 in der er­ sten Zeitperiode und die Signalübertragungszeit des Poten­ tialflankensignals EG2 in der zweiten Zeitperiode.

Obwohl der Störwiderstand und die Störkapazität, die mit der Signalübertragungsleitung Ai verbunden sind, so ausge­ staltet ist, daß sie gleich dem Störwiderstand und der Störkapazität sind, die mit der Signalübertragungsleitung Bi gekoppelt sind, werden aufgrund der Fluktuation beim Herstellungsprozeß der Störwiderstand und die Störkapazi­ tät, die mit der Signalübertragungsleitung Ai gekoppelt sind, kaum mit dem Störwiderstand und der Störkapazität ausgeglichen, die mit der Signalübertragungsleitung Bi ge­ koppelt sind. Wenn der Störwiderstand und die Störkapazität zwischen der Signalübertragungsleitung Ai und der Signal­ übertragungsleitung Bi nicht ausgeglichen sind, überträgt jede Stufe eines der Potentialflankensignale EG1 oder EG2 schneller als das andere Potentialflankensignal EG2 oder EG1, und die Zeitdifferenz wird während der Signalübertra­ gung über die Mehrzahlverzögerungsstufen 3901 bis 390i auf­ summiert. Aus diesem Grund ist die Signalübertragungsge­ schwindigkeit hier regelbar. Der Hersteller kann die Verzö­ gerungsschaltung 92 überprüfen, um zu sehen, ob die Signal­ übertragungsgeschwindigkeit zwischen den Potentialflanken­ signal EG1 und dem Potentialflankensignal EG2 gleich ist, bevor die Verpackung erfolgt. Wenn die Differenz der Si­ gnalübertragungsgeschwindigkeit nicht akzeptabel ist, un­ terbricht der Hersteller selektiv die Sicherungselemente 92e des Sicherungsregisters 92a bis 92d und reguliert die Signalübertragungsgeschwindigkeit zwischen dem Potential­ flankensignalen EG1 und dem Potentialflankensignal EG2.

Elfte Ausführungsform

In Fig. 36 der Zeichnungen sind AND-Gates 100a/100b der in Fig. 10 gezeigten Takterzeugungsschaltung hinzugefügt. Aus diesem Grund sind die anderen Schaltungen und Komponenten mit gleichen Bezugszeichen bezeichnet, die entsprechende Schaltungen und Komponenten in der ersten Ausführungsform bezeichnen.

Wenn das externe Taktsignal CLKex vorübergehend instabil wird, überträgt die in Fig. 10 gezeigte Takterzeugungs­ schaltung die Potentialflankensignale EG1/EG2 unvollstän­ dig, wie es in Fig. 37 gezeigt ist. Um den Unterschied zwischen der ersten Ausführungsform und der elften Ausfüh­ rungsform zu verdeutlichen, wird das Verhalten der ersten Ausführungsform bei instabilem externen Taktsignal CLKex beschrieben.

Fig. 37 zeigt das Verhalten der dreizehnten Ausführungs­ form bei instabilem Taktsignal CLKex. Das Taktsignal CLKex' geht bei 10ns und 15ns verloren. Taktsignal CLKex' steigt bei 5ns. Das Polaritätssteuerungssignal CTL10 ist im hohen Pegel, und das Steuersignal CTL11 steigt an. Dann gelangt die Verzögerungsschaltung in die erste Zeitperiode. Das Steuersignal CTL12 steigt an und verursacht, daß die Si­ gnalübertragungsleitung A0 bei 10ns ansteigt. Die Verzöge­ rungsschaltung 26a überträgt das Potentialflankensignal EG1 von der Verzögerungsstufe 2600 zu einer bestimmten Verzöge­ rungsstufe 260i.

Wenn das Taktsignal CLKex' fehlt, wird das Polaritätssteue­ rungssignal CTL10 verzögert. Das Taktsignal CLKex' steigt bei 20ns erneut an. Da das Polaritätssteuerungssignal CTL10 im niedrigen Pegel ist, wird das Steuerungssignal CTL11 in den niedrigen Pegel übergehen, und die Verzögerungsschal­ tung 26a gelangt in die zweite Zeitperiode. Dann wird das Potentialflankensignal EG2 von der bestimmten Verzögerungs­ stufe 260i zu ersten Verzögerungsstufe 2600 übertragen.

Wenn die Zykluszeit tCk2 kürzer als die Zylkuszeit tCk1 ist, steigt das Taktsignal CLKex' an, bevor das Potential­ flankensignal EG2 an der ersten Verzögerungsstufe 2600 an­ kommt, und das Steuersignal CTL11 wird bei etwa 28ns auf den hohen Pegel geändert. Dann startet die Verzögerungs­ schaltung 26a das Übertragen des Potentialflankensignals EG1 nach rechts. Somit wird das Potentialflankensignal EG2 nicht dem Pulserzeuger 27a zugeführt, und der Pulserzeuger 27a erzeugt nicht den internen Taktpuls PS1.

Auch wenn das externe Taktsignal CLKex stabil wird, werden die Flankensignale EG1/EG2 zwischen den Signalübertragungs­ leitungen A6/B6 und den Signalübertragungsleitungen A13/B13 bewegt, und das Potentialflankensignal EG2 wird nie dem Pulserzeuger 27a zugeführt. Das unerwünschte Phänomen neigt dazu, unmittelbar nach dem Leistungsanschalten aufzutreten, da das Taktsignal CLKex' instabil ist.

Die AND-Gates 100a/100b verhindern, daß die Verzögerungs­ schaltungen 26a/26b dieses unerwünschte Phänomen erfahren, und dieses Schaltungsverhalten der in Fig. 36 gezeigten Takterzeugungsschaltung wird in Fig. 38 erläutert. Das Po­ laritätssteuersignal CTL10 und das Potentialflankensignal EG2 werden den Eingabeknoten des AND-Gates 100a zugeführt, und das komplementäre Polaritätssteuersignal und das Poten­ tialflankensignal EG3 werden den Eingabeknoten des anderen AND-Gates 100b zugeführt.

Es sei angenommen, daß das Taktsignal CLKex' instabil wird und bei 37 ns nicht ansteigt. Das Taktsignal CLKex steigt bei 27 ns an, und das Steuersignal CTL11 ändert sich auf den hohen Pegel. Das Steuersignal CTL12 wird der ersten Verzögerungsstufe 2600 zugeführt, und die Verzögerungs­ schaltung 26a beginnt das Potentialflankensignal EG1 nach rechts zu übertragen. Das Taktsignal CLKex' fehlt bei 37 ns und steigt bei 47 ns. Dann beginnt die Verzögerungsschal­ tung 26a das Potentialflankensignal EG2 nach links aus zu­ breiten. Das Potentialflankensignal EG2 ändert jedoch nicht die Signalübertragungsleitung B0 auf den hohen Pegel nach 57 ns. Aus diesem Grund überträgt, auch wenn das Taktsignal CLKex nach 57 ns ansteigt, das AND-Gate 100a nicht das Po­ laritätssteuersignal CTL10 an den Eingabeknoten D der Flipp-Floppschaltung 25c. Die zweite Zeitperiode wird auf 57 ns verlängert, und erlaubt es dem Potentialflankensignal EG2 die Signalübertragungsleitung B0 anzuheben. Somit ist die die elfte Ausführungsform implementierende Takterzeu­ gungsschaltung frei von dem obenbeschriebenen Phänomen.

Zwölfte Ausführungsform

Fig. 39 zeigt eine weitere die Erfindung verkörpernde Takterzeugungsschaltung. Die Steuerungen 25a/25b sind durch Steuerungen 110a/110b ersetzt, und die anderen Komponenten gleichen jenen der ersten Ausführunsform. Aus diesen Grün­ den sind die anderen Komponenten mit den gleichen Bezugs­ zeichen bezeichnet wie die entsprechende Komponenten.

Die Steuerung 110a/110b enthält einen Verzögerungsregulator 110c, eine Flip-Flop-Schaltung 110d, die Verzögerungsschal­ tung 25d und das AND-Gate 25e. Der Verzögerungsregulator 110c ändert selektiv die Steuersignal CTL100, CTL101, CTL102 und CTL103 auf den aktiven hohen Pegel, und die Flip-Flop-Schaltung 110d ändert die Verzögerungszeit zwi­ schen der Eingabe des Taktsignals CLKex' und der Ausgabe der Steuersignal CTL11/CTLB11. Der Verzögerungsregulator 110c und die Flip-Flop-Schaltung 110d sind detailiert in Fig. 40 gezeigt.

Die Flip-Flop-Schaltung 110d hat eine bistabile Schaltung 110e, eine erste Umschaltschaltung 110f, die mit dem einen Konten N100 verbunden ist, eine zweite Umschaltschaltung 110g, die mit einem Knoten 110 verbunden ist, ein erstes Kondesatorarray 110h, das zwischen der ersten Umschalt­ schaltung 110f und der Masseleitung geschaltet ist, und ein zweites Kondensatorarray 110j, das zwischen der zweiten Um­ schaltschaltung 110g und der Masseleitung geschaltet ist. Vier Feldeffekttransistoren von n-Kanaltyp, die parallel geschaltet sind, bilden die erste Umschaltschaltung 110f. Der am weitesten links angeordnete Feldeffekttransistor vom n-Kanaltyp ist immer angeschaltet, der zweite Feldef­ fekttransistor vom n-Kanaltyp wird durch das Steuersignal CTL100 geschaltet, und die verbleibenden zwei Feldef­ fekttransistoren vom n-Kanaltyp werden durch das Steuersi­ gnal CTL101 geschaltet. Die Kondensatoren sind in ihrer Ka­ pazität zueinander gleich und werden mit "C" dargestellt. Die gesamte mit dem Knoten N100 gekoppelte Kapazität wird von C über 2C und 3C auf 4C geändert. In ähnlicher Weise bilden vier parallel geschaltete Feldeffekttransistoren von n-Kanaltyp die zweite Umschaltschaltung 110g. Der am weite­ sten rechts liegende Feldeffekttransistor vom n-Kanaltyp ist immer angeschaltet, und der zweite Feldeffekttransistor vom n-Kanaltyp wird durch das Steuersignal CTL103 geschal­ tet, und die verbleibenden zwei Feldeffekttransistoren vom n-Kanaltyp werden durch das Steuersignal CTL102 geschaltet. Die gesamte mit dem Knoten 110 verbundene Kapazität wird auch von C über 2C und 3C auf 4C geändert.

Der Verzögerungsregulator 110c ist durch vier Schmelz- oder Sicherungsregister 110k, 110m, 110n und 110p gebildet, und die vier Sicherungsregister 110k bis 110p gleichen in ihrer Schaltungskonfiguration den Sicherungsregistern 92a bis 92d, und die Teilelemente sind mit den gleichen Bezugszei­ chen bezeichnet, die entsprechende Teile der Sicherungsre­ gister 92a bis 92d bezeichnen, ohne daß eine detailierte Beschreibung erfolgt.

Die in Fig. 40 gezeigte Takterzeugungsschaltung erreicht eine hohe Auflösung, die äquivalent oder kleiner als die Signalübertragungszeit eines Logik-Gates ist. Auch wenn die Zykluszeit fluktuiert, behält die Takterzeugungschaltung die Phasendifferenz zwischen dem externen Taktsignal CLKex in dem internen Taktsignal CLKin konstant, solange die Ver­ zögerungsstufe 2600 bis 260N die lineare Beziehung zwischen der elektrischen Ladungsmenge und der Lade-/Entladezeit beibehalten. Jedoch werden die Feldeffekttransistoren vom p-Kanaltyp und die Feldeffekttransistoren n-Kanaltyp über verschiedene Ionen-Implantierungsschritte hergestellt, und der Schwellwert und die Stromtreiberfähigkeit zwischen den Feldeffekttransistoren vom p-Kanaltyp und den Feldef­ fekttransistoren vom n-Kanaltyp sind nicht miteinander ver­ knüpft. Dies führt zu einem Ungleichgewicht bei der Lade- /Entladefähigkeit. Aus diesem Grund kann die Phasendiffe­ renz zwischen dem externen Taktsignal CLKex und dem inter­ nen Taktsignal CLKin innerhalb der Verzögerungszeit schwan­ ken, die durch ein einzelnes Gate eingeführt wird oder we­ niger.

Nun sei angenommen, daß die Feldeffekttransistoren vom n-Kanaltyp bezüglich der Lade-/Entladefähigkeit kleiner sind als die Feldeffekttransistoren vom p-Kanaltyp, wobei der Potentialabfall an der Signalübertragungsleitung Bi eine längere Zeitspanne erfordert als jene Zeitspanne, die wäh­ rend des Potentialanstiegs und der Signalübertragungslei­ tung Ai in der ersten Zeitperiode benötigt wird. Während die Feldeffekttransistoren QN1/QN2 die Signalübertragungs­ leitung Bn-1 entladen, kann das Steuersignal CTL11 die Ver­ zögerungsschaltung 26a von der ersten Zeitperiode in die zweite Zeitperiode umschalten. Dann beginnen die Feldef­ fekttransistoren QP1/Qp2 vom p-Kanaltyp die Signalübertra­ gungsleitung Bn-1 zu laden, und das Potentialflankensignal EG2 wird von der Verzögerungsstufe 260n zur Verzögerungs­ stufe 2600 übertragen. Der Unterschied in der Stromtreiber­ fähigkeit zwischen den Feldeffekttransistoren vom p-Kanal­ typ und den Feldeffekttransistoren vom n-Kanaltyp verlän­ gert die Potentialverzögerung von der Signalübertragungs­ leitung Bn-1 und verkürzt den Potentialanstieg an der Si­ gnalübertragungsleitung Bn-1. Dies führt bei den Verzöge­ rungsstufen 2600 bis 260N zu einer Beschleunigung der Si­ gnalübertragung des Potentialflankensignals EG2 hin zur Verzögerungsstufe 2600. Der interne Taktpuls PS1 wird frü­ her erzeugt, und das interne Taktsignal CLKin läuft voraus.

Aus diesem Grund ist die Kapazität mit den Knoten N100/N110 stufenweise änderbar, indem Sicherungselemente 92e selektiv unterbrochen werden. Wenn es nötig ist, den Potentialabfall des Steuersignals CTL11 in Bezug auf den Potentialanstieg des komplementären Steuersignals CTLB11 zu verlangsamen, werden die Steuersignale CTL100/CTL101 selektiv in den ho­ hen Pegel geändert, und die erste Umschaltschaltung 110f erhöht in geeigneter Weise die mit dem Knoten N100 verbun­ dene Kapazität. Im Ergebnis verzögert die Verzögerungs­ schaltung 26a die Signalübertragung des Potentialflankensi­ gnals EG2 und macht das interne Taktsignal CLKin synchron mit dem externen Taktsignal CLKex. Das selektive Unterbre­ chen der Sicherungselemente 92e wird zwischen der Beendi­ gung des Herstellungsprozesses und dem Einpacken durchge­ führt und regelt die Phasendifferenz zwischen dem externen Taktsignal CLKex und dem internen Taktsignal CLKin. Die Ausgabezeitspanne des Steuersignals CTL11 und die Ausgabe­ zeitspanne des komplementären Steuersignals CTLB11 können in dem Testmodus unter Verwendung des Registers reguliert werden.

Dreizehnte Ausführungsform

Fig. 41 zeigt eine weitere die Erfindung verkörpernde Takterzeugungsschaltung. Die in Fig. 41 gezeigte Takter­ zeugungsschaltung gleicht der Takterzeugungsschaltung der ersten Ausführungsform mit Ausnahme einer Testschaltung 130. Die Testschaltung 130 enthält eine Verzögerungschal­ tung 130a, eine variable Verzögerungsschaltung 130b, ein AND-Gate 130c und eine flankengetriggerte Flip-Flop-Schal­ tung 130d. Das interne Taktsignal CLKin wird der Verzöge­ rungsschaltung 130a zugeführt, die Verzögerungschaltung 130a führt eine Verzögerungszeit ein, die kürzer als die Zeitdifferenz zwischen dem internen Taktsignal CLKin und dem Taktsignal CLKex' ist. Die variable Verzögerungszeit 130b wird von außerhalb des Halbleiterchips 20 reguliert, und ein mit der Analyse Beauftragter kann die Verzögerungs­ zeit, die von der Verzögerungsschaltung 130b eingeführt wird, ändern. Das Ausgabesignal der variablen Verzögerungs­ schaltung 130b und ein Testsignal TEST werden dem Einga­ beknoten des AND-Gates 130c zugeführt, und der Ausgabekno­ ten des AND-Gates 130c ist mit dem Eingabeknoten der flan­ kengetriggerten Flip-Flop-Schaltung 130d verbunden. Das Taktsignal CLKex' wird dem Taktknoten C der flankengetrig­ gerten Flipp-Flopp-Schaltung 130d zugeführt. Das Testsignal TEST wird in dem Testmodus auf hohen Pegel geändert.

Die variable Verzögerungsschaltung 130b wird auf eine be­ stimmte Verzögerungszeit eingestellt. Wenn das AND-Gate 130c das Ausgabesignal an den Eingabeknoten D früher als das Taktsignal CLKex' liefert, speichert die Flip-Flop-Schaltung 130d den hohen Pegel und ändert ein Diagnosesi­ gnal DG auf den hohen Pegel, wie es in Fig. 42A gezeigt ist.

Der mit der Analyse Beauftragte erhöht allmählich die Ver­ zögerungszeit der variablen Verzögerungsschaltung 13 Ob. Wenn das Ausgabesignal des AND-Gates 130c gegenüber dem Taktsignal CLKex' verzögert ist, speichert die Flip-Flop-Schaltung 130d den niedrigen Pegel und ändert das Diagnose­ signal DG auf den niedrigen Pegel, wie es in Fig. 42B ge­ zeigt ist. Somit kann der mit der Analyse Beauftragte die Zeitdifferenz zwischen dem internen Taktsignal CLKin und dem Taktsignal CLKex' beruhend auf der Verzögerungszeit messen, die der variablen Verzögerungsschaltung 130b gege­ ben wird.

Wie vorangehend beschrieben wurde, fluktuiert die Phasen­ differenz zwischen dem externen Taktsignal CLKex und dem internen Taktsignal CLKin innerhalb der Übertragungszeit eines einzelnen Gates aufgrund der Variation der Zykluszeit tCK. Das Taktsignal CLKex' ist synchron mit dem externen Taktsignal CLKex, und der mit der Analyse Beauftragte kann die Änderung der Phasendifferenz zwischen dem externen Taktsignal CLKex und dem internen Taktsignal CLKin untersu­ chen.

Die elektrischen Charakteristika einer integrierten Halb­ leiterschaltung werden nach Beendigung des Herstellungspro­ zesses unter Verwendung von Proben untersucht. Jedoch ist die Induktivität jeder Probe zu groß, um exakt den Schräg­ lauf zwischen zwei Signalen auf dem Halbleiterwafer zu mes­ sen. Die Testschaltung 130 ist frei von der großen Indukti­ vität der Probe, und die Phasendifferenz kann exakt gemes­ sen werden, bevor die Verpackung erfolgt.

Wenn die Testschaltung 130 in der die zwölfte Ausführungs­ form implementierenden Takterzeugungschaltung enthalten ist, mißt die Testschaltung 130 die Phasendifferenz während dem Regulieren des Testmodus, und die Sicherungsregister werden selektiv unterbrochen, bevor die Verpackung erfolgt.

Die Testschaltung kann doppelt vorgesehen sein. Die Test­ schaltungen 130 sind jeweils mit den Pulserzeugern 27a und 27b verbunden, und der mit der Analyse Beauftragte unter­ sucht die Verzögerungszeitstücke, die durch die Verzöge­ rungsschaltungen 26a und 26b eingeführt werden, unabhängig voneinander.

Es ist offensichtlich aus der vorangehenden Beschreibung, daß die erfindungsgemäße Takterzeugungsschaltung die fol­ genden technischen Effekte erzielt.

Zunächst wiederholt die neue Verzögerungsschaltung 26a/26b das Laden/Entladen von der ersten Verzögerungsstufe bis zu einer bestimmten Verzögerungsstufe in der ersten Zeitperi­ ode und von der bestimmten Verzögerungsstufe zu der ersten Verzögerungsstufe in der zweiten Zeitperiode und triggert den Pulserzeuger. Der erste Taktzyklus und der zweite Takt­ zyklus enthalten jeweils die erste Verzögerungszeit und die zweite Verzögerungszeit, und die Takterzeugungsschaltung gibt den internen Taktpuls nach nur zwei Zyklen des exter­ nen Taktpulses aus. Somit spricht die erfindungsgemäße Takterzeugungsschaltung schnell auf das externe Taktsignal CLKex an.

Zweitens ist es mit der erfindungsgemäßen Takterzeugungs­ schaltung möglich, schnell auf das externe Taktsignal CLKex anzusprechen, wie es im vorangehenden Absatz beschrieben wurde. Das heißt, daß der Benutzer die Takterzeugungsschal­ tung abschalten kann, während die interne Schaltung das in­ terne Taktsignal CLKin nicht benötigt. Wenn die Takterzeu­ gungsschaltung in einer synchronen Halbleiterspeichervor­ richtung verwendet wird, aktiviert ein externes Befehlssi­ gnal oder ein äquivalentes internes Signal die Takterzeu­ gungsschaltung. Somit ist der Leistungsverbrauch verrin­ gert.

Drittens ersetzt die neue Verzögerungsschaltung den Taktzy­ klus durch die Signalübertragung von der ersten Verzöge­ rungsstufe zu einer bestimmten Verzögerungsstufe und teilt dementsprechend den Taktzyklus in Verzögerungszeitstücke auf, die jeweils durch die Verzögerungsstufen eingeführt werden. Aus diesem Grund erzielt die Takterzeugungsschal­ tung die hohe Auflösung.

Viertens ist die Takterzeugungsschaltung stabil. Kein span­ nungsgesteuerter Oszillator wird benötigt. Auch wenn die Leistungsspannung unbeabsichtigterweise verringert wird, kann die Verzögerungsschaltung 26a/26b die Potentialflan­ kensignale EG1/EG2 übertragen, und die Takterzeugungsschal­ tung ändert nicht die Frequenz des internen Taktsignals CLKin.

Fünftens ist die Takterzeugungsschaltung einfach ausgestal­ tet. Die Phasendifferenz zwischen dem externen Taktsignal CLKex und dem internen Taktsignal CLKin hängt nur von der Gleichmäßigkeit der Lade-/Entladefähigkeit der Verzöge­ rungsstufen ab. Aus diesem Grund kann die Takterzeugungs­ schaltung leicht entworfen werden.

Sechstens ist die Takterzeugungsschaltung frei von einer Fehlfunktion aufgrund einer Signalformverzerrung. Die Takt­ erzeugungsschaltung überträgt nur die Potentialflankensi­ gnale EG1/EG2 über die Signalübertragungsleitung Ai/Bi, und die Signalübertragungsleitungen Ai/Bi sind kurz genug, um die Signalform ohne Störung beizubehalten.

Siebtens ist die Schaltungskonfiguration einfach und kann leicht auf Schwierigkeiten reagieren.

Achtens kann die Frequenz des internen Taktsignals leicht geändert werden. Die Phasendifferenz des externen Taktsi­ gnals hängt von dem Verhältnis der Stromtreiberfähigkeit der in den Verzögerungsstufen enthaltenen Feldeffekttransi­ storen ab, und die Kombination der Verzögerungsschaltungen erzielt eine beliebige Frequenz. Der Duty-Faktor (Anlauf­ zeit) ist ebenfalls änderbar.

Ein Mittel zur Verringerung der Impedanz an dem Zwischen­ knoten beschränkt die Phasendifferenz.

Es ist möglich, auf ein externes Taktsignal mit einem großen Frequenzbereich zu antworten. Wenn von der Takter­ zeugungsschaltung erwartet wird, auf ein Niederfrequenz­ taktsignal anzusprechen, wird die Takterzeugungsschaltung durch einfaches Erhöhen der Anzahl von Verzögerungsstufen ansprechen. Auch wenn das externe Taktsignal die Frequenz ändert, benötigt die Takterzeugungsschaltung nur mehrere selektiv verwendete Verzögerungsschaltungen, um die Poten­ tialflankensignale zu erzeugen.

Die Sicherungsregister ermöglichen es dem Hersteller, die Verzögerungszeit nach dem Herstellungsprozeß zu regeln.

Wenn die Takterzeugungsschaltung mehr als zwei Verzöge­ rungssschaltungen mit unterschiedlicher Phase hat, wird die minimale Zykluszeit deutlich verringert.

Die Sicherungsregister erlauben des weiteren dem Herstel­ ler, die Takterzeugungssteuerung und das Duty-Verhältnis des Taktsignals zu regulieren.

Die Testschaltung ermöglicht es dem Hersteller, die tat­ sächliche Phasendifferenz zu messen und die Phasendiffe­ renz, die Zeitsteuerung und den Duty-Faktor leicht einzu­ stellen.

Obwohl besondere 02851 00070 552 001000280000000200012000285910274000040 0002019825986 00004 02732Ausführungsformen der Erfindung beschrie­ ben wurden, ist es für den Fachmann offensichtlich daß ver­ schiedene Änderungen und Modifikationen vorgenommen werden können, ohne vom Rahmen der Erfindung abzuweichen.

Zum Beispiel können die Feldeffekttransistoren QP9/QP10 vom p-Kanaltyp und die Feldeffekttransistoren QN9/QN10 vom n-Kanaltyp der in Fig. 14 gezeigten Takterzeugungsschaltung hinzugefügt werden.

Die variablen Verzögerungsschaltungen 44a und 43a/43b kön­ nen in den in den Fig. 14 und 17 gezeigten Takterzeu­ gungsschaltungen enthalten sein.

Die Steuerung 45a/45b ist einsetzbar im Zusammenhang mit der zweiten bis vierten Ausführungsform.

Die Steuerung 47a/47b ist einsetzbar im Zusammenhang mit der zweiten bis vierten Ausführungsform.

Das Schalterarray 93 kann mit einem Zwischenknoten zwischen den Feldeffekttransistoren QP1/QP5 vom p-Kanaltyp und den Feldeffekttransistoren QP2/QP6 vom p-Kanaltyp und mit einem Zwischenknoten zwischen dem Feldeffekttransistor QP3 vom n-Kanaltyp und dem Feldeffekttransistor QP4 vom p-Kanaltyp verbunden sein.

Der Kondensator CP1 kann durch einen Feldeffekttransistor vom n-Kanaltyp mit kurzgeschlossenen Sourceknoten und Drainknoten und einer mit dem Steuersignal verbundene Elek­ trode ersetzt werden. Der Zwischenknoten 91a/91b ändert den Potentialpegel von Null auf die Hälfte der positiven Lei­ stungsspannung. Wenn die Gateelektrode auf den hohen Pegel geändert wird, wird ein leitfähiger Kanal zwischen Sour­ ceknoten und dem Drainknoten gebildet und verlängert den Verzögerungszeitpunkt. Wenn andererseits das Steuersignal auf den niedrigen Pegel sich ändert, tritt keine Leitfähig­ keit zwischen dem Drainknoten und dem Sourceknoten auf, und die Verzögerungszeit bleibt ungeändert. Somit wird die Si­ gnalübertragungszeit durch Ändern des Gatepotentials regu­ lierbar. Wenn das Schalterarray 91a mit den Zwischenknoten zwischen den Feldeffekttransistoren vom p-Kanaltyp verbun­ den ist, kann der Kondensator CP1 durch einen Feldeffekt­ transistor vom p-Kanaltyp ersetzt werden, der ähnlich dem Feldeffekttransistor vom n-Kanaltyp geschaltet ist.

Die AND-Gates 100a/100b können bei jeder der zweiten bis zehnten Ausführungsform hinzugefügt werden.

Die Steuerung 110a/100b kann bei jeder der dritten bis elf­ ten Ausführungsform verwendet werden.

Die Testschaltung 130 oder die Testschaltungen 130 können bei jeder der ersten bis zwölften Ausführungsform verwendet werden.

Claims (30)

1. Takterzeugungsschaltung mit:
einer ersten Steuerung (25a), die von einem einleiten­ den Taktsignal (CLKex) zur Erzeugung eines ersten Steuersi­ gnals (CTL11; CTL11a) abhängig ist; und
einer Verzögerungsschaltung (26a; 39a; 41; 62a; 74a; 83a; 91), die eine Mehrzahl in Reihe geschalteter erster Verzögerungsstufen (2600-260N; 3901-290N; 4101-410N; 6201-620N, 6301-630N; 8301-830N) enthält und von dem ersten Steuersignal abhängig ist zur Erzeugung eines internen Taktsignals synchron mit dem einleitenden Taktsignal; dadurch gekennzeichnet, daß
die erste Steuerung (25a) in einer ersten Zeitperiode, die gleich einer Pulsperiode des einleitenden Taktsignals ist, das erste Steuersignal von einem ersten Pegel (L) auf einen zweiten Pegel (H) ändert, und in einer zweiten Zeit­ periode, die gleich der Pulsperiode ist und sich mit der ersten Zeitperiode abwechselt, von dem zweiten Pegel auf den ersten Pegel ändert, ein erstes komplementäres Steuer­ signal (CTLB11) gegenläufig zwischen dem ersten Pegel und dem zweiten Pegel in Bezug auf das erste Steuersignal än­ dert, und in der ersten Zeitperiode ein erstes Eingabesi­ gnal (CTL12) von einem inaktiven Pegel auf einen aktiven Pegel ändert; und daß
die Mehrzahl erster Verzögerungsstufen in Reihe durch erste Signalübertragungsleitungen (A1-AN) und zweite jeweils mit den ersten Übertragungsleitungen gepaarte Signalübertra­ gungsleitungen (B1-BN) geschaltet sind, wobei sie von dem ersten Eingabesignal zur Erzeugung eines ersten Potential­ flankensignals (EG1) abhängig sind und dieses erste Poten­ tialflankensignal in der ersten Zeitperiode von einer er­ sten Verzögerungsstufe 2600, die über eine erste Eingabe­ leitung (AO) mit der Steuerung verbunden ist, hin zu einer bestimmten ersten Verzögerungsstufe (Ai) der Mehrzahl er­ ster Verzögerungsstufen und in der zweiten Zeitperiode von der bestimmten ersten Verzögerungsstufe über die erste Ver­ zögerungsstufe zu einer ersten Ausgabesignalleitung (BO) übermittelt;
jede der Mehrzahl erster Verzögerungsstufen aufweist:
eine erste Ladeschaltung (QP1, QP2), die mit einer er­ sten Leistungsspannungsleitung (Vd) verbunden ist und in der zweiten Zeitperiode durch das erste Steuersignal frei­ geschaltet wird, um so von einem Potentialpegel an der er­ sten Signalleitung zu der nächsten Verzögerungsstufe abhän­ gig zu werden, um einen Stromweg von der ersten Leistungs­ spannungsleitung zu der ersten Ausgabesignalleitung oder zu der zweiten Signalleitung der vorangehenden Verzögerungs­ stufe zu schalten;
eine erste Entladeschaltung (QN1, QN2), die mit einer zweiten einen anderen Potentialpegel als die erste Lei­ stungssspannungsleitung aufweisenden Leistungsspannungslei­ tung (Masseleitung) verbunden ist und die in der ersten Zeitperiode durch das erste Steuersignal freigeschaltet wird, um so von einem Potentialpegel an der ersten Eingabe­ signalleitung oder an der ersten Signalleitung der vorange­ henden Verzögerungsstufe abhängig zu werden, um einen Stromweg von der ersten Ausgabesignalleitung oder von der zweiten Signalleitung zu der zweiten Leistungsspannungslei­ tung zu schaffen;
eine zweite Ladeschaltung (QP3, QP4), die mit der er­ sten Leistungsspannungsleitung verbunden ist und in der er­ sten Zeitperiode durch das komplementäre Steuersignal frei­ geschaltet wird, um so von einem Potentialpegel an der Aus­ gabesignalleitung oder an der zweiten Signalleitung der vorangehenden Verzögerungsstufe abhängig zu werden, um einen Stromweg von der ersten Leistungsspannungsleitung zu der ersten Signalleitung der nächsten Verzögerungsstufe zu schaffen; und
eine zweite Entladeschaltung (QN3, QN4), die mit der zweiten Leistungsspannungsleitung verbunden ist und in der zweiten Zeitperiode durch das erste komplementäre Steuersi­ gnal freigeschaltet wird, um so von einem Potentialpegel an der zweiten Signalleitung der nächsten Verzögerungsstufe abhängig zu sein;
wobei die Takterzeugungsschaltung des weiteren einen ersten Einzelschuß-Pulserzeuger (27a) enthält, der mit der ersten Ausgabesignalleitung verbunden ist, um so in der zweiten Zeitperiode einen ersten internen Taktpuls (PS1) mit einer konstanten Phasenbeziehung zu einem einleitenden Taktpuls des einleitenden Taktsignals zu erzeugen.

2. Takterzeugungsschaltung nach Anspruch 1, bei der die erste Ladeschaltung eine erste Reihenschaltung aus ersten Feldeffekttransistoren (QP1, QP2) hat, die jeweilige erste Kanäle eines Leitfähigkeitstyps (P) haben und deren jewei­ ligen ersten Gateelektroden selektiv mit dem ersten Steuer­ signal und dem Potentialpegel versorgt werden;
wobei die erste Entladeschaltung eine zweite Reihen­ schaltung aus zweiten Feldeffekttransistoren (QN1, QN2) hat, die jeweilige zweite Kanäle des anderen Leitfähig­ keitstyps (N) haben, der entgegengesetzt zu dem ersten Leitfähigkeitstyp ist, und wobei die jeweiligen zweiten Ga­ teelektroden selektiv mit dem ersten Steuersignal oder dem Potentialpegel versorgt werden;
wobei die zweite Ladeschaltung eine dritte Reihenschal­ tung aus dritten Feldeffekttransistoren (QP3, QP4) hat, die jeweilige dritte Kanäle des ersten Leitfähigkeittyps haben und deren jeweiligen dritten Gateelektroden selektiv mit dem ersten komplementären Steuersignal oder dem Potential­ pegel versorgt werden; und
wobei die zweite Entladeschaltung eine vierte Reihen­ schaltung aus vierten Feldeffekttransistoren (QN3, QN4) hat, die jeweilige Kanäle des anderen Leitfähigkeitstyp ha­ ben und deren jeweiligen vierten Gateelektroden selektiv mit dem ersten komplementären Steuersignal oder dem Poten­ tialpegel versorgt werden.

3. Takterzeugungsschaltung nach Anspruch 1, die des weite­ ren umfaßt:
eine zweite Steuerung (25b), die von dem einleitenden Taktsignal abhängig ist, um zu erzeugen: ein erstes Taktsi­ gnal (CTL21), welches in der ersten Zeitperiode von dem zweiten Pegel auf den ersten Pegel und in der zweiten Zeit­ periode von dem ersten Pegel auf den zweiten Pegel wech­ selt, ein zweites komplementäres Steuersignal (CTLB21), das komplementär zwischen dem ersten Pegel in Bezug auf das zweite Steuersignal geändert wird; und ein zweites Eingabe­ signal (CTL22), das in der zweiten Zeitperiode von dem in­ aktiven Pegel zu dem aktiven Pegel wechselt;
eine zweite Verzögerungsschaltung (26b), die eine Mehr­ zahl zweiter Verzögerungsstufen enthält, die in Reihe über dritte Signalübertragungsleitungen und vierte jeweils mit den dritten Übertragungsleitungen gepaarten Signalübertra­ gungsleitungen geschaltet sind, und die von dem zweiten Eingabesignal abhängig ist, um in der zweiten Zeitperiode ein drittes Potentialflankensignal von einer zweiten Verzö­ gerungsstufe, die über eine zweite Eingabesignalleitung mit der zweiten Steuerung verbunden ist, hin zu einer bestimm­ ten zweiten Verzögerungsstufe der Mehrzahl zweiter Verzöge­ rungsstufen zu übertragen; und in der ersten Zeitperiode von der zweiten bestimmten Verzögerungsstufe über die zweite Verzögerungsstufe zu einer zweiten Ausgabesignallei­ tung zu übertragen, wobei jede der Mehrzahl zweiter Verzö­ gerungsstufen bezüglich der Schaltungskonfiguration gleich jeder der Mehrzahl erster Verzögerungsstufen ist;
einen zweiten Einzelschuß-Pulserzeuger (27b), der mit der zweiten Ausgabesignalleitung verbunden ist, um einen zweiten eine andere konstante Phasenbeziehung zu dem ein­ leitenden Taktpuls des einleitenden Taktsignals in der er­ sten Zeitperiode beibehaltenden internen Taktpuls (PS2) zu erzeugen; und
eine Ausgabeschaltung (28), die mit dem ersten Einzel­ schuß-Pulserzeuger und dem zweiten Einzelschuß-Pulserzeuger verbunden ist, um das interne Taktsignal (CLKin) aus dem ersten internen Taktpuls und dem zweiten internen Taktpuls zu erzeugen.

4. Takterzeugungsschaltung nach Anspruch 3, bei der die erster Ladeschaltung aus der Mehrzahl erster Verzögerungs­ stufen oder der Mehrzahl zweiter Verzögerungsstufen eine Reihenschaltung aus ersten Feldeffekttransistoren (QP1, QP2) mit jeweiligen ersten Kanälen eines ersten Kanalleit­ fähigkeittyps (P) und jeweilige erste Gateelektroden hat, die selektiv mit dem ersten Steuersignal (CTL11), oder dem zweiten Steuersignal (CTL21), oder dem Potentialpegel ver­ sorgt werden;
wobei die erste Entladeschaltung der Mehrzahl erster Verzögerungsstufen oder der Mehrzahl zweiter Verzögerungs­ stufen eine zweite Reihenschaltung aus zweiten Feldef­ fekttransistoren (QN1, QN2) mit jeweiligen zweiten Kanälen des anderen Leitfähigkeitstyps - entgegengesetzt dem ersten Leitfähigkeitstyp - und jeweilige zweite Gateelektroden hat, die selektiv mit dem ersten Steuersignal, dem zweiten Steuersignal oder dem Potentialpegel versorgt werden;
wobei die zweite Ladeschaltung der Mehrzahl erster Ver­ zögerungsstufen oder der Mehrzahl zweiter Verzögerungsstu­ fen eine dritte Reihenschaltung Feldeffekttransistoren (QP3, QP4) mit jeweiligen dritten Kanälen des ersten Leit­ fähigkeitstyps und jeweiligen dritten Gateleelektroden hat, die selektiv mit dem ersten komplementären Steuersignal, dem zweiten komplementären Steuersignal oder dem Potential­ pegel versorgt werden; und
wobei die zweite Entladeschaltung der Mehrzahl erster Verzögerungsstufen oder der Mehrzahl zweiter Verzögerungs­ stufen eine vierte Reihenschaltung aus vierten Feldef­ fekttransistoren (QN3, QN4) mit jeweiligen vierten Kanälen des anderen Leitfähigkeitstyp und jeweiligen vierten Gate­ elektroden hat, die selektiv mit dem ersten komplementären Steuersignal, dem zweiten komplementären Steuersignal oder dem Potentialpegel versorgt werden.

5. Takterzeugungsschaltung nach Anspruch 4, bei der ein Leitfähigkeitstyp der p-Typ, und der andere Leitfähigkeits­ typ der n-Typ ist.

6. Takterzeugungsschaltung nach Anspruch 1, bei der die erste Ladeschaltung und die erste Entladeschaltung bezüg­ lich der Stromtreiberfähigkeit sich von der zweiten Lade­ schaltung bzw. der zweiten Entladeschaltung unterscheiden.

7. Takterzeugungsschaltung nach Anspruch 6, bei der die erste Ladeschaltung enthält: eine erste Reihenschaltung (QP1, QP2) erster Feldeffekttransistoren mit jeweiligen Kanälen eines Leitfähigkeitstyps (P), die selektiv mit dem ersten Steuersignal (CTL11) oder dem Potentialpegel ver­ sorgt werden, und eine zweite Reihenschaltung (QP5, QP6) der ersten Feldeffekttransistoren, die parallel zu der er­ sten Reihenschaltung geschaltet sind und selektiv mit dem ersten Steuersignal (CTL11) oder dem Potentialpegel ver­ sorgt werden;
wobei die erste Entladeschaltung enthält: eine dritte Reihenschaltung (QN1, QN2) aus zweiten Feldeffekttransi­ storen mit jeweiligen Kanälen des anderen Leitfähigkeits­ typs (N) - entgegengesetzt dem ersten Leitfähigkeitstyp - die selektiv mit dem ersten Steuersignal (CTL11) oder dem zweiten Potentialpegel versorgt werden, und eine vierte Reihenschaltung (QN5, QN6) der zweiten Feldeffekttransisto­ ren, die parallel zu der dritten Reihenschaltung geschaltet sind und als ein erster Lastkondensator dienen;
wobei die zweite Ladeschaltung enthält: eine fünfte Reihenschaltung (QP3, QP4) der ersten Feldeffekttransisto­ ren, die selektiv mit dem ersten komplementären Steuersi­ gnal (CTL11) oder dem Potentialpegel versorgt werden, und eine sechste Reihenschaltung (QP7, QP8) der ersten Feldef­ fekttransistoren, die parallel zur fünften Reihenschaltung geschaltet sind und als ein zweiter Lastkondensator dienen;
wobei die zweite Entladeschaltung enthält: eine siebte Reihenschaltung (QN3, QN4) der zweiten Feldeffekttransisto­ ren, die selektiv mit dem komplementären Steuersignal oder dem Potentialpegel versorgt werden, und eine achte Reihen­ schaltung (QN7, QN8) der zweiten Feldeffekttransistoren, die parallel zur siebten Reihenschaltung geschaltet ist und selektiv mit dem ersten komplementären Steuersignal und dem Potentialpegel versorgt wird.

8. Takterzeugungsschaltung nach Anspruch 1, bei der jede der Mehrzahl erster Verzögerungsstufen des weiteren auf­ weist:
eine dritte Ladeschaltung (QP9), die zwischen der er­ sten Leistungsspannungsleitung und einem ersten Zwischen­ knoten der ersten Ladeschaltung (QP1, QP2) zum Regulieren der elektrischen Ladung an dem ersten Zwischenknoten auf eine erste Menge nach dem Ausschalten der ersten Ladeschal­ tung geschaltet ist;
eine dritte Entladeschaltung (QN9), die zwischen der zweiten Leistungsspannungsleitung und einem zweiten Zwi­ schenknoten der ersten Entladeschaltung (QN1, QN2) zum Re­ gulieren der elektrischen Ladung an dem zweiten Zwischen­ knoten auf eine zweite Menge nach dem Ausschalten der er­ sten Entladeschaltung geschaltet ist;
eine vierte Ladeschaltung (QP10), die zwischen der er­ sten Leistungsspannungsleitung und einem dritten Zwischen­ knoten der zweiten Ladeschaltung (QP3, QP4) zum Regulieren der elektrischen Ladung an dem dritten Zwischenknoten auf die erste Menge nach dem Ausschalten der zweiten Ladeschal­ tung geschaltet ist, und
eine vierte Entladeschaltung (QN10), die zwischen der zweiten Leistungsspannungsleitung und einem vierten Zwi­ schenknoten der zweiten Entladeschaltung zum Regulieren der elektrischen Ladung an dem vierten Zwischenknoten auf die zweite Menge nach dem Ausschalten der zweiten Entladeschal­ tung geschaltet ist.

9. Takterzeugungsschaltung nach Anspruch 1, bei der zumin­ dest die erste Zeitperiode oder die zweite Zeitperiode va­ riabel ist.

10. Takterzeugungsschaltung nach Anspruch 1, bei der sowohl die erste Zeitperiode als auch die zweite Zeitperiode va­ riabel ist.

11. Takterzeugungsschaltung nach Anspruch 10, bei der die erste Steuerung (42a, 45a, 47a) eine Zeitverzögerung zwi­ schen das erste Eingabesignal und das erste Steuersignal einführt, und wobei diese Zeitverzögerung variabel ist.

12. Takterzeugungsschaltung nach Anspruch 11, in der die erste Steuerung (42a) enthält:
eine Flipflop-Schaltung (25c), die von dem einleitenden Signal abhängig ist zur Erzeugung des ersten Steuersignals an ihrem Ausgabeknoten und des ersten komplementären Steu­ ersignals an ihrem weiteren Ausgabeknoten;
eine erste variable Verzögerungschaltung (44a), die mit dem Ausgabeknoten der Flipflop-Schaltung verbunden ist und eine variable Verzögerungszeit einführt;
eine Verzögerungsschaltung (25d), die mit dem Ausga­ beknoten der variablen Verzögerungsschaltung verbunden ist und eine konstante Verzögerungszeit einführt; und
ein Logikgate (25e), das Eingabeknoten hat, welche mit dem Ausgabeknoten der Flipflop-Schaltung und einem Ausga­ beknoten der Verzögerungsschaltung zur Erzeugung des Einga­ besignals verbunden sind;
wobei die Takterzeugungsschaltung des weiteren eine zweite variable Verzögerungsschaltung aufweist, die zwi­ schen der ersten Verzögerungsschaltung und dem ersten Ein­ zelschuß-Pulserzeuger zur Einführung einer variablen Verzö­ gerungszeit in die Übertragung des zweiten Potentialflan­ kensignals geschaltet ist.

13. Takterzeugungsschaltung nach Anspruch 11, bei der die erste Steuerung (45a, 47a) enthält:
eine Flipflop-Schaltung (25c), die von dem einleitenden Taktsignal abhängig ist zur Erzeugung des ersten Steuersi­ gnals an ihrem Ausgabeknoten und des ersten komplementären Steuersignals an ihrem anderen Ausgabeknoten; und
eine variable Verzögerungsschaltung (46a), die mit dem Ausgabeknoten der Flipflop-Schaltung verbunden ist und eine variable Verzögerungszeit einführt;
ein Logikgate (25e), das Eingabeknoten hat, die mit dem Ausgabeknoten der Flipflop-Schaltung und dem Ausgabeknoten der Verzögerungsschaltung zur Erzeugung des Eingabesignals verbunden sind; und
eine Steuerung (46b; 48a) zum Anweisen der variablen Verzögerungszeit bezüglich der Größe der variablen Verzöge­ rungszeit.

14. Takterzeugungsschaltung nach Anspruch 13, bei der die variable Verzögerungsschaltung (46a) enthält:
ein erstes Logikgate (46c) mit einem Eingabeknoten, der mit dem Ausgabeknoten der Flipflop-Schaltung (25c) verbun­ den ist;
ein zweites Logikgate (46d), das einen Eingabeknoten hat, der mit Ausgabeknoten des ersten Logikgates verbunden ist;
eine Mehrzahl Kondensatoren (46o-46v), die parallel zu der zweiten Leitungszufuhrleitung geschaltet sind; und
eine Mehrzahl Schaltelemente (46e-46m), die zwischen der Mehrzahl Kondensatoren und dem Ausgabeknoten des ersten Logikgates geschaltet sind und von einem Befehlssignal (CTL41-CTL43) der Steuerung abhängig sind, um selektiv die Mehrzahl Kondensatoren mit dem Ausgabeknoten des ersten Logikgates zu verbinden.

15. Takterzeugungsschaltung nach Anspruch 13, bei der die Steuerung (46b) enthält:
eine Mehrzahl Sicherungsregister (46w-46y) zur Erzeu­ gung von jeweiligen Befehlsuntersignalen (CTL41-CTL43) zu den Befehlssignalen, und
wobei jedes der Mehrzahl Sicherungsregister enthält:
ein unterbrechbares Sicherungselement (46za), das mit der ersten Leistungszufuhrleitung verbunden ist, einen komple­ metären Transistor (46zb) der zwischen dem unterbrechbaren Sicherungselement und der zweiten Leistungszufuhrleitung geschaltet ist und von einem Lastregulierungssignal (EBL1) abhängig ist, um einen deren Ausgabeknoten mit dem unter­ brechbaren Sicherungselement zu verbinden, einen Ausgabein­ verter (46zd) der mit dem Ausgabeknoten des komplementären Transistors zur Erzeugung eines der Befehluntersignale ver­ bunden ist, und einen Entladetransistor (46zc), der zwi­ schen dem Ausgabeknoten des komplementären Transistors und der zweiten Leistungszufuhrleitung geschaltet ist und von einem der Befehlsuntersignale abhängig ist, um einen Strom­ weg zu der zweiten Leistungzufuhrleitung zu schaffen.

16. Takterzeugungsschaltung nach Anspruch 13, bei der die Steuerung (48a) eine Mehrzahl Flipflop-Schaltungen (48b, 48c, 48d) enthält, die von Steuersignalen abhängig sind zur Erzeugung von Befehlsuntersignalen der Befehlssignale.

17. Takterzeugungsschaltung nach Anspruch 3, bei der die erste Steuerung (25a), die erste Verzögerungsschaltung (26a) und der erste Einzelschuß-Pulserzeuger (27a) zusammen mit der zweiten Steuerung (25b), der zweiten Verzögerungs­ leitung (26b) und dem zweiten Einzelpulserzeuger (27b) eine erste Takterzeugungsunterschaltung bilden;
wobei des weiteren eine zweite Takterzeugungsunter­ schaltung (61a, 61b, 62a, 62b, 63a, 63b; 72a, 72b, 74a, 74b, 75a, 75b,) - ähnlich in der Schaltungsanordnung zu ersten Takterzeugungsunterschaltung - in der Takterzeu­ gungsschaltung enthalten ist, um so einen dritten internen Taktpuls (PS5) und einen vierten internen Taktpuls (PS6), die sich in der Phase von dem ersten internen Taktpuls und dem zweiten internen Taktpuls unterscheiden, zu der Ausga­ beschaltung (28) zu liefern.

18. Takterzeugungsschaltung nach Anspruch 17, die des wei­ teren eine dritte Takterzeugungsunterschaltung (61c, 61d, 62c, 62d, 63c, 63d) - ähnlich in der Schaltungsanordnung zu der ersten Takterzeugungsunterschaltung - enthält, und die ein fünftes internes Taktsignal (PS7) und ein sechstes in­ ternes Taktsignal (PS8), die sich in der Phase von dem er­ sten internen Taktpuls, dem zweiten internen Taktpuls, dem dritten internen Taktpuls und dem vierten internen Taktpuls unterscheiden, an die Ausgabeschaltung liefert.

19. Takterzeugungsschaltung nach Anspruch 17, die des wei­ teren enthält:
eine erste Polaritätssteuerung (70), die von dem ein­ leitenden Taktsignal abhängig ist, um ein erstes Polari­ tätssignal (CTL10a), ein erstes zu dem ersten Polaritäts­ steuersignal komplementäres Signal (CTL10c), ein zweites Polaritätssteuersignal (CTL10b) und ein zweites zu dem zweiten polaritätssteuersignal komplementäres Signal (CTL10d) über zwei Taktzyklen des einleitenden Taktsignals auf einen aktiven Pegel zu ändern, und
wobei das erste Polaritätssteuersignal, das erste kom­ plementäre Signal, das zweite polaritätssteuersignal und das zweite komplementäre Signal der ersten Steuerung (25a), der ersten Takterzeugungsunterschaltung, der zweiten Steue­ rung (25b), der ersten Takterzeugungsunterschaltung, der ersten Steuerung (72a) der zweiten
Takterzeugungsunterschaltung bzw. der zweiten Steuerung (72b) der zweiten Takterzeugungsunterschaltung zugeführt werden.

20. Takterzeugungsunterschaltung nach Anspruch 3, bei der die erste Steuerung (25a), die erste Verzögerungsschaltung (26a) und der erste Einzelschuß-Pulserzeuger (27a) eine er­ ste Takterzeugungsunterschaltung, die zweite Steuerung (25b), die zweite Verzögerungsschaltung (26b) und der Ein­ zelschuß-Pulserzeuger (27b) eine zweite Takterzeugungsun­ terschaltung bilden,
wobei die erste Takterzeugungsunterschaltung und die zweite Takterzeugungsschaltung selektiv verdoppelt sind, so daß die Takterzeugungsschaltung des weiteren eine Mehrzahl dritter Takterzeugungsunterschaltungen (82a-82c) enthält,
wobei die erste Ladeschaltung und die erste Entlade­ schaltung in ihrer Stromtreiberfähigkeit gleich zu der zweiten Ladeschaltung und der zweiten Entladeschaltung in der ersten Takterzeugungsunterschaltung und der zweiten Takterzeugungsunterschaltung sind, und
wobei die erste Ladeschaltung und die erste Entlade­ schaltung in ihrer Stromtreiberfähigkeit sich von der zwei­ ten Ladeschaltung und der zweiten Entladeschaltung in der Mehrzahl dritter Takterzeugungsschaltungen unterscheiden.

21. Takterzeugungsschaltung nach Anspruch 9, bei der die erste Verzögerungsschaltung (26a) des weiteren zumindest einen ersten Lastkondensator (94) hat, der selektiv mit ei­ ner der ersten Ladeschaltungen oder einer der ersten Entla­ deschaltungen verbunden ist.

22. Takterzeugungsschaltung nach Anspruch 21, in der der erste Lastkondensator (94) eine variable Kapazität hat.

23. Takterzeugungsschaltung nach Anspruch 10, bei der die erste Verzögerungsschaltung des weiteren einen ersten Last­ kondensator (die Hälfte von 94) und einen zweiten Lastkon­ densator (die andere Hälfte von 94) hat, die selektiv mit der ersten Ladeschaltung oder der ersten Entladeschaltung bzw. der zweiten Ladeschaltung oder der zweiten Entlade­ schaltung verbunden sind.

24. Takterzeugungsschaltung nach Anspruch 23, bei der der erste Lastkondensator und der zweiter Lastkodensator varia­ bel sind.

25. Takterzeugungsschaltung, nach Anspruch 1, die des wei­ teren eine Umschaltschaltung (100a, 100b) enthält, die zwi­ schen einer Signalleitung für das einleitende Taktsignal (ClKex') und die erste Steuerung (25a) geschaltet und von dem zweiten Pegel der ersten Ausgangssignalleitung abhängig ist, um so das einleitende Taktsignal zu der ersten Steue­ rung zu übertragen.

26. Takterzeugungsschaltung nach Anspruch 10, bei der die erste Steuerung (110a) enthält:
eine Flipflop-Schaltung (110d), die von dem einleiten­ den Taktsignal abhängig ist zur Erzeugung des ersten Steu­ ersignals an einem ihrer ersten Ausgabeknoten und des er­ sten komplementären Steuersignals an einem ihrer zweiten Ausgabeknoten,
eine Verzögerungsschaltung (25d), die mit dem ersten Ausgabeknoten verbunden ist, und
ein Logikgate (25e), das mit einem Ausgabeknoten der Verzögerungsschaltung und dem zweiten Ausgabeknoten zur Er­ zeugung des ersten Eingabesignals verbunden ist, und
wobei die Flipflop-Schaltung (110d) eine erste Verzöge­ rungszeit zwischen das einleitende Taktsignal und das erste Steuersignal und eine zweite Verzögerungszeit zwischen das einleitende Taktsignal und das erste komplementäre Steuer­ signal einführt, und
wobei die erste Verzögerungszeit und die zweite Verzö­ gerungszeit variabel sind.

27. Takterzeugungsschaltung nach Anspruch 26, bei der die Flipflop-Schaltung enthält:
eine erste Signalerzeugungsunterschaltung mit einem er­ sten mit dem einleitenden Taktsignal versorgten Eingangs­ knoten, einen ersten Zwischenknoten (N100) und einem ersten Ausgabeknoten zur Ausgabe des ersten Steuersignals;
eine zweite Signalerzeugungsunterschaltung mit einem zweiten mit dem einleitenden Taktsignal versorgten Einga­ beknoten, einem zweiten Zwischenknoten (N110) und einem zweiten Ausgabeknoten des komplementären Steuersignals;
eine erste Parellelschaltung (110h) aus mit der zweiten Leistungszufuhrleitung verbundenen Kondensatoren;
eine erste Parallelschaltung (110f) aus Umschalttransi­ storen, die zwischen die erste Parellelschaltung und den ersten Zwischenknoten geschaltet und von einem ersten Be­ fehlssignal abhängig sind zur selektiven Verbindung der Kondensatoren der ersten Parallelschaltung mit dem ersten Zwischenknoten;
einer zweiten Parallelschaltung (110j) aus Kondensato­ ren, die mit der zweiten Leistungszufuhrleitung verbunden sind
einer zweiten Parallelschaltung (110g) aus Um­ schalttransistoren, die zwischen der zweiten Parallelschal­ tung aus Kondensatoren und dem zweiten Zwischenknoten ge­ schaltet und von einem zweiten Befehlssignal abhängig sind zur selektiven Verbindung der Kondensatoren der zweiten Parallelschaltung mit dem zweiten Zwischenknoten; und
einen Verzögerungsregulator (110c) zur Erzeugung des ersten Befehlssignals und des zweiten Befehlssignals.

28. Takterzeugungsschaltung nach Anspruch 27, bei der der Verzögerungsregulator eine Mehrzahl Sicherungsregister (110k-110p) zur Erzeugung von Befehlsuntersignalen (CTL100 -CTL103) der Befehlssignale enthält, und
wobei jedes der Mehrzahl Sicherungsregister enthält:
ein unterbrechbares Schmelzsicherungselement (22e), das mit der ersten Leistungszufuhrleitung verbunden ist, einen kom­ plementären Transistor (92f), der zwischen dem unterbrech­ baren Sicherungselement und der zweiten Leistungszufuhrlei­ tung geschaltet und von einem Ladungsregulierungssignal ab­ hängig ist zum Verbinden eines Ausgabeknotens mit dem un­ terbrechbaren Sicherungselement, und einen Ausgabeinverter (92h), der mit dem Ausgabeknoten des komplementären Transi­ stors abhängig ist zur Erzeugung eines der Befehlsuntersi­ gnale, und einen Ladetransistor (92g), der zwischen dem Ausgabeknoten des komplementären Transistors und der zwei­ ten Leistungszufuhrleitung geschaltet und von einem der Be­ fehlsuntersignale abhängig ist zur Erzeugung eines Stromwe­ ges zu der zweiten Leistungszufuhrleitung.

29. Takterzeugungsschaltung nach Anspruch 3, die des weite­ ren eine Testschaltung (130) zum Messen einer Phasendiffe­ renz zwischen dem einleitenden Taktsignal und dem internen Taktsignal enthält.

30. Takterzeugungsschaltung nach Anspruch 29, in der die Testschaltung enthält:
eine variable Verzögerungsschaltung (130a, 130b), die von einem externen Befehlssignal abhängig ist zum Einfügen ei­ ner Verzögerungszeit in die Übertragung des internen Takt­ signals;
eine Flipflop-Schaltung (130d) mit einem Taktknoten, der mit dem einleitenden Taktsignal versorgt wird, und ei­ nem Eingabeknoten, der mit dem internen Taktsignal versorgt wird, um ein Diagnosesignal zu erzeugen;
ein Logikgate (130c), das durch das externe Befehlssi­ gnal zur Übertragung des internen Taktsignals an den Einga­ beknoten der Flipflop-Schaltung freigeschaltet wird.