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Gebiet der
Erfindung
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Die
vorliegende Erfindung betrifft eine Verzögerungsregelschleifen-(DLL-,
Delay Locked Loop)-Schaltung eines synchronen DRAM; und insbesondere
eine DLL-Schaltung zum Durchführen
eines stabilen Betriebs bei einem Abschaltmodus für einen
Niedrigenergiebetrieb einer Halbleitervorrichtung.
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Beschreibung
des verwandten Sachstands
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Eine
synchrone Halbleiterspeichervorrichtung, wie etwa ein Doppeldatenraten-synchroner DRAM
(DDR SDRAM), führt
eine Datenübertragung mit
externer Vorrichtung unter Verwendung eines internen Taktsignals
durch, das synchron zu einem externen Taktsignal gekoppelt ist,
das von einer externen Vorrichtung, wie etwa einem Speichercontroller, eingegeben
wird. Um Daten stabil zu senden, sollten die Daten genau an einer
Flanke oder einer Mitte des Takts positioniert sein, indem eine
Verzögerungszeit kompensiert
wird, die unvermeidbar durch die Zeitdifferenz zwischen der Datenübertragung
jedes Elements und derjenigen, zu der die Daten in einen Bus geladen
werden, auftritt.
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Eine
taktsynchrone Schaltung, die verwendet wird, um eine Verzögerungszeit
zu kompensieren, ist eine Phasenregelschleife (PLL, Phase Locked
Loop) oder eine Verzögerungsregelschleife (DLL,
Delay Locked Loop). Wenn das externe Taktsignal in der Frequenz
unterschiedlich von einem internen Taktsignal ist, ist es notwendig,
eine Frequenzmultiplizierfunktion einzusetzen. Somit wird in diesem
Fall hauptsächlich
die PLL verwendet. Im Gegensatz dazu wird, wenn das externe Taktsignal
in der Frequenz gleich dem internen Taktsignal ist, die DLL verwendet.
Die DLL-Schaltung erzeugt das interne Taktsignal durch ein Kompensieren
einer Taktverzögerungskomponente,
die auftritt, während
das Taktsignal, das durch jedes Element durchläuft, zu einem Datenausgangsanschluss
innerhalb der Halbleiterspeichervorrichtung gesendet wird. Dementsprechend
ermöglicht
es die DLL-Schaltung, dass das Taktsignal zum endgültigen Eingeben/Ausgeben
der mit dem externen Taktsignal zu synchronisierenden Daten verwendet
wird. Die DLL-Schaltung weist Vorteile auf, dass das Rauschen niedrig
ist, und dass sie innerhalb einer kleinen Fläche im Vergleich zu der PLL-Schaltung
ausgeführt
werden kann. Deswegen ist es im Allgemeinen wünschenswert, die DLL-Schaltung
als eine synchrone Schaltung in der Halbleiterspeichervorrichtung
einzusetzen. Unter verschiedenen Arten von DLLs stellt die neuere
Technologie eine Register-gesteuerte DLL-Schaltung bereit, die in
der Lage ist, eine Zeit zu verringern, die zum Verriegeln eines
ersten Takts benötigt
wird.
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Eine
Register-gesteuerte DLL-Schaltung, die ein Register aufweist, das
in der Lage ist, einen verriegelten Verzögerungswert zu speichern, speichert den
verriegelten Verzögerungswert
in dem Register, wenn eine Energie unterbrochen wird, und lädt den verriegelten
Verzögerungswert,
der in dem Register gespeichert ist, wenn die Energie wieder eingeschaltet
ist, so dass der verriegelte Verzögerungswert unmittelbar zum
Verriegeln des Takts verwendet wird.
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1 ist eine Konzeptansicht,
die einen grundlegenden Betrieb einer üblichen Verzögerungsregelschleifen-(DLL-)-Schaltung veranschaulicht.
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Die
DLL-Schaltung empfängt
ein externes Taktsignal und kompensiert eine Verzögerung bei
einer Erzeugung eines internen Takts des DRAM. Die DLL-Schaltung
stellt sicher, dass ein Ausgangssignal des DRAM in Phase mit dem
externen Taktsignal ist. Wenn der externe Takt und der Ausgang des
DRAM die gleiche Phase aufweisen, können die Daten zu einem Chipsatz
ohne Fehler übertragen
werden.
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2 ist ein Blockdiagramm
einer Register-gesteuerten DLL-Schaltung
des verwandten Sachstands.
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Die
DLL-Schaltung schließt
einen Taktpuffer 10, einen Abschaltmodus-Controller 20,
einen Phasenkomparator 30, einen Verzögerungscontroller 40, eine
Verzögerungsleitung 50,
eine Blindverzögerungsleitung 60 und
ein Verzögerungsreplikamodell 70 ein.
Ein DLL-Taktsignal DLL_CLK, das aus der DLL-Schaltung ausgegeben
wird, wird zu einem Ausgangspuffer 90 über eine Taktsignalleitung 80 übertragen,
um eine Ausgangszeitgebung der Daten zu steuern.
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Der
Taktpuffer 10 erzeugt ein internes Taktsignal REF_CLK durch
ein Empfangen eines externen Taktsignals CLK und eines externen
Takt-Komplementsignals CLKB und ein Puffern derselben.
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Der
Abschaltmodus-Controller 20 schaltet den Taktpuffer 10 ab,
wenn der DRAM in einen Abschaltmodus eintritt. Für einen Nied rigenergiebetrieb des
DRAM, wenn kein Lese/Schreibbetrieb vorhanden ist, tritt der DRAM
in den Abschaltmodus ein, wenn ein Taktfreigabesignal CKE ein logischer
Pegel „NIEDRIG" wird. Zu dieser
Zeit wird, weil der Taktpuffer 10 das interne Taktsignal
REF_CLK nicht erzeugt, der Taktpuffer 10 zum Sichern eines
gegenwärtigen Zustands
der DLL-Schaltung abgeschaltet.
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Der
Phasenkomparator 30 erfasst eine Phasendifferenz zwischen
Eingangs- und Ausgangstakten der DLL-Schaltung durch ein Vergleichen
von Phasen der Eingangs- und Ausgangstakte miteinander. In typischer
Weise wird, um einen Energieverbrauch der DLL-Schaltung zu verringern,
eine Frequenz einer externen Takteingabe in eine vorbestimmte Frequenz
durch einen Taktteiler geteilt, und der geteilte Takt wird dann
durch den Phasenkomparator 30 verglichen. In 2 ist um einer zweckmäßigen Veranschaulichung
willen der Taktteiler weggelassen. Das interne Taktsignal REF_CLK,
das durch den Taktpuffer 10 läuft, und ein Rückkopplungstaktsignal
FB_CLK, das nach einem Durchlaufen durch eine interne Schaltung
der DLL-Schaltung zurückgekoppelt
wird, werden miteinander an dem Phasenkomparator 30 verglichen.
Der Phasenkomparator 30 steuert den Verzögerungscontroller 40 auf
der Grundlage des Vergleichsergebnisses.
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Der
Verzögerungscontroller 40 ist
mit einer Logikschaltung zum Bestimmen eines Eingangspfads der Verzögerungsleitung 50 und
einem bidirektionalen Schieberegister zum Verschieben der Richtung
des Pfads versehen. Das Schieberegister, das vier Eingangssignale
aufnimmt und einen Schiebebetrieb durchführt, weist eine maximale oder
minimale Verzögerung
auf, indem sein Anfangseingabezustand derart ausgeführt wird,
dass das am weitesten rechts angeordnete Signal oder am weitesten
links angeordnete Signal in einem logischen Pegel "HOCH" ist. Die Signa le,
die in das Schieberegister eingegeben werden, weisen zwei rechts
verschobene Signale und zwei links verschobene Signale auf. Für einen
Schiebebetrieb sollten sich zwei der Signale in einem logischen
Pegel "HOCH" einander nicht überlappen.
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Die
Verzögerungsleitung 50 verzögert eine Phase,
des internen Taktsignals REF_CLK, das aus dem Taktpuffer 10 ausgegeben
wird. Der Betrag der Verzögerung
wird durch den Phasenkomparator 30 bestimmt. Zusätzlich bestimmt
die Verzögerungsleitung 50 einen
Verzögerungspfad,
der die Phasenverzögerung
unter der Steuerung des Verzögerungscontrollers 40 bestimmt.
Die Verzögerungsleitung 50 schließt eine
Anzahl von Einheitsverzögerungszellen ein,
die aneinander seriell gekoppelt sind. Jede der Einheitsverzögerungszellen
schließt
zwei NAND-Gatter ein, die seriell aneinander gekoppelt sind. Ein
Eingang jeder der Einheitsverzögerungszellen
ist mit dem Schieberegister in dem Verzögerungscontroller 40 in
einer 1-zu-1-Abbildung verbunden. Ein Bereich, wo ein Ausgang des
Schieberegisters ein logischer Pegel "HOCH" wird,
wird als ein Pfad bestimmt, durch welchen das Taktsignal, das durch den
Taktpuffer 10 läuft,
eingegeben wird. Die Verzögerungsleitung 50 ist
mit zwei Verzögerungsleitungen,
einer Verzögerungsleitung
für den
ansteigenden Takt und der anderen Verzögerungsleitung für den abfallenden
Takt in dem DDR-SDRAM aufgebaut, um eine Zyklusverhältnis-Störung weitest
möglich
zu unterdrücken,
indem die ansteigende Flanke und die abfallende Flanke identisch
verarbeitet werden.
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Die
Blindverzögerungsleitung 60 ist
eine Verzögerungsleitung
zum Erzeugen eines Rückkopplungstaktsignals
FB_CLK, das an den Phasenkomparator 30 angelegt wird. Die
Blindverzögerungsleitung 60 ist
identisch zu der Verzögerungsleitung 50, wie
sie oben stehend veranschaulicht ist.
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Das
Verzögerungsreplikamodell 70 ist
eine Schaltung zum Modellieren der Verzögerungsfaktoren, die eine Taktzeitgebung
beeinflussen, aus einer Eingabe des externen Takts in dem Chip über die Verzögerungsleitung 50 bis
zu einer Taktausgabe aus dem Chip. Die genauen Verzögerungsfaktoren bestimmen
den Verschlechterungswert in der Funktion der DLL-Schaltung. Das
Verzögerungsreplikamodell 70 wird
durch ein Verfahren erzielt, das eine grundlegende Schaltung verkleinert,
vereinfacht, oder so benutzt wird, wie sie ist, ohne Modifikation. Tatsächlich modelliert
das Verzögerungsreplikamodell 70 den
Taktpuffer, den DLL-Takttreiber, den RF-Teiler und den Ausgangspuffer,
so wie sie sind.
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Die
Taktsignalleitung 80 ist ein Pfad, auf welchem das DLL-Taktsignal DLL_CLK
der DLL_Schaltung zu dem Ausgangspuffer 90 übertragen
wird.
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Der
Ausgangspuffer 90 empfängt
die Daten von einem Speicherkern und gibt die Daten zu einem Datenausgangskissen
synchronisiert zu dem DLL-Taktsignal DLL_CLK der DLL-Schaltung aus.
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3 ist ein Zeitgebungsdiagramm
für einen Betrieb
der DLL der 2.
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Wie
gezeigt, geht, wenn ein Abschaltmodus eingegeben wird, das Taktfreigabesignal
CKE von einem logischen Pegel "HOCH" in einen logischen
Pegel "NIEDRIG" über. Zu dieser Zeit stoppt
die DLL-Schaltung ein Durchführen
eines Phasenaktualisierungsbetriebs, um den gegenwärtigen Zustand zu
sichern, und speichert zuvor verriegelte Information, um in einen
eingefrorenen Zustand einzutreten. Hier bedeutet der Ausdruck Phasenaktuali sierungsbetrieb,
dass das Rückkopplungstaktsignal
FB_CLK der DLL-Schaltung in Phase mit dem internen Taktsignal REF_CLK
verglichen wird, um bestimmt und kontinuierlich nachverfolgt zu
werden. Der Ausdruck gefrorener Zustand bedeutet einen Zustand,
bei welchem die zuvor verriegelte Information gespeichert wird und
die Phase nicht mehr aktualisiert wird.
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Unterdessen
ist die Zeit in dem Fall eines Vorlade-Abschaltmodus, die in dem
Abschaltmodus bleibt, in einem Bereich von minimal drei Takten bis maximal
7,8 μs.
In dieser Zeit wird der Taktpuffer 10 von dem Abschaltmodus-Controller 20 abgeschaltet, um
so das DLL-Taktsignal DLL_CLK der DLL-Schaltung nicht zu erzeugen.
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Wenn
der Abschaltmodus für
eine lange Zeit aufrechterhalten wird, von ungefähr MIN.3CLK bis MAX.7,8 μs, gezeigt
in 3, während welcher
die Phase nicht aktualisiert wird, kann sich die gegenwärtig verriegelte
Information der DLL-Schaltung von der zuvor verriegelten Information
vor dem Abschaltmodus aufgrund einer Änderung in Verhältnissen
der Halbleitervorrichtung wie etwa einer externen Temperatur unterscheiden.
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Wenn
der Abschaltmodus in einem derartigen Zustand angeregt wird, d.h.
die gegenwärtig
verriegelte Information und die zuvor verriegelte Information nicht
zueinander passen, unterscheidet sich die Phase des DLL-Taktsignal
DLL_CLK der DLL-Schaltung
von der Phase eines zu verriegelnden Zieltakts. Folglich ist es
schwierig, Daten zu/von dem DRAM zu empfangen/zu senden, weil eine
Phase des externen Taktsignals unterschiedlich von jener des DLL-Taktsignals
DLL_CLK der DLL-Schaltung
ist.
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Zusammenfassung
der Erfindung
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Es
ist deswegen eine Aufgabe der vorliegenden Erfindung, eine Verzögerungsregelschleifen-(DLL)-Schaltung
einer Halbleitervorrichtung zum Verhindern eines Verriegelungsfehlers
bereitzustellen, der bei einer Änderung
von Verhältnissen
der Halbleitervorrichtung, wie etwa einer externen Temperatur während einer
relativ langen Abschaltmodusperiode, auftritt.
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In Übereinstimmung
mit einem Aspekt der vorliegenden Erfindung ist eine synchrone Halbleiterspeichervorrichtung
bereitgestellt, die einen normalen Modus und einen Abschaltmodus
aufweist, umfassend: einen Abschaltmodus-Controller zum Erzeugen
eines Abschaltmodus-Steuersignals im Ansprechen auf ein Taktfreigabesignal,
wodurch ein Beginn oder eine Beendigung eines Abschaltmodus bestimmt
wird; eine Taktpuffereinheit zum Puffern eines externen Taktsignals
im Ansprechen auf das Abschaltmodus-Steuersignal und zum Ausgeben
erster und zweiter interner Taktsignale; eine Taktauswahleinheit
zum Auswählen
eines der ersten und zweiten internen Taktsignale auf der Grundlage
des Abschaltmodus-Steuersignals, um das ausgewählte Signal als ein Zwischenausgangs-Taktsignal
auszugeben; und eine Phasenaktualisierungseinheit zum Durchführen eines
Phasenaktualisierungsbetriebs unter Verwendung des Zwischenausgang-Taktsignals, um ein
Verzögerungsregelschleifen-(DLL)-Taktsignal auszugeben,
wobei das erste interne Taktsignal eine unterschiedliche Frequenz
von jener des zweiten internen Taktsignals aufweist.
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In Übereinstimmung
mit einem weiteren Aspekt der vorliegenden Erfindung ist eine Verzögerungsregelschleife
(DLL) bereitgestellt, umfassend:
einen Abschaltmodus-Controller
zum Erzeugen eines Abschaltmodus-Steuersignals im Ansprechen auf
ein Taktfreigabesignal, wodurch ein Beginn oder eine Beendigung
eines Abschaltmodus bestimmt wird; eine erste Taktpuffereinheit
zum Puffern eines externen Taktsignals im Ansprechen auf das Abschaltmodus-Steuersignal und
zum Ausgeben des gepufferten Taktsignals als ein erstes internes
Taktsignal; eine zweite Taktpuffereinheit zum Puffern des externen
Taktsignals im Ansprechen auf das Abschaltmodus-Steuersignal und
zum Ausgeben des gepufferten Taktsignals als ein zweites internes
Taktsignal, das eine Frequenz niedriger als das erste interne Taktsignal
aufweist; eine Taktauswahleinheit zum Ausgeben eines Zwischenausgangs-Taktsignals durch
ein Auswählen
des ersten internen Taktsignals in einem normalen Modus und des
zweiten internen Taktsignals in dem Abschaltmodus auf der Grundlage
des Abschaltmodus-Steuersignals;
und eine Phasenaktualisierungseinheit zum Durchführen eines Phasenaktualisierungsbetriebs
unter Verwendung des Zwischenausgangs-Taktsignals, um ein Verzögerungsregelschleifen-(DLL)-Taktsignal
auszugeben.
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In Übereinstimmung
mit einem weiteren Aspekt der vorliegenden Erfindung ist ein Verfahren zum
Erzeugen eine Verzögerungsregelschleifen-(DLL)-Takts
einer synchronen Speichervorrichtung, die einen normalen Modus und
einen Abschaltmodus bereitgestellt, umfassend: Erzeugen eines ersten
internen Taktsignals durch ein Puffern eines externen Takts; Erzeugen
eines zweiten internen Taktsignals durch ein Puffern des externen
Takts, wobei das zweite interne Taktsignal eine unterschiedliche
Frequenz von jener des ersten internen Taktsignals aufweist; Auswählen eines
der ersten und der zweiten internen Taktsignale gemäß einem
Modussteuersignal; Durchführen
eines DLL- Phasenaktualisierungsbetriebs
auf der Grundlage des ersten internen Taktsignals in dem normalen
Modus; und Durchführen
eines DLL-Phasenaktualisierungsbetriebs auf der Grundlage des zweiten
internen Taktsignals in dem Abschaltmodus.
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Kurze Beschreibung
der Zeichnungen
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Die
obigen und anderen Aufgaben und Merkmale der vorliegenden Erfindung
werden hinsichtlich der folgenden Beschreibung der bevorzugten Ausführungsformen
besser verstanden werden, die in Verbindung mit den zugehörigen Zeichnungen
gegeben sind.
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In
den Zeichnungen zeigen:
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1 eine
Konzeptansicht, die einen grundlegenden Betrieb einer üblichen
Verzögerungsregelschleifen-(DLL)-Schaltung veranschaulicht;
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2 ein
Blockdiagramm einer DLL-Schaltung;
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3 ein
Zeitgebungsdiagramm für
einen Betrieb der DLL der 2;
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4 ein
Blockdiagramm einer DLL-Schaltung in Übereinstimmung mit einer Ausführungsform der
vorliegenden Erfindung;
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5 ein
detailliertes Schaltungsdiagramm eines Abschaltmodus-Controllers
und eines zweiten Taktpuffers, die in 4 gezeigt
sind;
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6 ein
detailliertes Schaltungsdiagramm einer Taktkonversionseinheit, die
in 5 gezeigt ist;
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7 ein
detailliertes Schaltungsdiagramm eines 2-Taktteilers, der in 6 gezeigt
ist; und
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8 ein
Zeitgebungsdiagramm, das Simulationsergebnisse veranschaulicht,
wenn die DLL der 4 auf eine Halbleiterspeichervorrichtung
angewandt wird, in Übereinstimung
mit einer Ausführungsform
der vorliegenden Erfindung.
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Detaillierte
Beschreibung der Erfindung
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Eine
Verzögerungsregelschleifen-(DLL)-Schaltung
in Übereinstimmung
mit beispielhaften Ausführungsformen
der vorliegenden Erfindung wird im Detail unter Bezugnahme auf die
zugehörigen
Zeichnungen beschrieben werden.
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4 ist
ein Blockdiagramm einer DLL-Schaltung in Übereinstimmung mit einer Ausführungsform
der vorliegenden Erfindung.
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Die
DLL-Schaltung 600 schließt einen Abschaltmodus-Controller 100,
einen ersten und zweiten Taktpuffer 200 und 300,
eine Taktauswahleinheit 400 und eine Phasenaktualisierungseinheit 500 ein.
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Der
Abschaltmodus-Controller 100 erzeugt ein Abschaltmodus-Steuersignal CTRL,
das einen Beginn oder eine Beendigung eines Abschaltmodus im Ansprechen
auf ein Taktfreigabesignal CKE bestimmt.
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Der
erste Taktpuffer 200 empfängt und puffert ein externes
Taktsignal CLK und ein externes Takt-Komplementsignal CLKB im Ansprechen
auf das Abschaltmodus-Steuersignal CTRL, um das gepufferte Signal
als ein erstes internes Taktsignal ICLK_NM auszugeben.
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Der
zweite Taktpuffer 300 empfängt und puffert das externe
Taktsignal CLK und das externe Takt-Komplementsignal CLKB im Ansprechen
auf das Abschaltmodus-Steuersignal CTRL, um das gepufferte Signal
als ein zweites internes Taktsignal ICLK_PD auszugeben. Das zweite
interne Taktsignal ICLK_PD weist eine Frequenz niedriger als das
erste interne Taktsignal ICLK_NM auf.
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Die
Taktauswahleinheit 400 gibt ein Zwischenausgangs-Taktsignal CLKOUT
durch ein Auswählen
eines von dem ersten internen Taktsignal ICLK_NM und dem zweiten
internen Taktsignals ICLK_PD auf der Grundlage des Abschaltmodus-Steuersignals
CTRL aus. In dem Fall eines normalen Modus wird das erste interne
Taktsignal ICLK_NM ausgewählt;
in dem Fall eines Abschaltmodus wird das zweite interne Taktsignal
ICLK_PD ausgewählt.
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Die
Phasenaktualisierungseinheit 500 führt einen Phasenaktualisierungsbetrieb
durch, um ein DLL-Taktsignal CLL_CLK unter Verwendung des von der
Taktauswahleinheit 400 ausgewählten Taktsignals auszugeben.
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Die
Phasenaktualisierungseinheit 500 ist eine Registergesteuerte
DLL, die eine Verzögerungsleitung 520,
eine Blindverzögerungsleitung 530,
ein Verzögerungsreplikamodell 540,
einen Phasenkomparator 550 und einen Verzögerungscontroller 560 einschließt.
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Die
Verzögerungsleitung 520 empfängt das Zwischenausgangs-Taktsignal CLKOUT
der Taktauswahleinheit 400, um eine Phase des Zwischenausgangs-Taktsignals
CLKOUT um eine vorbestimmte Zeit zu verzögern. Die Blindverzögerungsleitung 530 ist
im Wesentlichen identisch zu der Verzögerungsleitung 520.
Das Verzögerungsreplikamodell 540 gibt ein
Rückkopplungstaktsignal
FB_CLK durch ein Modulieren eines Ausgangssignals der Blindverzögerungsleitung 530 mit
Verzögerungsfaktoren
des externen Taktsignals CLK und des externen Takt-Komplementsignals
CLKB in einer Halbleiterspeichervorrichtung aus. Der Phasenkomparator 550 erfasst eine
Phasendifferenz zwischen dem Zwischenausgangs-Taktsignal CLKOUT
der Taktauswahleinheit 400 und dem Rückkopplungstaktsignal FB_CLK
des Verzögerungsreplikamodells 540.
Der Verzögerungscontroller 560 steuert
die Verzögerungsleitung 520 und
die Blindverzögerungsleitung 530 auf
der Grundlage eines Ausgangssignals des Phasenkomparators 550.
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Das
DLL-Taktsignal DLL_CLK der DLL-Schaltung 600 wird zu einem
Ausgangspuffer 800 über
eine Taktsignalleitung 700 übertragen, um eine Ausgangszeitgebung
der Daten zu steuern.
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Die
DLL-Schaltung 600 schließt den ersten Taktpuffer 200,
der in dem normalen Modus arbeitet, und den zweiten Taktpuffer 300,
der in dem Abschaltmodus arbeitet, ein. Zusätzlich schließt die DLL-Schaltung 600 den
zweiten Taktpuffer 300 ein, dessen Frequenz niedriger als
jene des ersten Taktpuffers 200 ist. Dementsprechend führt die DLL-Schaltung
in dem normalen Modus den Phasenaktualisierungsbetrieb unter Verwendung
des ersten internen Taktsignals ICLK_NM des ersten Taktpuffers 200 durch,
und in dem Abschaltmodus führt
die DLL-Schaltung 600 den Phasenaktualisierungsbetrieb
unter Verwendung des zweiten internen Taktsignals ICLK_PD des zweiten
Taktpuffers 300 durch.
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Deswegen
wird in der DLL-Schaltung 600 der vorliegenden Erfindung
die Taktauswahleinheit 400 durch den Abschaltmodus-Controller 100 auf
der Grundlage des Abschaltmodus-Steuersignals CTRL gesteuert. Die
Phasenaktualisierungseinheit 500 führt den Phasenaktualisierungsbetrieb
im Ansprechen auf das Zwischenausgangs-Taktsignal CLKOUT aus, das
aus der Taktauswahleinheit 400 ausgegeben wird, die eines
des ersten internen Taktsignals ICLK_NM und des zweiten internen
Taktsignals ICLK_PD auswählt.
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Aus
diesem Grund führt
die DLL-Schaltung der vorliegenden Erfindung zumindest einen Phasenaktualisierungsbetrieb
in dem Abschaltmodus auf der Grundlage des zweiten internen Taktsignals ICLK_PD
im Vergleich zu der DLL-Schaltung des verwandten Sachstands durch,
die einen Phasenaktualisierungsbetrieb in dem Abschaltmodus nicht
durchführt.
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5 ist
ein detailliertes Schaltungsdiagramm des Abschaltmodus-Controllers 100 und
des zweiten Taktpuffers 300, die in 4 gezeigt
sind.
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Der
Abschaltmodus-Controller 100 schließt einen ersten und einen zweiten
Invertierer INV1 und INV2 und ein erstes NAND-Gatter NAND1 ein.
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Der
erste Invertierer INV1 invertiert das Taktfreigabesignal CKE; das
erste NAND-Gatter NAND1 führt
einen NAND-Betrieb eines Ausgangssignals des ersten Invertierers
INV1 und eines Wartesignals IDLE durch, das in der Phase gegenüber jener
des Taktfreigabesignals CKE in dem Abschaltmodus entgegengesetzt
ist. Der zweite Invertierer INV2 invertiert ein Ausgangssignal des
ersten NAND-Gatters NAND1, um das invertierte Signal als das Abschaltmodus-Steuersignal
CTRL auszugeben. In dem Abschaltmodus weist das Taktfreigabesignal
CKE einen logischen Pegel "NIEDRIG" auf, und das Wartesignal IDLE
weist einen logischen Pegel "HOCH" auf.
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Der
zweite Taktpuffer 300 schließt einen Differenzverstärker 320,
eine Taktkonversionseinheit 340 und eine Ausgabeeinheit 360 ein.
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Der
Differenzverstärker 320 vergleicht
das externe Taktsignal CLK mit dem externen Takt-Komplementsignal
ICLK_PD, um das Vergleichsergebnis zu verstärken; die Taktkonversionseinheit
führt eine Frequenztransformation
eines Ausgangssignals des Differenzverstärkers 320 durch. Die
Ausgabeeinheit 360 gibt ein Ausgangssignal der Taktkonversionseinheit 340 als
das zweite interne Taktsignal ICLK_PD im Ansprechen auf das Abschaltmodus-Steuersignal CTRL
aus.
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Der
Differenzverstärker 320 des
zweiten Taktpuffers 300 schließt einen Freigabe-NMOS-Transistor
N1, Eingangs-NMOS-Transistoren
N2 und N3 und Ausgangs-PMOS-Transistoren P1 und P2 ein.
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Der
Freigabe-NMOS-Transistor N1 steuert einen Betrieb des Differenzverstärkers 320 im
Ansprechen auf ein Freigabesignal ENABLE. Die Eingangs-NMOS-Transistoren
N2 und N3 steuern ein Ausgangssignal des Differenzverstärkers 320,
d.h. ein vorübergehendes
Taktsignal TMP_CLK im Ansprechen auf das externe Taktsignal CLK
und das externe Takt-Komplementsignal CLKB. Die Ausgangs-PMOS-Transistoren
P1 und P2 sind zwischen einer Quellenspannung und einem Knoten des
vorübergehenden
Taktsignals TMP_CLK zum Bestimmen des vorübergehenden Taktsignals TMP_CLK
gemäß der Eingangs-NMOS-Transistoren
N2 und N3 verbunden.
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Der
zweite Taktpuffer 300 schließt die Taktkonversionseinheit 340 zwischen
dem Differenzverstärker 320 und
der Ausgabeeinheit 360 im Vergleich mit dem ersten Taktpuffer 200 ein.
Die Taktkonversionseinheit 340 kann zumindest einen Taktteiler
einschließen,
der in Reihe verbunden ist.
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Die
Ausgabeeinheit 360 schließt ein Transfergatter 362,
einen dritten Invertierer 364 und ein zweites NAND-Gatter
ND2 ein.
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Das
Transfergatter 362 überträgt das Abschaltmodus-Steuersignal
CTRL im Ansprechen auf ein Ausgangssignal der Taktkonversionseinheit 340. Der
dritte Invertierer 364 schließt eine Mehrzahl von Invertierern
ein, die in Reihe verbunden sind, um das Ausgangssignal der Taktkonversionseinheit 340 mit einer
Inversion um eine vorbestimmte Zeit zu verzögern. Das zweite NAND-Gatter
ND2 führt
einen NAND-Betrieb des Abschaltmodus-Steuersignals CTRL, das von dem Transfergatter 362 übertragen wird,
und eines Ausgangssignals des dritten Invertierers 364 durch,
um das NAND-betriebene Signal als das zweite interne Taktsignal
ICLK_PD auszugeben.
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6 ist
ein detailliertes Schaltungsdiagramm der Taktkonversionseinheit 340,
wie in 5 gezeigt ist, und 7 ist ein
detailliertes Schaltungsdiagramm eines Einheits-2-Taktteilers 810A,
der in 6 gezeigt ist.
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Unter
Bezugnahme auf 6 schließt die Taktkonversionseinheit 340 der
vorliegenden Erfindung eine Mehrzahl von Einheits-2-Taktteilern 810A bis 810N und
eine Mehrzahl von Sicherungseinheiten 820A bis 820N ein.
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Die
Mehrzahl von Einheits-2-Taktteilern 810A bis 810N sind
in Reihe verbunden, um eine Mehrzahl von Takten zu erzeugen, die
unterschiedliche Takteinheiten aufweisen, z.B. 2-Takt bis 2n-Takt; und
die Mehrzahl von Sicherungseinheiten 810A bis 810N wählen einen
der Ausgangstakte der mehrfachen Einheits-2-Taktteiler durch ein Durchtrennen einer
ausgewählten
Sicherung aus.
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Ein
Einheits-2-Taktteiler 810A unter den Einheits-2-Taktteilern 810A bis 810N ist
als ein beispielhafter Aufbau in 7 gezeigt.
Der Einheits-2-Taktteiler 810A erzeugt einen Ausgangstakt
OUT durch ein Teilen eines Eingangstakts IN durch 2.
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Dementsprechend
wird die Taktkonversionseinheit 340 der vorliegenden Erfindung
als ein 2-Taktteiler, ein 4-Taktteiler, der aus zwei Einheits-2-Taktteilern
in Reihe zusammengesetzt ist, oder ein 2n-Taktteiler,
der aus einer Anzahl von n der Einheits-2-Taktteiler in Reihe zusammengesetzt
ist, verwendet. Folglich kann die Taktkonversionseinheit 340 in
dem Abschaltmodus einen gewünschten
Takt gemäß einem
gewünschten
Bereich des Phasenaktualisierungsbetriebs unter Verwendung der Mehrzahl
der 2-Taktteiler einstellen.
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Das
heißt,
dass in der vorliegenden Erfindung die Taktkonversionseinheit 340 so
implementiert ist, eine Mehrzahl von geteilten Takten zu erzeugen,
und einer der mehrfachen geteilten Takte wird zur Verwendung durch
ein Testen ausgewählt.
Alternativ ist es möglich,
eine Metalloptions-Prozesseinheit anstelle der mehrfachen Sicherungseinheiten 820A bis 820 zu
verwenden.
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8 ist
ein Zeitgebungsdiagramm, das Simulationsergebnisse veranschaulicht,
wenn die DLL-Schaltung der 4 auf eine
Halbleiterspeichervorrichtung in Übereinstimmung mit einer Ausführungsform
der vorliegenden Erfindung verwendet wird.
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Wie
gezeigt, wird in Übereinstimmung
mit der Ausführungsform
der vorliegenden Erfindung, in einem Fall eines Vorlade-Abschaltmodus, auch
wenn der Abschaltmodus für
eine lange Zeit wie etwa 7,8 μs
aufrecht erhalten wird, ein DLL-Phasenaktualisierungsbetrieb
durch das zweite interne Taktsignal ICLK_PD des zweiten Taktpuffers 300 für den Abschaltmodus
zumindest einmal mehr durchgeführt.
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Deswegen
ist es möglich,
einen Verriegelungsfehler zu verhindern, bei dem sich eine vorherige
Verriegelungsinformation von einer gegenwärtigen Verriegelungsinformation
unterscheidet, was aus einer Änderung
in Verhältnissen
der Halbleitervorrichtung, wie etwa einer Variation der externen
Temperatur während
einer langen Abschaltmodusperiode herrührt.
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Wie
oben stehend beschrieben wird in Übereinstimmung mit der vorliegenden
Erfindung, auch wenn die Halbleiterspeichervorrichtung in dem Abschaltmodus
für eine
lange Zeit verbleibt, der DLL-Verriegelungsfehler durch ein Durchführen des DLL-Phasenaktualisierungsbetriebs
mehr als einmal wirksam verhindert. Folglich arbeitet die DLL-Schaltung
stabiler.
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Die
vorliegende Erfindung enthält
Gegenstände,
die sich auf die koreanische Patentanmeldung Nr. KR 2005-9659 & 2005-127734, eingereicht beim
Koreanischen Patentamt am 29. September 2005 bzw. am 22. Dezember
2005 beziehen, wobei der gesamte Inhalt davon hierin unter Bezugnahme eingeschlossen
ist.
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Während die
vorliegende Erfindung hinsichtlich bestimmter bevorzugter Ausführungsformen
beschrieben worden ist, wird es für Fachleute offensichtlich
sein, dass verschiedene Änderungen
und Modifikationen ausgeführt
werden können,
ohne von dem Grundgedanken und Umfang der Erfindung abzuweichen,
wie sie in den folgenden Ansprüchen
definiert ist.