DE10340588A1 - Delay Locked Loop und Verfahren zum Treiben derselben - Google Patents

Delay Locked Loop und Verfahren zum Treiben derselben Download PDF

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Abstract

Es wird eine Delay Locked Loop (DLL) und ein Verfahren zum Treiben derselben dargestellt. Die Delay Locked Loop weist einen Taktpuffer zum Puffern eines eingegebenen externen Taktes zum Erzeugen eines internen Taktes auf, wobei der Taktpuffer ein Steuersignal zum Sperren des internen Taktes in Abhängigkeit davon, ob ein Stromsparmodus vorliegt, erzeugt, eine Verzögerungsstrecke zum Verzögern des internen Taktes, einen Takttreiber zum Puffern des Ausgangssignals der Verzögerungsstrecke zum Erzeugen eines Taktsignals, wobei der Takttreiber das Taktsignal in Abhängigkeit davon blockiert, ob ein Stromsperrmodus vorliegt, eine Verzögerungsüberwachungseinrichtung zum Verzögern des externen Taktes, einen Phasendetektor zum Bestimmen der Phasendifferenz zwischen dem internen Takt und dem Ausgangssignal der Verzögerungsüberwachungseinrichtung zum Erzeugen eines Erkennungssignals, wobei der Phasendetektor entsprechend dem Steuersignal gesperrt wird, und ein Schieberegister zum Steuern der Verzögerungsstrecke entsprechend dem Erkennungssignal aus dem Phasendetektor. Daher ist es möglich, der Ansprechzeit eines Stromsparmodus ausreichend zu genügen, wobei der Stromverbrauch des gesamten Halbleiterbauelementes während des Stromsparzustandes vermindert wird.

Description

  • Technisches Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft pdn eine Delay Locked Loop (DLL) bzw. eine Schleife mit Verzögerungssperre und ein Verfahren zum Treiben derselben, und insbesondere eine Delay Locked Loop (DLL) und ein Verfahren zum Treiben derselben, die bzw. das die Leistungsaufnahme reduzieren kann.
  • Im allgemeinen wird ein Takt in einem System oder Schaltkreis als Referenz benutzt, um zeitliche Abläufe miteinander abzugleichen. Der Takt dient auch dem Sicherstellen von schnellerem Betrieb ohne Fehler. Wenn ein von außen gegebener Takt intern benutzt wird, tritt eine Zeitverzögerung (Taktversatz) durch den internen Schaltkreis auf. Um solche Zeitverzögerungen auszugleichen, um so den internen Takt auf dieselbe Phase wie den externen Takt zu bringen, wird eine Delay Locked Loop (DLL) benutzt.
  • Dabei hat die DLL den Vorteil, dass sie weniger anfällig für Rauschen ist als die Phase Locked Loop (PLL) bzw. eine Schleife mit Phasensperre zur Nachlaufsynchronisation, die üblicherweise eingesetzt wird. Aus diesem Grunde wurde die DLL ausgiebig bei synchronen Halbleiterspeichern verwendet, die DDR SDRAM (Double Data Rate Synchronous DRAM), beziehungsweise synchrone dynamische Schreiblesespeicher mit doppelter Datenrate, aufweisen. Bei diesen werden registergesteuerte DLLs weit verbreitet genutzt.
  • Weil die benötigte Zeit, um einen aktiven Power Down Mode bzw. einen Stromsparmodus zu verlassen, tCD ist, kann dies ausreichen, um den zeitlichen Vorgaben zum Ansprechen bzw. Verlassen eines aktiven Stromsparmodus zu genügen.
  • Der von der DLL ausgegebene Takt wird nur verwendet, wenn der DRAM den Lese-Befehl (read) erhält. Mit anderen Worten hält die DLL einen Sperrvorgang aufrecht, wenn kein Lese-Befehl angelegt ist. Das Ausgangssignal der DLL wird eigentlich überhaupt nicht verwendet.
  • Aus der DDR II SDRAM ist der Stromsparmodus in zwei Typen unterteilt, wobei die Ansprechzeit für den Stromsparmodus bei den zwei Typen verschieden angegeben ist. Mit anderen Worten ist der Stromsparmodus in einen aktiven Stromsparmodus und einen vorgeladenen (Precharge-) Modus eingeteilt. Da die im aktiven Stromsparmodus arbeitende Bank aktiv ist, kann der Lesezugriff direkt nach Ansprechen des Stromsparmodus geschehen. Andererseits wird ein Aktivierungsbefehl (Active) gegeben, nachdem der Precharge-Stromsparmodus angesprochen ist, um die Bank zu aktivieren und dann einen Lesezugriff durchzuführen. Daher dauert es eine gewisse Zeit, das Ausgangssignal der DLL zu nutzen. Aus diesem Grunde ist bei den DDR II SDRAM-Vorgaben die Ansprechzeit des aktiven Stromsparmodus 2 Takte die Precharge-Ansprechzeit jedoch 6 Takte.
  • Die DLL, wie sie in konventionellem, synchronen DRAM verwendet ist, wird nun anhand der 1 beschrieben.
  • Ein Taktpuffer 10 zum Puffern eines externen Taktsignals bzw. Taktes CLK zum Erzeugen eines internen Taktsignals CLKin wird bereitgestellt. Der interne Takt CLKin wird in einer Verzögerungsstrecke 20 um eine bestimmte Zeit verzögert und dann an den Takttreiber 30 geführt. Der Takttreiber 30 puffert den internen Takt CLKin, der in der Verzögerungsstrecke 20 verzögert wurde, zum Erzeugen eines Taktsignals CLKout.
  • Eine Verzögerungsüberwachungseinrichtung, bzw. ein Verzögerungsmonitor 60, der dieselbe Verzögerungsstrecke wie der externe Takt CLK hat, wird bereitgestellt. Das Taktsignal CLKout wird in dem Verzögerungsmonitor 60 verzögert und dann an einen Phasendetektor 40 geführt. Der Phasendetektor 40 bestimmt die Phasendifferenz zwischen dem Taktsignal CLKout durch den Verzögerungsmonitor 60 und dem internen Takt CLKin zum Erzeugen von Verschiebesteuersignalen shift-left und shift-right. Ein Schieberegister 50 bestimmt die Verzögerungszeit der Verzögerungsstrecke 20 anhand der Verschiebesteuersignale shift-left und shift-right. Mit anderen Worten, falls das Verschiebesteuersignal shift-left an das Schieberegister 50 angelegt ist, versetzt sich das Register nach links. Andererseits, falls das Verschiebesteuersignal shift-right an das Schieberegister 50 angelegt wird, versetzt sich das Register nach rechts. Die Verzögerung wird auf die Zeit konstant gesetzt, bei der das Taktsignal CLKout durch den Verzögerungsmonitor 60 und das interne Taktsignal CLKin den minimalen Jitter aufweisen.
  • In dem DDR oder DDR II SDRAM, an den eine solche DLL gekoppelt ist, wird die DLL jedoch vollständig in Betrieb gesetzt unabhängig vom Stromsparmodus, um den Strom zu verbrauchen. Deshalb wird eine große Menge an Leistung verbraucht. Die Ursache wird im folgenden beschrieben.
  • Weil die Ansprechzeit im aktiven Stromsparmodus bei dem DDR oder dem DDR II SDRAM sehr kurz ist (die benötigte Zeit um von einem Stromsparmodus in einen Normalmodus zu wechseln), etwa 2 Takte, kann die DLL bei aktivem Stromsparmodus nicht vollständig abgeschaltet werden. Das heißt, falls während des aktiven Stromsparmodus ein DLL Takt ausgegeben werden muss, nachdem die DLL vollständig abgeschaltet wurde, muss der aktive Stromsparmodus den Taktpuffer 10, die Verzögerungsstrecke 20 und den Takttreiber 30 durchlaufen, wie es oben beschrieben ist. Angenommen die Verzögerungszeit des Taktpuffers ist 10 tCB, die Verzögerungszeit der Verzögerungsstrecke 20 tDL und die Verzögerungszeit des Takttreibers 30 tCD, dann ist tCB + tDL + tCD deutlich größer als die Ansprechzeit des Stromsparmodus (etwa 2 Takte). Daher wird nach dem Stand der Technik ein großer Teil der Leistung aufgenommen, weil die DLL auch in dem aktiven Stromsparmodus vollständig arbeitet.
  • Zusammenfassung der Erfindung
  • Eine Aufgabe der vorliegenden Erfindung ist es, eine Schleife mit Verzögerungssperre (DLL = Delay Locked Loop) und ein Verfahren zum Treiben derselben zu schaffen, die bzw. das die eingangs erwähnten Probleme löst.
  • Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Delay Locked Loop (DLL) und ein Verfahren zum Treiben derselben zu schaffen, die bzw. das der Ansprechzeit des aktiven Stromsparmodus genügt und dabei den Stromverbrauch reduziert, indem die DLL zeitweise abgeschaltet wird, während die Sperr- bzw. Locking-Informationen der DLL selbst während des aktiven Stromsparmodus festgehalten werden.
  • Die Aufgabe wird gemäß einer Ausführungsform der vorliegenden Erfindung gelöst. Dabei ist eine Delay Locked Loop vorgesehen, die einen Taktpuffer zum Puffern eines eingegebenen externen Taktes aufweist, um einen internen Takt zu erzeugen, wobei der Taktpuffer ein Steuersignal zum Abschalten des internen Taktes erzeugt, falls ein Stromsparmodus vorliegt, eine Verzögerungsstrecke zum Verzögern des internen Taktes, ein Takttreiber zum Puffern des Ausgangssignals der Verzögerungsstrecke zum Erzeugen eines Taktsignals, wobei der Takttreiber das Taktsignal abschaltet, falls ein Stromsparmodus vorliegt, ein Verzögerungsmonitor zum Verzögern des externen Taktes, ein Phasendetektor zum Bestimmen der Phasendifferenz zwischen dem internen Takt und dem Ausgangssignal des Verzögerungsmonitors zum Erzeugen eines Erkannt- bzw. Detected-Signals, wobei der Phasendetektor entsprechend dem Steuersignal abgeschaltet wird, und ein Schieberegister zum Steuern der Verzögerungsstrecke entsprechend dem Detected-Signal aus dem Phasendetektor.
  • Gemäß einer weiteren Ausführungsform der vorliegenden Erfindung ist ein Verfahren zum Treiben einer Delay Locked Loop mit den Schritten vorgesehen:
    • – in einem aktiven Stromsparmodus Abschalten des Phasendetektors, des Schieberegisters und des Takttreibers, wobei ein aktiver bzw. Enabled-Zustand des Taktpuffers und der Verzögerungsstrecke gehalten wird, zum Zeitpunkt des Ansprechens des aktiven Stromsparmodus, den abgeschalteten Phasendetektor, das Schieberegister und den Takttreiber zu aktivieren,
    • – in einem Precharge-Stromsparmodus, Abschalten des Taktpuffers, der Verzögerungsstrecke, des Takttreibers, des Verzögerungsmonitors, des Phasendetektors und des Schieberegisters und zum Zeitpunkt des Ansprechens des Precharge-Stromsparmodus, Aktivieren des Taktpuffers, der Verzögerungsstrecke, des Takttreibers, des Verzögerungsmonitors, des Phasendetektors und des Schieberegisters.
  • Kurze Beschreibung der Zeichnungen
  • Die oben genannten und weitere Aufgaben, Merkmale und Vorteile der vorliegenden Erfindung wird in der folgenden Beschreibung von bevorzugten Ausführungsformen und unter Bezugnahme auf die beigelegten Zeichnungen erläutert.
  • Es zeigen:
  • 1 ein Blockschaltbild einer Delay locked Loop nach dem Stand der Technik;
  • 2 ein Blockschaltbild einer Ausführungsform einer erfindungsgemäßen Delay Locked Loop;
  • 3 ein detailliertes Schaltbild des Takttreibers nach 2; und
  • 4 ein detailliertes Schaltbild des Takttreibers nach 2.
  • Ausführliche Beschreibung der Erfindung
  • Im folgenden wird eine Delay Locked Loop (DLL) und ein Verfahren zum Treiben derselben anhand von Ausführungsformen der vorliegenden Erfindung unter Bezugnahme auf die beigelegten Figuren detailliert erläutert.
  • 2 ist ein Blockschaltbild, das die Delay Locked Loop (DLL) gemäß einer Ausführungsform der vorliegenden Erfindung zeigt.
  • Dabei ist ein Taktpuffer 70 zum Puffern von externen Takten CLK und /CLK vorgesehen, um einen internen Takt CLKin und ein Steuersignal CT zu erzeugen. Der interne Takt CLKin wird in einer Verzögerungsstrecke 80 um eine bestimmte Zeit verzögert und wird dann an den Takttreiber 90 geführt. Der Takttreiber 90 puffert den internen Takt CLKin, der in der Verzögerungsstrecke 80 verzögert wurde, um ein Taktsignal CLKout zu erzeugen.
  • Währenddessen gibt eine Speicherbankkontrolleinheit 130 ein Precharge-Stromsparsignal pcg_pdn und ein Signal act_pdn für den aktiven Stromsparmodus aus. Das Precharge-Stromsparsignal pcg-pdn ist ein Signal, das in dem Fall gesetzt bzw. enabled ist, in dem ein Stromsparzustand aus einem Zustand angenommen wird, bei dem eine Wortleitungsstrecke bzw. Wordline innerhalb der Bank in dem synchronen DRAM – wie auch bei dem DDR SDRAM – geschlossen bzw. nicht gesetzt ist. Das Signal für den aktiven Stromsparmodus ist ein Signal, das in dem Fall gesetzt ist, in dem aus einem Zustand ein Stromsparzustand erreicht wird, bei dem die Wordline-Strecke innerhalb einer Bank in dem synchronen DRAM – wie auch bei dem DDR SDRAM – aktiviert ist.
  • Ein Oder-Gatter G8 verarbeitet das Precharge-Stromsparsignal pcg_pdn logisch mit dem Signal für den aktiven Stromsparmodus act_pdn ausgangsseitig zu einem Steuersignal für den Takttreiber all_pdn. Falls entweder das Precharge-Stromsparsignal pcg_pdn oder das Signal für den aktiven Stromsparmodus act_pdn auf einem logischen EIN-Zustand liegt, ist das Steuersignal für den Takttreiber all_pdn auf logischem EIN-Zustand gesetzt.
  • Der Takttreiber 90 ist wie in 3 gezeigt ausgeführt. Das Steuersignal für den Takttreiber all_pdn und das Ausgangssignal der Verzögerungsstrecke 80 werden in einem logischen NICHT-ODER- bzw. NOR-Gatter G1 logisch verarbeitet. Falls das Steuersignal für den Takttreiber all_pdn auf einem logischen EIN-Zustand liegt, liefert der Ausgang des NOR-Gatters G1 einen AUS-Zustand unabhängig vom Ausgangssignal der Verzögerungsstrecke 80. Da der AUS-Zustand auch in einem Inverter G2 invertiert wird, wird das Taktsignal CLKout als Ausgangssignal des Takttreibers 90 sperrt und auf einem EIN-Zustand gesetzt. Falls andererseits das Steuersignal für den Takttreiber all_pdn auf einem AUS-Zustand vorliegt, liefert das NOR-Gatter G1 ausgangsseitig ein Signal, das gegenüber dem Ausgangssignal der Verzögerungsstrecke 80 invertiert ist. Dieses Signal wird erneut in dem Inverter G2 invertiert, so dass das Taktsignal CLKout als Ausgangssignal des Takttreibers 90 erzeugt wird.
  • Es ist ein Verzögerungsmonitor bzw. eine Verzögerungsüberwachungseinrichtung 100 vorgesehen, der dieselbe Verzögerungsstrecke wie der externe Takt CLK aufweist. Das Taktsignal CLKout wird in dem Verzögerungsmonitor 100 verzögert und dann an einen Phasendetektor 110 geführt. Der Phasendetektor 110 bestimmt die Phasendifferenz zwischen dem Taktsignal CLKout durch den Verzögerungsmonitor 100 und dem internen Takt CLKin, zum Erzeugen der Verschiebesteuersignale shift-left und shift-right. Ein Schieberegister 120 bestimmt die Verzögerungszeit der Verzögerungsstrecke 80 entsprechend den Verschiebesteuersignalen shift-left und shift-right. Falls mit anderen Worten das Verschiebesteuersignal shift-left an das Schieberegister 120 geführt wird, versetzt sich das Register nach links. Falls andererseits das Verschiebesteuersignal shift-right an das Verschieberegister 120 geführt wird, versetzt sich das Register nach rechts. Die Verzögerung wird zu dem Zeitpunkt festgesetzt, an dem das Taktsignal CLKout durch den Verzögerungsmonitor 100 und das interne Taktsignal CLKin einen minimalen Jitter aufweisen.
  • Allerdings ist der Betrieb des Phasendetektors 110 durch das Steuersignal CT gesteuert, das von dem Taktpuffer 70 ausgegeben wird. Falls z.B. das Steuersignal CT auf einem logischen EIN-Zustand liegt, wird der Betrieb des Phasendetektors 110 abgeschaltet. Falls der Betrieb des Phasendetektors 110 abgeschaltet ist, arbeitet das Schieberegister 120 nicht.
  • Der detaillierte Aufbau und Betrieb des Puffers 70 wird im folgenden unter Bezugnahme auf die 4 beschrieben.
  • Die Taktsignale CLK und /CLK werden in einem Verstärker A verstärkt und werden dann in Taktsignale konvertiert, deren Wellenformen angepasst sind. Ein NOR-Gatter G3 verarbeitet den in dem Verstärker A angepassten Takt logisch mit dem Precharge-Stromsparsignal pcg_pdn. Falls z.B. das Precharge Stromsparsignal pcg_pdn auf einem EIN-Zustand liegt, wird der Ausgang des NOR-Gatters G3 unabhängig vom Ausgangssignal des Verstärkers A auf einen AUS-Zustand gesetzt. Da dieser AUS-Zustand in einem Inverter G4 invertiert wird, wird der interne Takt CLKin blockiert und auf einen EIN-Zustand gesetzt. Somit wird die Verzögerungsstrecke 80 deaktiviert. Falls andererseits das Precharge-Stromsparsignal pcg_pdn in einem AUS-Zustand vorliegt, wird das Ausgangssignal des Verstärkers A in dem NOR-Gatter G3 invertiert und erneut in dem Inverter G4 invertiert und wird so zu einem internen Takt CLKin.
  • Ferner werden das Precharge-Stromsparsignal pcg_pdn und das Signal für den aktiven Stromsparzustand pcg_pdn und act_pdn logisch in einem ODER- bzw. OR-Gatter G8 logisch verarbeitet. Falls entweder das Precharge-Stromsparsignal pcg_pdn oder das Signal für den aktiven Stromsparmodus act_pdn in einem EIN-Zustand vorliegen, wird der Ausgang des OR-Gatters G7 auf den EIN-Zustand gesetzt. Das Ausgangssignal des Verstärkers A und das Ausgangssignal des OR-Gatters G7 werden in einem NOR-Gatter G5 logisch verarbeitet. Falls das Ausgangssignal des OR-Gatters G7 auf einem EIN-Zustand liegt, wird der Ausgang des NOR-Gatters G5 unabhängig von dem Ausgangssignal des Verstärkers A auf einen AUS-Zustand gesetzt. Da dieser AUS-Zustand in dem Inverter G6 zu einem EIN-Zustand invertiert wird, wird das Steuersignal CT gesperrt bzw. blockiert und auf einen EIN-Zustand gesetzt. Ein Phasendetektor 110, der von dem Steuersignal CT gesteuert ist, wird deaktiviert.
  • Entsprechend der obigen Erklärung wird nun detailliert die Arbeitsweise der DLL gemäß der vorliegenden Erfindung bei den entsprechenden Modi sowohl in dem synchronen DRAM als auch in dem DDR SRAM beschrieben.
  • A. Precharge-Stromsparmodus
  • In dem Precharge-Stromsparmodus liegt nur das Precharge-Stromsparsignal pcg_pdn in einem EIN-Zustand vor. Wie anhand von 4 beschrieben, erreicht die DLL in diesem Zustand vollständig einen Ruhezustand mit ausschließlich vorhergehenden Sperrinformationen, da der interne Takt CLKin und das Steuersignal CT blockiert auf einem EIN-Zustand liegen, d.h. der Takttreiber 70 blockiert die Übergabe des Taktes dorthin. In diesem Zustand erreicht die Leistungsaufnahme der DLL praktisch Null (0).
  • Die Vorgaben für die benötigte Zeit, um den Precharge-Stromsparmodus zu verlassen, sind etwa 6 Takte. Da tCB + tDL + tCD innerhalb von 2 Takten gesetzt wird, ist es unproblematisch den Precharge-Stromsparmodus zu verlassen.
  • B. Aktiver Stromsparmodus
  • In dem aktiven Stromsparmodus liegt nur das Signal für den aktiven Stromsparmodus act_pdn in einem EIN-Zustand vor. Wie anhand von 4 beschrieben, verbrauchen nur der Taktpuffer 70 und die Verzögerungsstrecke 80 Energie, da das Steuersignal CT blockiert ist und der interne Takt CLKin gegeben wird. Mit anderen Worten erreicht der interne Takt der DLL den Eingang des Takttreibers 90 nur mit vorherigen Sperrinformationen durch den Taktpuffer 70 und die Verzögerungsstrecke 80, und weitere Sperrvorgänge werden nicht durchgeführt. Deshalb kann die Leistung erheblich reduziert werden, und der DLL-Takt kann innerhalb von kurzer Zeit bereitgestellt werden, wenn der Takt im Stromsparzustand ausgegeben wird.
  • Gemäß der vorliegenden, obig beschriebenen Erfindung besitzt die vorliegende Erfindung als neues Resultat, dass sie die Ansprechzeit des Stromsparmodus ausreichend erfüllt und gleichzeitig den Stromverbrauch des gesamten Halbleiterbauelementes im Stromsparzustand reduziert.
  • Da nur ein Teil der DLL während des Stromsparzustands in Betrieb ist, ist es ferner möglich Leistungsrauschen bei einem Ansprechzustand des Stromsparmodus erheblich zu reduzieren.
  • Obwohl die vorliegende Erfindung anhand der Ausführungsform der vorliegenden Erfindung, die in den beigelegten Figuren dargestellt ist, erläutert wurde, ist sie nicht darauf eingeschränkt. Dem Fachmann ist offensichtlich, dass verschiedene Ersetzungen, Modifikationen und Veränderungen angebracht werden können, ohne vom grundlegenden Prinzip der Erfindung abzuweichen.

Claims (9)

  1. Delay Locked Loop mit: – einem Taktpuffer (70) zum Puffern eines eingegebenen, externen Taktsignals (CLK) zum Erzeugen eines internen Taktsignals (CLKin), wobei der Taktpuffer (70) ein Steuersignal (CT) zum Deaktivieren des internen Taktsignals (CLKin) abhängig davon erzeugt, ob ein Stromsparmodus vorliegt; – einer Verzögerungsstrecke (80) zum Verzögern des internen Taktsignals (CLKin); – einem Takttreiber (90) zum Puffern des Ausgangssignals der Verzögerungsstrecke (80) zum Erzeugen eines Taktsignals, wobei der Takttreiber (90) das Taktsignal abhängig davon sperrt, ob ein Stromsparmodus vorliegt; – einer Verzögerungsüberwachungseinrichtung (100) zum Verzögern des externen Taktsignals (CLKout); – einem Phasendetektor (110) zum Bestimmen der Phasendifferenz zwischen dem internen Taktsignal (CLKin) und dem Ausgangssignal der Verzögerungsüberwachungseinrichtung (100) zum Erzeugen eines Erkennungssignals, wobei der Phasendetektor (110) entsprechend dem Steuersignal (CT) deaktiviert wird; und mit – einem Schieberegister (120) zum Steuern der Verzögerungsstrecke (80) entsprechend dem von dem Phasendetektor (110) abgegebenen Erkennungssignal.
  2. Delay Locked Loop nach Anspruch 1, wobei der Taktpuffer (70) aufweist: – einen Verstärker (A) zum Puffern des externen Taktsignals (CLK); – eine erste Einrichtung zum Erzeugen oder Deaktivieren des internen Taktsignals (CLKin) abhängig davon, ob ein Stromsparmodus vorliegt; und – eine zweite Einrichtung zum Erzeugen des Steuersignals (CT) abhängig davon, ob der Stromsparmodus vorliegt.
  3. Delay Locked Loop nach Anspruch 2, wobei die erste Einrichtung: – ein NOR-Gatter (G3) zum Empfang des Ausgangssignals des Verstärkers (A) und eines Signals, das erzeugt wird, wenn ein Stromsparmodus vorliegt; als Empfangssignal und – einen Inverter (G4) zum Invertieren des Ausgangssignals des NOR-Gatters (G3) aufweist.
  4. Delay Locked Loop nach Anspruch 2, wobei die zweite Einrichtung aufweist: – ein NOR-Gatter (G5) zum Empfang des Ausgangssignals des Verstärkers (A) und eines Signals, das erzeugt wird, wenn ein Stromsparmodus vorliegt als Eingangssignal; und – einen Inverter (G6) zum Invertieren des Ausgangssignals des NOR-Gatters (G5) aufweist.
  5. Delay Locked Loop nach Anspruch 1, wobei der Takttreiber (90) aufweist: – ein NOR-Gatter (G1) zum Empfang eines Signals, das erzeugt wird, wenn ein Stromsparmodus vorliegt, und des Ausgangssignals der Delay Locked Loop als Eingangssignal; und – einen Inverter (G2) zum Invertieren des Ausgangssignals des NOR-Gatters (G1).
  6. Delay Locked Loop mit: – einem Taktpuffer (70) zum Puffern eines eingegebenen externen Taktsignals zum Erzeugen eines internen Taktsignals (CLKin), wobei der Taktpuffer (70) das interne Taktsignal in Abhängigkeit eines Precharge-Stromsparsignals deaktiviert und ein Steuersignal (CT) in Abhängigkeit des Precharge-Stromsparsignals oder eines Signals für einen aktiven Stromsparmodus erzeugt; – einer Verzögerungsstrecke (80) zum Verzögern des internen Taktsignals (CLKin); – einem Takttreiber (90) zum Puffern des Ausgangssignals der Verzögerungsstrecke (80) zum Erzeugen eines Taktsignals (CLKout), wobei der Takttreiber (90) das Taktsignal in Abhängigkeit des Precharge-Stromsparsignals oder des Signals für den aktiven Stromsparmodus sperrt; – einer Verzögerungsüberwachungseinrichtung (100) zum Verzögern des externen Taktsignals (CLKout); – einem Phasendetektor (110) zum Bestimmen der Phasendifferenz zwischen dem internen Taktsignal (CLKin) und dem Ausgangssignal der Verzögerungsüberwachungseinrichtung (100) zum Erzeugen eines Erkennungssignals, wobei der Phasendetektor (110) entsprechend dem Steuersignal (CT) gesperrt wird; und – einem Schieberegister (120) zum Steuern der Verzögerungsstrecke (80) entsprechend dem von dem Phasendetektor (100) abgegebenen Erkennungssignal.
  7. Delay Locked Loop nach Anspruch 6, wobei der Taktpuffer (70) ferner aufweist: – einen Verstärker (A) zum Puffern des externen Taktsignals; – ein erstes NOR-Gatter (G3), dem das Precharge-Stromsparsignal und das Ausgangssignal des Verstärkers (A) zugeführt wird; – einen ersten Inverter (G4) zum Invertieren des Ausgangssignals des ersten NOR-Gatters (G3); – ein ODER-Gatter (G7), dem das Precharge-Stromsparsignal und das Signal für den aktiven Stromsparmodus zugeführt wird; – ein zweites NOR-Gatter (G5), dem das Ausgangssignal des ODER-Gatters (G7) und das Ausgangssignal des Verstärkers (A) zugeführt wird; und – einen zweiten Inverter (G6) zum Invertieren des Ausgangssignals des zweiten NOR-Gatters (G5).
  8. Delay Locked Loop nach Anspruch 6, wobei der Takttreiber (90) aufweist: – ein NOR-Gatter (61), dem das Ausgangssignal der Verzögerungsstrecke (80) und das Precharge-Stromsparsignal oder das Signal für den aktiven Stromsparmodus zugeführt wird; und – einen Inverter (G2) zum Invertieren des Ausgangssignals des NOR-Gatters (G1).
  9. Verfahren zum Treiben einer Delay Locked Loop, wobei die Delay Locked Loop – einen Taktpuffer (70) zum Puffern eines externen Taktsignals zum Erzeugen eines internen Taktsignals, eine Verzögerungsstrecke (80) zum Verzögern des internen Taktsignals um eine vorbestimmte Zeit, – einen Takttreiber (90) zum Puffern des Ausgangssignals der Verzögerungsstrecke (80) zum Erzeugen eines Taktsignals, eine Verzögerungsüberwachungseinrichtung (100) zum Verzögern des Taktsignals, – einen Phasendetektor (110) zum Bestimmen der Phasendifferenz zwischen dem Ausgangssignal der Verzögerungsüberwachungseinrichtung (100) und dem internen Taktsignal und ein Schieberegister (120) zum Steuern der Verzögerungsstrecke entsprechend dem Ausgangssignal des Phasendetektors (110) aufweist, wobei das Verfahren die folgenden Schritte aufweist: – in einem aktiven Stromsparmodus: Deaktivieren des Phasendetektors (110), des Schieberegisters (120) und des Takttreibers (90), wobei ein aktivierter Zustand des Taktpuffers (70) und der Verzögerungsstrecke (80) aufrecht erhalten wird; – Aktivieren des deaktivierten Phasendetektors (110), des Schieberegisters (120) und des Takttreibers (90) zum Zeitpunkt des Ansprechens des aktiven Stromsparmodus; – in einem Precharge-Stromsparmodus: Sperren des Taktpuffers (70), der Verzögerungsstrecke (80), des Takttreibers (90), der Verzögerungsüberwachungseinrichtung (100), des Phasendetektors (110) und des Schieberegisters (120); und – Aktivieren des Taktpuffers (70), der Verzögerungsstrecke (80), des Takttreibers (90), der Verzögerungsüberwachungseinrichtung (100), des Phasendetektors (110) und des Schieberegisters (120) zum Zeitpunkt des Ansprechens des Precharge-Stromsparmodus.
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