KR100528788B1 - 지연 고정 루프 및 그 구동 방법 - Google Patents

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Abstract

입력되는 외부 클럭을 버퍼링하여 내부 클럭을 생성하는데, 파워 다운 여부에 따라 상기 내부 클럭을 디스에이블시며 콘트롤 신호를 생성하는 클럭 버퍼; 상기 내부 클럭을 지연시키기 위한 지연 라인; 상기 지연 라인의 출력을 버퍼링하여 클럭 신호를 생성하는데, 파워 다운 여부에 따라 상기 클럭 신호를 디스에이블 시키기 위한 클럭 드라이버; 상기 외부 클럭을 지연시키기 위한 지연 모니터; 상기 내부 클럭과 상기 지연 모니터의 출력 간의 위상차를 검출하여 검출 신호를 생성하며 상기 콘트롤 신호에 따라 디스에이블 되는 위상 검출기;및 상기 위상 검출기로부터의 검출 신호에 따라 상기 지연 라인을 제어하는 쉬프트 레지스터를 포함하여 이루어진 고정 지연 루프가 개시된다.

Description

지연 고정 루프 및 그 구동 방법{Delay locked loop and method of driving the same}
본 발명은 지연 고정 루프(Delay locked loop; DLL) 및 그 구동 방법에 관한 것으로, 특히 파워 소모를 줄일 수 있는 지연 고정 루프 및 그 구동 방법에 관한 것이다.
일반적으로, 시스템이나 회로에서 클럭은 동작 타이밍을 맞추기 위한 레퍼런스로 사용되고 있으며, 에러(error) 없이 보다 빠른 동작을 보장하기 위해서 사용되기도 한다. 외부로부터 입력되는 클럭이 내부에서 사용될 때 내부 회로에 의한 시간 지연(클럭 스큐(clock skew))이 발생하게 되는데, 이러한 시간 지연을 보상하여 내부 클럭이 외부 클럭과 동일한 위상을 갖도록 하기 위해 DLL이 사용되고 있다.
한편, DLL은 기존에 사용되어 온 위상고정루프(PLL)에 비해 잡음(noise)의 영향을 덜 받는 장점이 있어 DDR SDRAM(DoubleData Rate Synchronous DRAM)을 비롯한 동기식 반도체 메모리에서 널리 사용되고 있으며, 그 중에서도 레지스터 제어 DLL(register controlled DLL)이 가장 일반화되어 사용되고 있다.
액티브 파워 다운 모드에서 빠져 나올 때 걸리는 시간은 tCD이므로 액티브 파워 다운 여기 시간(active powerdown exit time)규정을 충분히 만족할 수 있게 된다.
DLL에서 출력되는 클럭은 DRAM이 독출 명령을 받아 들였을 때에만 사용된다. 즉, 독출 면령이 인가되지 않았을 때에는 DLL은 계속해서 로킹 동작만 이루어지고 실제로 그 출력은 전혀 사용되지 안는다.
DDRⅡ SDRAM에서부터는 파워 다운 모드를 두가지로 분류하여 그 각각에 대하여 파워 다운 여기 시간을 서로 다르게 규정하고 있다. 즉, 액티브 파워 다운 모드와 프리차지 파워 다운 모드로 분류된다. 액티브 파워 다운 모드뱅크가 액티브되어 있는 상황이므로 파워 다운 여기후 곧바로 독출 동작을 할수 있는 반면에 프리차지 파워 다운 모드 여기 후에는 액티브 명령을 가하여 일단 뱅크를 액티브시킨 후 독출 동작을 할 수 있으므로 DLL의 출력을 사용하려면 일정 시간이 걸리게 된다. 그러므로 DDRⅡ SDRAM의 규격에서는 액티브 파워 다운 여기 시간을 2사이클로 규정한 반면에 프리차지 다운 여기 시간은 6사이클로 규정하고 있다.
도 1 을 참조하여 종래의 동기식 DRAM에 채용된 DLL을 설명하기로 한다.
외부 클럭(CLK)을 버퍼링하여 내부 클럭(CLKin)을 생성하기 위한 클럭 버퍼(10)가 제공된다. 내부 클럭(CLKin)은 지연라인(20)에서 일정 시간 지연된 다음 클럭 드라이버(30)에 입력된다. 클럭 드라이버(30)는 지연라인(20)에서 지연된 내부 클럭(CLKin)을 버퍼링하여 클럭 신호(CLKout)를 생성한다.
상술한 외부 클럭(CLK)의 경로와 동일한 지연 경로를 갖는 지연 모니터(60)가 제공된다. 클럭 신호(CLKout)는 지연 모니터(60)에서 지연된 다음 위상 검출기(40)에 입력된다. 위상 검출기(40)는 지연 모니터(60)를 경유한 클럭 신호(CLKout)과 내부 클럭(CLKin)간의 위상차를 검출하여 쉬프트 제어 신호(shift-left 및 shift-right)를 생성한다. 쉬프트 레지스터(50)는 쉬프트 제어 신호(shift-left 및 shift-right)에 따라 지연라인(20)의 지연 시간을 결정한다. 즉, 쉬프트 레지스터(50)에 쉬프트 제어 신호(shift-left)가 입력되면 레지스터는 왼쪽으로 이동되고, 반면에 쉬프트 제어신호(shift-right)가 쉬프트 레지스터(50)에 입력되면 레지스터는 오른쪽으로 이동된다. 지연 모니터(60)를 경유한 클럭 신호(CLKout)와 내부 클럭(CLKin)이 최소의 지터(jitter)를 가지는 순간에 지연 고정이 이루어 진다.
이러한 DLL이 적용된 DDR 또는 DDRⅡ SDRAM에서는 파워 다운 모드에 상관없이 DLL이 전체적으로 동작되어 전류를 소비하므로 인해 전력 소모가 많았다. 그 이유를 살펴보면 다음과 같다.
DDR 또는 DDRⅡ SDRAM에서는 액티브 파워 다운 여기 시간(power down exite time;파워 다운 모드에서 노말 모드로 빠져나오는 시간)이 약 2사이클 정도로 매우 짧기 때문에 액티브 파워 다운 모드에서도 DLL을 완전히 오프시킬 수 없었다. 즉, 액티브 파워 다운 모드 동안에 DLL이 완전히 오프된 후 다시 DLL 클럭을 출력하려면 상술한 바와 같이 클럭 버퍼(10), 지연라인(20) 및 클럭 드라이버(30)를 거쳐야 한다. 클럭 버퍼(10)의 지연 시간을 tCB, 지연 라인(20)의 지연 시간을 tDL, 클럭 드라이버(30)의 지연 시간을 tCD라 하면, tCB + tDL + tCD 는 파워 다운 여기 시간(약 2사이클)보다 훨씬 크게 된다. 그러므로 종래에는 액티브 파워 다운 모드에서도 DLL을 전부 동작시켰기 때문에 그만큼 전력 소비가 많았다.
따라서 본 발명은 상술한 단점을 해소할 수 있는 지연 고정 루프 및 그 구동 방법을 제공하는데 그 목적이 있다.
본 발명의 다른 목적은 액티브 파워 다운 모드 동안에 DLL 자체의 로킹 정보는 그대로 유지하면서 DLL을 부분적으로 오프시키므로써 전력 소비를 줄이면서도 액티브 파워 다운 여기 시간을 충족할 수 있는 지연 고정 루프 및 그 구동 방법을제공하는데 있다.
상술한 목적들을 달성하기 위한 본 발명에 따른 지연 고정 루프는 입력되는 외부 클럭을 버퍼링하여 내부 클럭을 생성하는데, 파워 다운 여부에 따라 상기 내부 클럭을 디스에이블시며 콘트롤 신호를 생성하는 클럭 버퍼;
상기 내부 클럭을 지연시키기 위한 지연 라인;
상기 지연 라인의 출력을 버퍼링하여 클럭 신호를 생성하는데, 파워 다운 여부에 따라 상기 클럭 신호를 디스에이블 시키기 위한 클럭 드라이버;
상기 외부 클럭을 지연시키기 위한 지연 모니터;
상기 내부 클럭과 상기 지연 모니터의 출력 간의 위상차를 검출하여 검출 신호를 생성하며 상기 콘트롤 신호에 따라 디스에이블 되는 위상 검출기; 및
상기 위상 검출기로부터의 검출 신호에 따라 상기 지연 라인을 제어하는 쉬프트 레지스터를 포함하여 이루어진다.
상술한 목적들을 달성하기 위한 본 발명에 따른 지연 고정 루프의 구동 방법은 액티브 파워 다운 모드시에는 상기 위상 검출기, 상기 쉬프트 레지스터 및 상기 클럭 드라이버를 디스에이블 시키는 한편 상기 클럭 버퍼 및 지연라인은 인에이블 상태를 유지 시키는 단계;
액티브 파워 다운 여기시 디스에이블된 상기 위상 검출기, 상기 쉬프트 레지스터 및 상기 클럭 드라이버를 인에이블 시키는 단계;
프리 차지 파워 다운 모드시 상기 클럭 버퍼, 상기 지연라인, 상기 클럭 드라이버, 상기 지연 모니터, 상기 위상 검출기 및 상기 쉬프트 레지스터를 디스에이블시키는 단계; 및
프리 차지 파워 다운 여기시 상기 클럭 버퍼, 상기 지연라인, 상기 클럭 드라이버, 상기 지연 모니터, 상기 위상 검출기 및 상기 쉬프트 레지스터를 인에이블시키는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예를 상세히 설명하기로 한다.
도 2 는 본 발명에 따른 지연 고정 루프의 블록도이다.
외부 클럭(CLK 및 /CLK)을 버퍼링하여 내부 클럭(CLKin) 및 콘트롤 신호(CT)를 생성하기 위한 클럭 버퍼(70)가 제공된다. 내부 클럭(CLKin)은 지연라인(80)에서 일정 시간 지연된 다음 클럭 드라이버(90)에 입력된다. 클럭 드라이버(90)는 지연라인(80)에서 지연된 내부 클럭(CLKin)을 버퍼링하여 클럭 신호(CLKout)를 생성한다.
한편, 메모리 뱅크 제어부(130)에서는 프리차지 파워 다운 신호(pcg_pdn) 및 액티브 파워 다운 신호(act_pdn)를 출력하는데, 프리차지 파워 다운 신호(pcg-pdn)는 DDR SDRAM과 같은 동기형 DRAM에서 뱅크 내의 워드라인 경로가 차단된 상태에서 파워 다운으로 진입하는 경우에 인에이블 되는 신호이며, 액티브 파워 다운 신호(act_pdn)는 DDR SDRAM과 같은 동기형 DRAM의 뱅크 내의 워드라인 경로가 액티브되어 있는 상태에서 파워다운으로 진입하는 경우에 인에이블 되는 신호이다.
프리차지 파워 다운 신호(pcg_pdn) 및 액티브 파워 다운 신호(act_pdn)는 OR게이트(G8)에서 논리적으로 조합되어 클럭 드라이버 제어 신호(all_pdn)를 생성한다. 프리차지 파워 다운 신호(pcg_pdn) 및 액티브 파워 다운 신호(act_pdn)중 어느하나라도 하이 상태이면 클럭 드라이버 제어 신호(all_pdn)는 하이 상태가 된다.
클럭 드라이버(90)는 도 3에 도시된 바와 같은 구성을 갖는다. 클럭 드라이버 제어 신호(all_pdn) 및 지연 라인(80)의 출력 신호는 NOR 게이트(G1)에서 논리적으로 조합된다. 클럭 드라이버 제어 신호(all_pdn)가 하이 상태이면 NOR게이트(G1)의 출력은 지연 라인(80)의 출력과 관계 없이 로우 상태가 되고, 이 로우 상태는 인버터(G2)에서 반전되므로 클럭 드라이버(90)의 출력인 클럭 신호(CLKout)는 하이 상태로 디스에이블 된다. 반면에 클럭 드라이버 제어 신호(all_pdn)가 로우 상태이면 NOR게이트(G1)의 출력은 지연 라인(80)의 출력을 반전 시킨 신호를 출력하며, 이 신호는 인버터(G2)에서 다시 반전되어 클럭 드라이버(90)의 출력인 클럭 신호(CLKout)를 생성하게 된다.
상술한 외부 클럭(CLK)의 경로와 동일한 지연 경로를 갖는 지연 모니터(100)가 제공된다. 클럭 신호(CLKout)는 지연 모니터(100)에서 지연된 다음 위상 검출기(110)에 입력된다. 위상 검출기(110)는 지연 모니터(110)를 경유한 클럭 신호(CLKout)와 내부 클럭(CLKin)간의 위상차를 검출하여 쉬프트 제어 신호(shift-left 및 shift-right)를 생성한다. 쉬프트 레지스터(120)는 쉬프트 제어 신호(shift-left 및 shift-right)에 따라 지연라인(80)의 지연 시간을 결정한다. 즉, 쉬프트 레지스터(120)에 쉬프트 제어 신호(shift-left)가 입력되면 레지스터는 왼쪽으로 이동되고, 반면에 쉬프트 제어신호(shift-right)가 쉬프트 레지스터(120)에 입력되면 레지스터는 오른쪽으로 이동된다. 지연 모니터(100)를 경유한 클럭 신호(CLKout)와 내부 클럭(CLKin)이 최소의 지터(jitter)를 가지는 순간에 지연 고정이 이루어 진다.
그런데, 상술한 위상 검출기(110)는 클럭 버퍼(70)로부터 출력되는 콘트롤 신호(CT)에 따라 그 동작이 제어 된다. 예를 들어, 콘트롤 신호(CT)가 하이 상태이면 위상 검출기(110)의 동작은 차단된다. 위상 검출기(110)의 동작이 차단되면 쉬프트 레지스터(120)도 동작을 하지 못하게 된다.
여기서, 상술한 클럭 버퍼(70)의 상세 구성 및 그 동작을 도 4를 참조하여 설명하기로 한다.
클럭 신호(CLK 및 /CLK)는 증폭기(A)에서 증폭되어 파형 정형된 클럭 신호로 변환된다. NOR게이트(G3)는 증폭기(A)에서 정형된 클럭과 프리차지 파워 다운 신호(pcg_pdn)를 논리 조합하게 된다. 예를 들어, 프리차지 파워 다운 신호(pcg_pdn)가 하이 상태이면, NOR게이트(G3)의 출력은 증폭기(A)의 출력과 무관하게 로우 상태가 된다. 이 로우 상태는 인버터(G4)에서 반전되므로 내부 클럭 (CLKin)은 하이 상태로 디스에블된다. 그러므로 지연 라인(80)이 디스에이블된다. 반면에, 프리차지 파워 다운 신호(pcg_pdn)가 로우 상태이면 증폭기(A)의 출력은 NOR게이트(G3)에서 반전된 다음 다시 인버터(G4)에서 반전되어 내부 클럭(CLKin)으로 된다.
또한, 프리차지 파워 다운 신호 및 액티브 파워 다운 신호(pcg_pdn 및 act_pdn)는 OR게이트(G8)에서 논리 조합된다. 프리차지 파워 다운 신호 및 액티브 파워 다운 신호(pcg_pdn 및 act_pdn)중 어느 하나라도 하이 상태가 되면 OR게이트(G7)의 출력은 하이 상태가 된다. 증폭기(A)의 출력과 OR게이트(G7)의 출력은 NOR게이트(G5)에서 논리 조합된다. OR 게이트(G7)의 출력이 하이 상태이면 NOR게이트(G5)출력은 증폭기(A)의 출력과 무관하게 로우 상태가 된다. 이 로우 상태는 인버터(G6)에서 반전 되어 하이 상태가 되므로 콘트로 신호(CT)가 하이 상태로 디스에이블된다. 이 콘트롤 신호(CT)에 의해 제어되는 위상 검출기(110)가 디스에이블 된다.
상술한 설명을 바탕으로 DDR SDRAM과 같은 동기식 DRAM에서의 각 모드시의 본 발명의 DLL동작을 상세히 설명하기로 한다.
A. 프리차지 파워 다운 모드
프리차지 파워 다운 모드에서는 프리차지 파워 다운 신호(pcg_pdn)만 하이 상태가 된다. 이 상태에서는 도 4에서 설명한 바와 같이 내부 클럭(CLKin) 및 콘트롤 신호(CT)가 하이 상태로 디스에이블 되므로 즉, 클럭 버퍼(70)가 클럭의 입력을 차단하므로 DLL 내부는 이전의 로킹 정보만을 가지고 완전히 휴면 상태에 들어 가게 된다. 이 상태에서는 DLL의 소모 전류는 거의 제로(0)상태가 된다.
프리 차지 파워 다운 모드에서 빠져 나올 때의 걸리는 시간의 규정은 약 6클럭인데 tCB + tDL + tCD는 2클럭 이내로 설정되어 있기 때문에 프리 차지 파워 다움 모드에서 빠져 나올 때에도 아무런 문제가 되지 않는다.
B. 액티브 파워 다운 모드
액티브 파워 다운 모드에서는 액티브 파워 다운 신호(act_pdn)만 하이 상태가 된다. 이 상태에서는 도 4에서 설명한 바와 같이 콘트롤 신호(CT)가 디스에이블되고, 내부 클럭(CLKin)이 인에이블 되므로 클럭 버퍼(70), 지연라인(80)만이 파워를 소비하게 된다. 즉 DLL 내부 클럭은 클럭 버퍼(70)와 지연 라인(80)을 거쳐 이전의 로킹 정보만을 가지고 클럭 드라이버(90)의 입력에 도달되어 있고 다른 모든 로킹 동작은 이루어지지 않으므로 파워는 대폭 줄이면서 파워 다운에서 여기할 때 빠른 시간안에 DLL 클럭을 제공할 수 있다.
상술한 바와 같이 본 발명에 의하면 파워 다운 동안에 반도체 소자 전체의 전류 소모를 줄이면서도 파워 다운 여기 시간을 충분히 만족시킬 수 있다.
또한, 파워 다운 동안에 DLL의 일부는 동작하고 있으므로 파워 다운 여기시의 파워 노이즈를 대폭 줄일 수 있다.
본 발명은 실시예를 중심으로 하여 설명되었으나 당 분야의 통상의 지식을 가진 자라면 이러한 실시예를 이용하여 다양한 형태의 변형 및 변경이 가능하므로 본 발명은 이러한 실시예에 한정되는 것이 아니라 다음의 특허 청구 범위에 의해 한정된다.
도 1 은 종래의 지연 고정 루프의 블록도이다.
도 2 는 본 발명에 따른 지연 고정 루프의 블록도이다.
도 3 은 도 2의 클럭 드라이버의 상세 회로도이다.
도 4 는 도 2의 클럭 버퍼의 상세 회로도이다.
* 도면의 주요 부분에 대한 부호의 설명
10 및 70: 클럭 버퍼 20 및 80: 지연 라인
30 및 90: 클럭 드라이버
60 및 100: 지연 모니터
40 및 110: 위상 검출기
50 및 120: 쉬프트 레지스터
130: 메모리 뱅크 제어부

Claims (9)

  1. 입력되는 외부 클럭을 버퍼링하여 내부 클럭을 생성하는데, 파워 다운 여부에 따라 상기 내부 클럭을 디스에이블시며 콘트롤 신호를 생성하는 클럭 버퍼;
    상기 내부 클럭을 지연시키기 위한 지연 라인;
    상기 지연 라인의 출력을 버퍼링하여 클럭 신호를 생성하는데, 파워 다운 여부에 따라 상기 클럭 신호를 디스에이블 시키기 위한 클럭 드라이버;
    상기 외부 클럭을 지연시키기 위한 지연 모니터;
    상기 내부 클럭과 상기 지연 모니터의 출력 간의 위상차를 검출하여 검출 신호를 생성하며 상기 콘트롤 신호에 따라 디스에이블 되는 위상 검출기; 및
    상기 위상 검출기로부터의 검출 신호에 따라 상기 지연 라인을 제어하는 쉬프트 레지스터를 포함하여 이루어진 것을 특징으로 하는 고정 지연 루프.
  2. 제 1 항에 있어서,
    상기 클럭 버퍼는 외부 클럭을 버퍼링하는 증폭기;
    파워 다운 여부에 따라 상기 내부 클럭을 생성하거나 상기 내부 클럭을 디스에이블시키기 위한 제 1 수단;
    파워 다운 여부에 따라 상기 콘트롤 신호를 생성하는 제 2 수단을 포함하여 이루어진 것을 특징으로 하는 고정 지연 루프.
  3. 제 2 항에 있어서,
    상기 제 1 수단은 상기 증폭기의 출력과 파워 다운시 발생하는 신호를 입력으로 하는 NOR게이트;
    상기 NOR게이트의 출력을 반전시키기 위한 인버터를 포함하여 구성된 것을 특징으로 하는 고정 지연 루프.
  4. 제 2 항에 있어서,
    상기 제 2 수단은 상기 증폭기의 출력과 파워 다운시 발생하는 신호를 입력으로 하는 NOR게이트;
    상기 NOR게이트의 출력을 반전시키기 위한 인버터를 포함하여 구성된 것을 특징으로 하는 고정 지연 루프.
  5. 제 1 항에 있어서,
    상기 클럭 드라이버는 파워 다운시 발생하는 신호 및 상기 지연 루프의 출력을 입력으로 하는 NOR게이트;
    상기 NOR게이트의 출력을 반전시키기 위한 인버터를 포함하여 구성된 것을 특징으로 하는 고정 지연 루프.
  6. 입력되는 외부 클럭을 버퍼링하여 내부 클럭을 생성하는데, 프리차지 파워 다운 신호에 따라 상기 내부 클럭을 디스에이블시며 상기 프리 차지 파워 다운 신호 또는 액티브 파워 다운 신호에 따라 콘트롤 신호를 생성하는 클럭 버퍼;
    상기 내부 클럭을 지연시키기 위한 지연 라인;
    상기 지연 라인의 출력을 버퍼링하여 클럭 신호를 생성하는데, 상기 프리차지 파워 다운 신호 및 액티브 파워 다운 신호에 따라 상기 클럭 신호를 디스에이블 시키기 위한 클럭 드라이버;
    상기 외부 클럭을 지연시키기 위한 지연 모니터;
    상기 내부 클럭과 상기 지연 모니터의 출력 간의 위상차를 검출하여 검출 신호를 생성하며 상기 콘트롤 신호에 따라 디스에이블되는 위상 검출기; 및
    상기 위상 검출기로부터의 검출 신호에 따라 상기 지연 라인을 제어하는 쉬프트 레지스터를 포함하여 이루어진 것을 특징으로 하는 고정 지연 루프.
  7. 제 6 항에 있어서,
    상기 클럭 버퍼는 외부 클럭을 버퍼링하는 증폭기;
    상기 프리차지 파워다운 신호 및 상기 증폭기의 출력이 입력되는 제 1 NOR게이트;
    상기 제 1 NOR 게이트의 출력을 반전시키는 제 1 인버터;
    상기 프리 차지 파워 다운 신호 및 액티브 파워 다운 신호가 입력되는 OR게이트;
    상기 OR 게이트의 출력과 상기 증폭기의 출력이 입력되는 제 2 NOR 게이트
    상기 제 2 NOR 게이트의 출력을 반전시키는 제 2 인버터를 포함하여 구성된 것을 특징으로 하는 고정 지연 루프.
  8. 제 6 항에 있어서,
    상기 클럭 드라이버는 상기 지연 라인의 출력과, 상기 프리차지 파워 다운 신호 또는 액티브 프리차지 다운 신호가 입력되는 NOR 게이트;
    상기 NOR 게이트의 출력을 반전시키기 위한 인버터를 포함하여 구성된 것을 특징으로 하는 고정 지연 루프.
  9. 외부 클럭을 버퍼링하여 내부 클럭을 생성하기 위한 클럭 버퍼; 상기 내부 클럭을 지연라인의해 일정 시간 지연시키 위한 지연 라인; 상기 지연 라인의 출력을 버퍼링하여 클럭 신호를 생성하는 클럭 드라이버; 상기 클럭 신호를 지연시키기 위한 지연 모니터; 상기 지연 모니터의 출력과 상기 내부 클럭의 위상차를 검출하기 위한 위 상 검출기; 상기 위상 검출기의 출력에 따라 상기 지연라인을 제어하기 위한 쉬프트 레지스터를 포함하여 구성된 지연 고정 루프의 구동 방법에 있어서,
    액티브 파워 다운 모드시에는 상기 위상 검출기, 상기 쉬프트 레지스터 및 상기 클럭 드라이버를 디스에이블 시키는 한편 상기 클럭 버퍼 및 지연라인은 인에이블 상태를 유지시키는 단계;
    액티브 파워 다운 여기시 디스에이블된 상기 위상 검출기, 상기 쉬프트 레지스터 및 상기 클럭 드라이버를 인에이블 시키는 단계;
    프리 차지 파워 다운 모드시 상기 클럭 버퍼, 상기 지연라인, 상기 클럭 드라이버, 상기 지연 모니터, 상기 위상 검출기 및 상기 쉬프트 레지스터를 디스에이블시키는 단계; 및
    프리 차지 파워 다운 여기시 상기 클럭 버퍼, 상기 지연라인, 상기 클럭 드라이버, 상기 지연 모니터, 상기 위상 검출기 및 상기 쉬프트 레지스터를 인에이블시키는 단계를 포함하여 이루어진 것을 특징으로 하는 고정 지연 루프 구동 방법.
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