KR20040008594A - 지연고정루프 - Google Patents

Abstract

본 발명은 지연모델에 안정적인 전원전압을 공급하여 지터를 줄인 지연고정루프를 제공하기 위한 것으로, 이를 위해 본 발명은 외부클럭에 지연되는 내부클럭의 지연시간을 모델링하기위한 지연모델; 상기 외부클럭과 상기 지연모델에서 출력되는 지연조정된 내부클럭의 위상차를 검출하기 위한 위상비교기; 상기 위상비교기에서 비교한 위상차에 의해 상기 지연시간을 조정하기 위한 시프트 제어기; 조정된 상기 지연시간에 의해 상기 외부클럭에 상기 내부클럭을 동기시켜 출력하기 위한 지연라인; 및 코어전원전압을 I/O 전원전압으로 전압 조정하여 상기 지연모델의 전원전압으로 공급하기 위한 전압공급수단을 구비한 지연고정루프를 제공한다.

Description

지연고정루프{Delay Locked Loop}

본 발명은 반도체장치의 지연고정루프에 관한 것으로, 특히 잡음 특성이 향상된 딜레이모델을 구비한 지연고정루프에 관한 것이다.

지연고정루프는 칩 내부 클럭의 위상을 칩 외부 클럭과 정확히 동기시키기 위하여 사용되는 일종의 클럭 복원 회로로서, SDRAM(synchronous dynamic random memory), DDR SDRAM(double data rate synchronous dynamic random memory)과 같은 메모리나 시스템 IC에 널리 적용되고 있다.

통상적으로, 동기 반도체 장치는 고속의 동작을 수행하기 위해 외부로 부터 공급되는 시스템 클럭을 수신하여 칩 내부에서 필요로 하는 클럭을 생성하는 버퍼를 채용하고 있다. 이러한 버퍼의 채용에 의해, 상기 버퍼의 출력을 수신하게 되는 칩내의 각 디바이스는 위상차가 필연적으로 생긴다. 이러한 위상차로 인하여, 외부 클럭의 인가시 칩 내부의 동작은 항상 상기 위상차 만큼 늦게 동작하게 된다. 따라서, 지연고정루프가 외부로부터 공급되는 클럭과 동일한 출력의 위상을 가지는 내부 클럭을 생성하는 역활을 하게 된다.

이하, 첨부된 도면을 참고하여 종래 기술의 지연고정루프에 관하여 설명하면 다음과 같다.

도1에 도시된 바와 같이, 9개의 기본 블록으로 구성되어 있으며, 구체적으로 보면, 외부 클럭이 입력되는 클럭 버퍼(10)와, 클럭버퍼(10)의 출력을 입력으로 하는 제1지연 라인(11)과, 제1지연 라인(11)의 출력을 입력으로 하는 클럭 드라이버(13)와, 클럭 드라이버(13)의 출력에 동기된 데이터 출력을 하는 출력단(17)과, 클럭 버퍼(10)의 출력을 분주해서 제2지연 라인(delay line)(12)과 위상 비교기(15)로 출력하는 클럭 디바이더(clock divider)(18)와, 클럭 디바이더(18)의 출력을 받아서 지연시키는 제2지연 라인(12)과, 제2지연 라인(12)의 출력을 입력으로 받아서 지연시간을 모니터하는 지연 모델(delay model)(14)과, 지연 모델(14)의 출력과 클럭 디바이더(18)출력을 입력 받아서 위상을 비교하는 위상 비교기(phase comparator)(15)와, 위상 비교기(15)의 출력을 받아서 그 출력으로 제1지연 라인(11)과 제2지연 라인(12)을 제어하는 시프트 제어기(shiftcontroller)(16)로 구성되어 있다.

이하 도1을 참조하여 동작을 설명하면, 외부에서 입력된 클럭은 클럭 버퍼(10)에서 버퍼링되어, 클럭 디바이더(18)에서 분주되어 제2지연 라인(12)에 입력되어 지연 클럭을 생성하고, 지연 모델(14)에서 그 지연 시간이 모니터링 된다. 통상 지연 모델(14)은 클럭 버퍼(10)와 클럭 드라이버(13)와 출력단(17)등 지연경로의 지연시간을 모델링해서 설계된다.

또한, 상기 지연 모델(14)에서 출력된 신호와 클럭 디바이더(18)의 출력된 신호가 위상 비교기(15)에 입력되고, 비교 결과가 시프트 제어기(16)로 입력되어 제1 지연 라인(11)과 제2지연 라인(12)을 제어하고, 시프트 제어기(16)의 제어를 받은 신호가 제1 지연 라인(11)에서 클럭 드라이버(13)로 입력되고, 최종적으로 출력단(17)에서 클럭 드라이버(13)의 출력에 동기되어 데이터을 출력하게 된다.

지연모델(14)는 입출력 드라이버의 지연시간을 모델링하여 설계가 되기 때문에 그 전원도 입출력 드라이버가 사용하는 I/O 전원을 사용하도록 설계를 해야 정확한 모델링이 가능하다.

그런데 I/O전원은 그 특성상 전압레벨의 변동이 심해 지연모델(14)의 전압공급원으로 사용하기 어려워, I/O전원과 같은 전압레벨의 내부 코어전원(Vcore)을 사용하고 있다.

따라서 I/O전원과 같은 내부코어 전원(Vcore)이 있을 때에는 문제가 되지 않지만 I/O전원과 같은 코어전원이 없을 때에는 전압레벨의 변동이 심한 I/O전원을 지연모델의 전압전원으로 사용해야만 한다. 최근 메모리 장치와 인터페이스하는 중앙처리장치(CPU)등의 외부 반도체 장치의 전원전압이 낮아 지면서 메모리장치의 I/O전원이 코어전원보다 낮아져야 하는 경우가 생긴다.

결론적으로 I/O전원과 같은 코어전원이 없을 때에는 지연모델에서는 I/O전원을 사용해야 하는데, I/O 입출력 드라이버 동작시 생기는 많은 잡음으로 인해 지연모델에 가해지는 전원전압이 불안정하고, 이로 이내 지연고정루프의 지터가 생기는 문제가 발생한다.

본 발명은 지연모델에 안정적인 전원전압을 공급하여 지터를 줄인 지연고정루프를 제공함을 목적으로 한다.

도1은 종래기술에 의한 지연고정루프의 블럭구성도.

도2는 본 발명에 의한 지연고정루프의 블럭구성도.

도3은 도2의 지연모델의 내부 블럭구성도.

도4는 도3의 잡음제거 필터의 내부 블럭구성도.

도5는 도3의 전압조정부의 내부 회로도.

상기의 목적을 달성하기 위해 본 발명은 외부클럭에 지연되는 내부클럭의 지연시간을 모델링하기위한 지연모델; 상기 외부클럭과 상기 지연모델에서 출력되는 지연조정된 내부클럭의 위상차를 검출하기 위한 위상비교기; 상기 위상비교기에서 비교한 위상차에 의해 상기 지연시간을 조정하기 위한 시프트 제어기; 조정된 상기 지연시간에 의해 상기 외부클럭에 상기 내부클럭을 동기시켜 출력하기 위한 지연라인; 및 코어전원전압을 I/O 전원전압으로 전압 조정하여 상기 지연모델의 전원전압으로 공급하기 위한 전압공급수단을 구비한 지연고정루프를 제공한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도2는 본 발명에 의한 지연고정루프의 블럭구성도이다.

도1을 참보하여 살펴보면, 외부클럭에 지연되는 내부클럭의 지연시간을 모델링하기위한 지연모델(140)과 외부클럭과 지연모델(140)에서 출력되는 지연조정된 내부클럭의 위상차를 검출하기 위한 위상비교기(150)과, 위상비교기(150)에서 비교한 위상차에 의해 상기 지연시간을 조정하기 위한 시프트 제어기(160)과, 조정된 상기 지연시간에 의해 외부클럭에 내부클럭을 동기시켜 출력하기 위한 지연라인(110,120)과, 코어전원전압(Vcore)을 I/O 전원전압(Vi/o)으로 전압 조정하여 지연모델(140)의 전원전압으로 공급하기 위한 전압공급부(200)을 구비한다.

여기서 클럭디바이더(180)는 고주파신호를 저주파로 전환해서 공급하는 역할을 한다.

도3은 도2의 지연모델의 내부 블럭구성도이다.

도3을 참조하여 살펴보면, 전압공급부는 I/O 전원전압의 잡음을 제거하기 위한 잡음제거 필터(210)과, 잡음제거된 I/O 전원전압을 기준전압으로 하여 코어전원전압(Vcore)을 잡음제거된 I/O 전원전압으로 전압조정하는 전압조정부(220)를 구비한다.

도4는 도3의 잡음제거 필터의 내부 블럭구성도이다.

도4를 참조하여 살펴보면, 잡음제거 필터는 저항(R)과 캐패시터(C)로 구성된로우패스 필터로 구성된다.

도5는 도3의 전압조정부의 내부 회로도이다.

도5를 참조하여 살펴보면, 전압조정부는 게이트가 잡음제거부 출력 및 지연모델의 전원공급단에 각각 연결되고 일측이 공통으로 연결된 제1 및 제2 앤모스트랜지스터(MN1,MN2)와, 제1 및 제2 앤모스트랜지스터(MN1,MN2)의 공동노드와 접지전원(VSS)을 연결하고 게이트로 인에이블신호(EN)를 입력받는 제3 앤모스트랜지스터(MN3)와, 코어전원(Vcore)을 제2 앤모스트랜지스터(MN22)로 공급하는 다이오드 접속된 제1 피모스트랜지스터(MP2)와, 코어전원(Vcore)을 제1 앤모스트랜지스터(MN1)로 공급하며, 제1 피모스트랜지스터(MP1)에 병렬연결되어 전류미러를 형성하는 제2 피모스트랜지스터(MP2)와, 코어전원(Vcore)을 지연모델의 전원공급단로 전달하며 게이트가 제1 앤모스트랜지스터의 타측노드(A)에 연결된 제3 피모스트랜지스터로 구성된다.

이하 도2 내지 도5를 참조하여 본 발명의 동작을 설명한다.

먼저 외부클럭에 동기된 내부클럭을 출력하는 지연고정루프의 동작은 일반적인 지연고정루프의 동작과 같다.

여기서 지연모델(140)은 외부클럭이 클럭버퍼등을 지나서 내부클럭으로 출력될 때의 지연시간을 모델링하여 설계되고, 이에 따라 지연고정루프의 동작특성은 지연모델(140)이 클럭버퍼에서의 지연시간을 얼마나 정확하게 모델링하는가에 따라 정해진다.

따라서 지연모델의 전원전압도 모델링되는 부분의 전원전압과 같은 전압을사용하게 되는데, 입출력 버퍼의 전원전압(I/O전원)은 그 특성상 변동이 심하여 그와같은 내부의 코어전원을 지연모델의 전원전압으로 사용하게 된다.

그러나, 메모리 장치와 인터페이스하는 외부 칩들의 전원이 낮아지고 있는 추세이기 때문에, I/O 전원과 같은 전압이 내부의 코어전원에 없을 경우가 발생하게 되는데, 이 때에 본 발명의 전원공급부(200)에서 내부 코어전원을 기준전원으로 해서 I/O 전원전압으로 전압을 조정하여 지연모델로 전압을 공급하게 된다.

그런데, I/O 전원전압을 기준전압으로 한다 하더라도 전술한 바와 같이 I/O전원전압은 전압변동이 심한 문제점을 가지고 있는데, 이를 해결하기 위해 I/O전원전압을 잡음제거필터(210)를 동과시켜 전압조정부로 입력하게 하였다. 잡음제거필터(210)는 저항하나와 캐패시터 하나로 로우패스필터를 구성하였으나, 다른 형태의 로우패스필터를 구성할 수 있다.

계속해서 전압조정부(220)에서의 동작을 살펴보면, 먼저 인에이블신호(EN)가 하이인 상태에서, 잡음제거부 출력(잡음제거된 I/O전원전압)에 일정한 전압레벨을 가지는 신호가 입력되면, 앤모스트랜지스터(MN1)가 턴온된다. 따라서 노드(N1)는 로우레벨로 되어 코어전원의 전압(Vcore)이 출력단자 지연모델의 전원공급단으로 전달하기 시작한다.

이후 지연모델의 전원공급단 전압이 증가되어 앤모스트랜지스터(MN1)의 게이트 전압레벨보다 증가되면, 제2 앤모스트랜지스터(MN2)가 턴온되고 제1 앤모스트랜지스터(NN1)가 턴오프되어 노드(A)의 전압이 증가되어 제3 피모스트랜지스터(MP3)는 턴오프된다. 따라서 잡읍제거부 출력단의 전압과 지연모델의 전원공급단의 전압레벨은 같도록 유지되는 것이다.

본 발명에 의해 코어전압과 I/O전압이 다른 경우에 지연모델이 설계된 대로 모델링을 하여 지연고정루프의 동작상의 신뢰성이 향상된다. 물론 본 발명에서의 지연모델은 I/O전원을 사용하는 회로를 모델링한 부분에만 전술한 전원공급부의 전원을 공급받고, 나머지 다른 전원을 사용하는 회로를 모델링한 부분은 그 모델링한 회로의 전원을 사용하게 된다.

본 발명에서는 코어전원이 I/O전원보다 높을 때에 적용가능하며, 반대의 경우에도 본 발명에서 제시한 대로 지연모델에 안정적인 전압을 공급하는 전원공급단을 구비하여 지연고정루프의 동작특성을 향상시킬 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명에 의해 지연고정루프의 지연모델에 안정적인 전원을 공급하여 지터를 줄일 수 있다.

Claims (4)

1. 외부클럭에 지연되는 내부클럭의 지연시간을 모델링하기위한 지연모델;

   상기 외부클럭과 상기 지연모델에서 출력되는 지연조정된 내부클럭의 위상차를 검출하기 위한 위상비교기;

   상기 위상비교기에서 비교한 위상차에 의해 상기 지연시간을 조정하기 위한 시프트 제어기;

   조정된 상기 지연시간에 의해 상기 외부클럭에 상기 내부클럭을 동기시켜 출력하기 위한 지연라인; 및

   코어전원전압을 I/O 전원전압으로 전압 조정하여 상기 지연모델의 전원전압으로 공급하기 위한 전압공급수단을 구비한 지연고정루프.
2. 제 1 항에 있어서,

   상기 전압공급수단은,

   상기 I/O 전원전압의 잡음을 제거하기 위한 잡음제거 필터; 및

   상기 잡음제거된 I/O 전원전압을 기준전압으로 하여 상기 코어전원전압을 상기 잡음제거된 I/O 전원전압으로 전압조정하는 전압조정부를 구비하는 것을 특징으로 하는 지연고정루프.
3. 제 2 항에 있어서,

   상기 잡음제거 필터는

   저항과 캐패시터로 구성된 로우패스 필터인 것을 특징으로 하는 지연고정루프.
4. 제 2 항에 있어서,

   상기 전압조정부는

   게이트가 상기 잡음제거필터 및 상기 지연모델의 전원전압공급부에 각각 연결되고 일측이 공통으로 연결된 제1 및 제2 앤모스트랜지스터;

   상기 제1 및 제2 앤모스트랜지스터의 공동노드와 접지전원을 연결하고 게이트로 인에이블신호를 입력받는 제3 앤모스트랜지스터;

   상기 코어전원을 상기 제2 앤모스트랜지스터로 공급하는 다이오드 접속된 제1 피모스트랜지스터;

   상기 코어전원을 상기 제1 앤모스트랜지스터로 공급하며, 상기 제1 피모스트랜지스터에 병렬연결되어 전류미러를 형성하는 제2 피모스트랜지스터; 및

   상기 코어전원을 상기 지연모델의 전원전압공급부로 전달하며, 게이트가 상기 제1 앤모스트랜지스터의 타측에 연결된 제3 피모스트랜지스터

   를 구비하는 것을 특징으로 하는 지연고정루프.