JP2005020686A

JP2005020686A - Ｄｌｌ回路及びその駆動方法

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Publication number: JP2005020686A
Application number: JP2003310455A
Authority: JP
Inventors: Jong-Tae Kwak; 鍾太郭
Original assignee: Hynix Semiconductor Inc
Current assignee: SK Hynix Inc
Priority date: 2003-06-27
Filing date: 2003-09-02
Publication date: 2005-01-20
Anticipated expiration: 2023-09-02
Also published as: US6825703B1; US20050093599A1; JP4304028B2; DE10340588A1; TW200501585A; US7046061B2; KR20050003528A; TWI271039B; KR100528788B1; CN100574108C; CN1578149A

Abstract

【課題】
電力の消費を減らすとともに、アクティブパワーダウン再起時間を満足させることが可能なＤＬＬ回路及びその駆動方法を提供する。
【解決手段】
入力される外部クロックをバッファリングして内部クロックを生成するが、パワーダウンすることに応じて前記内部クロックをディスエーブルさせるコントロール信号を生成するクロックバッファと、前記内部クロックを遅延させる遅延ラインと、前記遅延ラインの出力をバッファリングしてクロック信号を生成するが、パワーダウンすることに応じて前記クロック信号をディスエーブルさせるクロックドライバと、前記外部クロックを遅延させるための遅延モデルと、前記内部クロックと前記遅延モデルの出力間の位相差を検出して検出信号を生成し、前記コントロール信号に基づいてディスエーブルされる位相検出器と、前記位相検出器からの検出信号に応じて前記遅延ラインの遅延量を制御するシフトレジスタとを備えてなる。
【選択図】図２

Description

この発明は、ＤＬＬ(Delay Locked Loop)回路及びその駆動方法に係り、特に、パワー消耗を減らすことが可能なＤＬＬ回路及びその駆動方法に関する。

一般に、システム又は回路において、クロック信号が動作タイミングを合わせるための基準信号として用いられており、エラーなしでより速い動作を保障するために使用されることもある。外部から入力されるクロックが内部で使用される際に、内部回路での遅延による時間ずれ（クロックスキュー(clock skew)）が生じるが、このような時間ずれを補償して内部クロックが外部クロックと同一の位相を有するようにするため、ＤＬＬ回路が使用されている。

一方、ＤＬＬ回路は、従来から使用されてきたＰＬＬ(Phase-Locked Loop)回路に比べてノイズの影響を少なく受けるという長所があって、ＤＤＲ−ＳＤＲＡＭ(Double Data Rate Synchronous DRAM)を始めとする同期式半導体メモリで広く用いられており、その中でもレジスタ制御ＤＬＬ(register controlled DLL)が最も一般的に使用されている。

アクティブパワーダウンモードから抜け出る（回復する）ときにかかる時間はｔ_CDであるので、アクティブパワーダウン再起時間(active power down exit time)の規定条件を十分に満足することができる。

ＤＬＬから出力されるクロックは、ＤＲＡＭが読出し命令を受け入れたときにのみ使用される。すなわち、読出し命令が印加されなかった場合には、ＤＬＬは続いてロッキング動作のみを行い、実際その出力は全く使用されない。

ＤＤＲ２−ＳＤＲＡＭ以降の仕様では、パワーダウンモードを２とおりに分類し、そのそれぞれに対してパワーダウン再起時間を互いに異なるように規定している。すなわち、アクティブパワーダウンモードとプリチャージパワーダウンモードに分類される。アクティブパワーダウンモードでは、バンクがアクティブ状態にあるので、パワーダウン再起の後に直ちに読出し動作を行うことができる反面、プリチャージパワーダウンモードでは、再起の後には、アクティブ命令を加えて一応バンクをアクティブ状態にさせてから読出し動作を行うことができるので、ＤＬＬの出力を使用するためには、一定の時間がかかる。したがって、ＤＤＲ２−ＳＤＲＡＭの規格では、アクティブパワーダウン再起時間を２サイクルに規定した反面、プリチャージパワーダウン再起時間は６サイクルに規定されている。

次に、図１を参照して、従来の同期式ＤＲＡＭに採用されたＤＬＬを説明する。

外部クロックCLKをバッファリングして内部クロックCLKinを生成するためのクロックバッファ１０が設けられる。内部クロックCLKinは、遅延ライン２０で所望の時間遅延した後、クロックドライバ３０に入力される。クロックドライバ３０は、遅延ライン２０で遅延した内部クロックCLKinをバッファリングしてクロック信号CLKoutを生成する。

上述した外部クロックCLKのＤＲＡＭメモリ回路内における経路と同一の遅延経路を有する遅延モデル６０が設けられる。クロック信号CLKoutは、遅延モデル６０で遅延された後、位相検出器４０に入力される。位相検出器４０は、遅延モデル６０を経由して来たクロック信号CLKoutと内部クロックCLKinとの間の位相差を検出して、シフト制御信号shift-left及びshift-rightのいずれかを生成する。シフトレジスタ５０は、シフト制御信号shift-left及びshift-rightに基づいて遅延ライン２０の遅延時間を決定する。すなわち、シフトレジスタ５０にシフト制御信号shift-leftが入力されると、レジスタは左側にシフトされ、他方、シフトレジスタ５０にシフト制御信号shift-rightが入力されると、レジスタは右側にシフトされる。シフトレジスタ５０のシフト状態に応じて遅延ライン２０の遅延時間が設定される。遅延モデル６０を経由したクロック信号CLKoutと内部クロックCLKinが最小のジッタ(jitter)を有する瞬間に両シフト制御信号shift-left及びshift-rightが出力されなくなり、遅延ライン２０が固定され、クロック信号CLKoutを得るための遅延量がロックされて、位相同期が取れる。

このようなＤＬＬが適用されたＤＤＲ−ＳＤＲＡＭ又はＤＤＲ２−ＳＤＲＡＭでは、パワーダウンモードに関係なくＤＬＬが全体的に動作して電流を消費することにより、電力の消耗が多かった。その理由は、次のとおりである。

ＤＤＲ−ＳＤＲＡＭ又はＤＤＲ２−ＳＤＲＡＭでは、アクティブパワーダウン再起時間（パワーダウンモードからノーマルモードに回復する時間）が約２サイクル程度に非常に短くしなければならないため、アクティブパワーダウンモードでもＤＬＬを完全にオフさせておくことができなかった。すなわち、アクティブパワーダウンモード中にＤＬＬが完全にオフされた後、再びＤＬＬクロックを出力するためには、上述したようにクロックバッファ１０、遅延ライン２０及びクロックドライバ３０を経なければならない。クロックバッファ１０の遅延時間をｔ_CB、遅延ライン２０の遅延時間をｔ_DL、クロックドライバ３０の遅延時間をｔ_CDとすると、ｔ_CB＋ｔ_DL＋ｔ_CDは、パワーダウン再起時間（約２サイクル）よりさらに大きくなる。したがって、従来ではアクティブパワーダウンモードでもＤＬＬを全て動作させていたため、それだけ電力消費が多かった。

したがって、この発明は、このような問題点を解決することが可能なＤＬＬ回路及びその駆動方法を提供することを目的とする。

この発明の他の目的は、アクティブパワーダウンモード中にＤＬＬ回路自体のロッキング情報をそのまま維持しながら、ＤＬＬ回路を部分的にオフさせることにより、電力の消費を減らすとともに、アクティブパワーダウン再起時間の条件を満足させることが可能なＤＬＬ回路及びその駆動方法を提供することにある。

上記目的を達成するために、この発明に係るＤＬＬ回路は、入力される外部クロックをバッファリングして内部クロックを生成するが、パワーダウンすることに応じて前記内部クロックをディスエーブルさせるコントロール信号を生成するクロックバッファと、前記内部クロックを遅延させる遅延ラインと、前記遅延ラインの出力をバッファリングしてクロック信号を生成するが、パワーダウンすることに応じて前記クロック信号をディスエーブルさせるクロックドライバと、前記外部クロックを遅延させる遅延モデルと、前記内部クロックと前記遅延モデルの出力との間の位相差を検出して検出信号を生成し、前記コントロール信号に基づいてディスエーブルされる位相検出器と、前記位相検出器からの検出信号に応じて前記遅延ラインを制御するシフトレジスタとを備えて構成される。

上記目的を達成するために、この発明に係るＤＬＬ回路の駆動方法は、アクティブパワーダウンモードの際には、前記位相検出器、前記シフトレジスタ及び前記クロックドライバをディスエーブルさせる一方、前記クロックバッファ及び遅延ラインをイネーブル状態に維持させる段階と、アクティブパワーダウン再起の際には、ディスエーブルされていた前記位相検出器、前記シフトレジスタ及び前記クロックドライバをイネーブルさせる段階と、プリチャージパワーダウンモードの際には、前記クロックバッファ、前記遅延ライン、前記クロックドライバ、前記遅延モデル、前記位相検出器及び前記シフトレジスタをディスエーブルさせる段階と、プリチャージパワーダウン再起の際には、前記クロックバッファ、前記遅延ライン、前記クロックドライバ、前記遅延モデル、前記位相検出器及び前記シフトレジスタをイネーブルさせる段階とを含んで構成される。

上述したように、この発明によれば、パワーダウン中に半導体素子全体の電流消耗を減らしながらも、パワーダウン再起時間を十分規定内に満足させることができる。また、この発明によれば、パワーダウン中にＤＬＬの一部は動作しているので、パワーダウン再起時のパワーノイズを大幅に減らすことができる。

以下、添付図面に基づいてこの発明の好適な実施例を説明する。

図２は、この発明に係るＤＬＬ回路のブロック図である。

外部クロックCLK及び/CLK（信号名の前に付く「/」記号は、反転信号を表す）をバッファリングして内部クロックCLKin及びコントロール信号CTを生成するためのクロックバッファ７０が設けられる。内部クロックCLKinは、遅延ライン８０で所望の時間遅延した後、クロックドライバ９０に入力される。クロックドライバ９０は、遅延ライン８０で遅延した内部クロックCLKinをバッファリングしてクロック信号CLKoutを生成する。

一方、メモリバンク制御部１３０では、プリチャージパワーダウン信号pcg_pdn及びアクティブパワーダウン信号act_pdnを出力するが、プリチャージパワーダウン信号pcg_pdnは、ＤＤＲ−ＳＤＲＡＭのような同期型ＤＲＡＭにおいてバンク内のワードライン経路が遮断された状態でパワーダウンに突入する場合にイネーブルされる信号であり、アクティブパワーダウン信号act_pdnは、ＤＤＲ−ＳＤＲＡＭのような同期型ＤＲＡＭのバンク内のワードライン経路がアクティブの状態でパワーダウンに突入する場合にイネーブルされる信号である。

プリチャージパワーダウン信号pcg_pdnとアクティブパワーダウン信号act_pdnは、ＯＲゲートＧ８で論理和演算されてクロックドライバ制御信号all_pdnを生成する。プリチャージパワーダウン信号pcg_pdn及びアクティブパワーダウン信号act_pdnのいずれか一つでもハイ状態であれば、クロックドライバ制御信号all_pdnは、ハイ状態になる。

クロックドライバ９０は、図３に示すような構成を有し、クロックドライバ制御信号all_pdnと遅延ライン８０の出力信号がＮＯＲゲートＧ１で否定論理和演算される。クロックドライバ制御信号all_pdnがハイ状態であれば、ＮＯＲゲートＧ１の出力は遅延ライン８０の出力と関係なくロー状態になり、このロー状態はインバータＧ２で反転されるので、クロックドライバ９０の出力であるクロック信号CLKoutは、ハイ状態でディスエーブル（停止）される。一方、クロックドライバ制御信号all_pdnがロー状態であれば、ＮＯＲゲートＧ１の出力は遅延ライン８０の出力を反転させた信号を出力し、この信号は、インバータＧ２でさらに反転されて、クロックドライバ９０の出力であるクロック信号CLKoutを生成する。

上述した外部クロックCLKのＤＲＡＭメモリ回路内における経路と同一の遅延経路を有する遅延モデル１００が設けられる。クロック信号CLKoutは、遅延モデル１００で遅延した後、位相検出器１１０に入力される。位相検出器１１０は、遅延モデル１００を経由したクロック信号CLKoutと内部クロックCLKinとの間の位相差を検出し、シフト制御信号shift-left及びshift-rightのいずれかを生成する。シフトレジスタ１２０は、シフト制御信号shift-left及びshift-rightにに基づいて遅延ライン８０の遅延時間を決定する。すなわち、シフトレジスタ１２０にシフト制御信号shift-leftが入力されると、レジスタは左側にシフトし、一方、シフトレジスタ１２０にシフト制御信号shift-rightが入力されると、レジスタは右側にシフトする。遅延モデル１００を経由したクロック信号CLKoutと内部クロックCLKinが最小のジッタを有する瞬間に両シフト制御信号shift-left及びshift-rightが出力されなくなり、遅延ライン２０が固定され、クロック信号CLKoutを得るための遅延量がロックされて、位相同期が取れる。

ところで、上述した位相検出器１１０は、クロックバッファ７０からのコントロール信号CTに基づいてその動作が制御される。例えば、コントロール信号CTがハイ状態であれば、位相検出器１１０の動作は、遮断される。位相検出器１１０の動作が遮断されると、シフトレジスタ１２０も動作できなくなる。

次に、上述したクロックバッファ７０の詳細構成及びその動作を図４に基づいて説明する。

クロック信号CLK及び/CLKは、増幅器Ａで増幅されて波形整形されたクロック信号に変換される。ＮＯＲゲートＧ３は、増幅器Ａで整形されたクロックとプリチャージパワーダウン信号pcg_pdnを否定論理和演算する。例えば、プリチャージパワーダウン信号pcg_pdnがハイ状態であれば、ＮＯＲゲートＧ３の出力は増幅器Ａの出力と関係なくロー状態になる。このロー状態は、インバータＧ４で反転されるので、内部クロックCLKinは、ハイ状態でディスエーブル（停止）される。したがって、遅延ライン８０がディスエーブル（作動停止）される。反面、プリチャージパワーダウン信号pcg_pdnがロー状態であれば、増幅器Ａの出力は、ＮＯＲゲートＧ３で反転された後、さらにインバータＧ４で反転されて内部クロックCLKinになり、出力される。

また、プリチャージパワーダウン信号pcg_pdn及びアクティブパワーダウン信号act_pdnは、ＯＲゲートＧ７で論理和演算される。プリチャージパワーダウン信号pcg_pdn及びアクティブパワーダウン信号act_pdnのいずれか一つでもハイ状態になると、ＯＲゲートＧ７の出力はハイ状態になる。増幅器Ａの出力とＯＲゲートＧ７の出力は、ＮＯＲゲートＧ５で否定論理和演算される。ＯＲゲートＧ７の出力がハイ状態であれば、ＮＯＲゲートＧ５の出力は、増幅器Ａの出力と関係なくロー状態になる。このロー状態は、インバータＧ６で反転されてハイ状態になるので、コントロール信号CTがハイ状態でディスエーブル（停止）される。このコントロール信号CTによって制御される位相検出器１１０がディスエーブル（作動禁止）される。

次に、上述した説明に基づいてＤＤＲ−ＳＤＲＡＭのような同期式ＤＲＡＭにおける各モード時のこの発明のＤＬＬ動作を詳細に説明する。

＜Ａ．プリチャージパワーダウンモード＞
プリチャージパワーダウンモードでは、プリチャージパワーダウン信号pcg_pdnのみハイ状態になる。この状態では、図４に示すように、内部クロックCLKin及びコントロール信号CTがハイ状態でディスエーブルされるので、すなわち、クロックバッファ７０がクロックの入力を遮断するので、ＤＬＬの内部は、その時点のロッキング情報を保持して完全に休眠状態に入ることになる。この状態では、ＤＬＬの消耗電流は、ほぼゼロ（０）の状態になる。

プリチャージパワーダウンモードから脱出（回復）ときにかかる時間の制限条件は、約６クロックであるが、ｔ_CB＋ｔ_DL＋ｔ_CDは、２クロック以内に設定されているため、プリチャージパワーダウンモードから回復するときにも何らの問題にもならない。

＜Ｂ．アクティブパワーダウンモード＞
アクティブパワーダウンモードでは、アクティブパワーダウン信号act_pdnのみハイ状態になる。この状態では、図４に示すように、コントロール信号CTがディスエーブルされ、内部クロックCLKinはイネーブルされているので、クロックバッファ７０、遅延ライン８０のみがパワーを消費する。すなわち、ＤＬＬ内部クロックは、クロックバッファ７０と遅延ライン８０を経てその時点のロッキング情報を保持してクロックドライバ９０の入力に到達されており、他の全ロッキング動作は行われないので、パワー消耗を大幅に減らすことができるとともに、パワーダウン後に再起する際に、短時間内にＤＬＬクロックを提供開始することができる。

この発明は、実施例を中心として説明されたが、当分野の通常の知識を有する者であれば、このような実施例を用いて様々な形の変形及び変更が可能である。したがって、この発明は、これらの実施例に限定されるものではない。

従来のＤＬＬ回路のブロック図である。この発明に係るＤＬＬ回路のブロック図である。図２のクロックドライバの詳細回路図である。図２のクロックバッファの詳細回路図である。

符号の説明

１０及び７０クロックバッファ
２０及び８０遅延ライン
３０及び９０クロックドライバ
６０及び１００遅延モデル
４０及び１１０位相検出器
５０及び１２０シフトレジスタ
１３０メモリバンク制御部

Claims

入力される外部クロックをバッファリングして内部クロックを生成するが、パワーダウンすることに応じて前記内部クロックをディスエーブルさせるコントロール信号を生成するクロックバッファと、
前記内部クロックを遅延させるための遅延ラインと、
前記遅延ラインの出力をバッファリングしてクロック信号を生成するが、パワーダウンすることに応じて前記クロック信号をディスエーブルさせるクロックドライバと、
前記外部クロックを遅延させる遅延モニタと、
前記内部クロックと前記遅延モニタの出力間の位相差を検出して検出信号を生成し、前記コントロール信号に基づいてディスエーブルされる位相検出器と、
前記位相検出器からの検出信号に応じて前記遅延ラインを制御するシフトレジスタと
を備えてなるＤＬＬ回路。
請求項１に記載のＤＬＬ回路において、
前記クロックバッファは、
外部クロックをバッファリングする増幅器と、
パワーダウンするか否かに応じて前記内部クロックを生成するか又はディスエーブルさせる第１手段と、
パワーダウンすることに応じて前記コントロール信号を生成する第２手段とを含んでなる
ことを特徴とするＤＬＬ回路。
請求項２に記載のＤＬＬ回路において、
前記第１手段は、
前記増幅器の出力とパワーダウン時に発生する信号を入力とするＮＯＲゲートと、
前記ＮＯＲゲートの出力を反転させるためのインバータとを含んでなる
ことを特徴とするＤＬＬ回路。
請求項２に記載のＤＬＬ回路において、
前記第２手段は、
前記増幅器の出力とパワーダウン時に発生する信号とを入力とするＮＯＲゲートと、
前記ＮＯＲゲートの出力を反転させるためのインバータとを含んでなる
ことを特徴とするＤＬＬ回路。
請求項１に記載のＤＬＬ回路において、
前記クロックドライバは、
パワーダウン時に発生する信号及び前記遅延ループの出力を入力とするＮＯＲゲートと、
前記ＮＯＲゲートの出力を反転させるためのインバータとを含んでなる
ことを特徴とするＤＬＬ回路。
入力される外部クロックをバッファリングして内部クロックを生成するが、プリチャージパワーダウン信号に応じて前記内部クロックをディスエーブルさせ、前記プリチャージパワーダウン信号又はアクティブパワーダウン信号に基づいてコントロール信号を生成するクロックバッファと、
前記内部クロックを遅延させる遅延ラインと、
前記遅延ラインの出力をバッファリングしてクロック信号を生成するが、前記プリチャージパワーダウン信号及びアクティブパワーダウン信号に応じて前記クロック信号をディスエーブルさせるクロックドライバと、
前記外部クロックを遅延させる遅延モニタと、
前記内部クロックと前記遅延モニタの出力間の位相差を検出して検出信号を生成し、前記コントロール信号に基づいてディスエーブルされる位相検出器と、
前記位相検出器からの検出信号に応じて前記遅延ラインを制御するシフトレジスタと
を備えてなるＤＬＬ回路。
請求項６に記載のＤＬＬ回路において、
前記クロックバッファは、
外部クロックをバッファリングする増幅器と、
前記プリチャージパワーダウン信号及び前記増幅器の出力が入力される第１ＮＯＲゲートと、
前記第１ＮＯＲゲートの出力を反転させる第１インバータと、
前記プリチャージパワーダウン信号及びアクティブパワーダウン信号が入力されるＯＲゲートと、
前記ＯＲゲートの出力及び前記増幅器の出力が入力される第２ＮＯＲゲートと、
前記第２ＮＯＲゲートの出力を反転させる第２インバータとを含んでなる
ことを特徴とするＤＬＬ回路。
請求項６に記載のＤＬＬ回路において、
前記クロックドライバは、
前記遅延ラインの出力と、
前記プリチャージパワーダウン信号又はアクティブパワーダウン信号が入力されるＮＯＲゲートと、
前記ＮＯＲゲートの出力を反転させるインバータとを含んでなる
ことを特徴とするＤＬＬ回路。
外部クロックをバッファリングして内部クロックを生成するクロックバッファと、前記内部クロックを一定の時間遅延させる遅延ラインと、前記遅延ラインの出力をバッファリングしてクロック信号を生成するクロックドライバと、前記クロック信号を遅延させる遅延モニタと、前記遅延モニタの出力と前記内部クロック間の位相差を検出する位相検出器と、前記位相検出器の出力に応じて前記遅延ラインを制御するシフトレジスタとを備えてなるＤＬＬ回路の駆動方法であって、
アクティブパワーダウンモードの際には、前記位相検出器、前記シフトレジスタ及び前記クロックドライバをディスエーブルさせる一方、前記クロックバッファ及び前記遅延ラインをイネーブル状態に維持させる段階と、
アクティブパワーダウン再起の際には、ディスエーブルされていた前記位相検出器、前記シフトレジスタ及び前記クロックドライバをイネーブルさせる段階と、
プリチャージパワーダウンモードの際には、前記クロックバッファ、前記遅延ライン、前記クロックドライバ、前記遅延モニタ、前記位相検出器及び前記シフトレジスタをディスエーブルさせる段階と、
プリチャージパワーダウン再起の際には、前記クロックバッファ、前記遅延ライン、前記クロックドライバ、前記遅延モニタ、前記位相検出器及び前記シフトレジスタをイネーブルさせる段階と
を含んでなるＤＬＬ回路の駆動方法。