JP2007311009A - 減少した面積を有するdllとこれを含む半導体メモリ装置及びそのロッキング動作方法 - Google Patents
減少した面積を有するdllとこれを含む半導体メモリ装置及びそのロッキング動作方法 Download PDFInfo
- Publication number
- JP2007311009A JP2007311009A JP2006187309A JP2006187309A JP2007311009A JP 2007311009 A JP2007311009 A JP 2007311009A JP 2006187309 A JP2006187309 A JP 2006187309A JP 2006187309 A JP2006187309 A JP 2006187309A JP 2007311009 A JP2007311009 A JP 2007311009A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- clock signal
- internal
- delay
- outputs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Ceased
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1066—Output synchronization
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
- G11C7/1069—I/O lines read out arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
- G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/10—Aspects relating to interfaces of memory device to external buses
- G11C2207/108—Wide data ports
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Dram (AREA)
Abstract
【解決手段】本発明によるDLLは、位相検出器、ディレイライン、ディレイコントローラ、遅延回路、及び出力バッファを含む。位相検出器は入力クロック信号とフィードバッククロック信号の間の位相差を検出し、その検出結果に応じて位相検出信号を出力する。遅延回路は基準クロック信号を設定された時間の間遅延させ、その遅れた信号をフィードバッククロック信号として出力する。出力バッファは遅延クロック信号に応答し、内部クロック信号を出力する。望ましくは、基準クロック信号は内部クロック信号の実際の出力パスをなす装置のうちの一つにより発生する。
【選択図】 図2
Description
110:入力バッファ
120:遅延回路
130:位相検出器
140:ディレイコントローラ
150:ディレイライン
151:コースディレイ部
152:ファインディレイ部
160:出力バッファ
200、300:半導体メモリ装置
201、301:コマンドデコーダ
202、302:アドレスバッファ
203、303:内部コア回路
204、304:内部入出力回路
205:出力制御部
206、307:出力イネーブル制御部
207、308:DQSドライバ
305:上位出力制御部
306:下位出力制御部
DR1〜DRN、UDR1〜UDRN、LDR1〜LDRN:データ入出力ドライバ
Claims (43)
- 入力クロック信号とフィードバッククロック信号の間の位相差を検出し、その検出結果に応じて位相検出信号を出力する位相検出器と、
第1及び第2遅延制御信号に応答し、上記入力クロック信号を遅延させ、遅延クロック信号を出力するディレイラインと、
上記位相検出信号に応答し、上記第1及び第2遅延制御信号を発生するディレイコントローラと、
基準クロック信号を設定された時間の間遅延させ、その遅れた信号を上記フィードバッククロック信号として出力する遅延モデルを含み、
上記基準クロック信号は上記遅延クロック信号の実際の出力パス(path)をなす回路の一つにより発生することを特徴とするDLL(DelayLocked Loop)。 - 外部クロック信号を受信して上記入力クロック信号として出力する入力バッファをさらに含むことを特徴とする請求項1に記載のDLL。
- 上記遅延クロック信号の実際の出力パスをなす回路は、
上記遅延クロック信号に応答し、内部クロック信号を出力する出力バッファと、
上記内部クロック信号に応答し、上記基準クロック信号と内部ストローブ信号を出力する出力イネーブル制御部と、
上記内部ストローブ信号に応答し、データストローブ信号を出力するDQS(Data Queue Strobe)ドライバを含むことを特徴とする請求項1に記載のDLL。 - 上記設定された時間は、上記DQSドライバが上記内部ストローブ信号を受信し、上記データストローブ信号を出力するまでかかる時間と同一に設定されることを特徴とする請求項3に記載のDLL。
- 上記内部クロック信号は互いに相補的な(complementary)第1及び第2クロック信号を含み、
上記出力イネーブル制御部は、
上記第1クロック信号に応答し、第1及び第2ロジック信号を出力する第1ロジック回路と、
上記第1ロジック信号と出力イネーブル信号に応答し、上記内部ストローブ信号を出力する第2ロジック回路と、
上記第2ロジック信号に応答し、上記基準クロック信号を出力する第3ロジック回路を含むことを特徴とする請求項3に記載のDLL。 - 上記第1ロジック回路は、
上記第1クロック信号を第1設定時間の間遅延させ、内部遅延信号を出力する第1遅延ロジック回路と、
上記内部遅延信号を第2設定時間の間遅延させ、その遅れた信号を上記第1ロジック信号として出力する第2遅延ロジック回路と、
上記内部遅延信号を第3設定時間の間遅延させ、その遅れた信号を上記第2ロジック信号として出力する第3遅延ロジック回路を含むことを特徴とする請求項5に記載のDLL。 - 上記第1設定時間は上記第2設定時間より長く、上記第3設定時間より長いことを特徴とする請求項6に記載のDLL。
- 上記第2ロジック回路は、上記出力イネーブル信号がイネーブルされる間、上記第1ロジック信号に基づいて上記内部ストローブ信号を出力し、
上記第3ロジック回路は、上記第2ロジック信号を受信する間、上記基準クロック信号を連続的に出力することを特徴とする請求項5に記載のDLL。 - 上記第2ロジック回路は、
上記出力イネーブル信号と上記第1ロジック信号に応答し、第1内部ロジック信号を出力する第1内部ロジック回路と、
上記第1内部ロジック信号を第1設定時間の間遅延させ、遅延ロジック信号を出力する遅延部と、
上記遅延ロジック信号に応答し、上記内部ストローブ信号を出力する第2内部ロジック回路を含むことを特徴とする請求項5に記載のDLL。 - 上記第3ロジック回路は、
イネーブル信号と上記第2ロジック信号に応答し、第1内部ロジック信号を出力する第1内部ロジック回路と、
上記第1内部ロジック信号を第1設定時間の間遅延させ、遅延ロジック信号を出力する遅延部と、
上記遅延ロジック信号に応答し、上記基準クロック信号を出力する第2内部ロジック回路を含むことを特徴とする請求項5に記載のDLL。 - 上記イネーブル信号はロジックハイ状態で維持され、
上記第1内部ロジック回路は、
上記イネーブル信号と上記第2ロジック信号を受信し、内部信号を出力するNANDゲートと、
上記内部信号を反転させ、その反転した信号を上記第1内部ロジック信号として出力するインバータを含むことを特徴とする請求項10に記載のDLL。 - 上記ディレイラインは、
上記第1遅延制御信号に応答してコース遅延時間を調節し、その調節されたコース遅延時間の間上記入力クロック信号を遅延させ、第1及び第2コース遅延クロック信号を出力するコースディレイ部と、
上記第2遅延制御信号に応答して上記第1及び第2コース遅延クロック信号を混合し、上記第1及び第2コース遅延クロック信号間に存在する互いに異なる位相をそれぞれ有する複数の混合信号のうちの一つを選択し、その選択された信号を上記遅延クロック信号として出力するファインディレイ部を含むことを特徴とする請求項1に記載のDLL。 - 上記位相検出信号は第1及び第2検出信号を含み、
上記位相検出器は、
上記フィードバッククロック信号を単位(unit)遅延時間の間遅延させ、単位遅延クロック信号を出力する遅延部と、
上記入力クロック信号と上記フィードバッククロック信号の間の位相差を検出し、その検出結果に応じて上記第1検出信号を出力する第1位相検出器と、
上記単位遅延クロック信号と上記入力クロック信号の間の位相差を検出し、その検出結果に応じて上記第2検出信号を出力する第2位相検出器を含むことを特徴とする請求項12に記載のDLL。 - 上記コースディレイ部は、上記第1遅延制御信号を受信するごとに、上記第1及び第2コース遅延クロック信号のライジングエッジを交互に単位コース遅延時間だけ移動させ、
上記単位遅延時間は、上記単位コース遅延時間と同一に設定されることを特徴とする請求項13に記載のDLL。 - 上記第1位相検出器は、上記入力クロック信号のライジングエッジ(rising edge)が上記フィードバッククロック信号のライジングエッジより先行する時、上記第1検出信号をロジックハイに出力し、上記フィードバッククロック信号のライジングエッジが上記入力クロック信号のライジングエッジより先行する時、上記第1検出信号をロジックロウに出力し、
上記第2位相検出器は、上記入力クロック信号のライジングエッジが上記単位遅延クロック信号のライジングエッジより先行する時、上記第2検出信号をロジックハイに出力し、上記単位遅延クロック信号のライジングエッジが上記入力クロック信号のライジングエッジより先行する時、上記第2検出信号をロジックロウに出力し、
上記ディレイコントローラは、上記第1及び第2検出信号がいずれもロジックハイまたはロジックロウである時、上記コースディレイ部が上記コース遅延時間を増加させるように、上記第1遅延制御信号を発生し、上記第2検出信号がロジックロウからロジックハイに遷移する時、上記コースディレイ部がロッキングされたものと判断することを特徴とする請求項13に記載のDLL。 - 上記基準クロック信号は上記DLLがアクティブ状態である間連続的にトグルすることを特徴とする請求項1に記載のDLL。
- 半導体メモリ装置において、
外部クロック信号と基準クロック信号に基づいて内部クロック信号を発生するDLLと、
上記内部クロック信号と出力イネーブル信号に応答し、内部ストローブ信号と上記基準クロック信号を出力する出力イネーブル制御部と、
上記内部ストローブ信号に応答し、データストローブ信号を外部装置に出力するDQSドライバを含むことを特徴とする半導体メモリ装置。 - 上記内部クロック信号と上記出力イネーブル信号に応答し、出力制御信号を出力する出力制御部と、
上記出力制御信号に応答し、内部出力データ信号を受信し、上記外部装置に出力データ信号をそれぞれ出力する複数のデータ入出力ドライバと、
内部コア(core)回路から受信される上記内部出力データ信号を上記複数のデータ入出力ドライバにそれぞれ出力する内部入出力回路と、
外部制御信号と上記外部クロック信号に応答し、リードまたはライト命令を上記内部コア回路に出力するコマンドデコーダと、
外部アドレス信号を受信し、入力アドレス信号を上記内部コア回路に出力するアドレスバッファをさらに含むことを特徴とする請求項17に記載の半導体メモリ装置。 - 上記半導体メモリ装置のライト動作時、上記複数のデータ入出力ドライバは上記外部装置から入力データ信号をそれぞれ受信し、上記入力データ信号を内部入力データ信号として上記内部入出力回路に出力し、
上記ライト動作時、上記内部入出力回路は上記複数のデータ入出力ドライバからそれぞれ受信される上記内部入力データ信号を上記内部コア回路に出力することを特徴とする請求項18に記載の半導体メモリ装置。 - 上記DLLは、
上記外部クロック信号を受信し、入力クロック信号を出力する入力バッファと、
上記入力クロック信号とフィードバッククロック信号の間の位相差を検出し、その検出結果に応じて位相検出信号を出力する位相検出器と、
第1及び第2遅延制御信号に応答し、上記入力クロック信号を遅延させ、遅延クロック信号を出力するディレイラインと、
上記位相検出信号に応答し、上記第1及び第2遅延制御信号を発生するディレイコントローラと、
上記基準クロック信号を設定された時間の間遅延させ、その遅れた信号を上記フィードバッククロック信号として出力する遅延モデルと、
上記遅延クロック信号に応答し、上記内部クロック信号を出力する出力バッファを含むことを特徴とする請求項17に記載の半導体メモリ装置。 - 上記設定された時間は、上記DQSドライバが上記内部ストローブ信号を受信し、上記データストローブ信号を出力するまでかかる時間と同一に設定されることを特徴とする請求項20に記載の半導体メモリ装置。
- 上記内部クロック信号は、互いに相補的な第1及び第2クロック信号を含み、上記内部ストローブ信号は第1及び第2内部ストローブ信号を含み、
上記出力イネーブル制御部は、
上記第1クロック信号に応答し、第1及び第2ロジック信号を出力する第1ロジック回路と、
上記第1ロジック信号と上記出力イネーブル信号に応答し、上記第1内部ストローブ信号を出力する第2ロジック回路と、
上記第2ロジック信号に応答し、上記基準クロック信号を出力する第3ロジック回路と、
上記第2クロック信号に応答し、第3ロジック信号を出力する第4ロジック回路と、
上記第3ロジック信号と上記出力イネーブル信号に応答し、上記第2内部ストローブ信号を 出力する第5ロジック回路を含むことを特徴とする請求項17に記載の半導体メモリ装置。 - 上記第1ロジック回路は、
上記第1クロック信号を第1設定時間の間遅延させ、内部遅延信号を出力する第1遅延ロジック回路と、
上記内部遅延信号を第2設定時間の間遅延させ、その遅れた信号を上記第1ロジック信号として出力する第2遅延ロジック回路と、
上記内部遅延信号を第3設定時間の間遅延させ、その遅れた信号を上記第2ロジック信号として出力する第3遅延ロジック回路を含むことを特徴とする請求項22に記載の半導体メモリ装置。 - 上記第1設定時間は、上記第2設定時間より長く、上記第3設定時間より長い請求項22に記載の半導体メモリ装置。
- 上記第2ロジック回路は、上記出力イネーブル信号がイネーブルされる間、上記第1ロジック信号に基づいて上記内部ストローブ信号を出力し、
上記第3ロジック回路は上記第2ロジック信号を受信する間、上記基準クロック信号を連続的に出力する請求項22に記載の半導体メモリ装置。 - 上記第2ロジック回路は、
上記出力イネーブル信号と上記第1ロジック信号に応答し、第1内部ロジック信号を出力する第1内部ロジック回路と、
上記第1内部ロジック信号を第1設定時間の間遅延させ、遅延ロジック信号を出力する遅延部と、
上記遅延ロジック信号に応答し、上記内部ストローブ信号を出力する第2内部ロジック回路を含むことを特徴とする請求項22に記載の半導体メモリ装置。 - 上記第3ロジック回路は、
イネーブル信号と上記第2ロジック信号に応答し、第1内部ロジック信号を出力する第1内部ロジック回路と、
上記第1内部ロジック信号を第1設定時間の間遅延させ、遅延ロジック信号を出力する遅延部と、
上記遅延ロジック信号に応答し、上記基準クロック信号を出力する第2内部ロジック回路を含むことを特徴とする請求項22に記載の半導体メモリ装置。 - 上記イネーブル信号はロジックハイ状態で維持され、
上記第1内部ロジック回路は、
上記イネーブル信号と上記第2ロジック信号を受信し、内部信号を出力するNANDゲートと、
上記内部信号を反転させ、その反転した信号を上記第1内部ロジック信号として出力するインバータを含むことを特徴とする請求項27に記載の半導体メモリ装置。 - 上記ディレイラインは、
上記第1遅延制御信号に応答してコース遅延時間を調節し、その調節されたコース遅延時間の間上記入力クロック信号を遅延させ、第1及び第2コース遅延クロック信号を出力するコースディレイ部と、
上記第2遅延制御信号に応答して上記第1及び第2コース遅延クロック信号を混合し、上記第1及び第2コース遅延クロック信号間に存在する互いに異なる位相をそれぞれ有する複数の混合信号のうちの一つを選択し、その選択された信号を上記遅延クロック信号として出力するファインディレイ部を含むことを特徴とする請求項20に記載の半導体メモリ装置。 - 上記位相検出信号は第1及び第2検出信号を含み、
上記位相検出器は、
上記フィードバッククロック信号を単位遅延時間の間遅延させ、単位遅延クロック信号を出力する遅延部と、
上記入力クロック信号と上記フィードバッククロック信号の間の位相差を検出し、その検出結果に応じて上記第1検出信号を出力する第1位相検出器と、
上記単位遅延クロック信号と上記入力クロック信号の間の位相差を検出し、その検出結果に応じて上記第2検出信号を出力する第2位相検出器を含むことを特徴とする請求項29に記載の半導体メモリ装置。 - 上記コースディレイ部は上記第1遅延制御信号を受信するごとに、上記第1及び第2コース遅延クロック信号のライジングエッジを交互に単位コース遅延時間だけ移動させ、
上記単位遅延時間は上記単位コース遅延時間と同一に設定されることを特徴とする請求項30に記載の半導体メモリ装置。 - 上記第1位相検出器は、上記入力クロック信号のライジングエッジが上記フィードバッククロック信号のライジングエッジより先行する時、上記第1検出信号をロジックハイに出力し、上記フィードバッククロック信号のライジングエッジが上記入力クロック信号のライジングエッジより先行する時、上記第1検出信号をロジックロウに出力し、
上記第2位相検出器は、上記入力クロック信号のライジングエッジが上記単位遅延クロック信号のライジングエッジより先行する時、上記第2検出信号をロジックハイに出力し、上記単位遅延クロック信号のライジングエッジが上記入力クロック信号のライジングエッジより先行する時、上記第2検出信号をロジックロウに出力し、
上記ディレイコントローラは、上記第1及び第2検出信号がいずれもロジックハイまたはロジックロウである時、上記コースディレイ部が上記コース遅延時間を増加させるように、上記第1遅延制御信号を発生し、上記第2検出信号がロジックロウからロジックハイに遷移する時、上記コースディレイ部がロッキングされたものと判断することを特徴とする請求項30に記載の半導体メモリ装置。 - 上記内部クロック信号と追加の(additional)出力イネーブル信号に応答し、追加の出力制御信号を出力する追加の出力制御部と、
上記追加の出力制御信号に応答し、追加の内部出力データ信号を受信し、上記外部装置に追加の出力データ信号をそれぞれ出力する追加のデータ入出力ドライバをさらに含むことを特徴とする請求項18に記載の半導体メモリ装置。 - 上記出力イネーブル信号と上記追加のイネーブル信号のいずれか一つがイネーブルされる時、残りはディセーブルされ、
上記出力イネーブル信号がイネーブルされる時、上記出力制御部が上記出力制御信号を出力し、上記追加のイネーブル信号がイネーブルされる時、上記追加の出力制御部が上記追加の出力制御信号を出力することを特徴とする請求項33に記載の半導体メモリ装置。 - 上記半導体メモリ装置のライト動作時、上記追加のデータ入出力ドライバは上記外部装置から追加の入力データ信号をそれぞれ受信し、上記追加の入力データ信号を追加の内部入力データ信号として上記内部入出力回路に出力し、
上記内部入出力回路は上記ライト動作時、上記追加のデータ入出力ドライバから受信される上記追加の内部入力データ信号を上記内部コア回路に出力し、上記半導体メモリ装置のリード動作時、上記内部コア回路から受信される上記追加の内部出力データ信号を上記追加のデータ入出力ドライバにそれぞれ出力することを特徴とする請求項33に記載の半導体メモリ装置。 - 外部クロック信号を受信し、入力クロック信号を出力する段階と、
内部クロック信号の実際の出力パスをなす外部回路の一つにより、基準クロック信号を発生する段階と、
上記基準クロック信号を設定された時間の間遅延させ、その遅れた信号をフィードバッククロック信号として出力する段階と、
上記入力クロック信号と上記フィードバッククロック信号の間の位相差を検出し、その検出結果に応じて位相検出信号を出力する段階と、
上記位相検出信号に応答し、上記第1及び第2遅延制御信号を発生する段階と、
第1及び第2遅延制御信号に応答し、上記入力クロック信号を遅延させ、遅延クロック信号を出力する段階と、
上記遅延クロック信号に応答し、上記内部クロック信号を出力する段階を含むことを特徴とするDLLのロッキング動作方法。 - 上記内部クロック信号は、互いに相補的な第1及び第2クロック信号を含み、
上記基準クロック信号を発生する段階は、
上記第1クロック信号に応答し、第1及び第2ロジック信号を出力する段階と、
上記第2ロジック信号に応答し、上記基準クロック信号を出力する段階を含むことを特徴とする請求項36に記載のDLLのロッキング動作方法。 - 上記第1及び第2ロジック信号を出力する段階は、
上記第1クロック信号を第1設定時間の間遅延させ、内部遅延信号を出力する段階と、
上記内部遅延信号を第2設定時間の間遅延させ、その遅れた信号を上記第1ロジック信号として出力する段階と、
上記内部遅延信号を第3設定時間の間遅延させ、その遅れた信号を上記第2ロジック信号として出力する段階を含むことを特徴とする請求項37に記載のDLLのロッキング動作方法。 - 上記基準クロック信号を出力する段階は、
イネーブル信号と上記第2ロジック信号に応答し、第1内部ロジック信号を出力する段階と、
上記第1内部ロジック信号を第1設定時間の間遅延させ、遅延ロジック信号を出力する段階と、
上記遅延ロジック信号に応答し、上記基準クロック信号を出力する段階を含むことを特徴とする請求項37に記載のDLLのロッキング動作方法。 - 半導体メモリ装置において、
外部クロック信号と基準クロック信号に基づいて内部クロック信号を発生するDLLと、
上記内部クロック信号に基づいて発生する内部ストローブ信号に応答し、データストローブ信号を外部装置に出力するDQSドライバと、
上記半導体メモリ装置のリード動作時、上記内部クロック信号に基づいて発生する出力制御信号に応答し、上記半導体メモリ装置の内部入出力回路を通じて内部コア回路から受信される内部出力データ信号を出力データ信号としてそれぞれ外部装置に出力する複数のデータ入出力ドライバを含み、
上記基準クロック信号は上記DLLの出力端子と上記DQSドライバの間、または上記DLLの出力端子と上記複数のデータ入出力ドライバ間に存在する上記内部クロック信号の実際の出力パスをなす回路のいずれか一つから出力されることを特徴とする半導体メモリ装置。 - 上記DLLは、
上記外部クロック信号を受信し、入力クロック信号を出力する入力バッファと、
上記入力クロック信号とフィードバッククロック信号の間の位相差を検出し、その検出結果に応じて位相検出信号を出力する位相検出器と、
第1及び第2遅延制御信号に応答し、上記入力クロック信号を遅延させ、遅延クロック信号を出力するディレイラインと、
上記位相検出信号に応答し、上記第1及び第2遅延制御信号を発生するディレイコントローラと、
上記基準クロック信号を設定された時間の間遅延させ、その遅れた信号を上記フィードバッククロック信号として出力する遅延モデルと、
上記遅延クロック信号に応答し、上記内部クロック信号を出力する出力バッファを含むことを特徴とする請求項40に記載の半導体メモリ装置。 - 上記設定された時間は、上記実際の出力パスをなす回路の一つが上記基準クロック信号を出力した時点から、上記DQSドライバまたは上記複数のデータ入出力ドライバが上記データストローブ信号または上記出力データ信号を出力するまでかかる時間と同一に設定されることを特徴とする請求項41に記載の半導体メモリ装置。
- 上記内部クロック信号は、互いに相補的な第1及び第2クロック信号を含み、上記出力制御信号は第1及び第2出力制御信号を含み、
上記実際の出力パスをなす回路の一つは、上記基準クロック信号をさらに発生するために、
直列連結された複数のインバータを含み、上記第1クロック信号に応答し、第1ロジック信号を出力する第1ロジック回路と、
上記第1ロジック信号に応答し、上記基準クロック信号を出力する第2ロジック回路を含むことを特徴とする請求項40に記載の半導体メモリ装置。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060043322A KR100779381B1 (ko) | 2006-05-15 | 2006-05-15 | 감소된 면적을 가지는 dll과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2007311009A true JP2007311009A (ja) | 2007-11-29 |
Family
ID=38684946
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2006187309A Ceased JP2007311009A (ja) | 2006-05-15 | 2006-07-07 | 減少した面積を有するdllとこれを含む半導体メモリ装置及びそのロッキング動作方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7542358B2 (ja) |
JP (1) | JP2007311009A (ja) |
KR (1) | KR100779381B1 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009224015A (ja) * | 2008-03-17 | 2009-10-01 | Hynix Semiconductor Inc | データ出力回路 |
US7863957B2 (en) | 2008-03-14 | 2011-01-04 | Hynix Semiconductor Inc. | Duty cycle correction circuit and semiconductor integrated circuit apparatus including the same |
JP2011216079A (ja) * | 2010-04-01 | 2011-10-27 | Hynix Semiconductor Inc | 半導体装置及びシステム |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7388795B1 (en) * | 2006-12-28 | 2008-06-17 | Intel Corporation | Modular memory controller clocking architecture |
KR100896182B1 (ko) * | 2007-02-22 | 2009-05-12 | 삼성전자주식회사 | 지연 동기 회로의 파워 다운 모드를 제어하는 장치 및 그제어 방법 |
KR100948094B1 (ko) * | 2007-12-26 | 2010-03-16 | 주식회사 하이닉스반도체 | 데이터 출력 제어회로 |
KR100956774B1 (ko) * | 2007-12-28 | 2010-05-12 | 주식회사 하이닉스반도체 | 지연 고정 루프 회로 및 그 제어 방법 |
KR100902058B1 (ko) * | 2008-01-07 | 2009-06-09 | 주식회사 하이닉스반도체 | 반도체 집적 회로 및 그의 제어 방법 |
KR100917630B1 (ko) | 2008-04-30 | 2009-09-17 | 주식회사 하이닉스반도체 | 지연 고정 루프 회로 |
KR100948067B1 (ko) * | 2008-07-10 | 2010-03-16 | 주식회사 하이닉스반도체 | 반도체 소자 |
KR100915831B1 (ko) * | 2008-07-28 | 2009-09-07 | 주식회사 하이닉스반도체 | 반도체 집적회로 |
KR101046730B1 (ko) * | 2008-12-30 | 2011-07-05 | 주식회사 하이닉스반도체 | 반도체 메모리 장치 및 그 구동 방법 |
KR101012678B1 (ko) * | 2009-02-04 | 2011-02-09 | 연세대학교 산학협력단 | 지연 동기 루프 및 이를 포함하는 전자 장치 |
KR101382500B1 (ko) | 2013-01-18 | 2014-04-10 | 연세대학교 산학협력단 | 지연 고정 회로 및 클록 생성 방법 |
KR102105139B1 (ko) * | 2013-07-11 | 2020-04-28 | 에스케이하이닉스 주식회사 | 클럭 지연 검출회로 및 이를 이용하는 반도체 장치 |
US11727968B2 (en) | 2021-10-13 | 2023-08-15 | Elite Semiconductor Microelectronics Technology Inc. | Method for self-calibrating tDQSCK that is skew between rising edge of memory clock signal and rising edge of DQS signal during read operation and associated signal processing circuit |
TWI765844B (zh) * | 2021-11-26 | 2022-05-21 | 晶豪科技股份有限公司 | 訊號處理電路以及用以自校準tDQSCK的方法 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000207052A (ja) * | 1998-12-30 | 2000-07-28 | Hyundai Electronics Ind Co Ltd | 遅延固定ル―プの初期ロックタイム短縮装置及び方法 |
JP2001118385A (ja) * | 1999-10-19 | 2001-04-27 | Nec Corp | 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置 |
JP2003032105A (ja) * | 2001-06-29 | 2003-01-31 | Hynix Semiconductor Inc | クロック同期回路 |
JP2003297083A (ja) * | 2002-03-29 | 2003-10-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2004159239A (ja) * | 2002-11-08 | 2004-06-03 | Renesas Technology Corp | 半導体集積回路 |
JP2005020686A (ja) * | 2003-06-27 | 2005-01-20 | Hynix Semiconductor Inc | Dll回路及びその駆動方法 |
US20050093594A1 (en) * | 2003-10-30 | 2005-05-05 | Infineon Technologies North America Corp. | Delay locked loop phase blender circuit |
JP2005251368A (ja) * | 2004-03-05 | 2005-09-15 | Hynix Semiconductor Inc | 半導体記憶素子におけるディレイロックループ及びそのロック方法 |
JP2005332548A (ja) * | 2004-05-17 | 2005-12-02 | Hynix Semiconductor Inc | Dllを含むメモリ装置 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3789222B2 (ja) * | 1998-01-16 | 2006-06-21 | 富士通株式会社 | Dll回路及びそれを内蔵するメモリデバイス |
KR100640568B1 (ko) * | 2000-03-16 | 2006-10-31 | 삼성전자주식회사 | 마스터-슬레이브 구조를 갖는 지연동기루프 회로 |
US6765976B1 (en) * | 2000-03-29 | 2004-07-20 | G-Link Technology | Delay-locked loop for differential clock signals |
KR100507873B1 (ko) * | 2003-01-10 | 2005-08-17 | 주식회사 하이닉스반도체 | 듀티 보정 회로를 구비한 아날로그 지연고정루프 |
KR100515071B1 (ko) * | 2003-04-29 | 2005-09-16 | 주식회사 하이닉스반도체 | 디엘엘 장치 |
KR100638747B1 (ko) * | 2004-12-28 | 2006-10-30 | 주식회사 하이닉스반도체 | 반도체 기억 소자의 클럭 생성 장치 및 방법 |
KR100644127B1 (ko) * | 2005-01-03 | 2006-11-10 | 학교법인 포항공과대학교 | 무한의 위상 이동 기능을 가지는 전압 제어 지연 라인을기반으로 하는 듀얼 루프 디엘엘 |
-
2006
- 2006-05-15 KR KR1020060043322A patent/KR100779381B1/ko active IP Right Grant
- 2006-07-07 JP JP2006187309A patent/JP2007311009A/ja not_active Ceased
- 2006-09-28 US US11/528,563 patent/US7542358B2/en active Active
Patent Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2000207052A (ja) * | 1998-12-30 | 2000-07-28 | Hyundai Electronics Ind Co Ltd | 遅延固定ル―プの初期ロックタイム短縮装置及び方法 |
JP2001118385A (ja) * | 1999-10-19 | 2001-04-27 | Nec Corp | 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置 |
JP2003032105A (ja) * | 2001-06-29 | 2003-01-31 | Hynix Semiconductor Inc | クロック同期回路 |
JP2003297083A (ja) * | 2002-03-29 | 2003-10-17 | Mitsubishi Electric Corp | 半導体記憶装置 |
JP2004159239A (ja) * | 2002-11-08 | 2004-06-03 | Renesas Technology Corp | 半導体集積回路 |
JP2005020686A (ja) * | 2003-06-27 | 2005-01-20 | Hynix Semiconductor Inc | Dll回路及びその駆動方法 |
US20050093594A1 (en) * | 2003-10-30 | 2005-05-05 | Infineon Technologies North America Corp. | Delay locked loop phase blender circuit |
JP2005251368A (ja) * | 2004-03-05 | 2005-09-15 | Hynix Semiconductor Inc | 半導体記憶素子におけるディレイロックループ及びそのロック方法 |
JP2005332548A (ja) * | 2004-05-17 | 2005-12-02 | Hynix Semiconductor Inc | Dllを含むメモリ装置 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7863957B2 (en) | 2008-03-14 | 2011-01-04 | Hynix Semiconductor Inc. | Duty cycle correction circuit and semiconductor integrated circuit apparatus including the same |
JP2009224015A (ja) * | 2008-03-17 | 2009-10-01 | Hynix Semiconductor Inc | データ出力回路 |
JP2011216079A (ja) * | 2010-04-01 | 2011-10-27 | Hynix Semiconductor Inc | 半導体装置及びシステム |
Also Published As
Publication number | Publication date |
---|---|
US7542358B2 (en) | 2009-06-02 |
US20070263460A1 (en) | 2007-11-15 |
KR20070110627A (ko) | 2007-11-20 |
KR100779381B1 (ko) | 2007-11-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100779381B1 (ko) | 감소된 면적을 가지는 dll과 이를 포함하는 반도체메모리 장치 및 그 락킹 동작 방법 | |
US9761299B2 (en) | Semiconductor integrated circuit capable of precisely adjusting delay amount of strobe signal | |
US6914798B2 (en) | Register controlled DLL for reducing current consumption | |
US7649390B2 (en) | Delay locked loop for high speed semiconductor memory device | |
US6980479B2 (en) | Semiconductor device for domain crossing | |
US7911858B2 (en) | Semiconductor device with DDR memory controller | |
US8713331B2 (en) | Semiconductor device including a clock generating circuit for generating an internal signal having a coarse delay line, a fine delay line and a selector circuit | |
US8509005B2 (en) | Data strobe signal generating device and a semiconductor memory apparatus using the same | |
US20060176761A1 (en) | Clock generating circuit with multiple modes of operation | |
US20100302893A1 (en) | Semiconductor memory device, memory controller that controls the same, and information processing system | |
JP2002124873A (ja) | 半導体装置 | |
US7629822B2 (en) | Delay locked loop in semiconductor memory device and method for generating divided clock therein | |
JP2004110906A (ja) | 半導体記憶装置 | |
US7994833B2 (en) | Delay locked loop for high speed semiconductor memory device | |
JP5600049B2 (ja) | 半導体装置 | |
KR100942942B1 (ko) | 다양한 입/출력 모드를 갖는 반도체장치 | |
JP2010154019A (ja) | Dll回路及びこれを備える半導体装置、並びに、データ処理システム | |
US11043941B2 (en) | Apparatuses and methods for adjusting a phase mixer circuit | |
JP6058835B2 (ja) | 半導体装置 | |
TW202322124A (zh) | 訊號處理電路以及用以自校準tDQSCK的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20090619 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20111018 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111025 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120125 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20120821 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20121221 |
|
A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20121228 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20130326 |
|
A045 | Written measure of dismissal of application [lapsed due to lack of payment] |
Free format text: JAPANESE INTERMEDIATE CODE: A045 Effective date: 20130730 |