JP2001118385A - 遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置 - Google Patents

遅延同期ループの同期方法、遅延同期ループ及び該遅延同期ループを備えた半導体装置

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JP2001118385A JP29670999A JP29670999A JP2001118385A JP 2001118385 A JP2001118385 A JP 2001118385A JP 29670999 A JP29670999 A JP 29670999A JP 29670999 A JP29670999 A JP 29670999A JP 2001118385 A JP2001118385 A JP 2001118385A
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Abstract

(57)【要約】 【課題】 低い消費電力で正確な遅延同期動作を行う。 【解決手段】 開示される遅延同期ループの同期方法
は、外部クロックＥＣＫの位相と、外部クロックＥＣＫ
を所定の遅延時間だけ遅延した内部クロックＩＣＫに同
期して外部に出力されるダミーデータＤＤＴの位相と
を、遅延時間を変更することにより一致させて、外部ク
ロックＥＣＫに同期した内部クロックＩＣＫを生成する
遅延同期動作を、図示せぬＣＰＵから遅延同期動作の開
始を指示する遅延同期コマンドＤＬＣが供給された時だ
け行い、遅延同期コマンドＤＬＣが供給されない時に
は、その時までに変更された遅延時間を保持する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、遅延同期ループ
（ＤＬＬ；Delay Locked Loop）の同期方法、遅延同期
ループ及び該遅延同期ループを備えた半導体装置に関
し、詳しくは、外部から供給される外部クロックを所定
の遅延時間だけ遅延した内部クロックを外部クロックに
同期させる遅延同期ループの同期方法、遅延同期ループ
及び該遅延同期ループを備えた半導体装置に関する。
【０００２】
【従来の技術】一般的に、大規模で複雑なデジタル回路
を安定かつ効率良く動作させる手法の１つとして、デジ
タル回路内のすべての論理セル（フリップフロップ（Ｆ
Ｆ）やラッチなど）を１個のクロックに同期させて動作
させる同期式回路設計がある。大規模集積回路（ＬＳ
Ｉ）、超大規模集積回路（ＶＬＳＩ）、あるいは超々大
規模集積回路（ＵＬＳＩ）等の半導体装置もチップ上に
１つのデジタル回路が形成されており、その回路設計と
して同期式回路設計が主流である。このような同期式回
路設計によって回路設計されたデジタル回路が正しく機
能するためには、すべての論理セルが同一のタイミング
で動作する必要がある。というのは、各論理セルに入力
されるクロック間にずれがあると、以下に示すような不
都合が生じてしまうからである。すなわち、例えば、複
数個のＦＦが縦続接続されてシフトレジスタを構成して
いる場合、後段のＦＦに入力されるクロックの立ち上が
り又は立ち下がりが前段のＦＦに入力されるクロックの
立ち上がり又は立ち下がりよりわずかに遅れると、後段
のＦＦが前段のＦＦの出力データを取り込もうとした瞬
間に前段のＦＦの出力データが変化するので、本来クロ
ックの１周期分だけ遅延すべきデータが後段のＦＦから
直ちに出力されるなど、後段のＦＦが誤動作してしまう
虞がある。このような現象をレーシングと呼ぶ。また、
同期式半導体記憶装置においては、ＣＰＵ（中央処理装
置）から供給されるデータ読出コマンドに応じて、外部
から供給される外部クロックに同期して生成された内部
クロックに同期させてデータを読み出すが、この同期が
ずれていると、ＣＰＵがデータを正確に読み取ることが
できず、ＣＰＵひいてはシステム全体が故障してしま
う。
【０００３】特に、近年、大規模集積回路等の半導体装
置の高集積化、高速化が進むことによって、半導体装置
を構成する論理セルの数も多くなってきているので、半
導体装置のチップ上にデジタル回路を形成した場合、同
時動作する論理セルの数が多くなっており、上記レーシ
ングや上記データの読み取りミスが発生する危険性が増
大している。そこで、最近では、すべての論理セルに供
給するクロックを、外部から供給される外部クロック又
は、内部のクロック生成手段から供給される内部生成ク
ロックに同期させるために、位相同期ループ（ＰＬＬ；
Phase Locked Loop）や遅延同期ループ（ＤＬＬ；Delay
Locked Loop）等の位相調整回路が設けられた半導体装
置が作製されている。ＰＬＬは、例えば、位相比較回路
と、ローパスフィルタ（ＬＰＦ）と、電圧制御発振回路
（ＶＣＯ）とから概略構成されている。位相比較回路
は、外部クロック又は内部生成クロックの位相とＶＣＯ
から供給される内部クロックの位相とを比較してその位
相差に応じた位相誤差信号を出力する。これにより、Ｌ
ＰＦが位相誤差信号を平滑化して制御電圧として出力す
るので、ＶＣＯは、制御電圧に応じた内部クロックを発
振して位相比較回路に供給する。また、ＤＬＬは、例え
ば、位相比較回路と、遅延回路と、ＬＰＦとから概略構
成されている。位相比較回路は、外部クロック又は内部
生成クロックの位相と遅延回路から供給される内部クロ
ックの位相とを比較してその位相差に応じた位相誤差信
号を出力する。これにより、ＬＰＦが位相誤差信号を平
滑化して制御電圧として出力するので、遅延回路は、制
御電圧に応じて外部クロック又は内部生成クロックを遅
延して内部クロックとして位相比較回路に供給する。こ
れらの位相調整回路のうち、特に、ＤＬＬは、ＰＬＬの
ようにＶＣＯを有していないので、少ない素子数で、か
つ、低消費電力の位相調整回路を構成することができ
る。
【０００４】図７は、従来のＤＬＬを備えた半導体装置
の一部の電気的構成例を示すブロック図である。この例
の半導体装置は、位相比較回路１と、カウンタ２と、デ
ジタル・アナログ変換器（ＤＡＣ）３と、遅延回路４
と、フリップフロップ（ＦＦ）５及び６と、バッファ７
及び８と、出力ダミー回路９とから概略構成されてい
る。位相比較回路１は、外部から供給される外部クロッ
クＥＣＫの位相と、出力ダミー回路９から供給されるダ
ミーデータＤＤＴの位相とを比較して、外部クロックＥ
ＣＫの位相がダミーデータＤＤＴの位相より遅れている
場合には、その位相差に応じたパルス数のアップクロッ
クＵＣＫを出力し、外部クロックＥＣＫの位相がダミー
データＤＤＴの位相より進んでいる場合には、その位相
差に応じたパルス数のダウンクロックＤＣＫを出力して
カウンタ２に供給する。カウンタ２は、位相比較回路１
から供給されるアップクロックＵＣＫ又はダウンクロッ
クＤＣＫに応じてカウントアップ又はカウントダウンし
たカウント値ＣＴをＤＡＣ３に供給する。ＤＡＣ３は、
カウンタ２から供給されるカウント値ＣＴをアナログの
遅延電圧ＶＤに変換して遅延回路４に供給する。
【０００５】遅延回路４は、ＤＡＣ３から供給される遅
延電圧ＶＤに応じて遅延時間が変更され、外部クロック
ＥＣＫをその遅延時間だけ遅延して内部クロックＩＣＫ
として出力する。遅延回路４における遅延時間の変更範
囲は、外部クロックＥＣＫの少なくとも１周期分に相当
するものとする。例えば、外部クロックＥＣＫの周波数
が１００ＭＨｚである場合、この変更範囲は、０〜１０
ｎｓであるとする。ここで、図８に遅延回路４の構成の
一例を示す。この例の遅延回路４は、インバータ１１〜
１４と、ＮチャネルのＦＥＴ１５〜１７と、コンデンサ
１８〜２０とから概略構成されている。インバータ１１
〜１４は、縦続接続されており、インバータ１１の入力
端に外部クロックＥＣＫが印加され、インバータ１４の
出力端から内部クロックＩＣＫが出力される。ＦＥＴ１
５〜１７の各ゲートは、それぞれ接続されて遅延電圧Ｖ
Ｄが印加される。ＦＥＴ１５は、そのソースがインバー
タ１１の出力端とインバータ１２の入力端との接続点に
接続され、そのドレインがコンデンサ１８の一端に接続
され、コンデンサ１８の他端は接地されている。同様
に、ＦＥＴ１６は、そのソースがインバータ１２の出力
端とインバータ１３の入力端との接続点に接続され、そ
のドレインがコンデンサ１９の一端に接続され、コンデ
ンサ１９の他端は接地されている。ＦＥＴ１７は、その
ソースがインバータ１３の出力端とインバータ１４の入
力端との接続点に接続され、そのドレインがコンデンサ
２０の一端に接続され、コンデンサ２０の他端は接地さ
れている。遅延回路４の遅延時間は、４個のインバータ
１１〜１４の各遅延時間の合計より短くすることはでき
ないので、外部クロックＥＣＫの位相がダミーデータＤ
ＤＴの位相より進んでいる場合には、１周期分の位相か
らその進んでいる分の位相を減算した位相の分だけ内部
クロックＩＣＫの位相を遅らせることにより、外部クロ
ックＥＣＫの位相とダミーデータＤＤＴの位相、すなわ
ち、内部クロックＩＣＫの位相とを一致させるものとす
る。具体的には、外部クロックＥＣＫの周波数が１００
ＭＨｚである場合、周期は１０ｎｓであるので、４個の
インバータ１１〜１４の各遅延時間の合計を、例えば、
５ｎｓとし、カウンタ２のカウント値ＣＴが「５」であ
り、遅延電圧ＶＤが０．５Ｖの時に遅延回路４の遅延時
間がさらに５ｎｓ増加して全体として１０ｎｓとするこ
とにより、外部クロックＥＣＫの位相とダミーデータＤ
ＤＴの位相とを一致させる。
【０００６】また、図７において、ＦＦ５及び６は、そ
れぞれ半導体装置内の図示せぬ回路素子から供給される
データを、クロック入力端Ｃから供給される内部クロッ
クＩＣＫの立ち上がりに同期して保持して出力し、バッ
ファ７及び８に供給する。バッファ７及び８は、ＦＦ５
及び６からそれぞれ供給されるデータを緩衝して出力端
子からデータＤＴ１及びＤＴ２として半導体装置外部に
出力する。ＦＦ５及びバッファ８と、ＦＦ６及びバッフ
ァ８とは、それぞれデータＤＴ１及びＤＴ２の出力回路
を構成している。出力ダミー回路９は、出力回路を構成
するＦＦやバッファ、あるいは出力端子に接続される負
荷の容量を模擬的に構成したものであり、内部クロック
ＩＣＫの立ち上がりに同期したダミーデータＤＤＴを出
力して位相比較回路１に供給する。出力ダミー回路９の
遅延時間Ｔｄｄは、ＦＦ５と所定の負荷を付加したバッ
ファ７との合計の遅延時間Ｔｄに相当するように設定さ
れる。位相比較回路１と、カウンタ２と、ＤＡＣ３と、
遅延回路４と、出力ダミー回路９とは、ＤＤＬを構成し
ている。
【０００７】次に、上記構成の半導体装置の動作の一部
について説明する。まず、外部クロックＥＣＫの周波数
は、１００ＭＨｚであり、例えば、外部クロックＥＣＫ
の位相がダミーデータＤＤＴの位相よりわずかに遅れて
おり、外部クロックＥＣＫの立ち上がりがダミーデータ
ＤＤＴの立ち上がりより１ｎｓだけ遅く到来する場合、
位相比較回路１は、例えば、１個のアップクロックＵＣ
Ｋを出力してカウンタ２に供給する。これにより、カウ
ンタ２が位相比較回路１から供給された１個のアップク
ロックＵＣＫに応じてカウントアップしたカウント値Ｃ
Ｔ、この場合、例えば、「１」をＤＡＣ３に供給する。
ＤＡＣ３は、カウンタ２から供給されたカウント値ＣＴ
である「１」をアナログの遅延電圧ＶＤ、この場合、例
えば、０．１Ｖに変換して遅延回路４に供給する。した
がって、遅延回路４において、０．１Ｖの遅延電圧ＶＤ
がＦＥＴ１５〜１７の各ゲートに印加されるので、ＦＥ
Ｔ１５〜１７のソース−ドレイン間のコンダクタンス
（抵抗の逆数）が０．１Ｖの遅延電圧ＶＤに応じて大き
くなる。これにより、インバータ１１の出力端とインバ
ータ１２の入力端との接続点とコンデンサ１８の一端と
が上記コンダクタンスの値に応じて接続されるので、イ
ンバータ１１とＦＥＴ１５とコンデンサ１８とにより構
成される単位遅延回路の遅延時間が長くなる。同様に、
インバータ１２とＦＥＴ１６とコンデンサ１９とにより
構成される単位遅延回路、及びインバータ１３とＦＥＴ
１７とコンデンサ２０とにより構成される単位遅延回路
の遅延時間も長くなるので、遅延回路４全体の遅延時間
が長くなる。したがって、内部クロックＩＣＫは、今ま
でより遅延され、外部クロックＥＣＫの位相とダミーデ
ータＤＤＴの位相とが一致する。これにより、バッファ
７及び８から出力されるデータは、外部クロックＥＣＫ
の位相に同期して出力されるようになる。このような構
成によれば、この半導体装置からは、外部クロックＥＣ
Ｋに同期して生成された内部クロックＩＣＫに同期した
データＤＴ１及びＤＴ２が読み出される。
【０００８】
【発明が解決しようとする課題】ところで、上記した従
来のＤＬＬを備えた半導体装置において、出力ダミー回
路９は、出力回路を構成するＦＦやバッファ、あるいは
バッファの出力端が接続される出力端子に付加される負
荷の容量を模擬的に構成している。しかし、出力端子が
リード端子に接続されたり、この半導体装置がパッケー
ジに封入されたりすることにより寄生的に発生する誘導
性負荷や、この半導体装置がプリント基板に実装され、
パターンに半田付けされることにより寄生的に発生する
パターンの容量性負荷については、パッケージの有する
特性や実装条件によって異なるため、これらすべてを考
慮して、データが実際に出力される出力回路と全く同一
の特性を有する出力ダミー回路９を作製することはほと
んど不可能である。特に、インダクタンスについては、
現在の半導体技術でも作製することはできない。したが
って、データが実際に出力される出力回路と同一の特性
を有しない出力ダミー回路９から出力されるダミーデー
タＤＤＴの位相と外部クロックＥＣＫの位相とを一致さ
せても、図９に示すように、出力回路から実際に出力さ
れるデータＤＴ１及びＤＴ２を外部クロックＥＣＫに同
期させることができない。これにより、特に、同期式半
導体記憶装置においては、読み出されたデータが外部ク
ロックＥＣＫに同期していないため、ＣＰＵがデータを
正確に読み取ることができず、ＣＰＵひいてはシステム
全体が故障してしまうという欠点があった。
【０００９】また、上記した従来のＤＬＬを備えた半導
体装置においては、ＤＤＬを構成する出力ダミー回路９
が常時作動しており、その消費電力は半導体装置を構成
する他の回路素子の消費電力よりかなり大きく、無視す
ることができない。すなわち、一般に、遅延回路４や出
力ダミー回路９は、インバータが複数個縦続接続されて
構成されており、インバータが反転動作する毎に回路電
流が流れることになる。その上、半導体装置の動作速度
の向上は目ざましく、遅延回路４や出力ダミー回路９を
通過するクロックやダミーパターンの周波数も高くなる
傾向にある。したがって、クロック等の高周波化に伴っ
てインバータの反転動作の回数も増大するので、遅延回
路４や出力ダミー回路９における消費電力も大幅に増大
する。さらに、ダミーデータＤＤＴと外部クロックＥＣ
Ｋとの位相差は、一般に、半導体装置の周囲温度の影響
を受けて変動するが、上記のように、出力ダミー回路９
において電力が消費されると当然発熱するので、それが
遅延同期動作に悪影響を与えてしまうという欠点があ
る。すなわち、本来位相差をなくすために設けられてい
る出力ダミー回路９が位相差を広げるように作動してし
まうという本末転倒な現象を引き起こしてしまう。さら
に、上記した出力ダミー回路９は、半導体装置本来の機
能には直接関係せず、しかも正確な遅延同期動作に寄与
しない回路にもかかわらず、チップでの占有面積が大き
いため、その分チップサイズが大きくなってしまうとい
う問題があった。
【００１０】この発明は、上述の事情に鑑みてなされた
もので、低い消費電力及び小さなチップサイズで正確な
遅延同期動作を行うことができる遅延同期ループの同期
方法、遅延同期ループ及び該遅延同期ループを備えた半
導体装置を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明に係る遅延同期ループの同期方
法は、外部から供給される外部クロックの位相と、上記
外部クロックを所定の遅延時間だけ遅延した内部クロッ
クに同期して外部に出力されるデータの位相とを、上記
遅延時間を変更することにより一致させて、上記外部ク
ロックに同期した上記内部クロックを生成する遅延同期
動作を、外部からコマンド又は信号が供給された時だけ
行い、上記コマンド又は信号が供給されない時には、そ
の時までに変更された上記遅延時間を保持することを特
徴としている。
【００１２】また、請求項２記載の発明は、請求項１記
載の遅延同期ループの同期方法に係り、上記データは、
所定周期及び所定の割合で"Ｈ"レベルと"Ｌ"レベルを繰
り返すダミーパターンが、通常の動作時に上記内部クロ
ックに同期して実際に外部にデータを出力させる出力回
路又は上記出力回路と同等の機能及び特性を有する回路
を経たものであることを特徴としている。
【００１３】また、請求項３記載の発明は、請求項２記
載の遅延同期ループの同期方法に係り、上記ダミーパタ
ーンは、シフトレジスタ又はメモリから読み出されたも
の、あるいは上記内部クロックであることを特徴として
いる。
【００１４】また、請求項４記載の発明に係る遅延同期
ループは、外部から供給される外部クロックを所定の遅
延時間だけ遅延した内部クロックを出力する遅延回路
と、上記内部クロックに同期したデータを外部に出力さ
せる出力回路と、上記外部クロックの位相と、上記出力
回路の出力データの位相とを比較する位相比較回路と、
該位相比較回路の位相比較結果に基づいて、上記遅延時
間を変更する遅延時間変更手段とを備え、上記外部クロ
ックに同期した上記内部クロックを生成する遅延同期動
作を、外部からコマンド又は信号が供給された時だけ行
い、上記コマンド又は信号が供給されない時には、上記
遅延時間変更手段は、その時までに変更された上記遅延
時間を保持することを特徴としている。
【００１５】また、請求項５記載の発明は、請求項４記
載の遅延同期ループに係り、所定周期及び所定の割合
で"Ｈ"レベルと"Ｌ"レベルを繰り返すダミーパターンを
生成し、上記コマンド又は信号が供給された時に上記ダ
ミーパターンを上記出力回路に供給するダミーパターン
生成手段を有することを特徴としている。
【００１６】また、請求項６記載の発明は、請求項４又
は５記載の遅延同期ループに係り、上記出力回路は、通
常の動作時に上記内部クロックに同期して実際に外部に
データを出力させる出力回路を上記コマンド又は信号が
供給された時に流用することを特徴としている。
【００１７】また、請求項７記載の発明は、請求項４又
は５記載の遅延同期ループに係り、上記出力回路は、通
常の動作時に上記内部クロックに同期して実際に外部に
データを出力させる出力回路と同等の特性を有する回路
であることを特徴としている。
【００１８】また、請求項８記載の発明は、請求項５乃
至７のいずれか１に記載の遅延同期ループに係り、上記
ダミーパターン生成手段は、シフトレジスタ又はメモリ
からなることを特徴としている。
【００１９】また、請求項９記載の発明は、請求項４記
載の遅延同期ループに係り、上記出力回路は、上記内部
クロックを上記データとして入力することを特徴として
いる。
【００２０】また、請求項１０記載の発明に係る半導体
装置は、請求項４乃至９のいずれか１に記載の遅延同期
ループを備えたことを特徴としている。
【００２１】また、請求項１１記載の発明に係る半導体
装置は、外部から供給される外部クロックを所定の遅延
時間だけ遅延した内部クロックを出力する遅延回路と、
上記内部クロックに同期した複数個のデータを外部にそ
れぞれ出力させる複数個の出力回路と、上記外部クロッ
クの位相と、上記複数個の出力回路のいずれか１個の出
力回路に供給され出力された、所定周期及び所定の割合
で"Ｈ"レベルと"Ｌ"レベルを繰り返すダミーパターンの
位相とを比較する位相比較回路と、該位相比較回路の位
相比較結果に基づいて、上記遅延時間を変更する遅延時
間変更手段とを備え、上記外部クロックに同期した上記
内部クロックを生成する遅延同期動作を、外部からコマ
ンド又は信号が供給された時だけ行い、上記コマンド又
は信号が供給されない時には、上記遅延時間変更手段
は、その時までに変更された上記遅延時間を保持し、上
記ダミーパターンが供給された出力回路は、上記内部ク
ロックに同期したデータを外部に出力させることを特徴
としている。
【００２２】また、請求項１２記載の発明は、請求項１
１記載の半導体装置に係り、上記ダミーパターンは、シ
フトレジスタ又はメモリから読み出されたもの、あるい
は上記内部クロックであることを特徴としている。
【００２３】また、請求項１３記載の発明は、請求項１
１又は１２記載の半導体装置に係り、上記複数個の出力
回路のうち、上記ダミーパターンが供給された出力回路
以外の出力回路の出力端には、上記ダミーパターンが供
給された出力回路の出力端と上記位相比較回路の入力端
とを接続する配線の配線容量を補償する複数個のコンデ
ンサが接続されていることを特徴としている。
【００２４】また、請求項１４記載の発明は、請求項１
０乃至１３のいずれか１に記載の半導体装置に係り、上
記コマンド又は信号は、当該半導体装置の性質上データ
が出力できない期間や当該半導体装置へのアクセスが行
われない期間に供給されることを特徴としている。
【００２５】また、請求項１５記載の発明は、請求項１
４記載の半導体装置に係り、当該半導体装置は、半導体
記憶装置であって、上記半導体装置の性質上データが出
力できない期間は、データのリフレッシュ動作を行って
いる期間であることを特徴としている。
【００２６】また、請求項１６記載の発明は、請求項１
０乃至１５のいずれか１に記載の半導体装置に係り、当
該半導体装置の周囲温度を検出する温度センサが近傍に
設けられ、上記コマンド又は信号は、上記温度センサの
出力信号に応じて供給されることを特徴としている。
【００２７】
【作用】この発明の構成によれば、低い消費電力及び小
さなチップサイズで、正確な遅延同期動作を行うことが
できる。
【００２８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態について説明する。説明は、実施例を用い
て具体的に行う。 Ａ．第１の実施例 まず、この発明の第１の実施例について説明する。図１
は、この発明の第１の実施例である遅延同期ループを備
えた半導体装置の一部の電気的構成を示すブロック図で
ある。この図において、図７の各部に対応する部分には
同一の符号を付け、その説明を省略する。この図に示す
半導体装置においては、図７に示す位相比較回路１及び
出力ダミー回路９に代えて、位相比較回路２１、ＦＦ２
２、バッファ２３、デコーダ２４、シフトレジスタ２５
及びナンドゲート２６が新たに設けられている。位相比
較回路２１は、上記位相比較回路１が有する機能に加え
て、デコーダ２４からイネーブル端Ｅに供給される同期
動作イネーブル信号ＬＥＮがアクティブである場合にだ
け位相比較動作を行う機能も有している。位相比較回路
２１は、ダミーデータＤＤＴの立ち上がりエッジで外部
クロックＥＣＫとの位相を比較し、この時、外部クロッ
クＥＣＫが"Ｌ"レベルであればアップクロックＵＣＫを
出力し、外部クロックＥＣＫが"Ｈ"レベルであればダウ
ンクロックＤＣＫを出力する。ＦＦ２２は、ＦＦ５及び
６と同一の構成及び機能を有している。
【００２９】また、バッファ２３は、バッファ７及び８
と同一の構成及び機能を有しており、その出力端は、バ
ッファ７及び８の出力端と同様、対応する出力端子と接
続され、さらに当該出力端子は対応するリード端子とワ
イヤボンディングにより接続される構成となっている。
したがって、この半導体装置がプリント基板に実装さ
れ、プリント基板上に形成されたパターンとリード端子
が半田付けにより接続されることにより、バッファ２３
の出力端には、バッファ７及び８の出力端と同様、パッ
ケージの有する特性や実装条件によって影響される寄生
的な誘導性負荷や容量性負荷が付加される。位相比較回
路２１と、カウンタ２と、ＤＡＣ３と、遅延回路４と、
ＦＦ２２と、バッファ２３とは、ＤＤＬを構成してい
る。
【００３０】デコーダ２４は、図示せぬＣＰＵから供給
されるコマンドＣＭＤをデコードし、当該コマンドＣＭ
Ｄが遅延同期動作の開始を指示する遅延同期コマンドＤ
ＬＣである場合には、同期動作イネーブル信号ＬＥＮを
アクティブにして位相比較回路２１のイネーブル端Ｅ及
びナンドゲート２６の第２の入力端に供給する。シフト
レジスタ２５は、内部クロックＩＣＫに同期して所定周
期及び所定の割合で"Ｈ"レベルと"Ｌ"レベルを繰り返す
ダミーパターンを生成してナンドゲート２６の第１の入
力端に供給する。ナンドゲート２６は、デコーダ２４か
ら供給される同期動作イネーブル信号ＬＥＮがアクティ
ブである場合にだけシフトレジスタ２５から供給される
ダミーパターンをＦＦ２２のデータ入力端Ｄに供給す
る。なお、シフトレジスタ２５は、遅延同期動作開始時
において、その出力が"Ｌ"レベル、したがって、ＦＦ２
２の入力が"Ｈ"レベルとなるように初期化されるものと
する。
【００３１】次に、上記構成の半導体装置の動作の一部
について、図２〜図５に示すタイミング・チャートを参
照して説明する。なお、外部クロックＥＣＫの周波数に
ついては、図７に示す回路と同様、１００ＭＨｚである
とする。また、この半導体装置及び図示せぬＣＰＵを含
めたシステムに電源が投入された当初においては、カウ
ンタ２のカウント値ＣＴは「０」であり、遅延電圧ＶＤ
も０Ｖであるので、遅延回路４の遅延時間は、図８に示
す４個のインバータ１１〜１４の各遅延時間の合計、例
えば、５ｎｓである。外部クロックＥＣＫの位相とダミ
ーデータＤＤＴの位相とを一致させ、内部クロックＩＣ
Ｋを外部クロックＥＣＫより所定の遅延時間遅延させる
方法については、上記した従来の技術の場合と同様であ
る。
【００３２】まず、時刻ｔ０にこの半導体装置及び図示
せぬＣＰＵを含めたシステムに電源が投入された後、こ
の半導体装置に外部クロックＥＣＫ（図３（１）参照）
が安定的に供給されるようになると、図示せぬＣＰＵ
は、図２（１）に示すように、時刻ｔ１にコマンドＣＭ
Ｄとして遅延同期コマンドＤＬＣを供給し、外部クロッ
クＥＣＫの位相とダミーデータＤＤＴの位相とが一致す
る（これをＤＬＬがロックするという）まで、この半導
体装置に所定時間Ｔ１（例えば、数千サイクルから一万
サイクル程度）供給する。ここで、所定時間Ｔ１並びに
後述する所定時間Ｔ２及びＴ３は、式（１）を満足する
必要がある。
【００３３】
【数１】 Ｔ１，Ｔ２，Ｔ３＞２×（ＣＴＭＡＸ）／（ｆＥＣＫ）・・・（１）
【００３４】式（１）において、ＣＴＭＡＸはカウンタ
２の最大カウント値、ｆＥＣＫは外部クロックＥＣＫの
周波数である。式（１）に示す条件が満足されなければ
ならない理由は、外部クロックＥＣＫの位相とダミーデ
ータＤＤＴの位相とのずれが大きいことにより、カウン
タ２がそのカウント値ＣＴを最大カウント値ＣＴＭＡ Ｘ
までカウントアップするまで位相比較回路２１がアップ
クロックＵＣＫを出力し続ける位相比較動作を行う可能
性がある点と、ダミーデータＤＤＴの周期が外部クロッ
クＥＣＫの周期の略２倍である点とにある。また、図２
に示すように、所定時間Ｔ１が後述する所定時間Ｔ２及
びＴ３より長いのは、半導体装置及び図示せぬＣＰＵを
含めたシステムに電源が投入されてから半導体装置が熱
的に安定な状態になるまでに時間がかかるからである。
図示せぬＣＰＵから遅延同期コマンドＤＬＣが供給され
ることにより、デコーダ２４は、遅延同期コマンドＤＬ
Ｃをデコードして、図２（２）に示すように、同期動作
イネーブル信号ＬＥＮをアクティブにして位相比較回路
２１のイネーブル端Ｅ及びナンドゲート２６の第２の入
力端に供給する。したがって、シフトレジスタ２５にお
いて生成されたダミーパターンがナンドゲート２６を経
てＦＦ２２のデータ入力端Ｄに供給される。
【００３５】一方、この半導体装置に供給された外部ク
ロックＥＣＫ（図３（１）参照）は、位相比較回路２１
の第１の入力端に供給されると共に、遅延回路４におい
て４個のインバータ１１〜１４の各遅延時間を合計した
遅延時間（今の場合、５ｎｓ）だけ遅延された後、内部
クロックＩＣＫとしてＦＦ５、ＦＦ６及びＦＦ２２並び
にシフトレジスタ２５のクロック入力端Ｃに供給され
る。したがって、ＦＦ２２は、ナンドゲート２６から供
給されたダミーパターンを内部クロックＩＣＫの立ち上
がりに同期して保持して出力し、バッファ２３に供給す
るので、バッファ２３は、ＦＦ２２から供給されたダミ
ーパターンを緩衝して出力端子からダミーデータＤＤＴ
として半導体装置外部に出力すると共に、比較位相回路
２１の第２の入力端に供給する（図３（２）参照）。こ
こで、ＦＦ２２及びバッファ２３の遅延時間の合計が１
ｎｓであるとすると、ダミーデータＤＤＴは、外部クロ
ックＥＣＫが立ち上がってから６ｎｓ（遅延時間ｄ１）
後、すなわち、時刻ｔ２に立ち上がる。また、ダミーデ
ータＤＤＴは、内部クロックＩＣＫが立ち上がる毎に"
Ｈ"レベルと"Ｌ"レベルとを繰り返しているので、その
周波数は内部クロックＩＣＫの周波数の半分（今の場
合、５０ＭＨｚ）になり、外部クロックＥＣＫの周波数
の略半分になる。なお、ダミーデータＤＤＴの周波数が
外部クロックＥＣＫの周波数の完全な半分にならないの
は、ダミーＤＤＬの遅延同期動作により内部クロックＩ
ＣＫの位相が調整され、データＤＤＴがＦＦ２２におい
て内部クロックＩＣＫによりいわば位相変調されている
からである。
【００３６】位相比較回路２１は、時刻ｔ２において、
ダミーデータＤＤＴが立ち上がった時の外部クロックＥ
ＣＫの位相を確認し、今の場合、"Ｌ"レベルであるの
で、アップクロックＵＣＫを１個出力する。これによ
り、カウンタ２はそのカウント値ＣＴは「０」から
「１」するので、ＤＡＣ３は、遅延電圧ＶＤとして０．
１Ｖを遅延回路４に供給する。したがって、ダミーデー
タＤＤＴの遅延時間は、遅延時間ｄ１（今の場合、６ｎ
ｓ）から遅延時間ｄ２（今の場合、７．５ｎｓ）に変化
する。同様にして、時刻ｔ５及び時刻ｔ８に位相比較回
路２１において位相比較動作が行われ、各時刻における
カウンタ２のカウント値ＣＴは、それぞれ「２」及び
「３」となり、ダミーデータＤＤＴの遅延時間は、遅延
時間ｄ３（今の場合、９ｎｓ）から遅延時間ｄ４（今の
場合、１０．５ｎｓ）に変化する。次に、位相比較回路
２１は、時刻ｔ１１において、ダミーデータＤＤＴが立
ち上がった時の外部クロックＥＣＫの位相を確認し、今
の場合、"Ｈ"レベルであるので、ダウンクロックＤＣＫ
を１個出力する。これにより、カウンタ２はそのカウン
ト値ＣＴは「３」から「２」するので、ＤＡＣ３は、遅
延電圧ＶＤとして０．２Ｖを遅延回路４に供給する。し
たがって、ダミーデータＤＤＴの遅延時間は、遅延時間
ｄ４（今の場合、１０．５ｎｓ）から遅延時間ｄ３（今
の場合、９ｎｓ）に戻る。これ以降、位相比較回路２１
は、アップクロックＵＣＫとダウンクロックＤＣＫを交
互に出力し、ダミーデータＤＤＴの遅延時間は、遅延時
間ｄ４（今の場合、１０．５ｎｓ）と遅延時間ｄ３（今
の場合、９ｎｓ）とを交互に繰り返す。この結果、ダミ
ーデータＤＤＴは、外部クロックＥＣＫより略１０ｎｓ
（外部クロックＥＣＫの１クロック分）だけ遅延した状
態に収束する。したがって、内部クロックＩＣＫの位相
は、今までより遅れることになり、外部クロックＥＣＫ
の位相とダミーデータＤＤＴの位相とが一致する。
【００３７】このようにしてＤＬＬがロックすると、図
示せぬＣＰＵは、図２（１）に示すように、遅延同期コ
マンドＤＬＣの供給を停止し、その他のコマンドを供給
するので、デコーダ２４は、その他のコマンドをデコー
ドして、遅延同期コマンドＤＬＣの供給が停止されたこ
とを認識し、図２（２）に示すように、同期動作イネー
ブル信号ＬＥＮをノンアクティブにして位相比較回路２
１のイネーブル端Ｅ及びナンドゲート２６の第２の入力
端に供給する。これにより、位相比較回路２１は、位相
比較動作を停止するので、図４（３）及び（４）に示す
ように、アップクロックＵＣＫもダウンクロックＤＣＫ
も出力しない。また、ナンドゲート２６は、ダミーパタ
ーンの出力を停止し、図４（２）に示すように、"Ｈ"レ
ベルを出力し続ける。
【００３８】これにより、カウンタ２は、カウント値Ｃ
Ｔとして、ＤＬＬがロックした時の値、今の場合、
「２」又は「３」を出力し続けるので、ＤＡＣ３は、図
４（５）に示すように、カウンタ２から供給されたカウ
ント値ＣＴである「２」又は「３」をアナログの遅延電
圧ＶＤ、この場合、０．２Ｖ又は０．３Ｖに変換して遅
延回路４に供給し続ける。したがって、遅延回路４にお
いて、０．２Ｖ又は０．３Ｖの遅延電圧ＶＤがＦＥＴ１
５〜１７の各ゲートに印加され続けるので、ＦＥＴ１５
〜１７のソース−ドレイン間のコンダクタンス（抵抗の
逆数）が０．２Ｖ又は０．３Ｖの遅延電圧ＶＤに応じた
値であり続ける。したがって、内部クロックＩＣＫの遅
延状態が保持され、外部クロックＥＣＫの位相とダミー
データＤＤＴの位相とが一致したまま保持され、内部ク
ロックＩＣＫは外部クロックＥＣＫより所定の遅延時間
だけ遅れたまま保持される。また、半導体装置内の図示
せぬ回路素子からＦＦ５及び６に供給されたデータは、
クロック入力端Ｃから供給された内部クロックＩＣＫの
立ち上がりでＦＦ５及び６に取り込まれ、バッファ７及
び８において緩衝された後、出力端子からデータＤＴ１
及びＤＴ２として半導体装置外部に出力される。これら
のデータＤＴ １及びＤＴ２の変化点は、図４（６）に示
すように、外部クロックＥＣＫの立ち上がりと一致して
いる。
【００３９】次に、ＤＬＬがロックしてから所定時間Ｔ
２、例えば、１００μｓ程度経過すると、図示せぬＣＰ
Ｕは、図２（１）に示すように、再びコマンドＣＭＤと
して遅延同期コマンドＤＬＣをこの半導体装置に所定時
間Ｔ３（例えば、１μｓ程度、すなわち、１０サイクル
から２０サイクル程度）供給する。これにより、デコー
ダ２４は、遅延同期コマンドＤＬＣをデコードして、図
２（２）に示すように、同期動作イネーブル信号ＬＥＮ
をアクティブにして位相比較回路２１のイネーブル端Ｅ
及びナンドゲート２６の第２の入力端に供給する。した
がって、シフトレジスタ２５において生成されたダミー
パターンがナンドゲート２６を経てＦＦ２２のデータ入
力端Ｄに再び供給される。
【００４０】一方、この半導体装置に供給された外部ク
ロックＥＣＫ（図５（１）参照）は、位相比較回路２１
の第１の入力端に供給されると共に、遅延回路４におい
て４個のインバータ１１〜１４の各遅延時間を合計した
遅延時間と、０．２Ｖ又は０．３Ｖの遅延電圧ＶＤに応
じて付加された遅延時間とを合計した遅延時間だけ遅延
された後、内部クロックＩＣＫとしてＦＦ５、ＦＦ６及
びＦＦ２２並びにシフトレジスタ２５のクロック入力端
Ｃに供給される。したがって、ＦＦ２２は、ナンドゲー
ト２６から供給されたダミーパターンを内部クロックＩ
ＣＫの立ち上がりに同期して保持して出力し、バッファ
２３に供給するので、バッファ２３は、ＦＦ２２から供
給されたダミーパターンを緩衝して出力端子からダミー
データＤＤＴとして半導体装置外部に出力すると共に、
比較位相回路２１の第２の入力端に供給する（図５
（２）参照）。
【００４１】今の場合、カウンタ２が所定時間Ｔ１にお
いてＤＬＬがロック状態となった時のカウント値ＣＴを
記憶しているので、図５（１）及び（２）に示すよう
に、外部クロックＥＣＫの位相とダミーデータＤＤＴの
位相とはほぼ一致しており、所定時間Ｔ１に比べて短時
間にＤＬＬがロック状態になるはずである。ＤＬＬがロ
ック状態である場合には、位相比較回路１は、例えば、
図５（３）及び（４）に示すように、外部クロックＥＣ
Ｋの隔周期毎に、１個のアップクロックＵＣＫと１個の
ダウンクロックＤＣＫを出力してカウンタ２に供給す
る。これにより、カウンタ２が外部クロックＥＣＫの隔
周期毎に位相比較回路１から交互に供給された１個のア
ップクロックＵＣＫ及び１個のダウンクロックＤＣＫに
応じてカウントアップ又はカウントダウンしたカウント
値ＣＴ、この場合、「３」又は「２」をＤＡＣ３に供給
する。ＤＡＣ３は、図５（５）に示すように、外部クロ
ックＥＣＫの周期毎にカウンタ２から供給されたカウン
ト値ＣＴである「３」又は「２」をアナログの遅延電圧
ＶＤ、この場合、例えば、０．３Ｖ又は０．２Ｖに順次
変換して遅延回路４に供給する。したがって、遅延回路
４において、外部クロックＥＣＫの隔周期毎に０．３Ｖ
又は０．２Ｖの遅延電圧ＶＤがＦＥＴ１５〜１７の各ゲ
ートに印加されるので、ＦＥＴ１５〜１７のソース−ド
レイン間のコンダクタンス（抵抗の逆数）が０．３Ｖ又
は０．２Ｖの遅延電圧Ｖ Ｄに応じて変化する。
【００４２】これにより、インバータ１１の出力端とイ
ンバータ１２の入力端との接続点とコンデンサ１８の一
端とが上記コンダクタンスの値に応じて接続されるの
で、インバータ１１とＦＥＴ１５とコンデンサ１８とに
より構成される単位遅延回路の遅延時間が長くなった
り、短くなったりする。同様に、インバータ１２とＦＥ
Ｔ１６とコンデンサ１９とにより構成される単位遅延回
路、及びインバータ１３とＦＥＴ１７とコンデンサ２０
とにより構成される単位遅延回路の遅延時間も長くなっ
たり、短くなったりするので、遅延回路４全体の遅延時
間が長くなったり、短くなったりする。したがって、内
部クロックＩＣＫの位相は、今までよりわずかに遅れた
り、わずかに進んだりして、外部クロックＥＣＫの位相
とダミーデータＤＤＴの位相との一致状態が微調整され
る。以上説明したＤＬＬのロック状態の微調整動作は、
システムに電源が投入されている限り、図２に示すよう
に、所定周期Ｔ２毎に繰り返される。
【００４３】このように、この例の構成によれば、ＤＬ
Ｌを構成するＦＦ２２並びにバッファ２３は、データが
実際に出力される出力回路を構成するＦＦ５及び６並び
にバッファ７及び８と同一の構成及び機能を有すると共
に、バッファ２３の出力端には、バッファ７及び８の出
力端と同様、パッケージの有する特性や実装条件によっ
て影響される寄生的な誘導性負荷や容量性負荷が付加さ
れる。したがって、ＦＦ２２及びバッファ２３は、デー
タが実際に出力される出力回路と同一の特性を有してい
るので、そこから出力されるダミーデータＤＤＴの位相
と外部クロックＥＣＫの位相を一致させることにより、
出力回路から実際に出力されるデータＤＴ１及びＤＴ２
を外部クロックＥＣＫに同期させることができる。これ
により、例えば、この例の構成を同期式半導体記憶装置
に適用した場合、この同期式半導体記憶装置から読み出
されたデーダは外部クロックＥＣＫに同期しているの
で、ＣＰＵがデータを正確に読み取ることができ、ＣＰ
Ｕやシステムが故障するということはない。
【００４４】また、この例の構成によれば、電源投入時
以外は、図示せぬＣＰＵから遅延同期コマンドＤＬＣが
供給された時だけ、ＤＬＬが作動するので、消費電力を
大幅に削減することができる。例えば、上記のように、
１００μｓの周期毎に１μｓ程度ＤＬＬを作動させるな
らば、従来のように、常時ＤＬＬを作動させる場合に比
べて、単純計算で、消費電力は百分の一になる。
【００４５】Ｂ．第２の実施例 次に、この発明の第２の実施例について説明する。図６
は、この発明の第２の実施例である遅延同期ループを備
えた半導体装置の一部の電気的構成を示すブロック図で
ある。この図において、図１の各部に対応する部分には
同一の符号を付け、その説明を省略する。この図に示す
半導体装置においては、図１に示すデコーダ２４、ＦＦ
５、６及び２２、バッファ７、８及び２３、シフトレジ
スタ２４並びにナンドゲート２６に代えて、セレクタ３
１、ＦＦ３２１〜３２８、バッファ３３１〜３３８及び
コンデンサ３４１〜３４７が新たに設けられている。
【００４６】この例においては、図示せぬＣＰＵから同
期動作イネーブル信号ＬＥＮが直接供給され、位相比較
回路２１のイネーブル端Ｅ及びセレクタ３１の選択端Ｓ
に供給される。セレクタ３１は、第１の入力端Ａに内部
クロックＩＣＫが供給され、第２の入力端Ｂに本来ＦＦ
３２１のデータ入力端Ｄに供給されるべき、半導体装置
内の図示せぬ回路素子からのデータ（８ビットのデータ
の最下位ビット）が供給され、選択端Ｓに供給される同
期動作イネーブル信号ＬＥＮがアクティブである場合、
第１の入力端Ａに供給された内部クロックＩＣＫをＦＦ
３２１のデータ入力端Ｄに供給し、同期動作イネーブル
信号ＬＥＮがノンアクティブである場合、第２の入力端
Ｂに供給されたデータをＦＦ３２１のデータ入力端Ｄに
供給する。
【００４７】ＦＦ３２１〜３２８は、いずれも同一の構
成及び機能を有している。ＦＦ３２ １は、セレクタ３１
から供給された８ビットのデータの最下位ビット又は内
部クロックＩＣＫを、遅延回路４からクロック入力端Ｃ
に供給される内部クロックＩＣＫの立ち上がりに同期し
て保持して出力し、対応するバッファ３３１に供給す
る。ＦＦ３２２〜３２８は、半導体装置内の図示せぬ回
路素子から供給され、この半導体装置から出力されるべ
き８ビットのデータの下から２番目のビットから最上位
ビットまでを、遅延回路４からクロック入力端Ｃに供給
される内部クロックＩＣＫの立ち上がりにそれぞれ同期
して保持して出力し、対応するバッファ３３２〜３３８
に供給する。
【００４８】バッファ３３１〜３３８は、いずれも同一
の構成及び機能を有している。バッファ３３１は、対応
するＦＦ３２１から供給されるデータを緩衝して出力端
子からデータＤＴ１として半導体装置外部に出力すると
共に、ダミーデータＤＤＴとして位相比較回路２１の第
２の入力端に供給する。バッファ３３２〜３３８は、対
応するＦＦ３２２〜３２８からそれぞれ供給されるデー
タを緩衝して出力端子からデータＤＴ２〜ＤＴ８として
半導体装置外部に出力する。ＦＦ３２１とバッファ３３
１、ＦＦ３２２とバッファ３３２、・・・、ＦＦ３２８
とバッファ３３ ８は、それぞれデータＤＴ１〜ＤＴ８の
出力回路を構成している。また、バッファ３３１〜３３
８のそれぞれの出力端は、対応する出力端子と接続さ
れ、さらに当該出力端子は対応するリード端子とワイヤ
ボンディングにより接続される構成となっている。した
がって、この半導体装置がプリント基板に実装され、プ
リント基板上に形成された８本のパターンと対応するリ
ード端子が半田付けにより接続されることにより、バッ
ファ３３１〜３３８のそれぞれの出力端には、パッケー
ジの有する特性や実装条件によって影響される寄生的な
誘導性負荷や容量性負荷が付加される。さらに、バッフ
ァ３３２〜３３８の出力端には、バッファ３２１の出力
端と位相比較回路２１の第２の入力端とを接続する配線
の配線容量を補償するために、小容量、例えば、１００
ｆＦ（フェムトファラッド）程度のコンデンサ３４１〜
３４７が接続されている。
【００４９】次に、上記構成の半導体装置の動作の一部
について、図２、図３及び図５に示すタイミング・チャ
ートを参照して説明する。なお、外部クロックＥＣＫの
周波数については、図１及び図７に示す回路と同様、１
００ＭＨｚであるとする。また、この半導体装置及び図
示せぬＣＰＵを含めたシステムに電源が投入された当初
においては、カウンタ２のカウント値ＣＴは「０」であ
り、遅延電圧ＶＤも０Ｖであるので、遅延回路４の遅延
時間は、図８に示す４個のインバータ１１〜１４の各遅
延時間の合計、例えば、５ｎｓである。外部クロックＥ
ＣＫの位相とダミーデータＤＤＴの位相とを一致させ、
内部クロックＩＣＫを外部クロックＥＣＫより所定の遅
延時間遅延させる方法については、上記した従来の技術
の場合及び上記した第１の実施例の場合と同様である。
【００５０】まず、時刻ｔ０にこの半導体装置及び図示
せぬＣＰＵを含めたシステムに電源が投入された後、こ
の半導体装置に外部クロックＥＣＫが安定的に供給され
るようになると、図示せぬＣＰＵは、図２（２）に示す
ように、時刻ｔ１に同期動作イネーブル信号ＬＥＮをア
クティブにして、ＤＬＬがロックするまで、この半導体
装置に所定時間Ｔ１（例えば、数千サイクルから一万サ
イクル程度）供給する。なお、所定時間Ｔ１並びに後述
する所定時間Ｔ２及びＴ３が上記した式（１）を満足す
る必要があるのは上記した第１の実施例と同様である。
これにより、アクティブの同期動作イネーブル信号ＬＥ
Ｎが位相比較回路２１のイネーブル端Ｅ及びセレクタ３
１の選択端Ｓに供給される。一方、この半導体装置に供
給された外部クロックＥＣＫ（図３（１）参照）は、位
相比較回路２１の第１の入力端に供給されると共に、遅
延回路４において４個のインバータ１１〜１４の各遅延
時間を合計した遅延時間（今の場合、５ｎｓ）だけ遅延
された後、内部クロックＩＣＫとしてセレクタ３１の第
１の入力端Ａ及びＦＦ３２１〜３２８のクロック入力端
Ｃに供給される。これにより、セレクタ３１が第１の入
力端Ａに供給された内部クロックＩＣＫをＦＦ３２１の
データ入力端Ｄに供給するので、ＦＦ３２１は、セレク
タ３１から供給された内部クロックＩＣＫを内部クロッ
クＩＣＫの立ち上がりに同期して保持して出力し、バッ
ファ３３１に供給する。したがって、バッファ３３
１は、ＦＦ３２１から供給された内部クロックＩＣＫを
緩衝して出力端子からデータＤＴ１として半導体装置外
部に出力すると共に、ダミーデータＤＤＴとして位相比
較回路２１の第２の入力端に供給する（図３（２）参
照）。なお、この後のＤＤＬにおける遅延同期動作につ
いては、上記した第１の実施例におけるそれと略同様で
あるので、その説明を省略する。
【００５１】このようにしてＤＬＬがロックすると、図
示せぬＣＰＵは、図２（２）に示すように、同期動作イ
ネーブル信号ＬＥＮをノンアクティブにするので、ノン
アクティブの同期動作イネーブル信号ＬＥＮが位相比較
回路２１のイネーブル端Ｅ及びセレクタ３１の選択端Ｓ
に供給される。これにより、位相比較回路２１は、位相
比較動作を停止するので、上記した第１の実施例と同
様、内部クロックＩＣＫの遅延状態が保持され、外部ク
ロックＥＣＫの位相とダミーデータＤＤＴの位相とが一
致したまま保持され、内部クロックＩＣＫは外部クロッ
クＥＣＫより所定の遅延時間だけ遅れたまま保持され
る。一方、セレクタ３１は、第２の入力端Ｂに供給され
たデータ、すなわち、半導体装置内の図示せぬ回路素子
から供給された８ビットのデータの最下位ビットをＦＦ
３２１のデータ入力端Ｄに供給するので、ＦＦ３２
１は、セレクタ３１から供給された８ビットのデータの
最下位ビットを内部クロックＩＣＫの立ち上がりに同期
して保持して出力し、対応するバッファ３３１に供給す
る。同様に、ＦＦ３２２〜３２８は、半導体装置内の図
示せぬ回路素子から供給され、この半導体装置から出力
されるべき８ビットのデータの下から２番目のビットか
ら最上位ビットまでを内部クロックＩＣＫの立ち上がり
にそれぞれ同期して保持して出力し、対応するバッファ
３３２〜３３８に供給する。これにより、バッファ３３
１〜３３８は、対応するＦＦ３２１〜３２８からそれぞ
れ供給されるデータを緩衝して出力端子からデータＤＴ
１〜ＤＴ８として半導体装置外部に出力する。つまり、
ＦＦ３２１とバッファ３３１は、同期動作イネーブル信
号ＬＥＮがノンアクティブである場合には、ＦＦ３２２
とバッファ３３２、・・・、ＦＦ３２８とバッファ３３
８と同様、データＤＴ１〜ＤＴ８の出力回路として機能
する。各データＤＴ１〜ＤＴ８の変化点は、図４（６）
に示すように、外部クロックＥＣＫの立ち上がりと一致
している。
【００５２】次に、ＤＬＬがロックしてから所定時間Ｔ
２、例えば、１００μｓ程度経過すると、図示せぬＣＰ
Ｕは、図２（２）に示すように、再び同期動作イネーブ
ル信号ＬＥＮをアクティブにして、この半導体装置に所
定時間Ｔ３（例えば、１μｓ程度、すなわち、１０サイ
クルから２０サイクル程度）供給する。これにより、ア
クティブの同期動作イネーブル信号ＬＥＮが位相比較回
路２１のイネーブル端Ｅ及びセレクタ３１の選択端Ｓに
供給される。
【００５３】一方、この半導体装置に供給された外部ク
ロックＥＣＫ（図５（１）参照）は、位相比較回路２１
の第１の入力端に供給されると共に、遅延回路４におい
て４個のインバータ１１〜１４の各遅延時間を合計した
遅延時間と、０．２Ｖ又は０．３Ｖの遅延電圧ＶＤに応
じて付加された遅延時間とを合計した遅延時間だけ遅延
された後、内部クロックＩＣＫとしてセレクタ３１の第
１の入力端Ａ及びＦＦ３２１〜３２８のクロック入力端
Ｃに供給される。これにより、セレクタ３１が第１の入
力端Ａに供給された内部クロックＩＣＫをＦＦ３２１の
データ入力端Ｄに供給するので、ＦＦ３２１は、セレク
タ３１から供給された内部クロックＩＣＫを内部クロッ
クＩＣＫの立ち上がりに同期して保持して出力し、バッ
ファ３３１に供給する。したがって、バッファ３３
１は、ＦＦ３２１から供給された内部クロックＩＣＫを
緩衝して出力端子からデータＤＴ１として半導体装置外
部に出力すると共に、ダミーデータＤＤＴとして位相比
較回路２１の第２の入力端に供給する（図５（２）参
照）。なお、この後のＤＬＬのロック状態における遅延
同期動作の微調整動作については、上記した第１の実施
例におけるそれと略同様であるので、その説明を省略す
る。この微調整動作は、システムに電源が投入されてい
る限り、図２に示すように、所定周期Ｔ２毎に繰り返さ
れる。
【００５４】このように、この例の構成によれば、ＦＦ
３２１とバッファ３３１は、同期動作イネーブル信号Ｌ
ＥＮがアクティブである場合には、出力ダミー回路とし
て機能し、同期動作イネーブル信号ＬＥＮがノンアクテ
ィブである場合には、ＦＦ３２２とバッファ３３２等と
同様、データＤＴ１の出力回路として機能する。したが
って、遅延同期動作専用の出力ダミー回路を別途設ける
必要がないので、その分チップサイズを小さくすること
ができるという効果が、上記した第１の実施例により得
られる効果に加えて得られる。
【００５５】以上、この発明の実施例を図面を参照して
詳述してきたが、具体的な構成はこの実施例に限られる
ものではなく、この発明の要旨を逸脱しない範囲の設計
の変更等があってもこの発明に含まれる。例えば、上述
の第１の実施例においては、ダミーパターンを生成する
ために、シフトレジスタ２５を設ける例を示したが、こ
れに限定されず、要するに、遅延同期動作開始時に初期
値をプリセット又はリセットすることができ、かつ、所
定周期及び所定の割合で"Ｈ"レベルと"Ｌ"レベルを繰り
返すダミーパターンを生成するものであればどのような
ものでも良い。例えば、上記ダミーパターンを予めメモ
リに記憶しておき、アクティブの同期動作イネーブル信
号ＬＥＮがメモリに供給されることにより、上記ダミー
パターンが読み出され、直接ＦＦ２２のデータ入力端Ｄ
に供給するように構成しても良い。また、上述の第２の
実施例のように、内部クロックＩＣＫをナンドゲート２
６の第１の入力端に供給するように構成しても良い。逆
に、第２の実施例において、セレクタ３１の第１の入力
端Ａに上記シフトレジスタ２５又はメモリから読み出さ
れたダミーパターンを供給するように構成しても良い。
さらに、上記ダミーパターンを生成するダミーパターン
生成手段を反転データ出力端／Ｑとデータ入力端Ｄとを
接続した１段のＦＦにより構成しても良い。
【００５６】また、上述の第１の実施例においては、デ
コーダ２４を設けて図示せぬＣＰＵから供給される遅延
同期コマンドＤＬＣをデコードして同期動作イネーブル
信号ＬＥＮを位相比較回路２１のイネーブル端Ｅ及びナ
ンドゲート２６の第２の入力端に供給する例を示すと共
に、上述の第２の実施例においては、図示せぬＣＰＵか
ら直接供給された同期動作イネーブル信号ＬＥＮを位相
比較回路２１のイネーブル端Ｅ及びセレクタ３１の選択
端Ｓに供給する例を示したが、これに限定されない。例
えば、上述の第１の実施例において、図示せぬＣＰＵか
ら直接供給された同期動作イネーブル信号ＬＥＮを位相
比較回路２１のイネーブル端Ｅ及びナンドゲート２６の
第２の入力端に供給するように構成しても良いし、上述
の第２の実施例において、デコーダ２４を設けて図示せ
ぬＣＰＵから供給される遅延同期コマンドＤＬＣをデコ
ードして同期動作イネーブル信号ＬＥＮを位相比較回路
２１のイネーブル端Ｅ及びセレクタ３１の選択端Ｓに供
給するように構成しても良い。
【００５７】また、上述の各実施例においては、同期動
作イネーブル信号ＬＥＮがアクティブである間は遅延同
期動作の微調整動作中であるので、データＤＴ１及びＤ
Ｔ２並びにデータＤＴ１〜ＤＴ８を半導体装置外部に出
力することはできないが、例えば、ＤＲＡＭにおけるリ
フレッシュ動作などのように、半導体装置の性質上デー
タが出力できない期間がある場合や、半導体装置へのア
クセスが行われない期間がある場合など、半導体装置の
動作に支障がない範囲で間欠的に遅延同期動作の微調整
動作を行えば良い。なお、上記ＤＲＡＭにおいて、リフ
レッシュ動作中に遅延同期動作の微調整動作を行う場合
には、特別な遅延同期コマンドＤＬＣに代えて、リフレ
ッシュコマンドを流用しても良い。また、上述の各実施
例においては、所定期間Ｔ２毎に遅延同期動作の微調整
動作を行う例を示したが、これに限定されない。上記し
たように、ダミーデータＤＤＴと外部クロックＥＣＫと
の位相差は、一般に、半導体装置の周囲温度の影響を受
けて変動するので、半導体装置の周囲温度を検出する温
度センサを半導体装置に固着するなどして半導体装置近
傍に設け、図示せぬＣＰＵがその温度センサの出力信号
に応じて、システムの動作に支障がない期間中に、緊急
的に遅延同期動作の微調整動作を行うように構成しても
良い。
【００５８】また、上述の各実施例においては、遅延回
路４の構成として、図８に示す構成を採用する例を示し
たが、これに限定されず、全体の遅延時間が外部クロッ
クＥＣＫの１周期の範囲で変更できる構成であればどの
ようなものでも良い。また、上述の各実施例において
は、ＤＬＬの構成要素として、外部クロックＥＣＫとダ
ミーデータＤＤＴの位相差に応じてアップクロックＵＣ
Ｋ又はダウンクロックＤＣＫを出力する位相比較回路２
１、供給されるアップクロックＵＣＫ又はダウンクロッ
クＤＣＫによりそのカウント値ＣＴをカウントアップ又
はカウントダウンするカウンタ２、カウント値ＣＴをア
ナログの遅延電圧ＶＤに変換するＤＡＣ３及び遅延回路
４を採用する例を示したが、これに限定されない。要す
るに、ＤＬＬの構成は、外部クロックＥＣＫと半導体装
置外部に出力される実際のデータの位相差に応じて遅延
回路の遅延時間を変更可能なデータ又は電圧を出力で
き、遅延同期動作が停止された状態で遅延回路の変更さ
れた遅延時間を保持させるデータ又は電圧を出力できる
構成であればどのようなものでも良い。
【００５９】
【発明の効果】以上説明したように、この発明の構成に
よれば、外部から供給される外部クロックの位相と、外
部クロックを所定の遅延時間だけ遅延した内部クロック
に同期して外部に出力されるデータの位相とを、遅延時
間を変更することにより一致させて、外部クロックに同
期した内部クロックを生成する遅延同期動作を、外部か
らコマンド又は信号が供給された時だけ行い、コマンド
又は信号が供給されない時には、その時までに変更され
た遅延所定時間を保持するように構成したので、低い消
費電力で正確な同期動作を行うことができる。また、こ
の発明の別の構成によれば、データは、所定周期及び所
定の割合で"Ｈ"レベルと"Ｌ"レベルを繰り返すダミーパ
ターンが、通常の動作時に内部クロックに同期して実際
に外部にデータを出力させる出力回路を経たものである
ので、上記効果に加えて、この発明の別の構成を適用し
た半導体装置のチップサイズを小さくすることができ
る。また、この発明の別の構成によれば、コマンド又は
信号が温度センサの出力信号に応じて供給されるので、
緊急的に遅延同期動作を行うことができる。
【図面の簡単な説明】
【図１】この発明の第１の実施例であるＤＬＬを備えた
半導体装置の一部の電気的構成を示すブロック図であ
る。
【図２】同装置の動作の一部を説明するためのタイミン
グ・チャートである。
【図３】同装置の動作の一部を説明するためのタイミン
グ・チャートである。
【図４】同装置の動作の一部を説明するためのタイミン
グ・チャートである。
【図５】同装置の動作の一部を説明するためのタイミン
グ・チャートである。
【図６】この発明の第２の実施例であるＤＬＬを備えた
半導体装置の一部の電気的構成を示すブロック図であ
る。
【図７】従来のＤＬＬを備えた半導体装置の一部の電気
的構成例を示すブロック図である。
【図８】遅延回路の構成の一例を示す回路図である。
【図９】従来のＤＬＬを備えた半導体装置の不都合点を
説明するためのタイミング・チャートである。
【符号の説明】
２ カウンタ（遅延時間変更手段） ３ ＤＡＣ（遅延時間変更手段） ４ 遅延回路 ２２，３２１〜３２８ ＦＦ（出力回路） ２３，３３１〜３３８ バッファ（出力回路） ２１ 位相比較回路 ２５ シフトレジスタ（ダミーパターン生成手段） ２６ ナンドゲート（ダミーパターン生成手段） ３４１〜３４７ コンデンサ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B015 HH01 JJ01 JJ16 JJ45 KB84 KB85 NN03 5B024 AA01 AA03 BA21 CA11 5J106 AA04 CC24 CC59 DD19 DD24 DD35 DD39 DD42 DD43 DD46 DD48 FF03 GG10 HH02 KK38 KK40

Claims (16)

    【特許請求の範囲】
  1. 【請求項１】 外部から供給される外部クロックの位相
    と、前記外部クロックを所定の遅延時間だけ遅延した内
    部クロックに同期して外部に出力されるデータの位相と
    を、前記遅延時間を変更することにより一致させて、前
    記外部クロックに同期した前記内部クロックを生成する
    遅延同期動作を、外部からコマンド又は信号が供給され
    た時だけ行い、前記コマンド又は信号が供給されない時
    には、その時までに変更された前記遅延時間を保持する
    ことを特徴とする遅延同期ループの同期方法。
  2. 【請求項２】 前記データは、所定周期及び所定の割合
    で"Ｈ"レベルと"Ｌ"レベルを繰り返すダミーパターン
    が、通常の動作時に前記内部クロックに同期して実際に
    外部にデータを出力させる出力回路又は前記出力回路と
    同等の機能及び特性を有する回路を経たものであること
    を特徴とする請求項１記載の遅延同期ループの同期方
    法。
  3. 【請求項３】 前記ダミーパターンは、シフトレジスタ
    又はメモリから読み出されたもの、あるいは前記内部ク
    ロックであることを特徴とする請求項２記載の遅延同期
    ループの同期方法。
  4. 【請求項４】 外部から供給される外部クロックを所定
    の遅延時間だけ遅延した内部クロックを出力する遅延回
    路と、 前記内部クロックに同期したデータを外部に出力させる
    出力回路と、 前記外部クロックの位相と、前記出力回路の出力データ
    の位相とを比較する位相比較回路と、 該位相比較回路の位相比較結果に基づいて、前記遅延時
    間を変更する遅延時間変更手段とを備え、 前記外部クロックに同期した前記内部クロックを生成す
    る遅延同期動作を、外部からコマンド又は信号が供給さ
    れた時だけ行い、前記コマンド又は信号が供給されない
    時には、前記遅延時間変更手段は、その時までに変更さ
    れた前記遅延時間を保持することを特徴とする遅延同期
    ループ。
  5. 【請求項５】 所定周期及び所定の割合で"Ｈ"レベル
    と"Ｌ"レベルを繰り返すダミーパターンを生成し、前記
    コマンド又は信号が供給された時に前記ダミーパターン
    を前記出力回路に供給するダミーパターン生成手段を有
    することを特徴とする請求項４記載の遅延同期ループ。
  6. 【請求項６】 前記出力回路は、通常の動作時に前記内
    部クロックに同期して実際に外部にデータを出力させる
    出力回路を前記コマンド又は信号が供給された時に流用
    することを特徴とする請求項４又は５記載の遅延同期ル
    ープ。
  7. 【請求項７】 前記出力回路は、通常の動作時に前記内
    部クロックに同期して実際に外部にデータを出力させる
    出力回路と同等の特性を有する回路であることを特徴と
    する請求項４又は５記載の遅延同期ループ。
  8. 【請求項８】 前記ダミーパターン生成手段は、シフト
    レジスタ又はメモリからなることを特徴とする請求項５
    乃至７のいずれか１に記載の遅延同期ループ。
  9. 【請求項９】 前記出力回路は、前記内部クロックを前
    記データとして入力することを特徴とする請求項４記載
    の遅延同期ループ。
  10. 【請求項１０】 請求項４乃至９のいずれか１に記載の
    遅延同期ループを備えたことを特徴とする半導体装置。
  11. 【請求項１１】 外部から供給される外部クロックを所
    定の遅延時間だけ遅延した内部クロックを出力する遅延
    回路と、 前記内部クロックに同期した複数個のデータを外部にそ
    れぞれ出力させる複数個の出力回路と、 前記外部クロックの位相と、前記複数個の出力回路のい
    ずれか１個の出力回路に供給され出力された、所定周期
    及び所定の割合で"Ｈ"レベルと"Ｌ"レベルを繰り返すダ
    ミーパターンの位相とを比較する位相比較回路と、 該位相比較回路の位相比較結果に基づいて、前記遅延時
    間を変更する遅延時間変更手段とを備え、 前記外部クロックに同期した前記内部クロックを生成す
    る遅延同期動作を、外部からコマンド又は信号が供給さ
    れた時だけ行い、前記コマンド又は信号が供給されない
    時には、前記遅延時間変更手段は、その時までに変更さ
    れた前記遅延時間を保持し、前記ダミーパターンが供給
    された出力回路は、前記内部クロックに同期したデータ
    を外部に出力させることを特徴とする半導体装置。
  12. 【請求項１２】 前記ダミーパターンは、シフトレジス
    タ又はメモリから読み出されたもの、あるいは前記内部
    クロックであることを特徴とする請求項１１記載の半導
    体装置。
  13. 【請求項１３】 前記複数個の出力回路のうち、前記ダ
    ミーパターンが供給された出力回路以外の出力回路の出
    力端には、前記ダミーパターンが供給された出力回路の
    出力端と前記位相比較回路の入力端とを接続する配線の
    配線容量を補償する複数個のコンデンサが接続されてい
    ることを特徴とする請求項１１又は１２記載の半導体装
    置。
  14. 【請求項１４】 前記コマンド又は信号は、当該半導体
    装置の性質上データが出力できない期間や当該半導体装
    置へのアクセスが行われない期間に供給されることを特
    徴とする請求項１０乃至１３のいずれか１に記載の半導
    体装置。
  15. 【請求項１５】 当該半導体装置は、半導体記憶装置で
    あって、前記半導体装置の性質上データが出力できない
    期間は、データのリフレッシュ動作を行っている期間で
    あることを特徴とする請求項１４記載の半導体装置。
  16. 【請求項１６】 当該半導体装置の周囲温度を検出する
    温度センサが近傍に設けられ、前記コマンド又は信号
    は、前記温度センサの出力信号に応じて供給されること
    を特徴とする請求項１０乃至１５のいずれか１に記載の
    半導体装置。
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