KR20010051129A - 지연 동기 루프, 이에 대한 동기화 방법, 및 이를 갖춘반도체 디바이스 - Google Patents

지연 동기 루프, 이에 대한 동기화 방법, 및 이를 갖춘반도체 디바이스 Download PDF

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Abstract

지연 동기 (delay locked) 동작은 명령이나 신호가 외부로부터 공급될 때만 간헐적으로 실행되고, 명령이나 신호가 공급되지 않는 주기에서는 지연 동기 동작으로 변화되는 지연 시간이 그 이후 유지된다. 또한, 내부 클럭(ICK)과 외부 클럭(ECK) 사이에 위상 비교를 실행하는데 사용되는 더미 패턴은 데이터가 실제로 출력되는 출력 회로와 똑같은 특징을 갖는 출력 회로를 통해 구해진다. 그러므로, 패키지의 특징 및 설치 조건에 의존해 영향을 받는 여진 인덕턴스 및 캐패시턴스 로드 (parasitic inductive and capacitive load)에 관계없이, 내부 클럭(ICK)과 외부 클럭(ECK) 사이에 정확한 일치가 얻어질 수 있다. 그에 의해, 지연 동기 동작은 언제나 정확하게 실행될 수 있다.

Description

지연 동기 루프, 이에 대한 동기화 방법, 및 이를 갖춘 반도체 디바이스{Delay locked loop, synchronizing method for the same and semiconductor device equipped with the same}
발명의 분야
본 발명은 지연 동기 루프 (delay locked loop), 그 지연 동기 루프에 대한 동기화 방법, 및 그 지연 동기 루프를 갖춘 반도체 디바이스에 관한 것이다. 특히, 본 발명은 소정의 지연 시간 만큼 외부로부터 공급된 외부 클럭을 지연시킴으로서 얻어지는 내부 클럭이 외부 클럭과 동기화되도록 허용하는 지연 동기 루프에 관한 것이다.
발명의 배경
대형 스케일이고 복잡한 디지털 회로를 양호한 안정성 및 효율성으로 동작시키는 전형적인 방법 중 하나는 디지털 회로내의 모든 로직셀 (logic cell) (플립플롭 (flip flop, FF), 래치 (latch) 등)이 한 클럭으로 동기화되어 동작하도록 허용하는 동기화 회로 설계이다. 대형 집적 회로(LSI), 초대형 집적 회로(VLSI), 및 울트라 대형 집적 회로와 같은 반도체 디바이스는 칩상에 형성된 하나의 디지털 회로를 갖고, 이들은 대부분 동기화 회로 설계에 의해 설계된다.
이러한 동기화 회로 설계에 의해 설계된 디지털 회로를 정확하게 동작시키기 위해서는 모든 로직셀이 똑같은 타이밍으로 동작할 필요가 있다. 이는 각 로직셀에 입력된 클럭 사이에 갭 (gap)이 있는 경우, 아래에 설명되는 문제점이 일어나기 때문이다. 예를 들면, 직렬 연결된 다수의 FF가 쉬프트 레지스터를 구성할 때, 이어지는 FF에 입력되는 클럭의 상승 또는 하강이 이전 FF에 입력되는 클럭의 상승 또는 하강 약간 이후에 일어나면, 이전 FF의 출력 데이터는 이어지는 FF가 이전 FF의 출력 데이터를 취할려는 순간 변화된다. 그러므로, 이어지는 FF는 오동작을 일으킬 수 있다. 예를 들면, 한 싸이클 만큼 지연된 데이터가 이어지는 FF로부터 출력될 수 있다. 이러한 현상은 경합 (racing)이라 칭하여진다.
또한, 동기화 반도체 저장에서, CPU로부터 전달되는 데이터 판독 명령에 응답하여, 데이터는 외부로부터 공급되는 외부 클럭과 동기화되어 발생된 내부 클럭과 동기화되어 판독된다. 그러나, 동기화되지 않으면, CPU는 정확하게 데이터를 판독하지 못하므로, CPU 및 전체적인 시스템에 오동작이 일어난다.
최근에는 LSI와 같은 반도체 디바이스의 집적 밀도 및 동작 속도가 증가됨에 따라 반도체 디바이스를 구성하는 로직셀의 수가 증가된다. 디지털 회로가 이러한 반도체 디바이스의 칩상에 형성될 때, 동시에 동작하는 로직셀의 수는 증가된다. 그러므로, 상술된 경합 및 데이터 판독시의 에러가 발생할 위험이 높아진다.
이 때문에, 최근에는 모든 로직셀에 공급되는 클럭이 외부로부터 공급된 외부 클럭 또는 내부 클럭 발생 수단으로부터 발생된 내부 발생 클럭과 동기화되도록 위상 동기 루프 (phase locked loop, PLL) 또는 지연 동기 루프 (delay locked loop, DLL)와 같은 위상 조정 회로가 설치된 반도체 디바이스가 제작된다.
PLL은 예를 들어 위상 비교 회로, 저역통과 필터(LPF), 및 전압 제어 발진기 (VCO)로 구성된다. 위상 비교 회로는 외부 클럭 또는 내부 발생 클럭의 위상을 VCO로부터 공급되는 내부 클럭의 위상과 비교하고, 그 위상 에러에 따라 위상 에러 신호를 출력한다. LPF는 위상 에러 신호를 평활화하여, 이를 제어 전압으로 출력한다. VCO는 그 제어 전압을 근거로 내부 클럭에서 발진되고, 내부 클럭을 위상 비교 회로에 공급한다.
DLL은 예를 들어 위상 비교 회로, 지연 회로, 및 LPF로 구성된다. 위상 비교 회로는 외부 클럭 또는 내부 발생 클럭의 위상을 VCO로부터 공급된 내부 클럭의 위상과 비교하고, 그 위상 에러에 따라 위상 에러 신호를 출력한다. LPF는 위상 에러 신호를 평활화하고, 이를 제어 전압으로 출력한다. 지연 회로는 그 제어 전압을 근거로 외부 클럭 또는 내부 발생 클럭을 지연시키고, 이를 내부 클럭으로 위상 비교 회로에 공급한다.
이들 위상 조정 회로 중에서 DLL은 특별히 PLL에 설치된 것과 같은 VCO를 갖추지 않으므로, DLL은 위상 조정 회로가 낮은 전력 소모 및 더 적은 수의 소자로 구성되도록 허용한다.
도 1은 종래 DLL을 갖춘 반도체 디바이스의 부분적인 구성예를 도시하는 블록도이다.
본 예에서, 반도체 디바이스는 위상 비교 회로(1), 카운터(2), 디지털-대-아날로그 변환기(DAC)(3), 지연 회로(4), 플립플롭(FF)(5, 6), 버퍼(7, 8), 및 출력 더미 (dummy) 회로(9)로 구성된다.
위상 비교 회로(1)는 외부로부터 공급된 외부 클럭(ECK)을 출력 더미 회로(9)로부터 공급된 더미 데이터(DDT)의 위상과 비교한다. 외부 클럭(ECK)의 위상이 더미 데이터(DDT)의 위상 보다 늦을 때, 위상 비교 회로(1)는 위상차에 따른 수의 펄스를 포함한 업 클럭(up clock, UCK)을 카운터(2)에 출력한다. 외부 클럭(ECK)의 위상이 더미 데이터(DDT)의 위상에 앞설 때, 위상 비교 회로(1)는 위상차에 따른 수의 펄스를 포함한 다운 클럭 (down clock, DCK)을 카운터(2)에 출력한다.
카운터(2)는 위상 비교 회로(1)로부터 공급된 업 클럭(UCK) 또는 다운 클럭(DCK)에 따라 상하로 카운트된 카운트값(CT)을 DAC(3)에 출력한다.
DAC(3)는 카운터(2)로부터 공급된 카운트값(CT)을 아날로그 지연 전압(VD)으로 변환하고, 이를 지연 회로(4)에 출력한다.
지연 회로(4)는 DAC(3)로부터 공급된 지연 전압(VD)에 따라 지연 시간이 변화되도록 허용하고, 외부 클럭(ECK)을 그 지연 시간 만큼 지연시켜 이를 내부 클럭(ICK)으로 출력한다. 지연 회로(4)에서 변화된 지연 시간의 범위는 적어도 한 싸이클의 외부 클럭(ECK)으로 설정된다. 예를 들어, 외부 클럭(ECK)의 주파수가 100 MHz일 때, 변화 범위는 0 내지 10 nsec로 설정된다.
도 2는 지연 회로(4)의 구성예를 도시한다. 지연 회로(4)는 인버터 (inverter)(11 내지 14), N-채널 FET(15 내지 17), 및 캐패시터(18 내지 20)로 구성된다. 인버터(11 내지 14)는 직렬 연결되어, 외부 클럭(ECK)이 인버터(11)의 입력에 인가되고 내부 클럭(ICK)이 인버터(14)의 출력으로부터 출력된다. FET(15 내지 17)의 각 게이트는 서로 연결되고, 게이트에는 지연 전압(VD)이 인가된다. FET(15)는 인버터(11)의 출력과 인버터(12)의 입력 사이의 연결점에 연결된 소스를 갖고, 캐패시터(18)의 한 끝부분에 연결된 드레인을 가지며, 캐패시터(18)의 다른 끝부분은 접지된다. 유사하게, FET(16)는 인버터(12)의 출력과 인버터(13)의 입력 사이의 연결점에 연결된 소스를 갖고, 캐패시터(19)의 한 끝부분에 연결된 드레인을 가지며, 캐패시터(19)의 다른 끝부분은 접지된다. FET(17)는 인버터(13)의 출력과 인버터(14)의 입력 사이의 연결점에 연결된 소스를 갖고, 캐패시터(20)의 한 끝부분에 연결된 드레인을 가지며, 캐패시터(20)의 다른 끝부분은 접지된다.
지연 회로(4)의 지연 시간이 4개 인버터(11 내지 14)의 지연 시간의 합 보다 더 짧을 수 없으므로, 외부 클럭(ECK)의 위상이 더미 데이터(DDT)의 위상에 앞서면, 한 싸이클의 위상으로부터 앞서고 있는 위상을 감산하여 구해진 위상의 양 만큼 내부 클럭(ICK)의 위상을 지연시킴으로서, 외부 클럭(ECK)의 위상이 더미 데이터(DDT)의 위상, 즉 내부 클럭(ICK)의 위상과 일치하게 만들어진다. 예를 들어, 외부 클럭(ECK)의 주파수가 100 MHz일 때, 한 싸이클은 10 nsec이다. 4개 인버터(11 내지 14)의 지연 시간의 합이 예를 들어 5 nsec라 가정하면, 카운터(2)의 카운트수(CT)가 5이고 지연 전압이 0.5 V일 때, 지연 회로(4)의 지연 시간은 5 nsec 만큼 더 증가되어, 총 10 nsec가 된다. 이 방식으로, 외부 클럭(ECK)의 위상이 더미 데이터(DDT)의 위상과 일치하게 된다.
도 1에서, FF(5, 6)는 클럭 입력(C)으로부터 공급된 내부 클럭(ICK)의 상승과 동기화되어 반도체 디바이스내의 회로 소자 (도시되지 않은)로부터 공급된 데이터를 유지하여 출력하고, 이들을 버퍼(7, 8)에 공급한다. 버퍼(7, 8)는 FF(5, 6)로부터 공급된 데이터를 각각 버퍼 처리하고, 이들을 데이터(DT1, DT2)로 외부 단자에서 출력한다. FF(5)와 버퍼(7) 및 FF(6)와 버퍼(8)는 각각 데이터(DT1, DT2)의 출력 회로를 구성한다. 출력 더미 회로(9)는 출력 회로를 구성하는 출력 단자에 연결된 로드 (load)의 캐패시턴스, 버퍼, FF의 의사 구성 (pseudo-composition)에 대응하고, 내부 클럭(ICK)의 상승과 동기화되는 더미 데이터(DDT)를 위상 비교 회로(1)에 출력한다. 출력 더미 회로(9)의 지연 시간(TDD)은 소정의 로드가 부가된 버퍼(7)와 FF(5)의 지연 시간을 합산하여 구해진 지연 시간(TD)으로 설정된다.
위상 비교 회로(1), 카운터(2), DAC(3), 지연 회로(4), 및 출력 더미 회로(9)는 DLL을 구성한다.
이후에는 이와 같이 구성된 반도체 디바이스의 부분적인 동작이 설명된다.
먼저, 외부 클럭(ECK)의 주파수가 100 MHz라 가정하면, 예을 들어, 외부 클럭(ECK)의 위상이 더미 데이터(DDT)의 위상 보다 약간 늦고 외부 클럭(ECK)의 상승이 1 nsec 만큼 더미 데이터(DDT)의 상승에 대해 지연될 때, 위상 비교 회로(1)는 예를 들어 한 클럭의 업 클럭(UCK)을 카운터(2)에 출력한다.
이 경우, 카운터(2)는 위상 비교 회로(1)로부터 공급된 한 클럭의 업 클럭(UCK)에 따라 상향 카운트되는 "1"의 카운트값(CT)을 DAC(3)에 공급한다. DAC(3)는 카운터(2)로부터 공급된 "1"의 카운트값(CT)을 아날로그 지연 전압(VD), 이 경우에서는 0.1 V로 변환하고, 이를 지연 회로(4)에 출력한다. 지연 회로(4)에서, 0.1 V의 지연 전압(VD)은 FET(15 내지 17)의 게이트에 인가된다. 그러므로, FET(15 내지 17)의 소스-대-드레인 콘덕턴스 (conductance)는 0.1 V의 지연 전압(VD)에 따라 증가된다. 인버터(11)의 출력과 인버터(12)의 입력 사이의 연결점이 상기 콘던턴스값을 근거로 하는 캐패시터(18)의 한 끝부분과 연결되므로, 인버터(11), FET(15), 및 캐패시터(18)로 구성된 단위 지연 회로의 지연 시간은 더 길어진다. 유사하게, 인버터(12), FET(16), 및 캐패시터(19)로 구성된 단위 지연 회로의 지연 시간 및 인버터(13), FET(17), 및 캐패시터(20)로 구성된 단위 지연 회로의 지연 시간도 더 길어진다. 그러므로, 전체적인 지연 회로(4)의 지연 시간이 더 길어진다. 따라서, 내부 클럭(ICK)은 이전 보다 더 지연되므로, 그에 의해 외부 클럭(ECK)의 위상이 더미 데이터(DDT)의 위상과 일치한다. 그래서, 데이터는 외부 클럭(ECK)의 위상과 동기화되어 버퍼(7, 8)로부터 출력될 수 있다.
이 구성에 의해, 외부 클럭(ECK)과 동기화되어 발생된 내부 클럭(ICK)과 동기화되도록 데이터(DT1, DT2)가 반도체 디바이스로부터 판독된다.
한편, 종래의 DLL을 갖춘 반도체 디바이스에서, 출력 더미 회로(9)는 출력 회로를 구성하는 외부 단자에 연결된 로드의 캐패시턴스, 버퍼, 또는 FF의 의사 구성에 대응한다. 그러나, 출력 단자가 리드 (lead) 단자에 연결되는 경우, 반도체 디바이스가 패키지에 포장되기 때문에 인덕턴스 로드 (inductive load)가 여진으로 발생되는 경우, 또는 반도체 디바이스가 프린트 보드에 설치되어 패턴으로 납땜되기 때문에 캐패시턴스 로드 (capacitive load)가 여진으로 발생되는 경우, 로드가 패키지의 특성이나 설치 조건에 의존해 변하므로, 모든 조건을 고려하여 실제로 데이터를 출력하는 출력 회로와 똑같은 특성을 갖도록 출력 더미 회로(9)를 만드는 것이 불가능하다. 특히, 반도체 디바이스의 현재 기술을 사용하더라도 인덕턴스가 만들어질 수 없다.
그래서, 실제로 데이터를 출력하는 출력 회로와 똑같은 특징을 갖지 않는 출력 더미 회로(9)로부터 출력되는 더미 데이터(DDT)의 위상이 외부 클럭(ECK)의 위상에 대응하도록 만들어지더라도, 출력 회로로부터 실제로 출력되는 데이터(DT1, DT2)는 도 3에 도시된 바와 같이 외부 클럭(ECK)과 동기화될 수 없다. 따라서, 특히 동기화 반도체 저장에서, 그로부터 판독되는 데이터가 외부 클럭(ECK)과 동기화되지 않으므로, CPU는 정확하게 데이터를 판독하지 못하고, 그 결과로 CPU 및 전체 시스템이 오동작을 일으킬 수 있다.
또한, 종래 DLL을 갖춘 반도체 디바이스에서는 DLL을 구성하는 출력 더미 회로(9)가 동작하므로, 출력 더미 회로(9)의 전력 소모가 반도체 디바이스를 구성하는 다른 회로 소자 보다 훨씬 더 커서 무시할 수 없다. 즉, 지연 회로 및 출력 더미 회로(9)는 일반적으로 직렬로 연결된 다수의 인버터로 구성되고, 회로 전류는 인버터가 반전 동작을 실행할 때마다 흐른다.
부가하여, 반도체 디바이스는 동작 속도가 신속하게 증가되므로, 지연 회로 및 출력 더미 회로(9)를 통과하는 클럭 또는 더미 패턴은 그에 대응하여 주파수를 증가시키기 쉽다. 그래서, 클럭 등의 주파수가 더 높아짐에 따라 인버터에서 반전 동작의 수가 증가하므로, 지연 회로(4) 및 출력 더미 회로(9)의 전력 소모가 또한 증가된다.
더욱이, 일반적으로 더미 데이터(DDT) 및 외부 클럭(ECK) 사이의 위상차는 반도체 디바이스의 주위 온도에 의존하여 변한다. 출력 더미 회로(9)가 상술된 만큼 전력을 소모할 때, 이는 반드시 열을 발생시킨다. 그러므로, 발생된 열이 지연 동기 동작에 악영향을 준다. 다른 말로 하면, 위상차를 제거하기 위해 기본적으로 설치된 출력 더미 회로(9)의 동작이 위상차를 넓히는 역현상을 일으킨다.
또한, 상술된 출력 더미 회로(9)는 반도체 디바이스의 기본 동작에 직접 관련되지 않고, 정확한 지연 동기 동작에 이바지하지 못한다. 이에 불구하고, 칩상에서 큰 차지 면적을 갖는다. 그러므로, 그만큼 칩의 크기를 증가시키는 문제를 일으킨다.
따라서, 본 발명의 목적은 낮은 전력 소모 및 더 작은 칩의 크기로 정확한 지연 동기 동작이 실행될 수 있는 지연 동기 루프 (delay locked loop)에 대한 동기화 방법, 지연 동기 루프, 및 지연 동기 루프를 갖춘 반도체 디바이스를 제공하는 것이다.
본 발명에 따라, 지연 동기 루프 (delay locked loop)에 대한 동기화 방법은:
지연 시간을 변화시킴으로서 외부 클럭(ECK)으로부터 소정의 지연 시간 만큼 지연된 내부 클럭(ICK)과 동기화되어 외부로 출력되는 데이터의 위상과 외부로부터 공급되는 외부 클럭(ECK)의 위상을 일치시키는 지연 동기 동작을 실행하고, 그에 의해 외부 클럭(ECK)과 동기화된 내부 클럭(ICK)을 발생하는 단계를 구비하고,
외부로부터 명령이나 신호가 공급될 때만 지연 동기 동작이 실행되고, 명령이나 신호가 공급되지 않을 때는 앞서 변화된 지연 시간이 유지된다.
본 발명의 또 다른 특성에 따라, 지연 동기 루프는:
외부에서 공급된 외부 클럭(ECK)으로부터 소정의 지연 시간 만큼 지연된 내부 클럭(ICK)을 출력하는 지연 회로;
내부 클럭(ICK)과 동기화되는 데이터를 외부로 출력하는 출력 회로;
출력 회로의 출력 데이터의 위상을 외부 클럭(ECK)의 위상과 비교하는 위상 비교 회로; 및
위상 비교 회로의 위상 비교 결과에 따라 지연 시간을 변화시키는 지연 시간 변화 수단을 구비하고,
외부로부터 명령이나 신호가 공급될 때만 지연 동기 루프가 외부 클럭(ECK)과 동기화되는 내부 클럭(ICK)을 발생하도록 지연 동기 동작을 실행하고, 명령이나 신호가 공급되지 않을 때는 지연 시간 변화 수단이 앞서 변화된 지연 시간을 유지한다.
본 발명의 또 다른 특성에 따라, 반도체 디바이스는:
외부에서 공급된 외부 클럭(ECK)으로부터 소정의 지연 시간 만큼 지연된 내부 클럭(ICK)을 출력하는 지연 회로;
내부 클럭(ICK)과 동기화되는 데이터를 외부로 출력하는 출력 회로;
출력 회로의 출력 데이터의 위상을 외부 클럭(ECK)의 위상과 비교하는 위상 비교 회로; 및
위상 비교 회로의 위상 비교 결과에 따라 지연 시간을 변화시키는 지연 시간 변화 수단
을 갖춘 지연 동기 루프를 구비하고,
외부로부터 명령이나 신호가 공급될 때만 지연 동기 루프가 외부 클럭(ECK)과 동기화되는 내부 클럭(ICK)을 발생하도록 지연 동기 동작을 실행하고, 명령이나 신호가 공급되지 않을 때는 지연 시간 변화 수단이 앞서 변화된 지연 시간을 유지한다.
본 발명의 또 다른 특성에 따라, 반도체 디바이스는:
외부에서 공급된 외부 클럭(ECK)으로부터 소정의 지연 시간 만큼 지연된 내부 클럭(ICK)을 출력하는 지연 회로;
내부 클럭(ICK)과 동기화되는 다수의 데이터를 외부로 출력하는 다수의 출력 회로;
소정의 싸이클과 소정의 비율로 "H" 레벨 및 "L" 레벨이 반복되도록 형성된 더미 패턴 (dummy pattern)으로, 다수의 출력 회로 중 하나에 공급되고 그로부터 출력되는 더미 패턴의 위상을 외부 클럭(ECK)의 위상과 비교하는 위상 비교 회로; 및
위상 비교 회로의 위상 비교 결과에 따라 지연 시간을 변화시키는 지연 시간 변화 수단을 구비하고,
외부로부터 명령이나 신호가 공급될 때만 외부 클럭(ECK)과 동기화되는 내부 클럭(ICK)을 발생하는 지연 동기 동작이 실행되고, 명령이나 신호가 공급되지 않을 때는 지연 시간 변화 수단이 앞서 변화된 지연 시간을 유지하고, 더미 패턴의 공급이 가해진 출력 회로는 내부 클럭(ICK)과 동기화되는 데이터를 외부에 출력한다.
도 1은 종래의 DLL을 갖춘 반도체 디바이스의 부분적인 구성예를 도시하는 블록도.
도 2는 도 1의 지연 회로에 대한 구성예를 도시하는 회로도.
도 3은 출력 회로로부터 실제 출력되는 데이터(DT1)가 외부 클럭(ECK)과 동기화되지 않는 경우를 도시하는 타이밍도.
도 4는 본 발명에 따른 바람직한 제1 실시예에서 DLL을 갖춘 반도체 디바이스의 부분적인 구성예를 도시하는 블록도.
도 5 내지 도 8은 도 4의 반도체 디바이스에 대한 동작 부분을 도시하는 타이밍도.
도 9는 본 발명에 따른 바람직한 제2 실시예에서 DLL을 갖춘 반도체 디바이스의 부분적인 구성예를 도시하는 블록도.
* 도면의 주요 부분에 대한 부호의 설명
1, 21 : 위상 비교 회로 2 : 카운터
3 : DAC 4 : 지연 회로
11, 12 : 인버터 18 : 캐패시터
23 : 버퍼 24 : 디코더
25 : 쉬프트 레지스터 26 : NAND 게이트
31 : 선택기
이후에는 도면을 참고로 본 발명의 바람직한 실시예가 설명된다.
(제1 실시예)
이후에는 본 발명의 바람직한 제1 실시예가 설명된다.
도 4는 본 발명에 따른 바람직한 제1 실시예에서 지연 동기 루프 (delay locked loop)를 갖춘 반도체 디바이스의 부분적인 구성을 도시하는 블록도이다. 도 4에서는 도 1에서 사용된 것과 똑같은 부분이 똑같은 참고번호로 표시되고, 그에 대한 설명은 생략된다. 도 4의 반도체 디바이스는 도 1의 위상 비교 회로(1) 및 출력 더미 회로(9) 대신에, 위상 비교 회로(21), FF(22), 버퍼(23), 디코더(24), 쉬프트 레지스터(25), 및 NAND 게이트(26)로 구성된다.
위상 비교 회로(21)는 위상 비교 회로(1)의 기능에 부가하여, 디코더(24)로부터 인에이블 단자(E)에 공급되는 동기 동작 인에이블 신호(LEN)가 활성화될 때만 위상 비교 동작을 실행하는 기능을 갖는다. 위상 비교 회로(21)는 더미 데이터(DDT)의 상승 엣지에 더미 데이터(DDT)의 위상을 외부 클럭(ECK)의 위상과 비교한다. 외부 클럭(ECK)이 "L" 레벨일 때, 위상 비교 회로(21)는 업 클럭 (up clock)(UCK)을 출력하고, 외부 클럭(ECK)이 "H" 레벨일 때, 위상 비교 회로(21)는 다운 클럭(DCK)을 출력한다. FF(22)는 FF(5, 6)와 똑같은 기능을 갖는다.
또한, 버퍼(23)는 버퍼(7, 8)와 똑같은 구성 및 기능을 갖는다. 버퍼(23)의 출력은 버퍼(7, 8)와 유사하게 대응하는 출력 단자에 연결되고, 이 출력 단자는 와이어 결합 (wire bonding)에 의해 대응하는 리드 (lead) 단자와 연결된다. 그래서, 반도체 디바이스가 프린트 회로 기판상에 설치되고 리드 단자가 납땜에 의해 프린트 회로 기판에 형성된 패턴과 연결될 때, 버퍼(23)의 출력 단자 뿐만 아니라 버퍼(7, 8)의 출력 단자에는 패키지의 특징과 설치 조건에 의존해 영향을 받는 여진 인덕턴스 및 캐패시턴스 로드가 인가된다.
위상 비교 회로(21), 카운터(2), DAC(3), 지연 회로(4), FF(22), 버퍼(23)는 DDL을 구성한다.
디코더(24)는 CPU (도시되지 않은)로부터 공급된 명령(CMD)을 복호화하고, 명령(CMD)이 지연 동기 동작의 시작을 지시하는 지연 동기 명령(DLC)일 때, 이는 동기 동작 인에이블 신호(LEN)를 활성화시키고, 이를 위상 비교 회로(21)의 인에이블 단자(E) 및 NAND 게이트(26)의 제2 입력 단자에 공급한다.
쉬프트 레지스터(25)는 내부 클럭(ICK)과 동기화되어 소정의 주기 및 소정의 비율로 "H" 레벨 및 "L" 레벨이 반복하여 번갈아 주어지는 더미 패턴을 발생하고, 이를 NAND 게이트(26)의 제1 입력 단자에 공급한다. NAND 게이트(26)는 동기 동작 인에이블 신호(LEN)가 활성화될 때만 쉬프트 레지스터(25)로부터 공급된 더미 패턴을 FF(22)의 데이터 입력 단자(D)에 공급한다. 한편, 쉬프트 레지스터(25)는 "L"의 출력 레벨로 초기화되도록 설정되므로, 지연 동기 동작이 시작될 때 "H"의 입력 레벨을 FF(22)에 제공한다.
이와 같이 구성된 반도체 디바이스의 부분적 동작은 도 5 내지 도 8의 타이밍도를 참고로 이후 설명된다.
도 1의 회로와 유사하게, 외부 클럭(ECK)의 주파수는 100 MHz로 주어진다. 또한, 반도체 디바이스 및 CPU (도시되지 않은)를 포함하는 시스템에 전력이 인가될 때, 카운터(2)의 카운트값(CT)은 "0"이고 지연 전압(VD)은 또한 0 V 이므로, 지연 회로(4)의 지연 시간은 도 2에서 4개 인버터(11 내지 14)의 지연 시간의 합, 즉 5 nsec이다. 더미 데이터(DDT)의 위상이 외부 클럭(ECK)의 위상과 일치하게 하도록 외부 클럭(ECK)으로부터 소정의 지연 시간 만큼 내부 클럭(ICK)을 지연시키는 방법은 종래의 DLL과 유사하다.
먼저, 시간(t0)에 반도체 디바이스 및 CPU (도시되지 않은)를 포함하는 시스템으로 전력이 인가된 이후, 외부 클럭(ECK) (도 6 (1)을 참고)이 반도체 디바이스에 안정되게 공급될 때, CPU는 소정의 시간 T1(예를 들면, 수천 내지 수만 싸이클) 동안 더미 데이터(DDT)의 위상이 외부 클럭(ECK)의 위상과 일치할 때까지 (이는 DLL이 동기되었다고 칭하여진다) 시간(t1)에 명령(CMD)으로서 지연 동기 명령(DLC)을 이 반도체 디바이스에 공급한다.
여기서, 소정의 시간 T1및 추후 설명되는 소정의 시간 T2는 식 (1)을 만족시켜야 한다:
T1, T2, T3〉 2x(CTMAX)/(fECK) ...(1)
식 (1)에서, CTMAX는 카운터(2)의 최대 카운트값을 나타내고, fECK는 외부 클럭(ECK)의 주파수를 나타낸다. 식 (1)의 조건이 만족되어야 하는 이유는 더미 데이터(DDT)의 위상과 외부 클럭(ECK)의 위상 사이의 큰 차이로 인하여 카운터(2)의 카운트값이 최대 카운트값 CTMAX로 카운트될 때까지 위상 비교 회로(21)가 위상 비교 동작에서 업 클럭(UCK)을 계속 출력할 가능성이 있고, 더미 데이터(DDT)의 싸이클이 외부 클럭(ECK)의 싸이클의 약 2배가 되기 때문이다. 또한, 도 5에 도시된 바와 같이, 소정의 시간 T1이 추후 설명될 소정의 시간 T2, T3보다 더 긴 이유는 시스템에 전력이 인가된 이후 반도체 디바이스 및 CPU를 포함하는 시스템이 열적으로 안정되는데 걸리는 시간이 더 길기 때문이다.
CPU (도시되지 않은)로부터 공급된 지연 동기 명령(DLC)으로, 디코더(24)는 지연 동기 명령(DLC)을 복호화하고, 도 5 (2)에 도시된 바와 같이 동기 동작 인에이블 신호(LEN)를 활성화 상태로 만들어 이를 위상 비교 회로(21)의 인에이블 단자(E) 및 NAND 회로(26)의 제2 입력 단자에 공급한다. 그에 의해, 쉬프트 레지스터(25)에 의해 발생된 더미 패턴은 NAND 게이트(26)를 통해 FF(22)의 데이터 입력 단자(D)에 공급된다.
한편, 반도체 디바이스에 공급된 외부 클럭(ECK) (도 6 (1)을 참고)은 위상 비교 회로(21)의 제1 입력 단자에 공급되고, 지연 회로(4)에서, 4개 인버터(11 내지 14)의 지연 시간의 합인 지연 시간 (이 경우에서는 5 nsec) 만큼 동시에 지연되어, 내부 클럭(ICK)으로 FF(5, 6, 22)의 클럭 입력 단자(C) 및 쉬프트 레지스터(25)에 공급된다.
그래서, FF(22)는 내부 클럭(ICK)의 상승과 동기화되어 NAND 게이트(26)로부터 공급된 더미 패턴을 보유하여 출력하고, 이를 버퍼(23)에 공급한다. 버퍼(23)는 FF(22)로부터 공급된 더미 패턴을 버퍼 처리하고, 이를 출력 단자로부터 외부 반도체 디바이스에 더미 데이터(DDT)로 출력하고, 동시에 이를 위상 비교 회로(21)의 제2 입력 단자에 공급한다 (도 6 (2)를 참고).
이 경우, FF(22) 및 버퍼(23)의 지연 시간의 합이 1 nsec라 가정하면, 더미 데이터(DDT)는 외부 클럭(ECK)의 상승 이후 6 nsec (d1의 지연 시간)에, 즉 시간(t2)에 상승된다. 또한, 내부 클럭(TCK)이 상승될 때마다 "H" 레벨과 "L" 레벨 사이에서 더미 데이터(DDT)가 반복되어 번갈아 주어지므로, 그 주파수는 내부 클럭(ICK)의 주파수의 절반 (이 경우에는 50 MHz)이 되고, 외부 클럭(ECK)의 주파수의 약 절반에 대응한다. 더미 데이터(DDT)의 주파수가 정확하게 외부 클럭(ECK)의 주파수의 절반이 되지 않는 이유는 내부 클럭(ICK)의 위상이 더미 데이터(DDT)의 지연 동기 동작에 의해 조정되어 더미 데이터(DDT)가 말하자면, FF(22)에서 내부 클럭(ICK)에 의해 위상-변조되기 때문이다.
위상 비교 회로(21)는 시간(t2)에 더미 데이터(DDT)의 상승시 외부 클럭(ECK)의 위상을 점검하고, 이 경우에서는 위상이 "L" 레벨이므로, 하나의 업 클럭(UCK)을 출력한다. 그에 의해, 카운터(2)의 카운트값(CT)이 "0"에서 "1"로 상향 카운트되므로, DAC(3)는 지연 회로(4)에 0.1 V의 지연 전압을 공급한다. 그래서, 더미 데이터(DDT)의 지연 시간은 지연 시간 d1에서 (이 경우에서는 6 nsec) 지연 시간 d2로 (이 경우에서는 7.5 nsec) 변화된다.
유사한 방식으로, 위상 비교 동작은 시간(t5) 내지 시간(t8)에 위상 비교 회로(21)에서 실행되고, 카운터(2)의 카운트값(CT)은 이 시간에 각각 "2" 및 "3"이 된다. 더미 데이터(DDT)의 지연 시간은 지연 시간 d3에서 (이 경우에서는 9 nsec) 지연 시간 d4로 (이 경우에서는 10.5 nsec) 변화된다.
이어서, 위상 비교 회로(21)는 시간(t11)에 더미 데이터(DDT)의 상승시 외부 클럭(ECK)의 위상을 점검하고, 이 경우에서는 위상이 "H" 레벨이므로, 하나의 다은 클럭(DCK)을 출력한다. 그에 의해, 카운터(2)의 카운트값(CT)이 "3"에서 "2"로 하향 카운트되므로, DAC(3)는 지연 회로(4)에 0.2 V의 지연 전압을 공급한다. 그래서, 더미 데이터(DDT)의 지연 시간은 지연 시간 d4에서 (이 경우에서는 10.5 nsec) 지연 시간 d3로 (이 경우에서는 9 nsec) 변화된다.
그 이후에, 위상 비교 회로(21)는 업 클럭(UCK) 및 다운 클럭(DCK)을 번갈아 출력하고, 더미 데이터(DDT)의 지연 시간은 지연 시간 d4와 (이 경우에서는 10.5 nsec) 지연 시간 d3(이 경우에서는 9 nsec) 사이에서 반복적으로 번갈아 주어진다. 그 결과로, 더미 데이터(DDT)는 외부 클럭(ECK)으로부터 약 10 nsec 만큼 (하나의 외부 클럭(ECK)과 동일한) 지연된 상태로 수렴된다. 그러므로, 내부 클럭(ICK)의 위상은 이전 보다 지연되고, 더미 데이터(DDT)의 위상은 외부 클럭(ECK)의 위상과 일치하게 된다.
DLL이 이와 같이 동기된 상태가 될 때, 도 5 (1)에 도시된 바와 같이, CPU (도시되지 않은)는 지연 동기 명령(DLC)을 공급하는 것을 중단하고 다른 명령을 공급한다. 그래서, 디코더(24)는 다른 명령을 복호화하여, 그에 의해 지연 동기 명령(DLC)의 공급이 중단되었음을 인식하고, 이어서 도 5 (2)에 도시된 바와 같이, 동기 동작 인에이블 신호(LEN)를 활성화되게 만들어이를 위상 비교 회로(21)의 인에이블 단자(E) 및 NAND 게이트(26)의 제2 입력 단자에 공급한다. 그에 의해, 위상 동기 회로(21)는 위상 비교 동작의 실행을 중단하므로, 업 클럭(UCK)이나 다운 클럭(DCK)이 도 7 (3) 및 (4)에 도시된 바와 같이 출력되지 않는다. 또한, NAND 게이트(26)는 더미 패턴의 출력을 중단하여, 도 7 (2)에 도시된 바와 같이 계속하여 "H" 레벨을 출력한다.
이때, 카운터(2)는 DLL이 동기된 경우의 값, 즉 이 경우에서는 "2" 또는 "3"의 값을 카운트값으로 계속하여 출력한다. 그래서, 도 7 (5)에 도시된 바와 같이, DAC(3)는 카운터(2)로부터 공급된 카운트값(CT), "2" 또는 "3"을 지연 전압(VD), 즉 이 경우에서는 0.2 V 내지 0.3 V로 변환하고, 이를 지연 회로(4)에 계속하여 공급한다. 그래서, 지연 회로(4)에서는 0.2 V 또는 0.3 V의 지연 전압(VD)이 FET(15 내지 17)의 각 게이트에 계속하여 인가된다. 그러므로, FET(15 내지 17)의 소스-대-드레인 콘덕턴스 (conductance) (저항의 역수)는 계속하여 0.2 V 또는 0.3 V의 지연 전압(VD)에 대응하는 값이 된다.
그래서, 내부 클럭(ICK)의 지연 상태가 유지되고, 외부 클럭(ECK)의 위상과 더미 데이터(DDT)의 위상 사이의 일치가 그대로 유지되고, 외부 클럭(ECK)으로부터 소정의 지연 시간 만큼 내부 클럭(ICK)을 지연시킨 것이 그대로 유지된다.
또한, 반도체 디바이스내의 회로 소자 (도시되지 않은)로부터 FF(5, 6)에 공급된 데이터는 클럭 입력 단자(C)에 공급된 내부 클럭(ICK)의 상승시 FF(5, 6)에 의해 취해져 버퍼(7, 8)에 의해 버퍼 처리되고, 출력 단자에서 외부 반도체 디바이스에 데이터(DT1, DT2)로 출력된다. 데이터(DT1, DT2)의 변화 지점은 도 7 (6)에 도시된 바와 같이, 외부 클럭(ECK)의 상승과 일치한다.
DLL이 동기된 이래로 소정의 시간 T2, 예를 들면 100 μsec가 경과될 때, CPU (도시되지 않은)는 도 5 (1)에 도시된 바와 같이 다시 지연 동기 명령(DLC)을 명령(CMD)으로 소정의 시간 T3(예를 들면, 약 1 μsec, 즉, 약 10 내지 20 싸이클) 동안 반도체 디바이스에 공급한다. 디코더(24)는 지연 동기 명령(DLC)을 복호화하고, 도 5 (2)에 도시된 바와 같이, 동기 동작 인에이블 신호(LEN)를 활성화 상태로 만들어 이를 위상 비교 회로(21)의 인에이블 단자(E) 및 NAND 게이트(26)의 제2 입력 단자에 공급한다. 그에 의해, 쉬프트 레지스터(25)에 의해 발생된 더미 패턴은 다시 NAND 게이트(26)를 통해 FF(22)의 데이터 입력 단자(D)에 공급된다.
한편, 반도체 디바이스에 공급된 외부 클럭(ECK) (도 8 (1)을 참고)은 위상 비교 회로(21)의 제1 입력 단자에 공급되고, 지연 회로(4)에서, 4개 인버터(11 내지 14)의 지연 시간과 0.2 또는 0.3 V의 지연 전압(VD)에 따라 부가된 지연 시간의 합인 지연 시간 만큼 동시에 지연된다. 이어서, 이는 내부 클럭(ICK)으로 FF(5, 6, 22)의 클럭 입력 단자(C) 및 쉬프트 레지스터(25)에 공급된다.
그래서, FF(22)는 내부 클럭(ICK)의 상승과 동기화되어 NAND 게이트(26)로부터 공급된 더미 패턴을 보유하여 출력하고, 이를 버퍼(23)에 공급한다. 버퍼(23)는 FF(22)로부터 공급된 더미 패턴을 버퍼 처리하고, 이를 출력 단자로부터 외부 반도체 디바이스에 더미 데이터(DDT)로 출력하고, 동시에 이를 위상 비교 회로(21)의 제2 입력 단자에 공급한다 (도 8 (2)를 참고).
이 경우, DLL이 소정의 시간 T1에 동기될 때 카운터(2)가 카운트값(CT)을 저장하므로, 더미 데이터(DDT)의 위상은 도 8 (1) 및 (2)에 도시된 바와 같이 외부 클럭(ECK)의 위상과 거의 일치한다. 그러므로, DLL은 소정의 시간 T1보다 짧은 시간내에 동기되어야 한다. DLL이 동기되는 경우, 위상 비교 회로(21)는 예를 들어 도 8 (3) 및 (4)에 도시된 바와 같이, 외부 클럭(ECK)의 매 다른 싸이클 마다 하나의 업 클럭(UCK) 또는 하나의 다운 클럭(DCK)을 출력하여, 이를 카운터(2)에 공급한다.
이어서, 카운터(2)는 외부 클럭(ECK)의 매 싸이클 마다 위상 비교 회로(21)에서 번갈아 공급되는 하나의 업 클럭(UCK) 및 하나의 다운 클럭(DCK)에 따라 상향 또는 하향 카운트되는 카운트값(CT), 이 경우에서는 "3" 또는 "2"를 DAC(3)에 공급한다. DAC(3)는 도 8 (5)에 도시된 바와 같이, 외부 클럭(ECK)의 매 싸이클 마다 카운터(2)로부터 공급된 카운트값(CT), "3" 또는 "2"를 아날로그 지연 전압(VD), 이 경우에서는 0.3 V 또는 0.2 V로 변환하고, 이를 지연 회로(4)에 공급한다. 그래서, 지연 회로(4)에서는 0.3 V 또는 0.2 V의 지연 전압(VD)이 외부 클럭(ECK)의 매 싸이클 마다 FET(15 내지 17)의 각 게이트에 인가되므로, FET(15 내지 17)의 소스-대-드레인 콘덕턴스 (저항의 역수)는 0.3 V 또는 0.2 V의 지연 전압(VD)에 의존해 변한다.
그에 의해, 인버터(11)의 출력 단자와 인버터(12)의 입력 단자 사이의 연결점이 상술된 콘덕턴스값을 근거로 캐패시터(18)의 한 끝부분과 연결되므로, 인버터(11), FET(15), 및 캐패시터(18)로 구성된 단위 지연 회로의 지연 시간은 더 길어지거나 더 짧아진다. 유사한 방식으로, 인버터(12), FET(16), 및 캐패시터(19)로 구성된 단위 지연 회로의 지연 시간 및 인버터(13), FET(17), 및 캐패시터(20)로 구성된 단위 지연 회로도 더 길어지거나 더 짧아진다. 그러므로, 전체 지연 회로(4)의 지연 시간이 더 길어지거나 더 짧아진다. 그래서, 내부 클럭(ICK)의 위상은 약간 지연되거나 진전되고, 그에 의해 외부 클럭(ECK)의 위상과 더미 데이터(DDT)의 위상 사이의 일치가 섬세하게 조정될 수 있다.
DLL 동기의 섬세한 조정 동작은 도 5에 도시된 바와 같이, 전력이 시스템에 인가되는 동안 소정의 싸이클 T2을 한번씩 걸러 반복된다.
상술된 바와 같이, 본 실시예에서, DLL을 구성하는 FF(22) 및 버퍼(23)는 똑같은 구성을 갖고, 데이터가 실제 출력되는 출력 회로를 각각 구성하는 FF(5, 6) 및 버퍼(7, 8)로 동작한다. 또한, 버퍼(23)의 출력 단자 뿐만 아니라 버퍼(7, 8)의 출력 단자에는 패키지 특징과 설치 조건에 의존해 영향을 받는 여진 인덕턴스 및 캐패시턴스 로드가 인가된다. 즉, FF(22) 및 버퍼(23)는 데이터가 실제 출력되는 출력 회로와 똑같은 특징을 갖는다. 그래서, 그를 통해 출력되는 더미 데이터(DDT)의 위상과 외부 클럭(ECK)의 위상 사이의 일치는 출력 회로로부터 실제 출력되는 데이터(DT1, DT2)가 외부 클럭(ECK)과 동기화되도록 허용한다. 예를 들면, 본 실시예의 구성이 적용되는 동기화 반도체 저장의 경우, 동기화 반도체 저장으로부터 판독된 데이터가 외부 클럭(ECK)과 동기화되므로, CPU는 정확하게 데이터를 판독할 수 있고, CPU 및 시스템에는 오동작이 일어나지 않는다.
더욱이, 본 실시예에서는 전력이 시스템에 인가될 때를 제외하고, CPU (도시되지 않은)가 지연 동기 명령(DLC)을 DLL에 공급할 때만 DLL이 동작한다. 그러므로, 전력 소모가 상당히 감소될 수 있다. 예를 들면, 상술된 바와 같이, DLL이 100 μsec의 매 다른 싸이클 마다 약 1 μsec로 동작할 때, 전력 소모는, 간단히 계산하여, DLL이 연속하여 동작되는 종래의 경우의 1/100이 된다.
(제2 실시예)
이후에는 본 발명의 바람직한 제2 실시예가 설명된다.
도 9는 본 발명에 따른 바람직한 제2 실시예에서 지연 동기 루프를 갖춘 반도체 디바이스의 부분적인 구성을 도시하는 블록도이다. 도 9에서는 도 4에서 사용된 것과 똑같은 부분이 똑같은 참고번호로 나타내지고, 그 설명이 이후 생략된다. 도 9의 반도체 디바이스는 도 4의 디코더(24), FF(5, 6, 22), 버퍼(7, 8, 23), 쉬프트 레지스터(25), 및 NAND 게이트(26) 대신에 새롭게 제공된 선택기(31), FF(321내지 328), 버퍼(331내지 338), 캐패시터(341내지 347)로 구성된다.
본 실시예에서, 동기 동작 인에이블 신호(LEN)는 CPU (도시되지 않은)로부터 직접 위상 비교 회로(21)의 인에이블 단자(E) 및 선택기(31)의 선택 단자(S)에 공급된다.
선택기(31)는 내부 클럭(ICK)이 공급되는 제1 입력 단자(A), 및 FF(321)의 데이터 입력 단자(D)에 입력되는 데이터 (8-비트 데이터의 최하위 비트)가 반도체 디바이스의 회로 소자 (도시되지 않은)로부터 공급되는 제2 입력 단자(B)를 갖는다. 선택 단자(S)에 공급된 동기 동작 인에이블 신호(LEN)가 활성화 상태일 때, 제1 입력 단자(A)에 공급된 내부 클럭(ICK)은 FF(321)의 데이터 입력 단자(D)에 공급된다. 또한, 선택 단자(S)에 공급된 동기 동작 인에이블 신호(LEN)가 비활성화 상태일 때, 제2 입력 단자(B)에 공급된 내부 클럭(ICK)은 FF(321)의 데이터 입력 단자(D)에 공급된다.
FF(321내지 328)는 각각 똑같은 구성 및 기능을 갖는다. FF(321)는 지연 회로(4)의 클럭 입력단자(C)에 공급된 내부 클럭(ICK)의 상승과 동기화되어 선택기(31)로부터 공급된 내부 클럭(ICK) 또는 8-비트 데이터의 최하위 비트를 보유하여 출력하고, 이를 대응하는 버퍼(331)에 공급한다. FF(322내지 328)는 지연 회로(4)로부터 클럭 입력 단자(C)에 공급된 내부 클럭(ICK)의 상승과 동기화되어, 반도체 디바이스의 회로 소자 (도시되지 않은)로부터 공급되고 반도체 디바이스에서 출력되는 8-비트 데이터의 최하위 비트로부터 제2 내지 제7 (= 최상위) 비트를 출력하고, 이를 대응하는 버퍼(332내지 338)에 공급한다.
버퍼(331내지 338)는 각각 똑같은 구성 및 기능을 갖는다. 버퍼(331)는 대응하는 FF(321)로부터 공급된 데이터를 버퍼 처리하고, 이를 데이터(DT1)로 반도체 디바이스 외부에 출력하여 이를 더미 데이터(DDT)로 위상 비교 회로(21)의 제2 입력 단자에 공급한다. 버퍼(332내지 338)는 각각 대응하는 FF(322내지 328)로부터 공급된 데이터를 버퍼 처리하고, 이들을 데이터(DT2내지 DT8)로 반도체 디바이스 외부에 출력한다. FF(321)와 버퍼(331), FF(322)와 버퍼(332), ..., 및 FF(328)와 버퍼(338)는 각각 데이터 DT1내지 DT8의 출력 회로를 구성한다. 또한, 버퍼(331내지 338)의 출력 단자는 대응하는 출력 단자에 연결되고, 이는 또한 와이어 결합에 의해 대응하는 리드 단자에 연결된다. 그래서, 반도체 디바이스가 프린트 회로 기판에 설치되고 리드 단자가 납땜에 의해 프린트 회로 기판상에 형성된 8개 패턴과 연결될 때, 버퍼(331내지 338)의 출력 단자에는 패키지의 특징 및 설치 조건에 의존하여 영향을 받는 여진 인덕턴스 및 캐패시턴스 로드가 인가된다.
또한, 버퍼(331내지 338)의 출력 단자에는 버퍼(331)의 출력 단자와 위상 비교 회로(21)의 제2 입력 단자 사이에 연결된 와이어의 와이어 캐패시턴스를 보상하도록 작은 캐패시턴스, 예를 들면 약 100 fF (femotofarad)를 갖는 캐패시터(341내지 347)가 연결된다.
이후에는 이와 같이 구성된 반도체 디바이스의 부분적인 동작이 도 5, 도 6, 및 도 8의 타이밍도를 참고로 설명된다.
외부 클럭(ECK)의 주파수가 도 1 및 도 4의 회로와 유사하게 100 MHz로 주어진다. 또한, 반도체 디바이스 및 CPU (도시되지 않은)를 포함하는 시스템에 전력이 인가되기 시작할 때, 카운터(2)의 카운트값(CT)은 "0"이고, 지연 전압(VD)은 또한 0 V이므로, 지연 회로(4)의 지연 시간은 도 2의 4개 인버터(11 내지 14)의 지연 시간의 합, 예를 들면 5 nsec이다. 더미 데이터(DDT)의 위상이 외부 클럭(ECK)의 위상과 일치하도록 외부 클럭(ECK)으로부터 소정의 지연 시간 만큼 내부 클럭(ICK)을 지연시키는 방법은 종래 DLL 및 제1 실시예와 유사하다.
먼저, 시간(t0)에 반도체 디바이스 및 CPU (도시되지 않은)를 포함하는 시스템에 전력이 인가된 이후, 외부 클럭(ECK)이 반도체 디바이스에 대해 안정되게 공급될 때, CPU는 도 5 (2)에 도시된 바와 같이, 시간(t1)에 동기 동작 인에이블 신호(LEN)를 활성화 상태로 만들고, DLL이 동기될 때까지 소정의 시간 T1(예를 들면 수천 내지 수만 싸이클) 동안 이를 반도체 디바이스에 공급한다. 한편, 소정의 시간 T1및 추후 설명될 소정의 시간 T2, T3이 식 (1)을 만족시킬 필요성은 제1 실시예에서와 유사하다.
이 방식으로, 동기 동작 인에이블 신호(LEN)는 위상 비교 회로(21)의 인에이블 단자(E) 및 선택기(31)의 선택 단자(S)에 공급된다.
한편, 반도체 디바이스에 공급된 외부 단자(ECK) (도 6 (1)을 참고)는 위상 비교 회로(21)의 제1 입력 단자에 공급되고, 지연 회로(4)에서 4개 인버터(11 내지 14)의 지연 시간의 합인 지연 시간 (이 경우에서는 5 nsec) 만큼 동시에 지연되어, 내부 클럭(ICK)으로 선택기(31)의 제1 입력 단자(A) 및 FF(321내지 328)의 클럭 입력 단자(C)에 공급된다.
그래서, 선택기(31)는 제1 입력 단자(A)로 공급되는 내부 클럭(ICK)을 FF(321)의 데이터 입력 단자(D)에 공급하고, FF(321)는 내부 클럭(ICK)의 상승과 동기화되어 선택기(31)로부터 공급되는 내부 클럭(ICK)을 보유 및 출력하고, 이를 버퍼(331)에 공급한다. 버퍼(331)는 FF(321)로부터 공급된 내부 클럭(ICK)을 버퍼 처리하고, 이를 데이터(DT1)로 외부 단자에서 반도체 디바이스 외부로 출력하고, 또한 동시에 이를 더미 데이터(DDT)로 위상 비교 회로(21)의 제2 입력 단자에 공급한다 (도 6 (2)를 참고).
그 이후에 DDL의 지연 동기 동작은 제1 실시예에서 설명되는 것과 유사하므로, 여기서는 설명이 생략된다.
DLL이 이와 같이 동기될 때, 도 5 (2)에 도시된 바와 같이, CPU (도시되지 않은)는 동기 동작 인에이블 신호(LEN)를 비활성화 상태로 만들고, 이를 위상 비교 회로(21)의 인에이블 단자(E) 및 선택기(31)의 선택 단자(S)에 공급한다. 그에 의해, 위상 비교 회로(21)는 위상 비교 동작의 실행을 중단하므로, 제1 실시예와 유사하게, 내부 클럭(ICK)의 지연 상태가 유지되고, 외부 클럭(ECK)의 위상과 더미 데이터(DDT)의 위상 사이의 일치가 그대로 유지되고, 또한 외부 클럭(ECK)으로부터 소정의 지연 시간 만큼 내부 클럭(ICK)의 지연이 그대로 유지된다.
한편, 선택기(31)는 제2 입력 단자로 공급되는 데이터, 즉 반도체 디바이스내의 회로 소자 (도시되지 않은)로부터 공급된 8-비트 데이터 중 최하위 비트를 FF(321)의 입력 단자(D)에 공급한다. 이어서, FF(321)는 지연 회로(4)로부터 클럭 입력 단자(C)에 공급된 내부 클럭(ICK)의 상승과 동기화되어 선택기(31)로부터 공급된 8-비트 데이터의 최하위 비트를 보유 및 출력하고, 이를 대응하는 버퍼(331)에 공급한다. 유사한 방식으로, FF(322내지 328)는 내부 클럭(ICK)의 상승과 동기화되어 반도체 디바이스내의 회로 소자 (도시되지 않은)로부터 공급되고 반도체 디바이스로부터 출력되는 8-비트 데이터의 최하위 비트로부터 제2 내지 제7 (= 최상위) 비트를 보유 및 출력하고, 이를 대응하는 버퍼(332내지 338)에 출력한다. 이어서, 버퍼(331내지 338)는 각각 대응하는 FF(321내지 328)로부터 공급된 데이터를 버퍼 처리하고, 이들을 데이터(DT1내지 DT8)로 반도체 디바이스 외부에 공급한다. 그래서, 동기 동작 인에이블 신호(LEN)가 활성화 상태가 될 때, FF(321)와 버퍼(331)는 데이터(DT1)의 출력 회로로 동작하고, FF(322)와 버퍼(332), ..., 및 FF(328)와 버퍼(338)는 각각 데이터(DT2내지 DT8)의 출력 회로로 동작한다. 데이터(DT1내지 DT8)의 변화점은 도 7 (6)에 도시된 바와 같이 외부 클럭(ECK)의 상승과 일치한다.
DLL이 동기된 이래로 소정의 시간 T2, 예를 들면 100 μsec가 경과할 때, CPU (도시되지 않은)는 도 5 (2)에 도시된 바와 같이, 동기 동작 인에이블 신호(LEN)를 활성화 상태로 만들고, 이를 소정의 시간 T3(예를 들면, 약 1 μsec, 즉 약 10 내지 20 싸이클) 동안 반도체 디바이스에 공급된다. 그에 의해 , 동기 동작 인에이블 신호(LEN)는 위상 비교 회로(21)의 인에이블 단자(E) 및 선택기(31)의 선택 단자(S)에 공급된다.
한편, 반도체 디바이스에 공급된 외부 클럭(ECK) (도 8 (1)을 참고)은 위상 비교 회로(21)의 제1 입력 단자에 공급되고, 지연 회로(4)에서는 0.2 또는 0.3 V의 지연 전압(VD)에 따라 부가되는 지연 시간 및 4개 인버터(11 내지 14)의 지연 시간의 합인 지연 시간 만큼 동시에 지연된다. 이어서, 이는 내부 클럭(ICK)으로서 선택기(31)의 제1 입력 단자(A) 및 FF(321내지 328)의 클럭 입력 단자(C)에 공급된다.
선택기(31)는 이때 제1 입력 단자(A)에 공급된 내부 클럭(ICK)을 FF(321)의 데이터 입력 단자(D)에 공급한다. 그에 의해, FF(321)는 내부 클럭(ICK)의 상승과 동기화되어 선택기(31)로부터 공급된 내부 클럭(ICK)을 보유 및 출력하고, 이를 버퍼(331)에 공급한다. 이어서, 버퍼(331)는 FF(321)로부터 공급된 내부 클럭(ICK)을 버퍼 처리하고, 이를 데이터(DT1)로 외부 단자에서 반도체 디바이스 외부에 출력하고, 이를 위상 비교 회로(21)의 제2 입력 단자에 더미 데이터(DDT)로 공급한다 (도 8 (2)를 참고).
DLL 동기의 섬세한 조정 동작은 상기 실시예에서와 유사하므로, 여기서는 그 설명이 생략된다. DLL 동기의 섬세한 조정 동작은 도 5에 도시된 바와 같이 시스템에 전력이 공급되는 동안 매 다른 소정의 싸이클 T2마다 반복된다.
상술된 바와 같이, 본 실시예에서는 동기 동작 인에이블 신호(LEN)가 활성화 상태일 때 FF(321)와 버퍼(331)가 출력 더미 회로로 동작하고, 동기 동작 인에이블 신호(LEN)가 비활성화 상태일 때는 데이터(DT1)의 출력 회로로 동작하며, 이는 FF(322)와 버퍼(332) 등에 대해서도 유사하다. 그러므로, 지연 동기 동작 전용의 출력 더미 회로를 제공할 필요가 없으므로, 실시예 1에서 얻어진 효과에 반도체 디바이스의 칩 크기가 그 만큼 감소될 수 있는 효과가 부가된다.
비록 바람직한 실시예가 도면을 참고로 상술되었지만, 본 발명은 상기 실시예에 제한되지 않는다. 또한, 본 발명은 본 발명의 범위내에서 설계될 수 있는 모든 변경 및 수정을 포함한다.
예를 들면, 제1 실시예는 더미 패턴을 발생하는 구성성분으로 쉬프트 레지스터(25)를 사용한다. 그러나, 본 발명은 그 구성성분으로 제한되지 않는다. 다른 방법으로, 구성성분은 지연 동기 동작이 시작될 때 초기값을 미리 설정하거나 재설정하고 소정의 싸이클 및 소정의 비율로 "H" 레벨 및 "L" 레벨이 반복되는 더미 패턴을 발생할 수 있는 수단이 될 수 있다. 예를 들면, 메모리에 미리 저장된 더미 패턴이 동기 동작 인에이블 신호(LEN)를 메모리에 공급함으로서 판독되고, 이어서 FF(22)의 데이터 입력 단자(D)에 직접 공급될 수 있다. 또한, 제2 실시예와 같이, 내부 클럭(ICK)이 NAND 게이트(26)의 제1 입력 단자에 공급될 수 있다. 반대로, 제2 실시예에서는 쉬프트 레지스터(25)나 상기 메모리로부터 판독된 더미 패턴이 선택기(31)의 제1 입력 단자(A)에 공급될 수 있다. 더욱이, 더미 패턴을 발생하는 수단은 반전된 데이터 입력 단자(Q) 및 데이터 입력 단자(D)가 연결되는 1-스테이지 (stage) FF로 구성될 수 있다.
또한, 제1 실시예에서, 디코더(24)는 CPU (도시되지 않은)로부터 공급된 지연 동기 명령(DLC)을 복호화하고, 동기 동작 인에이블 신호(LEN)를 위상 비교 회로(21)의 인에이블 단자(E) 및 NAND 게이트(26)의 제2 입력 단자에 공급하는 구성성분으로 사용되고, 제2 실시예에서는 동기 동작 인에이블 신호(LEN)를 CPU (도시되지 않은)로부터 위상 비교 회로(21)의 인에이블 단자(E) 및 선택기(31)의 선택 단자(S)에 직접 공급하도록 사용된다. 그러나, 본 발명은 이에 제한되지 않는다. 예를 들면, 제1 실시예에서, 이는 동기 동작 인에이블 신호(LEN)를 CPU (도시되지 않은)로부터 위상 비교 회로(21)의 인에이블 단자(E) 및 NAND 게이트(26)의 제2 입력 단자에 직접 공급하도록 사용될 수 있고, 제2 실시예에서는 디코더(24)가 CPU (도시되지 않은)로부터 공급된 지연 동기 명령(DLC)을 복호화하고, 동기 동작 인에이블 신호(LEN)를 위상 비교 회로(21)의 인에이블 단자(E) 및 선택기(31)의 선택 단자(S)에 공급하도록 사용될 수 있다.
상기 실시예에서, 동기 동작 인에이블 신호(LEN)가 활성화 상태인 주기 동안, 지연 동기 동작이 섬세한 조정 동작의 처리 중이므로, 데이터(DT1) 및 데이터(DT2) 또는 데이터(DT1내지 DT8)는 반도체 디바이스 외부로 출력될 수 없다. 그러나, 지연 동기 동작의 섬세한 조정 동작은 반도체 디바이스의 동작에 문제를 일으키지 않은 범위, 즉 DRAM에서의 리프레시 (refresh) 동작과 같이 반도체 디바이스의 특징으로 인해 데이터가 출력되도록 허용되지 않는 주기나 반도체 디바이스가 억세스되지 않는 주기에 간헐적으로 실행될 수 있다. DRAM에서 지연 동기 동작의 섬세한 조정 동작이 리프레시 동작 동안 실행될 때, 리프레시 명령은 특수한 지연 동기 명령(DLC)으로 대치될 수 있다.
또한, 상기 실시예에서, 지연 동기 동작의 섬세한 조정 동작은 매 다른 소정의 시간 T2마다 실행된다. 그러나, 본 발명은 이 싸이클에 제한되지 않는다. 상술된 바와 같이, 일반적으로, 더미 데이터(DDT)와 외부 클럭(ECK) 사이의 위상차는 반도체 디바이스의 주변 온도에 의존해 변한다. 그러므로, 반도체 디바이스의 주변 온도를 검출하는 온도 센서가 반도체 디바이스 부근에 부착되고, 반도체 디바이스의 동작에 문제를 일으키지 않는 주기에서 온도 센서의 출력 신호에 따라 지연 동기 동작의 섬세한 조정 동작이 일시적으로 실행되도록 CPU가 허용하는 것이 적용가능하다.
상기 실시예에서, 지연 회로(4)는 도 2에 도시된 구성을 사용한다. 그러나, 본 발명은 그 구성에 제한되지 않는다. 지연 회로(4)는 전체 지연 시간이 한 싸이클의 외부 클럭(ECK)내에서 변화될 수 있는 구성을 가질 수 있다.
상기 실시예에서, DLL의 구성 중, 위상 비교 회로(21)는 외부 클럭(ECK)과 더미 데이터(DDT)의 위상차에 따라 업 클럭(UCK) 또는 다운 클럭(DCK)을 출력하는 구성성분으로 사용되고, 카운터(2)는 공급된 업 클럭(UCK) 또는 다운 클럭(DCK)에 따라 카운트값(CT)을 상향 또는 하향으로 카운트하는 구성성분으로 사용되고, 또한 DAC(3)는 카운트값(CT)을 아날로그 전압(VD)으로 변환하는 구성성분으로 사용된다. 그러나, 본 발명은 이에 제한되지 않는다. 간략하게, DLL은 외부 클럭(ECK) 및 반도체 디바이스의 외부로 출력되는 실제 데이터 사이의 위상차에 따라 지연 회로의 지연 시간을 변화시키는데 사용되는 데이터 또는 전압의 출력을 허용하고, 지연 동기 동작이 중단된 동안 변환된 지연 시간을 유지하는데 사용되는 데이터 또는 전압의 출력을 허용하는 구성을 가질 수 있다.
본 발명에서, 지연 동기 동작은 명령이나 신호가 외부로부터 공급될 때만 간헐적으로 실행되고, 지연 동기 동작에서 변화되는 지연 시간은 명령이나 신호가 공급되지 않은 주기에서 이후에 유지된다. 그러므로, 섬세한 지연 동기 동작은 매우 낮은 전력 소모로 실행될 수 있다.
또한, 본 발명에서, 내부 클럭(ICK)과 외부 클럭(ECK)사이의 위상 비교를 실행하는데 사용되는 더미 패턴은 데이터가 실제 출력되는 출력 회로와 똑같은 특징을 갖는 출력 회로를 통해 구해진다. 그러므로, 패키지의 특징 및 설치 조건에 의존하여 영향을 받는 여진 인턱턴스 및 캐패시턴스 로드에 관계없이, 내부 클럭(ICK)과 외부 클럭(ECK) 사이에 정확한 일치성이 구해질 수 있다. 그에 의해, 지연 동기 동작이 항상 정확하게 실행될 수 있다.
특히, 본 발명의 제2 실시예에서는 데이터가 실제 출력되는 출력 회로와 똑같은 구성을 갖는 출력 회로가 내부 클럭(ICK)과 외부 클럭(ECK) 사이의 위상 비교를 실행하는데 사용된다. 그러므로, 지연 동기 동작 전용의 출력 더미 회로를 제공할 필요가 없으므로, 반도체 디바이스의 칩 크기가 그 만큼 감소될 수 있다.
비록 본 발명은 완전하고 명확한 설명을 위해 특정 실시예에 대해 설명되었지만, 첨부된 청구항은 이에 제한되지 않고, 종래 기술에 숙련된 자에 의한 모든 수정 및 변경 구조를 여기서 설명된 기본 지시내에 명확하게 드는 것으로 구성된다.

Claims (19)

  1. 지연 동기 루프(delay locked loop)에 대한 동기화 방법에 있어서:
    지연 시간을 변화시킴으로서 외부 클럭(ECK)으로부터 소정의 지연 시간 만큼 지연된 내부 클럭(ICK)과 동기화되어 외부로 출력되는 데이터의 위상과 외부로부터 공급되는 외부 클럭(ECK)의 위상을 일치시키는 지연 동기 동작을 실행하고, 그에 의해 외부 클럭(ECK)과 동기화된 내부 클럭(ICK)을 발생하는 단계를 구비하고,
    외부로부터 명령이나 신호가 공급될 때만 상기 지연 동기 동작이 실행되고, 명령이나 신호가 공급되지 않을 때는 앞서 변화된 지연 시간이 유지되는 동기화 방법.
  2. 제 1 항에 있어서,
    상기 데이터는 "H" 레벨 및 "L" 레벨이 소정의 싸이클 및 소정의 비율로 반복되는 더미 패턴 (dummy pattern)이고, 상기 더미 패턴은 정상적인 동작시 내부 클럭(ICK)을 동기화하여 외부로 실제 데이터를 출력하는 출력 회로를 통해, 또는 상기 출력 회로와 똑같은 기능 및 특징을 갖는 회로를 통해 출력되는 동기화 방법.
  3. 제 1 항에 있어서,
    상기 더미 패턴은 쉬프트 레지스터 (shift register)나 메모리로부터 판독되거나, 내부 클럭(ICK)인 동기화 방법.
  4. 지연 동기 루프에 있어서,
    외부에서 공급된 외부 클럭(ECK)으로부터 소정의 지연 시간 만큼 지연된 내부 클럭(ICK)을 출력하는 지연 회로;
    내부 클럭(ICK)과 동기화되는 데이터를 외부로 출력하는 출력 회로;
    출력 회로의 출력 데이터의 위상을 외부 클럭(ECK)의 위상과 비교하는 위상 비교 회로; 및
    상기 위상 비교 회로의 위상 비교 결과에 따라 지연 시간을 변화시키는 지연 시간 변화 수단을 구비하고,
    외부로부터 명령이나 신호가 공급될 때만 상기 지연 동기 루프가 외부 클럭(ECK)과 동기화되는 내부 클럭(ICK)을 발생하도록 지연 동기 동작을 실행하고, 명령이나 신호가 공급되지 않을 때는 상기 지연 시간 변화 수단이 앞서 변화된 지연 시간을 유지하는 지연 동기 루프.
  5. 제 4 항에 있어서,
    "H" 레벨 및 "L" 레벨이 소정의 싸이클 및 소정의 비율로 반복되는 더미 패턴을 발생하고, 외부로부터 명령이나 신호가 공급될 때 더미 패턴을 상기 출력 회로에 공급하는 더미 패턴 발생 수단을 더 구비하는 지연 동기 루프.
  6. 제 4 항에 있어서,
    상기 출력 회로는 정상적인 동작시 내부 클럭(ICK)을 동기화하여 외부로 실제 데이터를 출력하고, 외부로부터 명령이나 신호가 공급될 때 "H" 레벨 및 "L" 레벨이 소정의 싸이클 및 소정의 비율로 반복되는 더미 패턴을 출력하는 회로인 지연 동기 루프.
  7. 제 4 항에 있어서,
    상기 출력 회로는 정상적인 동작시 내부 클럭(ICK)을 동기화하여 외부로 실제 데이터를 출력하는 출력 회로와 똑같은 기능 및 특징을 갖는 지연 동기 루프.
  8. 제 5 항에 있어서,
    상기 더미 패턴 발생 수단은 쉬프트 레지스터 또는 메모리로 구성되는 지연 동기 루프.
  9. 제 4 항에 있어서,
    상기 출력 회로에는 상기 데이터로 내부 클럭(ICK)이 입력되는 지연 동기 루프.
  10. 반도체 디바이스에 있어서,
    외부에서 공급된 외부 클럭(ECK)으로부터 소정의 지연 시간 만큼 지연된 내부 클럭(ICK)을 출력하는 지연 회로;
    내부 클럭(ICK)과 동기화되는 데이터를 외부로 출력하는 출력 회로;
    출력 회로의 출력 데이터의 위상을 외부 클럭(ECK)의 위상과 비교하는 위상 비교 회로; 및
    상기 위상 비교 회로의 위상 비교 결과에 따라 지연 시간을 변화시키는 지연 시간 변화 수단을 갖춘 지연 동기 루프를 구비하고,
    외부로부터 명령이나 신호가 공급될 때만 상기 지연 동기 루프가 외부 클럭(ECK)과 동기화되는 내부 클럭(ICK)을 발생하도록 지연 동기 동작을 실행하고, 명령이나 신호가 공급되지 않을 때는 상기 지연 시간 변화 수단이 앞서 변화된 지연 시간을 유지하는 반도체 디바이스.
  11. 반도체 디바이스에 있어서,
    외부에서 공급된 외부 클럭(ECK)으로부터 소정의 지연 시간 만큼 지연된 내부 클럭(ICK)을 출력하는 지연 회로;
    내부 클럭(ICK)과 동기화되는 다수의 데이터를 외부로 출력하는 다수의 출력 회로;
    소정의 싸이클 및 소정의 비율로 "H" 레벨 및 "L" 레벨이 반복되도록 형성된 더미 패턴으로, 상기 다수의 출력 회로 중 하나에 공급되고 그로부터 출력되는 더미 패턴의 위상을 외부 클럭(ECK)의 위상과 비교하는 위상 비교 회로; 및
    상기 위상 비교 회로의 위상 비교 결과에 따라 지연 시간을 변화시키는 지연 시간 변화 수단을 구비하고,
    외부로부터 명령이나 신호가 공급될 때만 외부 클럭(ECK)과 동기화되는 내부 클럭(ICK)을 발생하는 지연 동기 동작이 실행되고, 명령이나 신호가 공급되지 않을 때는 상기 지연 시간 변화 수단이 앞서 변화된 지연 시간을 유지하고, 더미 패턴이 공급된 상기 출력 회로는 내부 클럭(ICK)과 동기화되는 데이터를 외부에 출력하는 반도체 디바이스.
  12. 제 11 항에 있어서,
    상기 더미 패턴은 쉬프트 레지스터 또는 메모리로부터 판독되거나, 내부 클럭(ICK)인 반도체 디바이스.
  13. 제 11 항에 있어서,
    상기 다수의 출력 회로 중에서, 더미 패턴이 공급된 상기 출력 회로를 제외한 출력 회로는 각각 더미 패턴이 공급된 상기 출력 회로의 출력 단자와 상기 위상 비교 회로의 입력 단자 사이에 연결된 와이어의 와이어 캐패시턴스 (wiring capacitance)를 보상하도록 캐패시터에 연결된 출력 단자를 갖는 반도체 디바이스.
  14. 제 10 항에 있어서,
    상기 명령이나 신호는 상기 반도체 디바이스의 특징으로 인해 데이터가 출력되도록 허용되지 않는 주기 또는 상기 반도체 디바이스가 억세스되지 않는 주기에 공급되는 반도체 디바이스.
  15. 제 11 항에 있어서,
    상기 명령이나 신호는 상기 반도체 디바이스의 특징으로 인해 데이터가 출력되도록 허용되지 않는 주기 또는 상기 반도체 디바이스가 억세스되지 않는 주기에 공급되는 반도체 디바이스.
  16. 제 14 항에 있어서,
    상기 반도체 디바이스는 반도체 저장기이고, 상기 반도체 디바이스의 특징으로 인해 데이터가 출력되도록 허용되지 않는 주기는 데이터의 리프레시 (refresh) 동작이 실행되는 주기인 반도체 디바이스.
  17. 제 15 항에 있어서,
    상기 반도체 디바이스는 반도체 저장기이고, 상기 반도체 디바이스의 특징으로 인해 데이터가 출력되도록 허용되지 않는 주기는 데이터의 리프레시 (refresh) 동작이 실행되는 주기인 반도체 디바이스.
  18. 제 10 항에 있어서,
    상기 반도체 디바이스의 주변 온도를 검출하고, 상기 반도체 디바이스 부근에 위치하는 온도 센서를 더 구비하고,
    상기 명령이나 신호는 상기 온도 센서의 출력 신호에 따라 공급되는 반도체 디바이스.
  19. 제 11 항에 있어서,
    상기 반도체 디바이스의 주변 온도를 검출하고, 상기 반도체 디바이스 부근에 위치하는 온도 센서를 더 구비하고,
    상기 명령이나 신호는 상기 온도 센서의 출력 신호에 따라 공급되는 반도체 디바이스.
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