TWI738606B - 信號同步裝置 - Google Patents

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Abstract

一種信號同步裝置。數位電路計數第一時脈信號以產生計數值，依據計數值產生輸出電壓。類比電路依據輸出電壓產生回授信號。同步電路依據第二時脈信號取樣回授信號，而產生同步信號。控制電路依據第二時脈信號以及同步信號產生電壓控制信號控制數位電路停止計數第一時脈信號，其中第一時脈信號的頻率低於第二時脈信號的頻率。

Description

信號同步裝置
本發明是有關於一種電子裝置，且特別是有關於一種信號同步裝置。
集成電路發展至今已趨向複雜化，一個晶片內不僅僅集合了類比與數位電路設計，數位電路內部也同時存在著數個不同頻率的運作區域，為了避免數位信號在不同頻域之間互相傳遞而使數位信號出現亞穩(metastable)現象，數位信號在跨頻域之間都仰賴著同步電路來避免亞穩現象的產生。
在習知技術中，一般常使用的同步電路設計為藉由串接的兩級正反器(D flip-flop)來避免亞穩現象的產生。其中，當第一級正反器發生亞穩現象時，第二級的正反器可將出現亞穩現象的信號修正回來，避免亞穩現象造成數位電路運作錯誤。然而，由於數位信號在通過兩級正反器會有兩個週期的信號延遲，使得兩級正反器同步電路並不適合需進行即時控制的應用。
本發明提供一種信號同步裝置，可在避免亞穩現象的產生的同時，滿足類比信號同步到數位信號的頻域時的即時控制需求。
本發明的信號同步裝置包括數位電路、類比電路、同步電路以及控制電路。數位電路計數第一時脈信號以產生計數值，依據計數值產生輸出電壓。類比電路耦接數位電路，依據輸出電壓產生回授信號。同步電路耦接類比電路，依據第二時脈信號取樣回授信號，而產生同步信號。控制電路耦接數位電路以及同步電路，依據第二時脈信號以及同步信號產生電壓控制信號控制數位電路停止計數第一時脈信號。控制電路包括第一及閘以及多個正反器。第一及閘的輸出端耦接數位電路。多個正反器彼此串聯連接於同步電路的輸出端與第一及閘的輸入端之間，響應第二時脈信號而依序地傳遞同步信號，第一及閘的輸入端耦接各正反器的輸出端以及同步電路的輸出端，並依據各正反器的輸出信號以及同步信號產生電壓控制信號，其中第一時脈信號的頻率低於第二時脈信號的頻率。
在本發明的一實施例中，上述的信號同步裝置還包括頻率調整電路，其耦接數位電路，調整第二時脈信號的頻率以產生第一時脈信號。
在本發明的一實施例中，上述的正反器的數量滿足下列式子:
Figure 02_image001
其中N為正反器的數量，FC1為第一時脈信號的頻率，FC2為第二時脈信號的頻率。
在本發明的一實施例中，上述的數位電路包括計數器，耦接第一及閘的輸出端，計數第一時脈信號，而產生計數值，受控於電壓控制信號停止計數第一時脈信號。穩壓器耦接計數器以及類比電路，依據計數值產生該輸出電壓。
在本發明的一實施例中，上述的信號同步裝置還包括反相器，其輸入端與輸出端分別耦接第一及閘的輸出端與計數器的輸入端，計數器依據反相器的輸出信號停止計數第一時脈信號。
在本發明的一實施例中，上述的信號同步裝置還包括第二及閘，其輸入端耦接反相器的輸出端並接收致能信號，第二及閘的輸出端耦接計數器的輸入端，第二及閘依據致能信號以及反相器的輸出信號控制計數器停止計數第一時脈信號。
在本發明的一實施例中，上述的同步電路包括第一同步正反器以及第二同步正反器。第二同步正反器與第一同步正反器串接於類比電路與控制電路之間，第一同步正反器與第二同步正反器響應第二時脈信號而依序地傳遞回授信號，以於第二同步正反器的輸出端輸出同步信號。
在本發明的一實施例中，上述的類比電路為比較器，比較器的輸入端耦接數位電路的輸出端以及參考電壓，比較器的輸出端耦接同步電路，比較器比較輸出電壓與參考電壓而產生回授信號。
在本發明的一實施例中，上述的信號同步裝置還包括第一開關電路，其耦接數位電路的輸出端、比較器的輸入端以及信號產生電路的輸出端，受控於第一切換信號而將比較器的輸入端連接至數位電路的輸出端或信號產生電路的輸出端。
在本發明的一實施例中，上述的信號同步裝置還包括栓鎖電路以及第二開關電路。栓鎖電路栓鎖比較器的輸出信號。第二開關電路耦接類比電路的輸出端、同步電路以及栓鎖電路，受控於第二切換信號而將比較器的輸出端連接至同步電路的輸入端或栓鎖電路的輸入端。
基于上述，本發明的實施例使數位電路產生輸出電壓所依據的時脈信號的頻率低於輸入至同步電路以及控制電路的時脈信號的頻率，可使控制電路即時地反應類比電路輸出的回授信號的改變控制數位電路的輸出電壓，以在避免亞穩現象的產生的同時，滿足類比信號同步到數位信號的頻域時的即時控制需求。此外，藉由將控制電路中多個串接的正反器的輸出端耦皆至及閘的輸入端，並依據及閘輸出的電壓控制信號控制數位電路的輸出電壓，可避免類比電路提供的回授信號抖動造成信號同步裝置出現異常。
圖1是依照本發明的實施例的一種信號同步裝置的示意圖，請參照圖1。信號同步裝置可包括數位電路102、類比電路104、同步電路106以及控制電路108，數位電路102耦接類比電路104以及控制電路108，同步電路106耦接類比電路104以及控制電路108。其中，數位電路102可計數時脈信號clk_L以產生計數值，並依據計數值產生對應計數值的輸出電壓Vo。類比電路104可依據輸出電壓產生回授信號d_in給同步電路106，同步電路106可依據時脈信號clk_H對回授信號d_in進行取樣而產生同步信號sync2，其中時脈信號clk_L的頻率低於時脈信號clk_H的頻率。舉例來說，控制電路108則可依據同步信號sync2以及時脈信號clk_H產生電壓控制信號En_cnt給數位電路102，以控制數位電路102停止計數時脈信號clk_L，進而校正輸出電壓Vo。
進一步來說，控制電路108可如圖1所示，包括及閘AND1以及串接的多個正反器F1~FN，其中正反器F1的資料輸入端耦接同步電路106，正反器F1的資料輸出端則耦接下一級正反器F2，依此類推，第N-1級正反器FN-1的資料輸出端耦接第N級正反器FN的資料輸入端。各正反器F1~FN的輸出端耦接及閘AND1的輸入端，各正反器F1~FN的時脈輸入端接收時脈信號clk_H。正反器F1~FN響應時脈信號clk_H而依序地傳遞同步信號sync2。及閘AND1的輸入端耦接各正反器F1~FN的輸出端以及同步電路106的輸出端，及閘AND1的輸出端則耦接數位電路102。
如此藉由將同步電路106的輸出端以及正反器F1~FN的輸出端耦接至及閘AND1的輸入端，可確保控制電路108在類比電路104提供的回授信號d_in在無抖動的情形下，亦即當正反器F1~FN輸出的取樣信號db1~dbN以及同步信號sync2皆為相同的邏輯準位時，才控制數位電路102停止計數時脈信號clk_L，以避免誤動作的情形發生。此外，由於時脈信號clk_L的頻率設定為低於時脈信號clk_H的頻率，因此控制電路108可即時地反應類比電路104輸出的回授信號d_in的變化控制數位電路102的輸出電壓，而可在避免亞穩現象產生的同時，滿足類比信號同步到數位信號的頻域時的即時控制需求。
進一步來說，可使控制電路108中正反器的數量N滿足下式，以確保控制電路108可避免誤動作的情形發生，並滿足類比信號同步到數位信號的頻域時的即時控制需求。
Figure 02_image003
(1)
其中FC1為時脈信號clk_L的頻率，FC2為時脈信號clk_H的頻率。
圖2是依照本發明另一實施例的一種信號同步裝置的示意圖。在本實施例中，信號同步裝置可更包括頻率調整電路202、及閘AND2以及反相器INV1，數位電路102可包括計數器204以及穩壓器206，同步電路106可包括串接的同步正反器FS1以及FS2。頻率調整電路202耦接計數器204以及系統SYS1，系統SYS1可例如為中央處理器，然不以此為限。及閘AND2的輸入端耦接系統SYS1以及反相器INV1的輸出端，及閘AND2的輸出端耦接計數器204，反相器INV1的輸入端則耦接及閘AND1的輸出端。此外，在本實施例中，類比電路104為使用比較器208來實施。
在本實施例中，時脈信號clk做為時脈信號clk_H使用，時脈信號clk可經由頻率調整電路202進行頻率調整，頻率調整電路202可例如以除頻電路來實施，而對時脈信號clk進行除頻，除頻得到時脈信號clk/div做為時脈信號clk_L使用。在部份實施例中，頻率調整電路202也可以倍頻電路來實施，而不以本實施例為限。計數器可計數時脈信號clk，並依據計數時脈信號clk得到的計數值輸出調整信號TRIM給穩壓器206，以控制穩壓器調整輸出電壓Vo。比較器208可將輸出電壓Vo與參考電壓V_Bias進行比較，而產生回授信號d_in至同步正反器FS1的資料輸入端。同步正反器FS1以及FS2可響應時脈信號clk傳遞回授信號d_in，而於同步正反器FS1以及FS2的輸出端分別產生同步信號sync1以及sync2。
如圖3的信號波形圖所示，藉由同步正反器FS1以及FS2對回授信號d_in進行取樣，出現於同步正反器FS1所輸出的同步信號sync1的亞穩現象(如虛線圈選處所示)，經由同步正反器FS2再次取樣後即可被消除。此外，正反器F1~FN傳遞同步信號sync2所造成的信號延遲使得正反器FN所輸出的取樣信號dbN晚於取樣信號db1三個信號週期(假設在圖3實施例中N等於3)，在回授信號d_in未出現抖動的情形下，及閘AND1的輸出信號dbout可依據取樣信號db1~dbN以及同步信號sync2轉為高邏輯準位，而若回授信號d_in出現抖動的情形，及閘AND1的輸出信號dbout轉為高邏輯準位的時間點將被進一步延遲，直到取樣信號db1~dbN以及同步信號sync2同時為高邏輯準位時才轉為高邏輯準位。如此可避免及閘AND1的輸出信號dbout造成信號同步裝置的誤動作。
及閘AND1的輸出信號dbout可經由反相器INV1以及及閘AND2，被轉換為電壓控制信號En_cnt，以控制計數器204的計數動作。例如在信號同步裝置應用於電壓產生器的情形下，可在比較器208輸出的回授信號d_in發生變化時(例如由高邏輯準位轉為低邏輯準位或由低邏輯準位轉為高邏輯準位時)，透過同步電路106、控制電路108、反相器INV1以及及閘AND2產生電壓控制信號En_cnt，以控制計數器204停止計數，進而校正穩壓器206的輸出電壓Vo。
在部份實施例中，上述的參考電壓V_Bias可為應用信號同步裝置的晶片的內部的參考電壓，亦即系統SYS1僅需提供時脈信號clk給信號同步裝置即可進行輸出電壓Vo的校正，以使輸出電壓Vo符合負載端的需求，而不需另外從外部裝置提供參考電壓，且可減少為了校正電壓偏差而額外預留的電路面積。此外，在其它實施例中，時脈信號clk以及參考電壓V_Bias也可由外部提供，例如當進行信號同步裝置的量產測試時，可將外部提供的時脈信號clk以及參考電壓V_Bias同時提供給多個信號同步裝置進行輸出電壓Vo的校正，大幅提高檢測效率，而不需如習知技術般在進行輸出電壓校正時須同時檢測輸出電壓，一次僅能檢測一顆晶片。
在圖3實施例中，電壓控制信號En_cnt可更依據系統SYS1所提供的致能信號En產生。亦即可藉由系統SYS1提供的致能信號En決定是否允許及閘AND2輸出電壓控制信號En_cnt。例如當系統SYS1提供的致能信號En為低邏輯準位時，無論及閘AND1的輸出信號dbout是否為高邏輯準位，皆無法使電壓控制信號En_cnt轉為高邏輯準位來控制計數器204的計數動作(例如使計數器停止計數或開始計數)。
值得注意的是，在部份實施例中，信號同步裝置可選擇性地不包括及閘AND2以及反相器INV1，或不包括及閘AND2以及反相器INV1之其一。在信號同步裝置不包括及閘AND2的情形下，反相器INV1的輸出端耦接計數器204，此時電壓控制信號En_cnt將由反相器INV1提供。而在不包括反相器INV1的情形下，及閘AND2的輸入端耦接及閘AND1的輸出端與系統SYS1，及閘AND2改為依據致能信號En與及閘AND1的輸出信號dbout產生電壓控制信號En_cnt。
圖4是依照本發明另一實施例的一種信號同步裝置的示意圖。在本實施例中，信號同步裝置更包括開關電路402、404以及栓鎖電路406，其中開關電路402耦接穩壓器206的輸出端、信號產生電路SG1的輸出端以及比較器208的輸入端，開關電路404耦接比較器208的輸出端、栓鎖電路406以及同步正反器FS1的資料輸入端。
開關電路402可受控於切換信號SW1將比較器208的輸入端連接至穩壓器206的輸出端或信號產生電路SG1的輸出端，其中信號產生電路SG1可例如為應用信號同步裝置的晶片內的其它應用電路，藉由開關電路402的切換操作可使信號產生電路SG1共用的信號同步裝置的比較器208，而可降低晶片的製作成本。此外，開關電路404可受控於切換信號SW2而將比較器208的輸出端連接至同步正反器FS1的資料輸入端或栓鎖電路406的輸入端。例如在信號同步裝置需進行輸出電壓Vo的校正時，開關電路402可受控於切換信號SW1將比較器208的輸入端連接至穩壓器206的輸出端，而開關電路404可受控於切換信號SW2將比較器208的輸出端連接至同步正反器FS1的資料輸入端。由於栓鎖電路406可栓鎖住比較器208與信號產生電路SG1連接時得輸出結果，因此即使將比較器208的輸入端切換連接至穩壓器206的輸出端，並將比較器208的輸出端連接至同步正反器FS1的資料輸入端，也不會影響使用與信號產生電路SG1連接時的比較器208的輸出信號的其它電路的運作。
綜上所述，本發明的實施例使數位電路產生輸出電壓所依據的時脈信號的頻率低於輸入至同步電路以及控制電路的時脈信號的頻率，可使控制電路即時地反應類比電路輸出的回授信號的改變控制數位電路的輸出電壓，以在避免亞穩現象的產生的同時，滿足類比信號同步到數位信號的頻域時的即時控制需求。此外，藉由將控制電路中多個串接的正反器的輸出端耦皆至及閘的輸入端，並依據及閘輸出的電壓控制信號控制數位電路的輸出電壓，可避免類比電路提供的回授信號抖動造成信號同步裝置出現異常。在部份實施例中還可利用栓鎖電路以及兩個開關電路使類比電路可與其它電路共用，而可降低晶片的製作成本，且不會影響到晶片正常運作。
102:數位電路 104:類比電路 106:同步電路 108:控制電路 202:頻率調整電路 204:計數器 206:穩壓器 208:比較器 402、404:開關電路 406:栓鎖電路 AND1、AND2:及閘 clk_L、clk_H、clk、clk/div:時脈信號 d_in:回授信號 Vo:輸出電壓 sync1、sync2:同步信號 En_cnt:電壓控制信號 F1~FN:正反器 db1~dbN:取樣信號 INV1:反相器 FS1、FS2:同步正反器 SYS1:系統 TRIM:調整信號 V_Bias:參考電壓 dbout:輸出信號 SG1:信號產生電路 SW1、SW2:切換信號
圖1是依照本發明實施例的一種信號同步裝置的示意圖。 圖2是依照本發明另一實施例的一種信號同步裝置的示意圖。 圖3是依照本發明實施例的信號同步裝置的信號波形的示意圖。 圖4是依照本發明另一實施例的一種信號同步裝置的示意圖。
102:數位電路
104:類比電路
106:同步電路
108:控制電路
AND1:及閘
clk_L、clk_H:時脈信號
d_in:回授信號
Vo:輸出電壓
sync2:同步信號
En_cnt:電壓控制信號
F1~FN:正反器
db1~dbN:取樣信號

Claims (10)

  1. 一種信號同步裝置，包括： 一數位電路，計數一第一時脈信號以產生一計數值，依據該計數值產生一輸出電壓； 一類比電路，耦接該數位電路，依據該輸出電壓產生一回授信號； 一同步電路，耦接該類比電路，依據一第二時脈信號取樣該回授信號，而產生一同步信號；以及 一控制電路，耦接該數位電路以及該同步電路，依據該第二時脈信號以及該同步信號產生一電壓控制信號控制該數位電路停止計數該第一時脈信號，該控制電路包括： 一第一及閘，其輸出端耦接該數位電路；以及 多個正反器，彼此串聯連接於該同步電路的輸出端與該第一及閘的輸入端之間，響應該第二時脈信號而依序地傳遞該同步信號，該第一及閘的輸入端耦接各該正反器的輸出端以及該同步電路的輸出端，並依據各該正反器的輸出信號以及該同步信號產生該電壓控制信號，其中該第一時脈信號的頻率低於該第二時脈信號的頻率。
  2. 如請求項1所述的信號同步裝置，還包括： 一頻率調整電路，耦接該數位電路，調整該第二時脈信號的頻率以產生該第一時脈信號。
  3. 如請求項1所述的信號同步裝置，其中該些正反器的數量滿足下列式子:
    Figure 03_image001
    其中N為該些正反器的數量，FC1為該第一時脈信號的頻率，FC2為該第二時脈信號的頻率。
  4. 如請求項1所述的信號同步裝置，其中該數位電路包括： 一計數器，耦接該第一及閘的輸出端，計數該第一時脈信號，而產生該計數值，受控於該電壓控制信號停止計數該第一時脈信號；以及 一穩壓器，耦接該計數器以及該類比電路，依據該計數值產生該輸出電壓。
  5. 如請求項4所述的信號同步裝置，還包括： 一反相器，其輸入端與輸出端分別耦接該第一及閘的輸出端與該計數器的輸入端，該計數器依據該反相器的輸出信號停止計數該第一時脈信號。
  6. 如請求項5所述的信號同步裝置，還包括： 一第二及閘，其輸入端耦接該反相器的輸出端並接收一致能信號，該第二及閘的輸出端耦接該計數器的輸入端，該第二及閘依據該致能信號以及該反相器的輸出信號控制該計數器停止計數該第一時脈信號。
  7. 如請求項1所述的信號同步裝置，其中該同步電路包括： 一第一同步正反器；以及 一第二同步正反器，與該第一同步正反器串接於該類比電路與該控制電路之間，該第一同步正反器與該第二同步正反器響應該第二時脈信號而依序地傳遞該回授信號，以於該第二同步正反器的輸出端輸出該同步信號。
  8. 如請求項1所述的信號同步裝置，其中該類比電路為一比較器，該比較器的輸入端耦接該數位電路的輸出端以及一參考電壓，該比較器的輸出端耦接該同步電路，該比較器比較該輸出電壓與該參考電壓而產生該回授信號。
  9. 如請求項8所述的信號同步裝置，還包括： 一第一開關電路，耦接該數位電路的輸出端、該比較器的輸入端以及一信號產生電路的輸出端，受控於一第一切換信號而將該比較器的輸入端連接至該數位電路的輸出端或該信號產生電路的輸出端。
  10. 如請求項9所述的信號同步裝置，還包括： 一栓鎖電路，栓鎖該比較器的輸出信號；以及 一第二開關電路，耦接該類比電路的輸出端、該同步電路以及該栓鎖電路，受控於一第二切換信號而將該比較器的輸出端連接至該同步電路的輸入端或該栓鎖電路的輸入端。
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