JP4416737B2 - クロックリカバリ回路及び通信デバイス - Google Patents

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Description

本発明は、クロックリカバリ回路及び通信デバイスに関する。特に本発明は、データ信号に対するクロック信号のタイミングを調整するクロックリカバリ回路、及び当該クロックリカバリ回路を備えた通信デバイスに関する。
また本出願は、下記の日本特許出願に関連する。文献の参照による組み込みが認められる指定国については、下記の出願に記載された内容を参照により本出願に組み込み、本出願の記載の一部とする。
特願２００３−３９１４５６ 出願日 平成１５年１１月２０日
通信ＬＳＩでは、データ信号を読み込むためのクロック信号の位相を調整するクロックリカバリ回路が用いられている。このようなクロックリカバリ回路は、データ信号とクロック信号との位相を比較し、可変遅延回路を用いてクロック信号の位相を調整している。従来の可変遅延回路は、分解能が低くかつ可変量が大きい粗遅延回路と、分解能が高くかつ可変量が粗遅延回路の分解能と同等の精遅延回路と、ノイズや環境条件の変化による伝搬遅延時間の変動をリアルタイムに補償する精遅延回路とで構成されている。ノイズや環境条件の変化による伝搬遅延時間の変動をリアルタイムに補償する精遅延回路は、ＰＬＬ回路の電圧制御発信器（ＶＣＯ）と共用しているものが提案されている（例えば、特許文献１参照。）。
国際公開第０３／０３６７９６号パンフレット
しかしながら、従来のＰＬＬ回路の電圧制御発信器（ＶＣＯ）と共用している精遅延回路では、プロセス、ノイズ、環境条件の変化を補償するだけの可変量が必要であり、回路規模が増大するだけでなく、ＰＬＬ回路の位相ノイズの蓄積によりデータのアイ開口度を狭くしてしまう。
そこで本発明は、上記の課題を解決することができるクロックリカバリ回路及び通信デバイスを提供することを目的とする。この目的は請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。
このような目的を達成するために、本発明の第１の形態によると、データ信号に対するクロック信号のタイミングを調整するクロックリカバリ回路であって、直列に接続され、第１遅延量でデータ信号を順次遅延させる複数段の第１可変遅延素子と、直列に接続され、第１遅延量より大きい第２遅延量で、基準クロック発生回路が発生したクロック信号を順次遅延させる複数段の第２可変遅延素子と、複数段の第１可変遅延素子のそれぞれによって遅延された複数のデータ信号のそれぞれを、複数段の第１可変遅延素子のそれぞれと同一段の第２可変遅延素子によって遅延されたクロック信号によりサンプリングする複数のタイミングコンパレータと、連続する２つのタイミングコンパレータのそれぞれの２つのサンプリング結果を一組として、複数のサンプリング結果の組をそれぞれ排他的論理和演算する複数のＥＯＲ回路と、複数のＥＯＲ回路のそれぞれの演算結果に基づいて、データ信号に対する基準クロック発生回路が発生するクロック信号のタイミングを判断するタイミング判断部と、タイミング判断部の判断結果に基づいて、基準クロック発生回路が発生したクロック信号を遅延させるリカバリ可変遅延回路とを有する。
タイミング判断部は、複数のＥＯＲ回路のうちで２つのサンプリング結果が互いに異なることを示す論理値を出力したＥＯＲ回路が排他的論理和演算に用いたサンプリング結果をサンプリングしたタイミングコンパレータが受け取ったクロック信号のタイミングを、データ信号のエッジとして検出することによって、データ信号に対する基準クロック発生回路が発生するクロック信号のタイミングを判断してもよい。
複数のタイミングコンパレータは、遅延された時間が第１の遅延時間以下であるクロック信号に基づいてデータ信号をサンプリングする複数のタイミングコンパレータの集合である第１タイミングコンパレータ群と、遅延された時間が第２の遅延時間以上であるクロック信号に基づいてデータ信号をサンプリングする複数のタイミングコンパレータの集合である第２タイミングコンパレータ群とを含み、複数のＥＯＲ回路は、第１タイミングコンパレータ群が有する複数のタイミングコンパレータのサンプリング結果を排他的論理和演算に用いた複数のＥＯＲ回路の集合である第１ＥＯＲ回路群と、第２タイミングコンパレータ群が有する複数のタイミングコンパレータのサンプリング結果を排他的論理和演算に用いた複数のＥＯＲ回路の集合である第２ＥＯＲ回路群とを含み、タイミング判断部は、第１ＥＯＲ回路群が有する複数のＥＯＲ回路の演算結果を論理和演算する第１ＯＲ回路と、第２ＥＯＲ回路群が有する複数のＥＯＲ回路の演算結果を論理和演算する第２ＯＲ回路とを含み、リカバリ可変遅延回路は、第１ＯＲ回路及び第２ＯＲ回路の出力に基づいて、基準クロック発生回路が発生したクロック信号の遅延量を変化させてもよい。
複数のタイミングコンパレータは、遅延された時間が第１の遅延時間より大きく第２の遅延時間より小さいクロック信号に基づいてデータ信号をサンプリングする複数のタイミングコンパレータの集合である第３タイミングコンパレータ群をさらに含み、複数のＥＯＲ回路は、第３タイミングコンパレータ群が有する複数のタイミングコンパレータのサンプリング結果を排他的論理和演算に用いた複数のＥＯＲ回路の集合である第３ＥＯＲ回路群をさらに含み、タイミング判断部は、第３ＥＯＲ回路群が有する複数のＥＯＲ回路の演算結果を論理和演算する第３ＯＲ回路をさらに含み、リカバリ可変遅延回路は、第３ＯＲ回路が論理和「１」を出力した場合に、基準クロック発生回路が発生したクロック信号の遅延量を変化させなくてもよい。
タイミング判断部は、複数のタイミングコンパレータのそれぞれが、複数のデータ信号のそれぞれを複数のクロック信号のそれぞれのタイミングでサンプリングする動作を複数回行うとともに、複数のＥＯＲ回路のそれぞれが排他的論理和演算を複数回行い、第１ＯＲ回路及び第２ＯＲ回路のそれぞれが論理和演算を複数回行う場合に、第１ＯＲ回路及び第２ＯＲ回路のそれぞれが論理値「１」を出力する回数をカウントするカウンタをさらに含み、リカバリ可変遅延回路は、カウンタのカウント値に基づいて、基準クロック発生回路が発生したクロック信号の遅延量を変化させてもよい。
複数段の第１可変遅延素子と略同一の遅延特性を有し、直列に接続され、基準クロック発生回路が発生したクロック信号を順次遅延させる複数段の第３可変遅延素子と、複数段の第３可変遅延素子に並列に接続され、基準クロック発生回路が発生したクロック信号を遅延させる第４可変遅延素子と、複数段の第３可変遅延素子によって遅延されたクロック信号の位相を、第４可変遅延素子によって遅延されたクロック信号の位相とを比較する位相比較器と、位相比較器の比較結果に基づいて、複数段の第３可変遅延素子によって遅延されたクロック信号の位相、及び複数段の第１可変遅延素子によって遅延されたデータ信号の位相を、第４可変遅延素子によって遅延されたクロック信号の所定のサイクル後の位相と略等しくすべく、複数段の第３可変遅延素子の遅延量、及び複数段の第１可変遅延素子の遅延量を制御する第１遅延量制御部とをさらに有してもよい。
複数段の第２可変遅延素子と略同一の遅延特性を有し、直列に接続され、基準クロック発生回路が発生したクロック信号を順次遅延させる複数段の第５可変遅延素子と、複数段の第５可変遅延素子に並列に接続され、基準クロック発生回路が発生したクロック信号を遅延させる第６可変遅延素子と、複数段の第５可変遅延素子によって遅延されたクロック信号の位相を、第６可変遅延素子によって遅延されたクロック信号の位相とを比較する位相比較器と、位相比較器の比較結果に基づいて、複数段の第５可変遅延素子によって遅延されたクロック信号の位相、及び複数段の第２可変遅延素子によって遅延されたクロック信号の位相を、第６可変遅延素子によって遅延されたクロック信号の所定のサイクル後の位相と略等しくすべく、複数段の第５可変遅延素子の遅延量、及び複数段の第２可変遅延素子の遅延量を制御する第２遅延量制御部とをさらに有してもよい。
複数のタイミングコンパレータのそれぞれは、当該タイミングコンパレータが受け取ったクロック信号に基づいて、第１可変遅延素子から受け取ったデータ信号を、寄生容量によりラッチして出力するダイナミックＤフリップフロップ回路と、当該タイミングコンパレータが受け取ったクロック信号を所定時間遅延させるバッファと、バッファによって遅延されたクロック信号に基づいて、ダイナミックＤフリップフロップ回路が出力した出力信号を、ラッチして出力するＤフリップフロップ回路とを有してもよい。
本発明の第２の形態によれば、データ信号をクロック信号に同期して処理する通信デバイスであって、クロック信号を発生する基準クロック発生回路と、データ信号に対するクロック信号のタイミングを調整するクロックリカバリ回路と、データ信号をクロック信号に同期して処理する受端ロジック回路とを備える。
クロックリカバリ回路は、直列に接続され、第１遅延量でデータ信号を順次遅延させる複数段の第１可変遅延素子と、直列に接続され、第１遅延量より大きい第２遅延量で、基準クロック発生回路が発生したクロック信号を順次遅延させる複数段の第２可変遅延素子と、複数段の第１可変遅延素子のそれぞれによって遅延された複数のデータ信号のそれぞれを、複数段の第１可変遅延素子のそれぞれと同一段の第２可変遅延素子によって遅延されたクロック信号によりサンプリングする複数のタイミングコンパレータと、連続する２つのタイミングコンパレータのそれぞれの２つのサンプリング結果を一組として、複数のサンプリング結果の組をそれぞれ排他的論理和演算する複数のＥＯＲ回路と、複数のＥＯＲ回路のそれぞれの演算結果に基づいて、データ信号に対する基準クロック発生回路が発生するクロック信号のタイミングを判断するタイミング判断部と、タイミング判断部の判断結果に基づいて、基準クロック発生回路が発生したクロック信号を遅延させるリカバリ可変遅延回路とを有する。
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションもまた発明となりうる。
以下、発明の実施形態を通じて本発明を説明するが、以下の実施形態は請求の範囲に係る発明を限定するものではなく、また実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本発明に係るタイミングコンパレータ１００の構成の一例を示す。タイミングコンパレータ１００は、ダイナミックＤフリップフロップ回路１０２、バッファ１０４、及び正帰還Ｄフリップフロップ回路１０６を有し、データ信号（Ｄ）をクロック信号（ＣＫ）によりサンプリングして出力する。ダイナミックＤフリップフロップ回路１０２は、タイミングコンパレータ１００が受け取ったクロック信号（ＣＫ）に基づいて、データ信号（Ｄ）を、寄生容量によりラッチして出力し、正帰還Ｄフリップフロップ回路１０６に供給する。バッファ１０４は、タイミングコンパレータ１００が受け取ったクロック信号（ＣＫ）を所定時間遅延させ、正帰還Ｄフリップフロップ回路１０６に供給する。正帰還Ｄフリップフロップ回路１０６は、バッファ１０４によって遅延されたクロック信号（ＣＫ）に基づいて、ダイナミックＤフリップフロップ回路１０２が出力した出力信号を、正帰還回路によりラッチして出力する。バッファ１０４は、正帰還Ｄフリップフロップ回路１０６のセットアップタイム以上の時間遅延させることが好ましい。なお、正帰還Ｄフリップフロップ回路１０６は、本発明のＤフリップフロップ回路の一例である。
タイミングコンパレータ１００は、バッファ１０４を有することにより、ダイナミックＤフリップフロップ回路１０２と正帰還Ｄフリップフロップ回路１０６とをパイプライン動作ではなくディレイライン動作させることができる。即ち、ダイナミックＤフリップフロップ回路１０２と正帰還Ｄフリップフロップ回路１０６とを同一のクロック信号で動作させることができる。
図２は、ダイナミックＤフリップフロップ回路１０２の構成の一例を示す。ダイナミックＤフリップフロップ回路１０２は、第１アナログスイッチ２００、第１インバータ２０２、第２アナログスイッチ２０４、及び第２インバータ２０６を含む。第１アナログスイッチ２００は、タイミングコンパレータ１００が受け取ったクロック信号（ＣＫ）に基づいて、オンオフ制御を行う。第１インバータ２０２は、第１アナログスイッチ２００を通過した信号を反転させて出力する。第２アナログスイッチ２０４は、第１インバータ２０２の後段に接続され、タイミングコンパレータ１００が受け取ったクロック信号（ＣＫ）に基づいて、第１アナログスイッチ２００のオンオフ制御と反転したオンオフ制御を行う。第２インバータ２０６は、第２アナログスイッチ２０４を通過した信号を反転させて出力する。
第１アナログスイッチ２００及び第２アナログスイッチ２０４は、Ｐチャネル／Ｎチャネルのトランジスタを用いたアナログスイッチであり、ＣＫと同位相のＣＫＰ及びＣＫ逆位相のＣＫＮによりスイッチング動作を行う。また、第１インバータ２０２及び第２インバータ２０６は、ＣＭＯＳインバータである。そして、ダイナミックＤフリップフロップ回路１０２は、第１アナログスイッチ２００及び第２アナログスイッチ２０４のアナログスイッチと、第１インバータ２０２及び第２インバータ２０６のゲート容量及び配線容量等の寄生容量によって、サンプルホールド回路を構成する。
ダイナミックＤフリップフロップ回路１０２は、ループ回路を有していないため、十分に電荷がチャージされないと論理出力レベルが「Ｈ」レベルと「Ｌ」レベルとの中間レベルになってしまう。しかしながら、中間レベルを出力する位相幅は極めて小さく、ヒステリシスの幅が極めて小さいという利点がある。
図３は、正帰還Ｄフリップフロップ回路１０６の構成の一例を示す。正帰還Ｄフリップフロップ回路１０６は、第３アナログスイッチ３００、第３インバータ３０２、第４アナログスイッチ３０４、第４インバータ３０６、第５インバータ３０８、第５アナログスイッチ３１０、第６インバータ３１２、第６アナログスイッチ３１４を含む。
第３アナログスイッチ３００は、バッファ１０４によって遅延されたクロック信号（ＣＫ）に基づいて、オンオフ制御を行う。第３インバータ３０２は、第３アナログスイッチ３００を通過した信号を反転させて出力する。第４アナログスイッチ３０４は、第３インバータ３０２の後段に接続され、バッファ１０４によって遅延されたクロック信号（ＣＫ）に基づいて、第３アナログスイッチ３００のオンオフ制御と反転したオンオフ制御を行う。第４インバータ３０６は、第４アナログスイッチ３０４を通過した信号を反転させて出力する。第５インバータ３０８は、第３インバータ３０２から出力された信号を反転させて出力する。第５アナログスイッチ３１０は、第５インバータ３０８の後段に接続され、バッファ１０４によって遅延されたクロック信号に基づいて、第３アナログスイッチ３００のオンオフ制御と反転したオンオフ制御を行い、通過した信号を第３インバータ３０２に供給する。第６インバータ３１２は、第４インバータ３０６から出力された信号を反転させて出力する。第６アナログスイッチ３１４は、第６インバータ３１２の後段に接続され、バッファ１０４によって遅延されたクロック信号（ＣＫ）に基づいて、第４アナログスイッチ３０４のオンオフ制御と反転したオンオフ制御を行い、通過した信号を第４インバータ３０６に供給する。
第３アナログスイッチ３００、第４アナログスイッチ３０４、第５アナログスイッチ３１０、及び第６アナログスイッチ３１４は、Ｐチャネル／Ｎチャネルのトランジスタを用いたアナログスイッチであり、ＣＫと同位相のＣＫＰ及びＣＫ逆位相のＣＫＮによりスイッチング動作を行う。また、第３インバータ３０２、第４インバータ３０６、第５インバータ３０８、及び第６インバータ３１２は、ＣＭＯＳインバータである。そして、正帰還Ｄフリップフロップ回路１０６は、第３インバータ３０２、第５インバータ３０８、及び第５アナログスイッチ３１０で構成されるループ回路で第３アナログスイッチ３００の出力を保持し、第４インバータ３０６、第６インバータ３１２、及び第６アナログスイッチ３１４で構成されるループ回路で第４アナログスイッチ３０４の出力を保持する。
正帰還Ｄフリップフロップ回路１０６は、正帰還回路により信号を増幅して出力する。そのため、ダイナミックＤフリップフロップ回路１０２から中間レベルのデータ信号（Ｄ）が入力された場合に、ヒステリシスが生じてしまう。しかしながら、このヒステリシスの幅は、ダイナミックＤフリップフロップ回路１０２の論理出力が中間レベルとなる幅であるので、極めて小さい。したがって、本発明に係るタイミングコンパレータ１００によれば、中間レベルの論理出力を出力することがないので、位相がロックされるまでに要する時間を短縮することができ、より高周波帯域への対応が可能となる。
図４は、本発明に係る可変遅延回路４００の構成の一例を示す。可変遅延回路４００は、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）回路であり、基準クロック信号を指定された時間遅延させて出力する。可変遅延回路４００は、複数段の可変遅延素子４０２、セレクタ４０３、可変遅延素子４０４、位相比較器４０６、及び遅延量制御部４０８を備える。遅延量制御部４０８は、カウンタ４１０及びＤＡＣ４１２を有する。
複数段の可変遅延素子４０２は、直列に接続され、基準クロック信号又はデータ信号を順次遅延させてセレクタ４０３に供給する。セレクタ４０３は、複数段の可変遅延素子４０２のそれぞれが出力した複数の基準クロック信号又はデータ信号のうちの一の基準クロック信号を相互に独立に選択して位相比較器４０６に供給し、また、複数段の可変遅延素子４０２のそれぞれが出力した複数の基準クロック信号又はデータ信号のうちの一の基準クロック信号を選択して可変遅延回路４００の外部に出力する。可変遅延素子４０４は、複数段の可変遅延素子４０２に並列に接続され、基準クロック信号を遅延させる。そして、位相比較器４０６は、セレクタ４０３から供給された、複数段の可変遅延素子４０２によって遅延された基準クロック信号の位相を、可変遅延素子４０４によって遅延された基準クロック信号の位相と比較する。遅延量制御部４０８は、位相比較器４０６の比較結果に基づいて、セレクタ４０３から供給された、複数段の可変遅延素子４０２によって遅延された基準クロック信号の位相を、可変遅延素子４０４によって遅延された基準クロック信号の所定のサイクル毎の位相と略等しくすべく、複数段の可変遅延素子４０２のそれぞれの遅延量を制御する。
具体的には、位相比較器４０６は、複数段の可変遅延素子４０２によって遅延された基準クロック信号の位相が、可変遅延素子４０４によって遅延された基準クロック信号の位相に対して進んでいるか又は遅れているかを示すフラグ信号を出力する。そして、カウンタ４１０は、位相比較器４０６から出力されたフラグ信号が、複数段の可変遅延素子４０２によって遅延された基準クロック信号の位相が進んでいることを示す場合にはカウント値を増加させ、遅れていることを示す場合にはカウント値を減少させる。そして、ＤＡＣ４１２は、カウンタ４１０のカウント値に基づいて、複数段の可変遅延素子４０２に対して遅延量を制御するバイアス信号を供給する。ここで、可変遅延素子４０２一段当たりの遅延時間は、次式のように定められる。
（可変遅延素子４０２一段の遅延量）＝（（基準クロック信号の周期）−（可変遅延素子４０４の遅延量））／（ＤＬＬに用いられる可変遅延素子４０２の段数）
本発明に係る可変遅延回路４００によれば、プロセスの変化や電圧又は温度等の環境変化による複数段の可変遅延素子４０２の伝搬遅延時間の可変量を、ＤＬＬのロックレンジに割り振ることができるので、可変遅延素子４０２が（可変遅延素子４０４の遅延量）／（ＤＬＬに用いられる可変遅延素子４０２の段数）だけの可変量を有するだけで、プロセスの変化や電圧又は温度等の環境変化による複数段の可変遅延素子４０２の伝搬遅延時間のばらつきを吸収することができる。さらに、遅延させることができる基準クロック信号の周期の幅を大きくすることができ、また基準クロック信号の周期が変わっても、回路を修正することなく、ソフトウェアによる処理だけで容易に対応することができる。
図５は、本発明に係る可変遅延回路５００の構成の一例を示す。可変遅延回路５００は、図４に示した可変遅延回路４００の一例であるＤＬＬ回路を有し、データ信号を指定された時間遅延させて出力する。可変遅延回路５００は、図４に示した可変遅延回路４００の構成要素に加え、複数段の可変遅延素子５０２及びセレクタ５０４を備える。
複数段の可変遅延素子５０２は、複数段の可変遅延素子４０２と略同一の遅延特性を有し、直列に接続され、データ信号を順次遅延させる。基準クロック信号の周期分の遅延時間を遅延させるための段数を限度に可変遅延素子４０２の段数を小さくすることによって、回路規模を縮小することができる。また、セレクタ５０４は、複数段の可変遅延素子５０２のそれぞれが出力した複数のデータ信号のうちの一のデータ信号を選択して可変遅延回路５００の外部に出力する。
遅延量制御部４０８は、位相比較器４０６の比較結果に基づいて、複数段の可変遅延素子４０２によって遅延された基準クロック信号の位相を、可変遅延素子４０４によって遅延された基準クロック信号の所定のサイクル後の位相と略等しくすべく、複数段の可変遅延素子４０２のそれぞれの遅延量を制御するとともに、複数段の可変遅延素子５０２によって遅延された基準クロック信号の位相を、可変遅延素子４０４によって遅延された基準クロック信号の所定のサイクル後の位相と略等しくすべく、複数段の可変遅延素子４０２のそれぞれの遅延量を制御する。例えば、遅延量制御部４０８は、複数段の可変遅延素子４０２のそれぞれに第１制御信号を供給することにより遅延量を制御し、複数段の可変遅延素子５０２のそれぞれに第１制御信号から一義的に定められる第２制御信号を供給することにより遅延量を制御する。なお、複数段の可変遅延素子５０２と複数段の可変遅延素子４０２とは、同一の段数である場合には、遅延量制御部４０８は、複数段の可変遅延素子４０２のそれぞれに第１制御信号を供給し、複数段の可変遅延素子５０２のそれぞれに第１制御信号と同一の第２制御信号を供給することにより、複数段の可変遅延素子４０２と複数段の可変遅延素子５０２とを略同一の遅延量に制御してもよい。
図６は、位相比較器４０６の構成の一例を示す。位相比較器４０６は、ダイナミックＤフリップフロップ回路６００及び正帰還Ｄフリップフロップ回路６０２を有する。ダイナミックＤフリップフロップ回路６００は、可変遅延素子４０４によって遅延された基準クロック信号に基づいて、複数段の可変遅延素子４０２によって遅延された基準クロック信号を、寄生容量によりラッチして出力する。正帰還Ｄフリップフロップ回路６０２は、可変遅延素子４０４によって遅延された基準クロック信号に基づいて、ダイナミックＤフリップフロップ回路６００が出力した出力信号を、正帰還回路によりラッチして出力する。
ダイナミックＤフリップフロップ回路６００は、図２に示したダイナミックＤフリップフロップ回路１０２と同一の構成及び機能を有し、正帰還Ｄフリップフロップ回路６０２は、図３に示した正帰還Ｄフリップフロップ回路１０６と同一の構成及び機能を有するので、説明を省略する。
図７は、本発明の第１実施形態に係る試験装置７００の構成の一例を示す。試験装置７００は、パターン発生器７０２、波形整形部７０４、タイミング発生器７０６、基準クロック発生器７０８、タイミング発生器７１０、比較部７１２、及び判定部７１４を備える。パターン発生器７０２は、被試験デバイス７１６に供給するデータ信号を発生し、波形整形部７０４に供給する。また、基準クロック発生器７０８は、被試験デバイス７１６の良否判定を行うための期待値信号を発生し、判定部７１４に供給する。タイミング発生器７０６は、基準クロック発生器７０８が発生した基準クロック信号に基づいて、波形整形部７０４が被試験デバイス７１６にデータ信号を供給するタイミングを示すストローブ信号を発生する。また、タイミング発生器７１０は、基準クロック発生器７０８が発生した基準クロック信号に基づいて、比較部７１２が被試験デバイス７１６から出力されたデータ信号をサンプリングするタイミングを示すストローブ信号を発生する。
波形整形部７０４は、パターン発生器７０２が発生したデータ信号の波形を整形し、タイミング発生器７０６が発生したストローブ信号に基づいて、データ信号を被試験デバイス７１６に供給する。被試験デバイス７１６は、供給されたデータ信号に対応したデータ信号を出力する。そして、比較部７１２は、被試験デバイス７１６から出力されたデータ信号を、タイミング発生器７１０が発生したストローブ信号によりサンプリングする。そして、判定部７１４は、比較部７１２のサンプリング結果を、パターン発生器７０２が発生した期待値信号と比較することによって、被試験デバイス７１６の良否を判定する。
図８は、比較部７１２の構成の一例を示す。比較部７１２は、Ｈ側レベルコンパレータ８００、Ｈ側タイミングコンパレータ８０２、Ｌ側レベルコンパレータ８０４、及びＬ側タイミングコンパレータ８０６を有する。Ｈ側レベルコンパレータ８００は、被試験デバイス７１６から出力されたデータ信号をＨ側閾値（ＶＯＨ）と比較し、比較結果（ＳＨ）を出力する。例えば、Ｈ側レベルコンパレータ８００は、被試験デバイス７１６から出力されたデータ信号がＨ側閾値（ＶＯＨ）より大きい場合には論理値「０」を出力し、被試験デバイス７１６から出力されたデータ信号がＨ側閾値（ＶＯＨ）より小さい場合には論理値「１」を出力する。また、Ｌ側レベルコンパレータ８０４は、被試験デバイス７１６から出力されたデータ信号をＬ側閾値（ＶＯＬ）と比較し、比較結果（ＳＬ）を出力する。例えば、Ｌ側レベルコンパレータ８０４は、被試験デバイス７１６から出力されたデータ信号がＬ側閾値（ＶＯＬ）より小さい場合には論理値「０」を出力し、被試験デバイス７１６から出力されたデータ信号がＬ側閾値（ＶＯＬ）より大きい場合には論理値「１」を出力する。
Ｈ側タイミングコンパレータ８０２は、Ｈ側レベルコンパレータ８００の比較結果（ＳＨ）を、タイミング発生器７１０が発生したＨ側ストローブ信号（ＳＴＲＢＨ）によりサンプリングして、サンプリング結果を判定部７１４に出力する。また、Ｌ側タイミングコンパレータ８０６は、Ｌ側レベルコンパレータ８０４の比較結果（ＳＬ）を、タイミング発生器７１０が発生したＬ側ストローブ信号（ＳＴＲＢＬ）によりサンプリングして、サンプリング結果を判定部７１４に出力する。
Ｈ側タイミングコンパレータ８０２及びＬ側タイミングコンパレータ８０６は、図１に示したタイミングコンパレータ１００と同一の構成及び機能を有するので、説明を省略する。Ｈ側タイミングコンパレータ８０２及びＬ側タイミングコンパレータ８０６として、図１に示したタイミングコンパレータ１００と同一の構成及び機能を有することによって、被試験デバイス７１６から出力されたデータ信号を精度よくサンプリングすることができるので、被試験デバイス７１６を正確に試験することができる。
図９は、本発明の第２実施形態に係る試験装置９００の構成の一例を示す。試験装置９００は、パターン発生器９０２、波形整形部９０４、タイミング発生器９０６、基準クロック発生器９０８、タイミング発生器９１０、信号特性検出部９１２、及び判定部９１４を備える。パターン発生器９０２は、被試験デバイス９１６に供給するデータ信号を発生し、波形整形部９０４に供給する。また、基準クロック発生器９０８は、被試験デバイス９１６の良否判定を行うための期待値信号を発生し、判定部９１４に供給する。基準クロック発生器９０８は、基準クロック信号を発生し、タイミング発生器９０６及びタイミング発生器９１０、並びに信号特性検出部９１２に供給する。タイミング発生器９０６は、基準クロック発生器９０８が発生した基準クロック信号に基づいて、波形整形部９０４が被試験デバイス９１６にデータ信号を供給するタイミングを示すストローブ信号を発生する。また、タイミング発生器９１０は、基準クロック発生器９０８が発生した基準クロック信号に基づいて、信号特性検出部９１２が被試験デバイス９１６から出力されたデータ信号をサンプリングするタイミングを示すストローブ信号を発生する。
波形整形部９０４は、パターン発生器９０２が発生したデータ信号の波形を整形し、タイミング発生器９０６が発生したストローブ信号に基づいて、データ信号を被試験デバイス９１６に供給する。被試験デバイス９１６は、供給されたデータ信号に対応したデータ信号を出力する。そして、信号特性検出部９１２は、被試験デバイス９１６から出力されたデータ信号を、タイミング発生器９１０が発生したストローブ信号によりサンプリングし、被試験デバイス９１６から出力されたデータ信号の信号特性を検出する。そして、判定部９１４は、信号特性検出部９１２の検出結果を、パターン発生器９０２が発生した期待値信号と比較することによって、被試験デバイス９１６の良否を判定する。
図１０は、信号特性検出部９１２の構成の一例を示す。信号特性検出部９１２は、複数段の可変遅延素子１０００、セレクタ１００２、可変遅延素子１００４、位相比較器１００６、遅延量制御部１００７、複数段の可変遅延素子１０１２、複数のタイミングコンパレータ１０１４、複数段の可変遅延素子１０１６、複数段の可変遅延素子１０１８、セレクタ１０２０、可変遅延素子１０２２、位相比較器１０２４、及び遅延量制御部１０２５を備える。遅延量制御部１００７は、カウンタ１００８及びＤＡＣ１０１０を有し、遅延量制御部１０２５は、カウンタ１０２６及びＤＡＣ１０２８を有する。なお、信号特性検出部９１２は、本発明のデータサンプリング装置の一例である。
複数段の可変遅延素子１０１２は、直列に接続され、遅延量Ｔで被試験デバイス９１６から出力されたデータ信号を順次遅延させる。また、複数段の可変遅延素子１０１６は、直列に接続され、遅延量Ｔより大きい遅延量Ｔ＋Δｔで、タイミング発生器９１０から出力されたストローブ信号を順次遅延させる。そして、複数のタイミングコンパレータ１０１４は、複数段の可変遅延素子１０１２のそれぞれによって遅延された、遅延量が異なる複数のデータ信号のそれぞれを、複数段の可変遅延素子１０１２のそれぞれと同一段の可変遅延素子１０１６によって遅延されたストローブ信号によりサンプリングする。そして、信号特性検出部９１２は、複数のタイミングコンパレータ１０１４のそれぞれによるサンプリング結果に基づいて、被試験デバイス９１６から出力されたデータ信号の位相を検出する。
なお、複数のタイミングコンパレータ１０１４のそれぞれは、図１に示したタイミングコンパレータ１００と同一の構成及び機能を有し、遅延量が異なる複数のデータ信号（Ｄ０、Ｄ１、Ｄ２、・・・Ｄｎ−１、Ｄｎ）のそれぞれを、遅延量が異なる複数のストローブ信号（Ｃ０、Ｃ１、Ｃ２、・・・Ｃｎ−１、Ｃｎ）のそれぞれでサンプリングし、サンプリング結果（Ｑ０、Ｑ１、Ｑ２、・・・Ｑｎ−１、Ｑｎ）を出力する。このように、図１示したタイミングコンパレータ１００と同一の校正及び機能を有するタイミングコンパレータ１０１４を用いることによって、より高周波帯域への対応が可能となり、サンプリング信号の立ち上がり又は立ち下がりにおけるスキューを小さくすることができる。
また、複数段の可変遅延素子１０００は、直列に接続され、基準クロック発生器９０８が出力した基準クロック信号を順次遅延させてセレクタ１００２に供給する。なお、複数段の可変遅延素子１０００は、複数段の可変遅延素子１０１２と略同一の遅延特性を有する。そして、セレクタ１００２は、複数段の可変遅延素子１０００のそれぞれが出力した複数の基準クロック信号又はデータ信号のうちの一の基準クロック信号を選択して位相比較器１００６に供給する。また、可変遅延素子１００４は、複数段の可変遅延素子１０００に並列に接続され、予め指定された遅延量で、基準クロック発生器９０８が出力した基準クロック信号を遅延させて位相比較器１００６に供給する。
位相比較器１００６は、セレクタ１００２から供給された、複数段の可変遅延素子１０００によって遅延された基準クロック信号の位相を、可変遅延素子１００４によって遅延された基準クロック信号の位相と比較する。そして、遅延量制御部１００７は、位相比較器１００６の比較結果に基づいて、セレクタ１００２から供給された、複数段の可変遅延素子１０００によって遅延された基準クロック信号の位相、及び複数段の可変遅延素子１０１２によって遅延されたデータ信号の位相を、可変遅延素子１００４によって遅延された基準クロック信号の所定のサイクル後の位相と略等しくすべく、複数段の可変遅延素子１０００の遅延量、及び複数段の可変遅延素子１０１２の遅延量を制御する。
また、複数段の可変遅延素子１０１８は、直列に接続され、基準クロック発生器９０８が出力した基準クロック信号を順次遅延させてセレクタ１０２０に供給する。なお、複数段の可変遅延素子１０１８は、複数段の可変遅延素子１０１６と略同一の遅延特性を有する。そして、セレクタ１０２０は、複数段の可変遅延素子１０１８のそれぞれが出力した複数の基準クロック信号又はデータ信号のうちの一の基準クロック信号を選択して位相比較器１０２４に供給する。また、可変遅延素子１０２２は、複数段の可変遅延素子１０１８に並列に接続され、予め指定された遅延量で、基準クロック発生器９０８が出力した基準クロック信号を遅延させて位相比較器１０２４に供給する。
位相比較器１０２４は、セレクタ１０２０から供給された、複数段の可変遅延素子１０１８によって遅延された基準クロック信号の位相を、可変遅延素子１０２２によって遅延された基準クロック信号の位相と比較する。そして、遅延量制御部１０２５は、位相比較器１０２４の比較結果に基づいて、セレクタ１０２０から供給された、複数段の可変遅延素子１０１８によって遅延された基準クロック信号の位相、及び複数段の可変遅延素子１０１６によって遅延されたデータ信号の位相を、可変遅延素子１０２２によって遅延された基準クロック信号の所定のサイクル後の位相と略等しくすべく、複数段の可変遅延素子１０１８の遅延量、及び複数段の可変遅延素子１０１６の遅延量を制御する。
なお、可変遅延素子１０００、セレクタ１００２、可変遅延素子１００４、位相比較器１００６、遅延量制御部１００７、カウンタ１００８、ＤＡＣ１０１０、及び可変遅延素子１０１２のそれぞれは、図５に示した可変遅延素子４０２、セレクタ４０３、可変遅延素子４０４、位相比較器４０６、遅延量制御部４０８、カウンタ４１０、ＤＡＣ４１２、及び可変遅延素子５０２のそれぞれと同一の構成及び機能を有する。また、可変遅延素子１０１８、セレクタ１０２０、可変遅延素子１０２２、位相比較器１０２４、遅延量制御部１０２５、カウンタ１０２６、ＤＡＣ１０２８、及び可変遅延素子１０１６のそれぞれは、図５に示した可変遅延素子４０２、セレクタ４０３、可変遅延素子４０４、位相比較器４０６、遅延量制御部４０８、カウンタ４１０、ＤＡＣ４１２、及び可変遅延素子５０２のそれぞれと同一の構成及び機能を有し、遅延時間の異なる複数のストローブ信号を発生するマルチストローブ発生回路として機能する。
図１１は、信号特性検出部９１２による位相検出動作の一例を示す。図１１（ａ）は、複数のタイミングコンパレータ１０１４の入力信号及び出力信号を示す。図１１（ｂ）は、位相検出動作の概要を示す。
１段目のタイミングコンパレータ１０１４は、被試験デバイス９１６から出力されたデータ信号（Ｄ０）を、タイミング発生器９１０が発生した、データ信号（Ｄ０）の変化点よりＴｏｆｓだけ位相が早いストローブ信号（Ｃ０）によりサンプリングして、サンプリング結果（Ｑ０）を出力する。本例においては、ストローブ信号（Ｃ０）のタイミングにおいてデータ信号（Ｄ０）は、「Ｌ」であるので、サンプリング結果（Ｑ０）は、「Ｌ」である。
２段目のタイミングコンパレータ１０１４は、データ信号（Ｄ０）が１段目の可変遅延素子１０１２によって遅延量Ｔだけ遅延されたデータ信号（Ｄ１）を、ストローブ信号（Ｃ０）が１段目の可変遅延素子１０１６によって遅延量Ｔ＋Δｔだけ遅延されたストローブ信号（Ｃ１）によりサンプリングして、サンプリング結果（Ｑ１）を出力する。本例においては、ストローブ信号（Ｃ１）のタイミングにおいてデータ信号（Ｄ１）は、「Ｌ」であるので、サンプリング結果（Ｑ１）は、「Ｌ」である。
３段目のタイミングコンパレータ１０１４は、データ信号（Ｄ１）がさらに２段目の可変遅延素子１０１２によって遅延量Ｔだけ遅延されたデータ信号（Ｄ２）を、ストローブ信号（Ｃ１）がさらに２段目の可変遅延素子１０１６によって遅延量Ｔ＋Δｔだけ遅延されたストローブ信号（Ｃ２）によりサンプリングして、サンプリング結果（Ｑ２）を出力する。本例においては、ストローブ信号（Ｃ２）のタイミングにおいてデータ信号（Ｄ２）は、「Ｌ」であるので、サンプリング結果（Ｑ２）は、「Ｌ」である。
以上のように、複数のタイミングコンパレータ１０１４は、複数のデータ信号（Ｄ０、Ｄ１、Ｄ２、・・・Ｄｎ−１、Ｄｎ）のそれぞれを、複数のストローブ信号（Ｃ０、Ｃ１、Ｃ２、・・・Ｃｎ−１、Ｃｎ）のそれぞれでサンプリングし、サンプリング結果（Ｑ０、Ｑ１、Ｑ２、・・・Ｑｎ−１、Ｑｎ）を出力する。
ｎ段目のタイミングコンパレータ１０１４は、データ信号（Ｄｎ−１）がｎ段目の可変遅延素子１０１２によって遅延量Ｔだけ遅延されたデータ信号（Ｄｎ）を、ストローブ信号（Ｃｎ−１）がｎ段目の可変遅延素子１０１６によって遅延量Ｔ＋Δｔだけ遅延されたストローブ信号（Ｃｎ）によりサンプリングして、サンプリング結果（Ｑｎ）を出力する。本例においては、ストローブ信号（Ｃｎ）のタイミングにおいてデータ信号（Ｄｎ）は、「Ｈ」であるので、サンプリング結果（Ｑｎ）は、「Ｈ」である。
即ち、例えば判定部９１４が、複数のタイミングコンパレータ１０１４のサンプリング結果（Ｑ０、Ｑ１、Ｑ２、・・・Ｑｎ−１、Ｑｎ）を読み出してプロットすることによって、図１１（ｂ）に示すように、被試験デバイス９１６から出力されたデータ信号の変化点を跨いで複数のストローブ信号（Ｃ０、Ｃ１、Ｃ２、・・・Ｃｎ−１、Ｃｎ）を供給し、複数のストローブ信号（Ｃ０、Ｃ１、Ｃ２、・・・Ｃｎ−１、Ｃｎ）のそれぞれによりデータ信号をサンプリングして、データ信号の変化点を検出することと同様の機能を実現できる。さらに、本実施形態に係る試験装置７００によれば、１パスの試験プロセス、即ち被試験デバイス９１６にデータ信号を一回出力させるだけで、当該データ信号の位相を検出することができるので、非常に短時間で被試験デバイス９１６の試験を行うことができる。
図１２は、信号特性検出部９１２の構成の一例を示す。信号特性検出部９１２は、図１０に示した構成要素に加えて、複数のＥＯＲ回路１２００を有する。複数のＥＯＲ回路１２００は、連続する２つのタイミングコンパレータ１０１４のそれぞれの２つのサンプリング結果を一組として、複数のサンプリング結果の組をそれぞれ排他的論理和演算する。
具体的には、１段目のＥＯＲ回路１２００は、１段目のタイミングコンパレータ１０１４のサンプリング結果（Ｑ０）と２段目のタイミングコンパレータ１０１４のサンプリング結果（Ｑ１）とを排他的論理和演算し、演算結果（ＥＤＧ１）を出力する。また、２段目のＥＯＲ回路１２００は、２段目のタイミングコンパレータ１０１４のサンプリング結果（Ｑ１）と３段目のタイミングコンパレータ１０１４のサンプリング結果（Ｑ２）とを排他的論理和演算し、演算結果（ＥＤＧ２）を出力する。また、３段目のＥＯＲ回路１２００は、３段目のタイミングコンパレータ１０１４のサンプリング結果（Ｑ２）と４段目のタイミングコンパレータ１０１４のサンプリング結果（Ｑ３）とを排他的論理和演算し、演算結果（ＥＤＧ３）を出力する。そして、ｎ段目のＥＯＲ回路１２００は、ｎ段目のタイミングコンパレータ１０１４のサンプリング結果（Ｑｎ−１）とｎ＋１段目のタイミングコンパレータ１０１４のサンプリング結果（Ｑｎ）とを排他的論理和演算し、演算結果（ＥＤＧｎ）を出力する。なお、複数のＥＯＲ回路１２００は、２つのサンプリング結果が互いに異なるか否かを示す論理値を出力する回路であれば、ＥＯＲ回路以外の回路であってもよい。
図１３は、信号特性検出部９１２によるエッジ検出動作の一例を示す。信号特性検出部９１２は、複数のＥＯＲ回路１２００のうちで２つのサンプリング結果が互いに異なることを示す論理値を出力したＥＯＲ回路１２００に対応するストローブ信号のタイミングを、データ信号のエッジとして検出する。即ち、２つのサンプリング結果が互いに異なることを示す論理値を出力したＥＯＲ回路１２００が排他的論理和演算に用いたサンプリング結果をサンプリングしたタイミングコンパレータ１０１４が受け取ったストローブ信号のタイミングを、被試験デバイス９１６から出力されたデータ信号のエッジとして検出する。
例えば、図１３に示すように、１段目から３段目までのタイミングコンパレータ１０１４のサンプリング結果（Ｑ０、Ｑ１、Ｑ２）が「Ｌ」で、４段目以降のタイミングコンパレータ１０１４のサンプリング結果（Ｑ３、Ｑ４、Ｑ５、Ｑ６・・・）が「Ｈ」である場合、３段目のタイミングコンパレータ１０１４のサンプリング結果（Ｑ２）と４段目のタイミングコンパレータ１０１４のサンプリング結果（Ｑ３）とを排他的論理和演算した、３段目のＥＯＲ回路１２００の演算結果（ＥＤＧ３）が「Ｈ」、即ち２つのサンプリング結果が互いに異なることを示す。したがって、本例において、信号特性検出部９１２は、４段目のタイミングコンパレータ１０１４が受け取ったストローブ信号（Ｃ３）のタイミングを、データ信号のエッジとして検出する。本実施形態に係る試験装置７００によれば、ハードウェア回路により、被試験デバイス９１６から出力されたデータ信号のエッジを検出することができるので、非常に短時間で被試験デバイス９１６の試験を行うことができる。
図１４は、信号特性検出部９１２の構成の一例を示す。信号特性検出部９１２は、図１０及び図１２に示した構成要素に加えて、カウンタ１４００、複数のカウンタ１４０２、複数のバッファ１４０４、複数のＡＮＤ回路１４０６、及びカウンタ制御回路１４０８を有する。
カウンタ１４００は、タイミング発生器９１０が発生したストローブ信号（Ｃ０）をカウントし、カウント値をカウンタ制御回路１４０８に供給する。また、複数のカウンタ１４０２は、複数のタイミングコンパレータ１０１４のそれぞれが、複数のデータ信号のそれぞれを複数のストローブ信号のそれぞれのタイミングでサンプリングする動作を複数回行い、複数のＥＯＲ回路１２００のそれぞれが排他的論理和演算を複数回行う場合に、複数のＥＯＲ回路１２００のそれぞれが２つのサンプリング結果が互いに異なることを示す論理値を出力した回数をそれぞれカウントする。そして、信号特性検出部９１２は、複数のカウンタ１４０２のカウント値に基づいて、被試験デバイス９１６が出力したデータ信号のジッタを測定する。
具体的には、複数のバッファ１４０４のそれぞれは、複数段の可変遅延素子１０１６のそれぞれから出力された複数のストローブ信号（Ｃ１、Ｃ２、Ｃ３、・・・Ｃｎ−１、Ｃｎ）のそれぞれを遅延させて、複数のＡＮＤ回路１４０６に供給する。複数のバッファ１４０４のそれぞれは、複数のストローブ信号（Ｃ１、Ｃ２、Ｃ３、・・・Ｃｎ−１、Ｃｎ）のそれぞれを、複数のカウンタ１４０２のそれぞれのセットアップタイム以上遅延させることが好ましい。これにより、複数のタイミングコンパレータ１０１４と複数のカウンタ１４０２とをディレイライン動作させることができる。複数のＡＮＤ回路１４０６のそれぞれは、複数のＥＯＲ回路１２００のそれぞれが出力した複数の演算結果（ＥＤＧ１、ＥＤＧ２、ＥＤＧ３、・・・ＥＤＧｎ−１、ＥＤＧｎ）と、複数のバッファ１４０４のそれぞれによって遅延された複数のストローブ信号（Ｃ１、Ｃ２、Ｃ３、・・・Ｃｎ−１、Ｃｎ）との論理積演算を行い、演算結果を複数のカウンタ１４０２のそれぞれに供給する。
複数のカウンタ１４０２のそれぞれは、複数のＡＮＤ回路１４０６のそれぞれから出力された演算結果に基づいて、被試験デバイス９１６から出力されたデータ信号のエッジのタイミングを示す複数のストローブ信号のそれぞれに対応づけて、カウント値を増加させる。カウンタ制御回路１４０８は、複数のカウンタ１４０２にカウントを開始させるカウンタ制御信号を複数のカウンタ１４０２に供給し、また、カウンタ１４００がストローブ信号（Ｃ０）を所定の母数分のカウント値をカウントした場合に、複数のカウンタ１４０２にカウントを停止させるカウンタ制御信号を複数のカウンタ１４０２に供給する。
図１５及び図１６は、信号特性検出部９１２によるジッタ測定動作の一例を示す。図１６（ａ）は、複数のカウンタ１４０２のそれぞれと、複数のカウンタ１４０２のカウント値との関係を示す。図１６（ｂ）は、複数のストローブ信号のタイミングのそれぞれと、データ信号のエッジの発生頻度との関係を示す。
図１５に示すように、複数のタイミングコンパレータ１０１４は、被試験デバイス９１６から出力される複数のデータ信号のそれぞれを、複数のストローブ信号によりサンプリングし、複数のＥＯＲ回路１２００は、タイミングコンパレータ１０１４のサンプリング結果を排他的論理和演算して、被試験デバイス９１６から出力されたデータ信号のエッジを検出して出力する。そして、複数のカウンタ１４０２は、カウンタ制御回路１４０８が出力したカウンタ制御信号に基づいて、複数のデータ信号、例えばＭ発のデータ信号に対して、複数のＥＯＲ回路１２００の演算結果をカウントする。
そして、複数のカウンタ１４０２のそれぞれのカウント値を読み出してプロットすることによって、例えば、図１６（ａ）に示すようなグラフを得ることができる。複数のカウンタ１４０２のそれぞれは、複数のストローブ信号のそれぞれに対応している。したがって、図１６に示したグラフにおいて、複数のカウンタ１４０２のそれぞれを複数のストローブ信号のタイミングに置き換え、複数のカウンタ１４０２のそれぞれのカウント値をエッジの発生頻度に置き換えることによって、図１６（ｂ）のような、ストローブ信号に対するデータ信号の位相のヒストグラムのグラフを得ることができる。これにより、被試験デバイス９１６から出力されたデータ信号のジッタを測定することができる。
以上のように、複数のカウンタ１４０２を用いて、位相が異なる複数のストローブ信号のそれぞれのタイミングで発生したデータ信号のエッジを、複数のストローブ信号のそれぞれのタイミング毎にカウントすることができる。本実施形態に係る試験装置７００によれば、ハードウェア回路により、被試験デバイス９１６から出力されたデータ信号のジッタを測定することができるので、非常に短時間で被試験デバイス９１６の試験を行うことができる。
図１７は、本発明の第３実施形態に係る通信デバイス１７００及び１７０２の構成の一例を示す。通信デバイス１７００は、高速データ伝送を行う、送端（ＴＸ）のＬＳＩである。また、通信デバイス１７０２は、高速データ伝送を行う、受端（ＲＸ）のＬＳＩである。通信デバイス１７００は、伝送路１７０４を介して通信デバイス１７０２にデータを送信し、通信デバイス１７０２は、伝送路１７０４を介して通信デバイス１７００からデータを受信する。
通信デバイス１７００は、送端ロジック回路１７０６、送端ＰＬＬ回路１７０８、及びフリップフロップ回路１７１０を備える。送端ロジック回路１７０６は、データ信号を発生し、フリップフロップ回路１７１０に供給する。また、送端ＰＬＬ回路１７０８は、クロック信号を発生し、フリップフロップ回路１７１０に供給する。そして、フリップフロップ回路１７１０は、送端ロジック回路１７０６が発生したデータ信号を、送端ＰＬＬ回路１７０８が発生したクロック信号に同期させて、通信デバイス１７０２に送信する。
通信デバイス１７０２は、フリップフロップ回路１７１２、受端ロジック回路１７１４、クロックリカバリ回路１７１６、及び受端ＰＬＬ回路１７１８を備える。受端ＰＬＬ回路１７１８は、本発明の基準クロック発生回路の一例である。受端ＰＬＬ回路１７１８は、クロック信号を発生し、クロックリカバリ回路１７１６に供給する。クロックリカバリ回路１７１６は、通信デバイス１７００から送信されたデータ信号を受け取り、データ信号に対する、受端ＰＬＬ回路１７１８が発生したクロック信号のタイミングを調整してフリップフロップ回路１７１２に供給する。そして、フリップフロップ回路１７１２は、通信デバイス１７００から送信されたデータ信号を、クロックリカバリ回路１７１６が発生したクロック信号に同期させて、受端ロジック回路１７１４に供給する。そして、受端ロジック回路１７１４は、通信デバイス１７００から送信されたデータ信号を、クロックリカバリ回路１７１６が発生したクロック信号に同期して処理する。
図１８及び図１９は、クロックリカバリ回路１７１６の構成の一例を示す。図１８に示すように、クロックリカバリ回路１７１６は、複数段の可変遅延素子１８００、セレクタ１８０２、可変遅延素子１８０４、位相比較器１８０６、遅延量制御部１８０８、複数段の可変遅延素子１８１４、複数のタイミングコンパレータ１８１６、複数段の可変遅延素子１８１８、複数段の可変遅延素子１８２０、セレクタ１８２２、可変遅延素子１８２４、位相比較器１８２６、及び遅延量制御部１８２８を有する。遅延量制御部１８０８は、カウンタ１８１０及びＤＡＣ１８１２を含み、遅延量制御部１８２８は、カウンタ１８３０及びＤＡＣ１８３２を含む。
複数段の可変遅延素子１８１４は、直列に接続され、遅延量Ｔで通信デバイス１７００から送信されたデータ信号を順次遅延させる。また、複数段の可変遅延素子１８１８は、直列に接続され、遅延量Ｔより大きい遅延量Ｔ＋Δｔで、受端ＰＬＬ回路１７１８が発生しリカバリ可変遅延回路１９００によって遅延されたクロック信号を順次遅延させる。そして、複数のタイミングコンパレータ１８１６は、複数段の可変遅延素子１８１４のそれぞれによって遅延された複数のデータ信号のそれぞれを、複数段の可変遅延素子１８１４のそれぞれと同一段の可変遅延素子１８１８によって遅延されたクロック信号によりサンプリングする。
なお、複数のタイミングコンパレータ１８１６のそれぞれは、図１に示したタイミングコンパレータ１００と同一の構成及び機能を有し、遅延量が異なる複数のデータ信号（Ｄ０、Ｄ１、Ｄ２、・・・Ｄｎ−１、Ｄｎ）のそれぞれを、遅延量が異なる複数のクロック信号（Ｃ０、Ｃ１、Ｃ２、・・・Ｃｎ−１、Ｃｎ）のそれぞれでサンプリングし、サンプリング結果（Ｑ０、Ｑ１、Ｑ２、・・・Ｑｎ−１、Ｑｎ）を出力する。
また、複数段の可変遅延素子１８００は、直列に接続され、受端ＰＬＬ回路１７１８が発生したクロック信号を順次遅延させてセレクタ１８０２に供給する。なお、複数段の可変遅延素子１８００は、複数段の可変遅延素子１８１４と略同一の遅延特性を有する。そして、セレクタ１８０２は、複数段の可変遅延素子１８００のそれぞれが出力した複数のクロック信号のうちの一のクロック信号を選択して位相比較器１８０６に供給する。また、可変遅延素子１８０４は、複数段の可変遅延素子１８００に並列に接続され、予め指定された遅延量で、受端ＰＬＬ回路１７１８が発生したクロック信号を遅延させて位相比較器１８０６に供給する。
位相比較器１８０６は、セレクタ１８０２から供給された、複数段の可変遅延素子１８００によって遅延されたクロック信号の位相を、可変遅延素子１８０４によって遅延されたクロック信号の位相と比較する。そして、遅延量制御部１８０８は、位相比較器１８０６の比較結果に基づいて、セレクタ１８０２から供給された、複数段の可変遅延素子１８００によって遅延されたクロック信号の位相、及び複数段の可変遅延素子１８１４によって遅延されたデータ信号の位相を、可変遅延素子１８０４によって遅延されたクロック信号の所定のサイクル後の位相と略等しくすべく、複数段の可変遅延素子１８００の遅延量、及び複数段の可変遅延素子１８１４の遅延量を制御する。
また、複数段の可変遅延素子１８２０は、直列に接続され、受端ＰＬＬ回路１７１８が発生したクロック信号を順次遅延させてセレクタ１８２２に供給する。なお、複数段の可変遅延素子１８２０は、複数段の可変遅延素子１８１８と略同一の遅延特性を有する。そして、セレクタ１８２２は、複数段の可変遅延素子１８２０のそれぞれが出力した複数のクロック信号のうちの一のクロック信号を選択して位相比較器１８２６に供給する。また、可変遅延素子１８２４は、複数段の可変遅延素子１８２０に並列に接続され、予め指定された遅延量で、受端ＰＬＬ回路１７１８が出力したクロック信号を遅延させて位相比較器１８２６に供給する。
位相比較器１８２６は、セレクタ１８２２から供給された、複数段の可変遅延素子１８２０によって遅延されたクロック信号の位相を、可変遅延素子１８２４によって遅延されたクロック信号の位相と比較する。そして、遅延量制御部１８２８は、位相比較器１８２６の比較結果に基づいて、セレクタ１８２２から供給された、複数段の可変遅延素子１８１８によって遅延されたクロック信号の位相、及び複数段の可変遅延素子１８２０によって遅延されたデータ信号の位相を、可変遅延素子１８２４によって遅延されたクロック信号の所定のサイクル後の位相と略等しくすべく、複数段の可変遅延素子１８１８の遅延量、及び複数段の可変遅延素子１８２０の遅延量を制御する。
なお、可変遅延素子１８００、セレクタ１８０２、可変遅延素子１８０４、位相比較器１８０６、遅延量制御部１８０８、カウンタ１８１０、ＤＡＣ１８１２、及び可変遅延素子１８１４のそれぞれは、図５に示した可変遅延素子４０２、セレクタ４０３、可変遅延素子４０４、位相比較器４０６、遅延量制御部４０８、カウンタ４１０、ＤＡＣ４１２、及び可変遅延素子５０２のそれぞれと同一の構成及び機能を有する。また、可変遅延素子１８２０、セレクタ１８２２、可変遅延素子１８２４、位相比較器１８２６、遅延量制御部１８２８、カウンタ１８３０、ＤＡＣ１８３２、及び可変遅延素子１８１８のそれぞれは、図５に示した可変遅延素子４０２、セレクタ４０３、可変遅延素子４０４、位相比較器４０６、遅延量制御部４０８、カウンタ４１０、ＤＡＣ４１２、及び可変遅延素子５０２のそれぞれと同一の構成及び機能を有する。
また、図１９に示すように、クロックリカバリ回路１７１６は、リカバリ可変遅延回路１９００、複数のＥＯＲ回路１９０２、及びタイミング判断部１９０３を有する。複数のＥＯＲ回路１９０２は、連続する２つのタイミングコンパレータ１８１６のそれぞれの２つのサンプリング結果を一組として、複数のサンプリング結果の組をそれぞれ排他的論理和演算する。そして、タイミング判断部１９０３は、複数のＥＯＲ回路１９０２のそれぞれの演算結果に基づいて、データ信号に対する、受端ＰＬＬ回路１７１８が発生してリカバリ可変遅延回路１９００によって遅延されたクロック信号のタイミングを判断する。具体的には、タイミング判断部１９０３は、複数のＥＯＲ回路１９０２のうちで２つのサンプリング結果が互いに異なることを示す論理値を出力したＥＯＲ回路１９０２が排他的論理和演算に用いたサンプリング結果をサンプリングしたタイミングコンパレータ１８１６が受け取ったクロック信号のタイミングを、データ信号のエッジとして検出することによって、データ信号に対する、受端ＰＬＬ回路１７１８が発生してリカバリ可変遅延回路１９００によって遅延されたクロック信号のタイミングを判断する。そして、リカバリ可変遅延回路１９００は、タイミング判断部１９０３の判断結果に基づいて、受端ＰＬＬ回路１７１８が発生したクロック信号を遅延させて、フリップフロップ回路１７１２に供給する。なお、複数のＥＯＲ回路１９０２は、図１２に示した複数のＥＯＲ回路１２００と同一の構成及び機能を有する。
また、タイミング判断部１９０３は、複数のフリップフロップ回路１９０４、バッファ１９０６、第１ＯＲ回路１９０８、第３ＯＲ回路１９１０、第２ＯＲ回路１９１２、ＦＩＦＯ回路１９１４、及びカウンタ１９１６を含む。バッファ１９０６は、最終段の可変遅延素子１８１４が出力したクロック信号を遅延させ、複数のフリップフロップ回路１９０４のそれぞれに供給する。そして、フリップフロップ回路１９０４は、複数のＥＯＲ回路１９０２の演算結果を、第１ＯＲ回路１９０８、第３ＯＲ回路１９１０、又は第２ＯＲ回路１９１２に供給する。
ここで、複数のタイミングコンパレータ１８１６は、可変遅延素子１８１８によって遅延された時間が第１の遅延時間以下であるクロック信号に基づいてデータ信号をサンプリングする複数のタイミングコンパレータ１８１６の集合である第１タイミングコンパレータ群と、可変遅延素子１８１８によって遅延された時間が第２の遅延時間以上であるクロック信号に基づいてデータ信号をサンプリングする複数のタイミングコンパレータ１８１６の集合である第２タイミングコンパレータ群と、可変遅延素子１８１８によって遅延された時間が第１の遅延時間より大きく第２の遅延時間より小さいクロック信号に基づいてデータ信号をサンプリングする複数のタイミングコンパレータ１８１６の集合である第３タイミングコンパレータ群を含む。
また、複数のＥＯＲ回路１９０２は、第１タイミングコンパレータ群が有する複数のタイミングコンパレータ１８１６のサンプリング結果を排他的論理和演算に用いた複数のＥＯＲ回路１９０２の集合である第１ＥＯＲ回路群と、第２タイミングコンパレータ群が有する複数のタイミングコンパレータ１８１６のサンプリング結果を排他的論理和演算に用いた複数のＥＯＲ回路１９０２の集合である第２ＥＯＲ回路群と、第３タイミングコンパレータ群が有する複数のタイミングコンパレータ１８１６のサンプリング結果を排他的論理和演算に用いた複数のＥＯＲ回路１９０２の集合である第３ＥＯＲ回路群とを含む。
そして、第１ＯＲ回路１９０８は、第１ＥＯＲ回路群が有する複数のＥＯＲ回路１９０２の演算結果を論理和演算し、ＦＩＦＯ回路１９１４に供給する。また、第３ＯＲ回路１９１０は、第２ＥＯＲ回路群が有する複数のＥＯＲ回路１９０２の演算結果を論理和演算し、ＦＩＦＯ回路１９１４に供給する。また、第２ＯＲ回路１９１２は、第３ＥＯＲ回路群が有する複数のＥＯＲ回路１９０２の演算結果を論理和演算し、ＦＩＦＯ回路１９１４に供給する。即ち、クロック信号に対するデータ信号のエッジが第１のタイミングより早い場合には、第１ＯＲ回路１９０８が論理値「１」を出力し、第３ＯＲ回路１９１０が論理値「０」を出力し、第２ＯＲ回路１９１２が論理値「０」を出力する。また、クロック信号に対するデータ信号のエッジが第１のタイミングより遅く、第２のタイミングより早い場合に、第１ＯＲ回路１９０８が論理値「０」を出力し、第３ＯＲ回路１９１０が論理値「１」を出力し、第２ＯＲ回路１９１２が論理値「０」を出力する。また、クロック信号に対するデータ信号のエッジが第２のタイミングより遅い場合に、第１ＯＲ回路１９０８が論理値「０」を出力し、第３ＯＲ回路１９１０が論理値「０」を出力し、第２ＯＲ回路１９１２が論理値「１」を出力する。
ＦＩＦＯ回路１９１４は、第１ＯＲ回路１９０８、第３ＯＲ回路１９１０、及び第２ＯＲ回路１９１２が出力した論理値を、バッファ１９０６によって遅延されたクロック信号に同期して書き込み、受端ＰＬＬ回路１７１８が発生したクロック信号に同期して読み出してカウンタ１９１６に供給する。カウンタ１９１６は、複数のタイミングコンパレータ１８１６のそれぞれが、複数のデータ信号のそれぞれを複数のクロック信号のそれぞれのタイミングでサンプリングする動作を複数回行うとともに、複数のＥＯＲ回路１９０２のそれぞれが排他的論理和演算を複数回行い、第１ＯＲ回路１９０８、第３ＯＲ回路１９１０、及び第２ＯＲ回路１９１２のそれぞれが論理和演算を複数回行う場合に、第１ＯＲ回路１９０８、第３ＯＲ回路１９１０、及び第２ＯＲ回路１９１２のそれぞれが論理値「１」を出力する回数を、受端ＰＬＬ回路１７１８が発生したクロック信号に同期してカウントする。
リカバリ可変遅延回路１９００は、第１ＯＲ回路１９０８、第３ＯＲ回路１９１０、及び第２ＯＲ回路１９１２の出力、即ちカウンタ１９１６のカウント値に基づいて、受端ＰＬＬ回路１７１８が発生したクロック信号の遅延量を変化させる。具体的には、リカバリ可変遅延回路１９００は、第１ＯＲ回路１９０８が第３ＯＲ回路１９１０及び第２ＯＲ回路１９１２より多くの論理値「１」を出力している場合に、クロック信号の遅延量を大きくし、第３ＯＲ回路１９１０が第１ＯＲ回路１９０８及び第２ＯＲ回路１９１２より多くの論理値「１」を出力している場合に、クロック信号の遅延量を変化させず、第２ＯＲ回路１９１２が第１ＯＲ回路１９０８及び第３ＯＲ回路１９１０より多くの論理値「１」を出力している場合に、クロック信号の遅延量を小さくする。なお、カウンタ１９１６を用いずに、リカバリ可変遅延回路１９００は、第１ＯＲ回路１９０８が論理値「１」を出力した場合に、クロック信号の遅延量を大きくし、第３ＯＲ回路１９１０が論理値「１」を出力した場合に、クロック信号の遅延量を変化させず、第２ＯＲ回路１９１２が論理値「１」を出力した場合に、クロック信号の遅延量を小さくしてもよい。リカバリ可変遅延回路１９００は、以上のようにしてデータ信号に対するクロック信号の位相を調整し、クロック信号の位相がデータ信号のアイ開口の中央近傍になるように、ＢＩＳＴ（Ｂｕｉｌｔ Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）や自動追従によるキャリブレーションを行う。
以上のように、本実施形態に係るクロックリカバリ回路１７１６によれば、複数のタイミングコンパレータ１８１６を用いることによってデータ信号に対するクロック信号の位相を正確に検出することができ、さらにデータ信号に対するクロック信号の位相を追従し、リアルタイムでクロック信号の位相を調整することができる。したがって、本実施形態に係る通信デバイス１７０２によれば、ノイズや環境条件の変化によりクロック信号の位相が変化し、さらに伝送路１７０４の高周波ロス等の要因によってデータ信号のアイ開口が小さくなった場合であっても、クロック信号の位相をデータ信号のアイ開口の中央付近に自動調節することができるので、常に安定したデータ伝送を実現することができる。
以上発明の実施形態を説明したが、本出願に係る発明の技術的範囲は上記の実施形態に限定されるものではない。上記実施形態に種々の変更を加えて、請求の範囲に記載の発明を実施することができる。そのような発明が本出願に係る発明の技術的範囲に属することもまた請求の範囲の記載から明らかである。
以上の説明から明らかなように、本発明によれば、データ信号に対するクロック信号の位相を正確に検出し、クロック信号の位相を精度よく調整することができるクロックリカバリ回路、及び当該クロックリカバリ回路を備えた通信デバイスを提供できる。
タイミングコンパレータ１００の構成の一例を示す図である。 ダイナミックＤフリップフロップ回路１０２の構成の一例を示す図である。 正帰還Ｄフリップフロップ回路１０６の構成の一例を示す図である。 可変遅延回路４００の構成の一例を示す図である。 可変遅延回路５００の構成の一例を示す図である。 位相比較器４０６の構成の一例を示す図である。 試験装置７００の構成の一例を示す図である。 比較部７１２の構成の一例を示す図である。 試験装置９００の構成の一例を示す図である。 信号特性検出部９１２の構成の一例を示す図である。 信号特性検出部９１２による位相検出動作の一例を示す図である。 信号特性検出部９１２の構成の一例を示す図である。 信号特性検出部９１２によるエッジ検出動作の一例を示す図である。 信号特性検出部９１２の構成の一例を示す図である。 信号特性検出部９１２によるジッタ測定動作の一例を示す図である。 信号特性検出部９１２によるジッタ測定動作の一例を示す図である。 通信デバイス１７００及び１７０２の構成の一例を示す図である。 クロックリカバリ回路１７１６の構成の一例を示す図である。 クロックリカバリ回路１７１６の構成の一例を示す図である。

Claims (9)

  1. データ信号に対するクロック信号のタイミングを調整するクロックリカバリ回路であって、
    直列に接続され、第１遅延量で前記データ信号を順次遅延させる複数段の第１可変遅延素子と、
    直列に接続され、前記第１遅延量より大きい第２遅延量で、基準クロック発生回路が発生した前記クロック信号を順次遅延させる複数段の第２可変遅延素子と、
    前記複数段の第１可変遅延素子のそれぞれによって遅延された複数の前記データ信号のそれぞれを、前記複数段の第１可変遅延素子のそれぞれと同一段の前記第２可変遅延素子によって遅延された前記クロック信号によりサンプリングする複数のタイミングコンパレータと、
    連続する２つの前記タイミングコンパレータのそれぞれの２つの前記サンプリング結果を一組として、複数の前記サンプリング結果の組をそれぞれ排他的論理和演算する複数のＥＯＲ回路と、
    前記複数のＥＯＲ回路のそれぞれの演算結果に基づいて、前記データ信号に対する前記基準クロック発生回路が発生する前記クロック信号の前記タイミングを判断するタイミング判断部と、
    前記タイミング判断部の判断結果に基づいて、前記基準クロック発生回路が発生した前記クロック信号を遅延させるリカバリ可変遅延回路と
    を有するクロックリカバリ回路。
  2. 前記タイミング判断部は、前記複数のＥＯＲ回路のうちで前記２つのサンプリング結果が互いに異なることを示す論理値を出力した前記ＥＯＲ回路が排他的論理和演算に用いた前記サンプリング結果をサンプリングした前記タイミングコンパレータが受け取った前記クロック信号のタイミングを、前記データ信号のエッジとして検出することによって、前記データ信号に対する前記基準クロック発生回路が発生する前記クロック信号の前記タイミングを判断する請求項１に記載のクロックリカバリ回路。
  3. 前記複数のタイミングコンパレータは、
    遅延された時間が第１の遅延時間以下である前記クロック信号に基づいて前記データ信号をサンプリングする複数の前記タイミングコンパレータの集合である第１タイミングコンパレータ群と、
    遅延された時間が第２の遅延時間以上である前記クロック信号に基づいて前記データ信号をサンプリングする複数の前記タイミングコンパレータの集合である第２タイミングコンパレータ群と
    を含み、
    前記複数のＥＯＲ回路は、
    前記第１タイミングコンパレータ群が有する前記複数のタイミングコンパレータのサンプリング結果を排他的論理和演算に用いた複数の前記ＥＯＲ回路の集合である第１ＥＯＲ回路群と、
    前記第２タイミングコンパレータ群が有する前記複数のタイミングコンパレータのサンプリング結果を排他的論理和演算に用いた複数の前記ＥＯＲ回路の集合である第２ＥＯＲ回路群と
    を含み、
    前記タイミング判断部は、
    前記第１ＥＯＲ回路群が有する前記複数のＥＯＲ回路の演算結果を論理和演算する第１ＯＲ回路と、
    前記第２ＥＯＲ回路群が有する前記複数のＥＯＲ回路の演算結果を論理和演算する第２ＯＲ回路と
    を含み、
    前記リカバリ可変遅延回路は、前記第１ＯＲ回路及び前記第２ＯＲ回路の出力に基づいて、前記基準クロック発生回路が発生した前記クロック信号の遅延量を変化させる請求項１に記載のクロックリカバリ回路。
  4. 前記複数のタイミングコンパレータは、遅延された時間が前記第１の遅延時間より大きく前記第２の遅延時間より小さい前記クロック信号に基づいて前記データ信号をサンプリングする複数の前記タイミングコンパレータの集合である第３タイミングコンパレータ群をさらに含み、
    前記複数のＥＯＲ回路は、前記第３タイミングコンパレータ群が有する前記複数のタイミングコンパレータのサンプリング結果を排他的論理和演算に用いた複数の前記ＥＯＲ回路の集合である第３ＥＯＲ回路群をさらに含み、
    前記タイミング判断部は、前記第３ＥＯＲ回路群が有する前記複数のＥＯＲ回路の演算結果を論理和演算する第３ＯＲ回路をさらに含み、
    前記リカバリ可変遅延回路は、前記第３ＯＲ回路が論理和「１」を出力した場合に、前記基準クロック発生回路が発生した前記クロック信号の遅延量を変化させない請求項３に記載のクロックリカバリ回路。
  5. 前記タイミング判断部は、前記複数のタイミングコンパレータのそれぞれが、前記複数のデータ信号のそれぞれを前記複数のクロック信号のそれぞれのタイミングでサンプリングする動作を複数回行うとともに、前記複数のＥＯＲ回路のそれぞれが排他的論理和演算を複数回行い、前記第１ＯＲ回路及び前記第２ＯＲ回路のそれぞれが論理和演算を複数回行う場合に、前記第１ＯＲ回路及び前記第２ＯＲ回路のそれぞれが論理値「１」を出力する回数をカウントするカウンタをさらに含み、
    前記リカバリ可変遅延回路は、前記カウンタのカウント値に基づいて、前記基準クロック発生回路が発生した前記クロック信号の遅延量を変化させる請求項３に記載のクロックリカバリ回路。
  6. 前記複数段の第１可変遅延素子と略同一の遅延特性を有し、直列に接続され、前記基準クロック発生回路が発生した前記クロック信号を順次遅延させる複数段の第３可変遅延素子と、
    前記複数段の第３可変遅延素子に並列に接続され、前記基準クロック発生回路が発生した前記クロック信号を遅延させる第４可変遅延素子と、
    前記複数段の第３可変遅延素子によって遅延された前記クロック信号の位相を、前記第４可変遅延素子によって遅延された前記クロック信号の位相とを比較する位相比較器と、
    前記位相比較器の比較結果に基づいて、前記複数段の第３可変遅延素子によって遅延された前記クロック信号の位相、及び前記複数段の第１可変遅延素子によって遅延された前記データ信号の位相を、前記第４可変遅延素子によって遅延された前記クロック信号の所定のサイクル後の位相と略等しくすべく、前記複数段の第３可変遅延素子の遅延量、及び前記複数段の第１可変遅延素子の遅延量を制御する第１遅延量制御部と
    をさらに有する請求項１に記載のクロックリカバリ回路。
  7. 前記複数段の第２可変遅延素子と略同一の遅延特性を有し、直列に接続され、前記基準クロック発生回路が発生した前記クロック信号を順次遅延させる複数段の第５可変遅延素子と、
    前記複数段の第５可変遅延素子に並列に接続され、前記基準クロック発生回路が発生した前記クロック信号を遅延させる第６可変遅延素子と、
    前記複数段の第５可変遅延素子によって遅延された前記クロック信号の位相を、前記第６可変遅延素子によって遅延された前記クロック信号の位相とを比較する位相比較器と、
    前記位相比較器の比較結果に基づいて、前記複数段の第５可変遅延素子によって遅延された前記クロック信号の位相、及び前記複数段の第２可変遅延素子によって遅延された前記クロック信号の位相を、前記第６可変遅延素子によって遅延された前記クロック信号の所定のサイクル後の位相と略等しくすべく、前記複数段の第５可変遅延素子の遅延量、及び前記複数段の第２可変遅延素子の遅延量を制御する第２遅延量制御部と
    をさらに有する請求項１に記載のクロックリカバリ回路。
  8. 前記複数のタイミングコンパレータのそれぞれは、
    当該タイミングコンパレータが受け取った前記クロック信号に基づいて、前記第１可変遅延素子から受け取った前記データ信号を、寄生容量によりラッチして出力するダイナミックＤフリップフロップ回路と、
    当該タイミングコンパレータが受け取った前記クロック信号を所定時間遅延させるバッファと、
    前記バッファによって遅延された前記クロック信号に基づいて、前記ダイナミックＤフリップフロップ回路が出力した出力信号を、ラッチして出力するＤフリップフロップ回路と
    を有する請求項１に記載のクロックリカバリ回路。
  9. データ信号をクロック信号に同期して処理する通信デバイスであって、
    前記クロック信号を発生する基準クロック発生回路と、
    前記データ信号に対する前記クロック信号のタイミングを調整するクロックリカバリ回路と、
    前記データ信号を前記クロック信号に同期して処理する受端ロジック回路と
    を備え、
    前記クロックリカバリ回路は、
    直列に接続され、第１遅延量で前記データ信号を順次遅延させる複数段の第１可変遅延素子と、
    直列に接続され、前記第１遅延量より大きい第２遅延量で、基準クロック発生回路が発生した前記クロック信号を順次遅延させる複数段の第２可変遅延素子と、
    前記複数段の第１可変遅延素子のそれぞれによって遅延された複数の前記データ信号のそれぞれを、前記複数段の第１可変遅延素子のそれぞれと同一段の前記第２可変遅延素子によって遅延された前記クロック信号によりサンプリングする複数のタイミングコンパレータと、
    連続する２つの前記タイミングコンパレータのそれぞれの２つの前記サンプリング結果を一組として、複数の前記サンプリング結果の組をそれぞれ排他的論理和演算する複数のＥＯＲ回路と、
    前記複数のＥＯＲ回路のそれぞれの演算結果に基づいて、前記データ信号に対する前記基準クロック発生回路が発生する前記クロック信号の前記タイミングを判断するタイミング判断部と、
    前記タイミング判断部の判断結果に基づいて、前記基準クロック発生回路が発生した前記クロック信号を遅延させるリカバリ可変遅延回路と
    を有する通信デバイス。
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