CN110995217A - 一种占空比调整电路 - Google Patents
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Abstract
本发明公开了一种占空比调整电路，占空比调整电路包括：工艺角检测电路和占空比调整电路，工艺角检测电路的输出端连接占空比调整电路的第一输入端，占空比调整电路的第二输入端连接输入时钟；工艺角检测电路用于检测当前芯片工作的工艺角，根据工艺角产生控制信号发送至占空比调整电路；占空比调整电路用于根据控制信号调整输入时钟的占空比，输出占空比调整后的输出时钟。本发明通过工艺角检测电路检测当前芯片工作的工艺角，根据工艺角控制占空比调整电路调整输入时钟的占空比，达到时序最优化，从而使芯片能够正常工作。
Description
技术领域
本发明涉及集成电路领域，具体涉及一种占空比调整电路。
背景技术
占空比调整电路在高速模拟电路中有着广泛的应用。例如在逐次逼近型模数转换器中，为了保证采样时钟和比较转换时钟有合理的分配，通常会调整高速输入时钟的占空比，以保证信号能够在采样时间内建立完成，在比较转换时间内转换成多bit数字信号；在高速串行接口电路中，由于时钟的周期很短，在采用半速率工作时，必须保证准确的50％占空比，以确保数据并串转换的正确性。因此对于时钟的占空比调整，在集成电路中的应用十分广泛。由于在芯片制造过程中，MOS管随工艺角变化会引起高电平和低电平转换的不一致，引高速时钟占空比的变化，本发明提出一种可以鉴别芯片工作工艺角，自动选择不同占空比的方法，从而使芯片能够正常工作。
发明内容
针对现有技术中存在的缺陷，本发明的目的在于提供一种占空比调整电路，可以鉴别芯片工作工艺角，自动选择不同占空比，从而使芯片能够正常工作。
为实现上述目的，本发明采用的技术方案如下：
一种占空比调整电路，所述占空比调整电路包括：工艺角检测电路和占空比调整电路，所述工艺角检测电路的输出端连接所述占空比调整电路的第一输入端，所述占空比调整电路的第二输入端连接输入时钟；
所述工艺角检测电路用于检测当前芯片工作的工艺角，根据所述工艺角产生控制信号发送至所述占空比调整电路；
所述占空比调整电路用于根据所述控制信号调整所述输入时钟的占空比，输出占空比调整后的输出时钟。
进一步，如上所述的占空比调整电路，其特征在于，所述工艺角检测电路包括：环形振荡器和频率检测模块，所述环形振荡器的输出端连接所述频率检测模块的输入端，所述频率检测模块的输出端连接所述占空比调整电路的第一输入端；
所述环形振荡器用于产生一个与工艺角有关的震荡时钟信号；
所述频率检测模块用于检测所述震荡时钟信号的频率，根据所述频率得到当前芯片工作的工艺角，根据所述工艺角产生控制信号发送至所述占空比调整电路。
进一步，如上所述的占空比调整电路，其特征在于，所述占空比调整电路包括：可控延迟模块和逻辑电路，所述可控延迟模块的第一输入端连接所述频率检测模块的输出端，所述可控延迟模块的第二输入端连接所述输入时钟，所述可控延迟模块的输出端连接所述逻辑电路的第一输入端，所述逻辑电路的第二输入端连接所述输入时钟；
所述可控延迟模块用于根据所述控制信号对所述输入时钟进行延时，将延时后的时钟输入所述逻辑电路；
所述逻辑电路用于对所述输入时钟和所述延时后的时钟进行逻辑运算，输出占空比调整后的输出时钟。
进一步，如上所述的占空比调整电路，其特征在于，所述可控延迟模块包括：依次连接的第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器和第八反相器，第一NMOS管，第一PMOS管，第二NMOS管，第二PMOS管，第三NMOS管，第三PMOS管，译码器；
所述第一反相器的输入端连接所述输入时钟，所述第一反相器的输出端连接所述第三NMOS管、所述第三PMOS管的漏极，所述第二反相器的输出端连接所述第二NMOS管、所述第二PMOS管的漏极，所述第三反相器的输出端连接所述第一NMOS管、所述第一PMOS管的漏极，所述第五反相器的输出端连接所述第一NMOS管、所述第一PMOS管的源极，所述第六反相器的输出端连接所述第二NMOS管、所述第二PMOS管的源极，所述第七反相器的输出端连接所述第三NMOS管、所述第三PMOS管的源极，所述第八反相器的输出端连接所述逻辑电路的第一输入端；
所述译码器的输入端连接所述频率检测模块的输出端，所述译码器的第一输出端连接所述第一PMOS管、所述第二PMOS管、所述第三PMOS管的栅极，所述译码器的第二输出端连接所述第一NMOS管、所述第二NMOS管、所述第三NMOS管的栅极。
进一步，如上所述的占空比调整电路，其特征在于，所述逻辑电路包括以下任一种逻辑：与非门、或非门、异或门、同或门。
本发明的有益效果在于：本发明通过工艺角检测电路检测当前芯片工作的工艺角，根据工艺角控制占空比调整电路调整输入时钟的占空比，达到时序最优化，从而使芯片能够正常工作。
附图说明
图1为本发明实施例中提供的一种占空比调整电路的结构示意图；
图2为本发明实施例中提供的一种占空比调整电路的结构示意图；
图3为本发明实施例中提供的可控延迟模块的结构示意图；
图4为本发明实施例中提供的输入时钟和输出时钟的时序示意图；
图5为本发明实施例中提供的环形振荡器的测试结果图。
具体实施方式
下面结合说明书附图与具体实施方式对本发明做进一步的详细说明。
如图1所示，一种占空比调整电路，占空比调整电路包括：工艺角检测电路和占空比调整电路，工艺角检测电路的输出端连接占空比调整电路的第一输入端，占空比调整电路的第二输入端连接输入时钟；
工艺角检测电路用于检测当前芯片工作的工艺角，根据工艺角产生控制信号发送至占空比调整电路；
占空比调整电路用于根据控制信号调整输入时钟的占空比，输出占空比调整后的输出时钟。
如图2所示，工艺角检测电路包括：环形振荡器和频率检测模块，环形振荡器的输出端连接频率检测模块的输入端，频率检测模块的输出端连接占空比调整电路的第一输入端；
环形振荡器用于产生一个与工艺角有关的震荡时钟信号；
频率检测模块用于检测震荡时钟信号的频率，根据频率得到当前芯片工作的工艺角，根据工艺角产生控制信号发送至占空比调整电路。
基于环路振荡器可以清楚分辨出芯片工作的工艺角，并基于此进行占空比调整，从而达到优化时钟时序，保证时钟供给电路的性能。
频率检测模块可以在芯片外实现，也可以在芯片内实现。对于做CP测试的应用场合，可以通过CP测试机台检测频率的值，从而实现工艺角甄选；对于不做CP测试的应用场合，可以在芯片内通过基准时钟计数，进行频率筛选。
如图2所示，占空比调整电路包括：可控延迟模块和逻辑电路，可控延迟模块的第一输入端连接频率检测模块的输出端，可控延迟模块的第二输入端连接输入时钟，可控延迟模块的输出端连接逻辑电路的第一输入端，逻辑电路的第二输入端连接输入时钟；
可控延迟模块用于根据控制信号对输入时钟进行延时，将延时后的时钟输入逻辑电路；
逻辑电路用于对输入时钟和延时后的时钟进行逻辑运算，输出占空比调整后的输出时钟。
逻辑电路包括以下任一种逻辑：与非门、或非门、异或门、同或门。
可控延迟模块包括：依次连接的第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器和第八反相器，第一NMOS管，第一PMOS管，第二NMOS管，第二PMOS管，第三NMOS管，第三PMOS管，译码器；
第一反相器的输入端连接输入时钟，第一反相器的输出端连接第三NMOS管、第三PMOS管的漏极，第二反相器的输出端连接第二NMOS管、第二PMOS管的漏极，第三反相器的输出端连接第一NMOS管、第一PMOS管的漏极，第五反相器的输出端连接第一NMOS管、第一PMOS管的源极，第六反相器的输出端连接第二NMOS管、第二PMOS管的源极，第七反相器的输出端连接第三NMOS管、第三PMOS管的源极，第八反相器的输出端连接逻辑电路的第一输入端；
译码器的输入端连接频率检测模块的输出端，译码器的第一输出端连接第一PMOS管、第二PMOS管、第三PMOS管的栅极，译码器的第二输出端连接第一NMOS管、第二NMOS管、第三NMOS管的栅极。
如图1所示，本发明包括两个部分，工艺角检测电路和占空比调整电路。首先工艺角检测电路检测到当前芯片工作的工艺角，输出控制信号给占空比调整电路，占空比调整电路在控制信号的控制下，调整输入时钟的占空比，输出调整后的时钟给后端SOC电路。
如图2所示，工艺角检测电路包括环形振荡器和频率检测模块。占空比调整电路包括一个可控延迟模块和一个逻辑电路，此处以与非门为例，除了与非门，或非门、异或门、同或门都可以作为逻辑模块的实现方式，只是产生的占空比不同。
环形震荡器输出一个与工艺角有关的震荡时钟信号，频率检测模块检测震荡时钟的频率，以甄别芯片工作的工艺角，同时输出控制信号给可控延迟模块，输出时钟经过可控延迟模块与原始输入时钟经过与非门输出，即可达到根据工艺角调整占空比的要求。
如图3所示，控制码即控制信号输入译码器，从译码器输出两路控制信号，分别控制NM1、NM2、NM3，以及PM1、PM2和PM3。输入时钟CLK0经过延迟链I1～I8进行延迟控制后，输出经过延迟的时钟CLK1。
如图4所示，输入时钟CLK0与经过可控延迟模块的CLK1经过与非门输出的时钟，占空比超过50％。例如，对于一个12bit 160M的逐次逼近型模数转换器，如果采样时间和保持比较时间，按照输入时钟的占空比50％来分配，那么采样时间是3.125ns，12bit的保持比较时间是3.125ns，每bit的保持比较时间约为260ps，对于比较器+逻辑电路的延迟是非常紧张的。但采用经过调整的输出时钟给模数转换器时，采样时间和保持比较时间可以根据工艺角进行调整，当工作在慢工艺角下，可以将调整输出时钟的占空比，将更多的时间分配给保持比较工作过程，从而保证时序正确，性能优化。
如图5所示，采用HLMC55nm工艺，基于反相器逻辑的环形振荡器的测试结果，在室温下测试了51个样品的工作频率，可以清楚的甄别出三个工艺角FF/TT/SS，基于频率甄选结果，重新分配时钟的占空比，可以在各个工艺角保证模数转换器的性能。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其同等技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (5)
1.一种占空比调整电路，其特征在于，所述占空比调整电路包括：工艺角检测电路和占空比调整电路，所述工艺角检测电路的输出端连接所述占空比调整电路的第一输入端，所述占空比调整电路的第二输入端连接输入时钟；
所述工艺角检测电路用于检测当前芯片工作的工艺角，根据所述工艺角产生控制信号发送至所述占空比调整电路；
所述占空比调整电路用于根据所述控制信号调整所述输入时钟的占空比，输出占空比调整后的输出时钟。
2.根据权利要求1所述的占空比调整电路，其特征在于，所述工艺角检测电路包括：环形振荡器和频率检测模块，所述环形振荡器的输出端连接所述频率检测模块的输入端，所述频率检测模块的输出端连接所述占空比调整电路的第一输入端；
所述环形振荡器用于产生一个与工艺角有关的震荡时钟信号；
所述频率检测模块用于检测所述震荡时钟信号的频率，根据所述频率得到当前芯片工作的工艺角，根据所述工艺角产生控制信号发送至所述占空比调整电路。
3.根据权利要求2所述的占空比调整电路，其特征在于，所述占空比调整电路包括：可控延迟模块和逻辑电路，所述可控延迟模块的第一输入端连接所述频率检测模块的输出端，所述可控延迟模块的第二输入端连接所述输入时钟，所述可控延迟模块的输出端连接所述逻辑电路的第一输入端，所述逻辑电路的第二输入端连接所述输入时钟；
所述可控延迟模块用于根据所述控制信号对所述输入时钟进行延时，将延时后的时钟输入所述逻辑电路；
所述逻辑电路用于对所述输入时钟和所述延时后的时钟进行逻辑运算，输出占空比调整后的输出时钟。
4.根据权利要求3所述的占空比调整电路，其特征在于，所述可控延迟模块包括：依次连接的第一反相器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器、第七反相器和第八反相器，第一NMOS管，第一PMOS管，第二NMOS管，第二PMOS管，第三NMOS管，第三PMOS管，译码器；
所述第一反相器的输入端连接所述输入时钟，所述第一反相器的输出端连接所述第三NMOS管、所述第三PMOS管的漏极，所述第二反相器的输出端连接所述第二NMOS管、所述第二PMOS管的漏极，所述第三反相器的输出端连接所述第一NMOS管、所述第一PMOS管的漏极，所述第五反相器的输出端连接所述第一NMOS管、所述第一PMOS管的源极，所述第六反相器的输出端连接所述第二NMOS管、所述第二PMOS管的源极，所述第七反相器的输出端连接所述第三NMOS管、所述第三PMOS管的源极，所述第八反相器的输出端连接所述逻辑电路的第一输入端；
所述译码器的输入端连接所述频率检测模块的输出端，所述译码器的第一输出端连接所述第一PMOS管、所述第二PMOS管、所述第三PMOS管的栅极，所述译码器的第二输出端连接所述第一NMOS管、所述第二NMOS管、所述第三NMOS管的栅极。
5.根据权利要求3所述的占空比调整电路，其特征在于，所述逻辑电路包括以下任一种逻辑：与非门、或非门、异或门、同或门。
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