CN116827316A - 一种时钟信号占空比调节电路 - Google Patents
一种时钟信号占空比调节电路 Download PDFInfo
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- 230000001105 regulatory effect Effects 0.000 title claims abstract description 66
- 230000002596 correlated effect Effects 0.000 claims description 3
- MZAGXDHQGXUDDX-JSRXJHBZSA-N (e,2z)-4-ethyl-2-hydroxyimino-5-nitrohex-3-enamide Chemical compound [O-][N+](=O)C(C)C(/CC)=C/C(=N/O)/C(N)=O MZAGXDHQGXUDDX-JSRXJHBZSA-N 0.000 description 21
- 230000005540 biological transmission Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 230000008859 change Effects 0.000 description 8
- 230000000875 corresponding effect Effects 0.000 description 7
- 230000009471 action Effects 0.000 description 4
- 230000008054 signal transmission Effects 0.000 description 3
- 230000001934 delay Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000006467 substitution reaction Methods 0.000 description 2
- 230000001276 controlling effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000008569 process Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
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Abstract
本申请公开了一种时钟信号占空比调节电路，所述电路包括基本模块、调节模块和可选延迟模块，基本模块用于接入初始时钟信号和第一调节信号和第四调节信号以生成输出时钟信号；调节模块用于接入初始时钟信号、使能信号、第二时钟信号和第三调节信号，输出第一调节信号和第四调节信号以对基本模块接收的初始时钟信号进行占空比调节；可选延迟模块用于接入基本模块输出的第二时钟信号，以及根据控制信号进行信号通道选择，并对第二时钟信号进行延时运算后经所选择的信号通道输出第三调节信号并输入调节模块。本申请的时钟信号占空比调节电路架构简单、调节灵活，且能够满足多种占空比调节需求的时钟信号占空比调节电路。
Description
技术领域
本申请涉及占空比调节技术领域，尤其涉及一种时钟信号占空比调节电路。
背景技术
时钟占空比对低压高速存储电路的性能具有至关重要的影响，对于一个时钟信号而言，最理想的状态是50％的占空比，但是时钟信号在传输过程中，因驱动器结构或尺寸的不对称，会导致时钟信号上升沿与下降沿失配，从而使时钟信号的占空比在经过传输后发生失真，随着传输级数的递增，失真会愈发严重。
然而，现有的占空比调节电路抗电压、温度变化能力差，设计较为复杂，因此，需要提供一种简单而有效的时钟信号占空比调节电路。
发明内容
本申请提供了一种时钟信号占空比调节电路，以解决现有的占空比调节电路抗电压、温度变化能力差，设计较为复杂的技术问题，实现多种占空比调节需求，且电路结构简单、调节灵活。
为解决上述技术问题，第一方面，本申请提供了一种时钟信号占空比调节电路，包括基本模块、可选延迟模块和调节模块；
所述基本模块，用于接入初始时钟信号和所述调节模块输出的第一调节信号以进行与运算，生成第一时钟信号，并将所述第一时钟信号和所述调节模块输出的第四调节信号进行或非运算，生成第二时钟信号并输入所述调节模块和可选延迟模块，以及对所述第二时钟信号进行反向运算，生成输出时钟信号；
所述调节模块，用于接入所述初始时钟信号和使能信号以进行与非运算和延时运算，生成第一调节信号并输入所述基本模块；以及接入所述使能信号以进行反向运算，生成第二调节信号，并对所述第二调节信号、所述基本模块输出的第二时钟信号和所述可选延迟模块输出的第三调节信号进行或非运算，输出第四调节信号并输入所述基本模块；
所述可选延迟模块，用于接入第二时钟信号以进行延时运算，以及根据控制信号进行信号通道选择，生成第三调节信号并输入所述调节模块；
所述初始时钟信号经所述基本模块输出第二时钟信号的第一时间小于所述初始时钟信号经所述调节模块输出第一调节信号的第二时间。
本申请提供的时钟信号占空比调节电路的基本模块接入初始时钟信号，调节模块接入初始时钟信号和使能信号，可选延迟模块接入控制信号。调节模块接收的初始时钟信号和使能信号经过与非逻辑运算和延时运算后生成的第一调节信号，用于调节基本模块接收的初始时钟信号。可选延迟模块根据接收的控制信号以使可选延迟模块选择相应的信号通道，以及对接入的第二时钟信号进行延时运算输出第四调节信号并输入调节模块，以调节输出时钟信号高电平的持续时间，使本申请实施例公开的时钟信号占空比调节电路对时钟信号占空比的调节。本申请提供的时钟占空比调节电路架构简单、调节灵活，且能够满足多种占空比调节需求的时钟信号占空比调节电路。
优选的，所述可选延迟模块包括第二延时电路和选通电路；
所述第二延时电路的输入端连接所述基本模块，所述第二延时电路的输出端连接所述选通电路的不同信号通道，所述选通电路的公共输出端连接所述调节模块，所述选通电路的信号控制端用于接入控制信号；
所述选通电路，用于根据控制信号进行信号通道选择；
所述第二延时电路，用于对所述第二时钟信号进行延时运算，并通过选通电路选择的信号通道，生成所述第三调节信号。
可选延迟模块用于选取一条延迟路径，生成所需的第三调节信号，第三调节信号通过调节模块的三输入或非门输出的第四调节信号对基本模块生成的输出时钟信号的高电平持续时间进行控制，以实现对基本模块接入的初始时钟信号的占空比进行调节。
优选的，所述调节模块包括两输入与非门、第一时延电路、第二反相器和三输入或非门；
所述两输入与非门的两个输入端分别用于接入所述初始时钟信号和使能信号，所述两输入与非门的输出端连接所述第一延时电路的输入端，所述第一延时电路的输出端连接所述基本模块；
所述两输入与非门和第一延时电路，依次用于对所述初始时钟信号和使能信号进行与非运算和延时运算，生成所述第一调节信号；
所述第二反相器的输入端用于接入所述使能信号，所述第二反相器的输出端连接所述三输入或非门的第一输入端，所述三输入或非门的第二输入端连接所述可选延迟模块中选通电路的公共输出端；
所述第二反相器，用于对所述使能信号进行反向运算，生成所述第二调节信号；
所述三输入或非门，用于对所述第二调节信号、所述第二时钟信号和所述第三调节信号进行或非运算，生成所述第四调节信号。
调节模块用于调节输出信号输出时钟信号脉冲宽度。通过两输入与非门、第一时延电路以对初始时钟信号和使能信号进行与非和延时运算。通过第一时延电路，保证初始时钟信号经传输后输出第二时钟信号的第一时间小于初始时钟信号经两输入与非门、第一时延电路后输出第一调节信号的第二时间。通过第二反相器对使能信号进行反向运算后输入三输入或非门，以下拉第二调节信号，输出用于拉升第二时钟信号的第四调节信号，实现对基本模块中接入的初始时钟信号的占空比进行调节。
优选的，所述基本模块包括依次串联连接的两输入与门、两输入或非门和第一反相器；
所述两输入与门的一个输入端用于接入所述初始时钟信号，所述两输入与门的另一个输入端用于连接所述调节模块的第一延时电路的输出端；
所述两输入或非门的另一输入端连接所述调节模块的三输入或非门的输出端；所述两输入或非门的输出端连接所述调节模块的三输入或非门的第三输入端和所述可选延迟模块的第二延时电路的输入端；
所述两输入与门，用于对所述初始时钟信号和所述第一调节信号进行与运算，生成所述第一时钟信号；
所述两输入或非门，用于对所述第一时钟信号和第四调节信号进行或非运算，生成所述第二时钟信号；
所述第一反相器，用于对所述第二时钟信号进行反向运算，生成所述输出时钟信号。
基本模块为初始时钟信号传输到输出时钟信号的主路径，通过两输入与门、两输入或非门和第一反相器分别实现与逻辑运算、或非逻辑运算和反向逻辑运算。
优选的，所述第一延时电路包括第一偶数级反相器。
通过设置第一偶数级反相器中反相器的数量，以实现初始时钟信号经传输后输出第二时钟信号的第一时间小于初始时钟信号经两输入与非门、第一偶数级反相器后输出第一调节信号的第二时间。偶数级反相器不仅能够对信号进行延时运算，且结构简单，信号传输稳定。
优选的，所述第二延时电路包括依次串联的第三反相器和多个第二偶数级反相器。
通过第三反相器使第三调节信号和第二时钟信号反向，以实现对输出时钟信号的下拉，输出低电平信号。通过第二偶数级反相器，以控制第三调节信号到达调节模块的时间，以控制输出时钟信号高电平信号的持续时间。多个第二偶数级反相器可以实现多种占空比调节。
优选的，所述第二偶数级反相器的数量与占空比可调节的数量相一致。
通过调节第二偶数级反相器的数量以改变时钟信号占空比调节电路可实现的时钟信号占空比调节的数量，选择灵活，实现简单。
优选的，每一个所述第二偶数级反相器中反向器的数量与所述输出时钟信号高电平的持续时间正相关。
通过改变第二偶数级反相器反向器的级数实现对输出时钟信号高电平输出时间的控制，以及对时钟信号占空比的调节。
优选的，所述选通电路的通道数量大于等于所述占空比可调节的数量。
选通电路通道的数量大于等于占空比可调节数量，以满足时钟信号占空比调节的需求。
第二方面，一种低压高速sram，所述sram包括以上所述的时钟信号占空比调节电路，用于对所述sram的时钟信号占空比进行调节。
将本申请的时钟信号占空比调节电路应用于低压高速sram，灵活调节低压高速sram内部的时钟信号的占空比，进一步提高工作频率。
本申请提供了时钟信号占空比调节电路。所述电路包括基本模块、调节模块和可选延迟模块，基本模块用于接入初始时钟信号和调节模块输出的第一调节信号和第四调节信号以生成输出时钟信号；调节模块用于接入初始时钟信号和使能信号，以及可选延迟模块输出的第三调节信号和基本模块输出的第二时钟信号，输出第一调节信号和第四调节信号以对基本模块接收的初始时钟信号进行占空比调节；可选延迟模块用于接入第二时钟信号，以及根据控制信号进行信号通道选择，并对第二时钟信号进行延时运算后经所选择的信号通道输出第三调节信号并输入所述调节模块。本申请提供的时钟信号占空比调节电路通过使能信号和控制信号的作用以对初始时钟信号进行占空比调节，并根据控制信号实现不同时钟信号占空比的调节。且本申请的时钟信号占空比调节电路架构简单、调节灵活，且能够满足多种占空比调节需求的时钟信号占空比调节电路。
附图说明
图1是本申请一个优选实施例所提供的时钟信号占空比调节电路图；
图2是本申请另一个优选实施例所提供的时钟信号占空比调节电路图；
图3是本申请第三个优选实施例所提供的时钟信号占空比调节电路图；
图4是本申请第四个优选实施例所提供的选一选通电路逻辑示意图；
图5是本申请一个优选实施例所提供的二选一选通电路逻辑示意图；
图6是本申请一个优选实施例所提供的不同占空比可调节数量情况下所对应的延迟调节模块结构示意图；
图7是本申请实施例所提供的时钟占空比调节电路的信号时序图；
其中，附图标记标注如下：
信号：
inclk-初始时钟信号，adjust_en-使能信号，adjust_in-控制信号，outclk-输出时钟信号，clkb-第二时钟信号，in_net-第一时钟信号，clki-第一调节信号，adj_b-第二调节信号，gate-第三调节信号，fb-第四调节信号；
器件：
and2-两输入与门，nor2-两输入或非门，nor3-三输入或非门，inv_0-第一反相器，inv_1-第二反相器，inv_2-第三反向器，nand2-两输入与非门，buffer_1-第一延时电路，buffer_1-第二延时电路，buf_0-第一偶数级反相器，mux-选通电路，mux2-二选一选通电路，mux4-四选一选通电路，s0-通道选择控制信号，inv_3-第四反相器，inv_4-第五反相器，inv_5-第六反相器，inv_6-第七反相器，buf_x(x＝1,2,3,4)-第二偶数级反相器。
具体实施方式
下面结合附图具体阐明本申请的实施方式，实施例的给出仅仅是为了说明目的，并不能理解为对本申请的限定，包括附图仅供参考和说明使用，不构成对本申请专利保护范围的限制。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
为解决现有的占空比调节电路抗电压、温度变化能力差，设计较为复杂的技术问题，本申请实施例提供了一种时钟信号占空比调节电路。
请参阅图1，在本申请的实施例中，提供了一种时钟信号占空比调节电路，包括基本模块(1)、调节模块(2)和可选延迟模块(3)；
所述基本模块(1)，用于接入初始时钟信号(inclk)和所述调节模块(2)输出的第一调节信号(clki)以进行与运算，生成第一时钟信号(in_net)，并将所述第一时钟信号(in_net)和所述调节模块(2)输出的第四调节信号(fb)进行或非运算，生成第二时钟信号(clkb)并输入所述调节模块(2)和可选延迟模块(3)，以及对所述第二时钟信号(clkb)进行反向运算，生成输出时钟信号(outclk)；
所述调节模块(3)，用于接入所述初始时钟信号(inclk)和使能信号(adjust_en)以进行与非运算和延时运算，生成第一调节信号(clki)并输入所述基本模块(1)；以及接入所述使能信号(adjust_en)以进行反向运算，生成第二调节信号(adj_b)，并对所述第二调节信号(adj_b)、所述基本模块输出的第二时钟信号(clkb)和所述可选延迟模块(3)输出的第三调节信号(gate)进行或非运算，输出第四调节信号(fb)并输入所述基本模块(1)；
所述可选延迟模块(3)，用于接入第二时钟信号(clkb)以进行延时运算，以及根据控制信号(adjust_in)进行信号通道选择，生成第三调节信号(gate)并输入所述调节模块(2)；
所述初始时钟信号(inclk)经所述基本模块(1)输出第二时钟信号(clkb)的第一时间小于所述初始时钟信号(inclk)经所述调节模块(2)输出第一调节信号(clki)的第二时间。
本申请提供的时钟信号占空比调节电路的基本模块(1)接入初始时钟信号(inclk)，调节模块(2)接入初始时钟信号(inclk)和使能信号(adjust_en)，可选延迟模块(3)接入控制信号(adjust_in)。调节模块(2)接收的初始时钟信号(inclk)和使能信号(adjust_en)经过与非逻辑运算和延时运算后生成的第一调节信号(clki)，用于调节基本模块(1)接收的初始时钟信号(inclk)。可选延迟模块(3)根据接收的控制信号(adjust_in)以使可选延迟模块(3)选择相应的信号通道，以及对接入的第二时钟信号(clkb)进行延时运算输出第三调节信号(gate)并输入调节模块(2)，以调节输出时钟信号(outclk)高电平的持续时间，使本申请实施例公开的时钟信号占空比调节电路对时钟信号占空比的调节。本申请提供的时钟占空比调节电路架构简单、调节灵活，且能够满足多种占空比调节需求的时钟信号占空比调节电路。
如图2所示，在本申请提供的优选实施例中，基本模块(1)包括依次串联连接的两输入与门(and2)、两输入或非门(nor2)和第一反相器(inv_0)，两输入与门(and2)的一个输入端用于接收初始时钟信号(inclk)，两输入与门(and2)的另一个输入端和两输入或非门(nor2)的另一输入端均用于连接所述调节模块(2)。
两输入与门(and2)，用于对初始时钟信号(inclk)和第一调节信号(clki)进行与运算，生成第一时钟信号(in_net)。
所述两输入或非门(nor2)，用于对所述第一时钟信号(in_net)和第四调节信号(fb)进行或非运算，生成所述第二时钟信号(clkb)；
所述第一反相器(inv_0)，用于对所述第二时钟信号(clkb)进行反向运算，生成输出时钟信号(outclk)。
基本模块为inclk传输到outclk的主路径，通过两输入与门(and2)、两输入或非门(nor2)和第一反相器(inv_0)分别实现与逻辑运算、或非逻辑运算和反向逻辑运算。
如图2所示，在本申请提供的优选实施例中，所述调节模块包括两输入与非门(nand2)、第一时延电路(buffer_1)、第二反相器(inv_1)和三输入或非门(nor3)。
所述两输入与非门(nand2)的两个输入端分别用于接入所述初始时钟信号(inclk)和使能信号(adjust_en)，所述两输入与非门(nand2)的输出端连接所述第一延时电路(buffer_1)的输入端，所述第一延时电路(buffer_1)的输出端连接所述基本模块(1)，具体连接基本模块(1)中两输入与门(and2)的另一个输入端；
所述两输入与非门(nand2)和第一延时电路(buffer_1)，依次用于对所述初始时钟信号(inclk)和使能信号(adjust_en)进行与非运算和延时运算，生成所述第一调节信号(clki)；
所述第二反相器(inv_1)的输入端用于接入所述使能信号(adjust_en)，所述第二反相器(inv_1)的输出端连接所述三输入或非门(nor3)的第一输入端，所述三输入或非门(nor3)的第二输入端连接所述可选延迟模块(3)，所述三输入或非门(nor3)的第三输入端连接所述基本模块(1)中两输入或非门(nor2)的输出端，所述三输入或非门(nor3)的输出端连接所述基本模块(1)中两输入或非门(nor2)的另一输入端；
所述第二反相器(inv_1)，用于对所述使能信号(adjust_en)进行反向运算，生成所述第二调节信号(adj_b)；
所述三输入或非门(nor3)，用于对所述第二调节信号(adj_b)、所述第二时钟信号(clkb)和所述第三调节信号(gate)进行或非运算，生成所述第四调节信号(fb)。
调节模块，用于调节输出信号outclk脉冲宽度。通过两输入与非门
(nand2)、第一时延电路(buffer_1)以对初始时钟信号(inclk)和使能信号(adjust_en)进行与非和延时运算。通过第一时延电路(buffer_1)，保证初始时钟信号(inclk)经传输后输出第二时钟信号(clkb)的第一时间小于初始时钟信号(inclk)经两输入与非门(nand2)、第一时延电路(buffer_1)后输出第一调节信号(clki)的第二时间。通过第二反相器(inv_1)对使能信号(adjust_en)进行反向运算后输入三输入或非门(nor3)，以下拉第二调节信号(adj_b)，输出用于拉升第二时钟信号(clkb)的第四调节信号(fb)，实现对基本模块(1)中接入的初始时钟信号(inclk)的占空比进行调节。
如图3所示，在本申请优选实施例中，第一延时电路(buffer_1)包括第一偶数级反相器(buf_0)，通过设置第一偶数级反相器(buf_0)中反相器的数量，以实现初始时钟信号(inclk)经传输后输出第二时钟信号(clkb)的第一时间小于初始时钟信号(inclk)经两输入与非门(nand2)、第一偶数级反相器(buf_0)后输出第一调节信号(clki)的第二时间。
偶数级反相器不仅能够对信号进行延时运算，且结构简单，信号传输稳定。
如图2所示，在本申请提供的优选实施例中，所述可选延迟模块(3)包括第二延时电路(buffer_2)和选通电路(mux)；
所述第二延时电路(buffer_2)的输入端连接所述基本模块(1)，具体连接基本模块(1)中两输入或非门(nor2)的输出端，所述第二延时电路(buffer_2)的输出端连接所述选通电路(mux)的不同信号通道，所述选通电路(mux)的公共输出端连接所述调节模块(2)，具体连接调节模块(2)中的三输入或非门(nor3)的第二输入端，所述选通电路(mux)的信号控制端用于接入控制信号(adjust_in)；
所述选通电路(mux)，用于根据控制信号(adjust_in)进行信号通道选择；
所述第二延时电路(buffer_2)，用于对所述第二时钟信号(clkb)进行延时运算，并通过选通电路(mux)选择的信号通道，生成所述第三调节信号(gate)。
可选延迟模块用于选取一条延迟路径，生成所需的第三调节信号(gate)，第三调节信号(gate)通过调节模块(2)的三输入或非门(nor3)输出的第四调节信号(fb)对基本模块(1)生成的输出时钟信号(outclk)的高电平持续时间进行控制，以实现对基本模块(1)接入的初始时钟信号(inclk)的占空比进行调节。
在本申请优选实施例中，通过第二延时电路(buffer_2)控制第三调节信号(gate)到达调节模块(2)三输入或非门(nor3)的时间，进而控制输出时钟信号(outclk)高电平的持续时间。
如图3所示，在本申请优选实施例中，基本模块(1)为inclk传输到outclk的主路径，在未有adjust_en输入调节模块(2)的情况下，即adjust_en＝0，inclk和adjust_en经过调节模块(2)的nand2和buf_0后，使clki＝1，and2的输出信号in_net仅与inclk的取值相关。另一方面，adjust_en经过inv_1后，adj_b＝1，此时，不管gate的取值，经过nor3后，使fb＝0，nor2的输出信号clkb仅与in_net的取值有关。此时，时钟信号占空比调节电路中仅有基本模块(1)处于工作状态，outclk的取值完全由inclk决定，占空比保持不变，该时钟信号占空比调节电路相当于inclk信号的缓冲区。
如图3所示，调节模块(2)，用于调节输出信号outclk脉冲宽度。buf_0用于控制inclk和adjust_en经nand2逻辑与非运算和buf_0延时运算生成第二调节信号的第二时间。inclk经过and2和nor2运算后得到clkb的时间为第一时间，通过设置buf_0中反相器的级数，保证inclk传输到clkb的时间比inclk传输到clki的时间短。故，在inclk传输的过程中，先通过and2和nor2通路传输输出clkb，此时，inclk和adjust_en通过nand2和buf_0传输通道的传输还未完全完成，此时buf_0并未输出clki。
在调节模块(2)中，adjust_en＝0时，如上所述，outclk的脉冲宽度与inclk相同。adjust_en＝1时，一方面，nand2的输出由inclk决定，因此clki＝inclk'。当inclk从0变为1时，因第一时间小于第二时间，clkb输出后，clki的输出为0，in_net随之变为0，此时inclk的变化不再影响clkb，同时也不再影响outclk，clkb只与fb信号有关。
在选延迟模块(3)中，选通电路(mux)用于选择不同的信号通路，如图5所示为二选一选通电路逻辑示意图。其中，0和1分别为不同通道的输入信号，s0为通道选择控制信号，gate'为公共输出端。当s0＝1时，0通道关闭，1通道开启，gate输出1通道的信号；当s0＝0时，1通道关闭，0通道开启，gate输出0通道的信号。pg_0和pg_1为第一传输门和第二传输门，pg_0开启条件为s0＝0(s0_b＝1)；pg_1的开启条件为s0＝1(s0_b＝0)。
如图4所述，在本申请提供的优选实施例中，第二延时电路(buffer_2)包括串联的第三反相器(inv_2)。在adjust_en＝1，且inclk从0变为1的情况下，因第一时间小于第二时间，在初始时钟信号变化初始，clki还未生成，此时clkb为0，clkb被第三反相器(inv_2)反向后变为高电平信号，当nor3接收到可选延迟模块(3)传输的gate高电平信号后，fb被下拉为0，随后clkb被上拉为1，经第一反相器(inv_0)反向后生成outclk。
在本申请提供的优选实施例中，可选延迟模块(3)，主要用于选取一条延迟路径，生成所需的第三调节信号(gate)。每一种时钟信号占空比，对应的gate信号到达nor3的时间也不同，在第二延时电路(buffer_2)中通过设置第二偶数级反相器(buf_x)的个数实现，第二延时电路(buffer_2)包括多个第二偶数级反相器(buf_x)。如图6所示，每一个第二偶数级反相器(buf_x)连接选通电路(mux)的一个信号通道，选通电路(mux)选择不同的信号通道。
如图6所示，每一个第二偶数级反相器(buf_x)连接选通电路(mux)的一个信号通道，控制信号(adjust_in)控制选通电路(mux)选择不同的信号通道。通过第二偶数级反相器(buf_x)中反相器的级数以控制第三调节信号(gate)生成的时间，进而控制上拉clkb的时间，以及outclk高电平的输出时间。
在第二延时电路(buffer_2)中，每一个第二偶数级反相器(buf_x)中反向器的级数与输出时钟信号高电平的持续时间正相关。通过改变第二偶数级反相器(buf_x)反向器的级数实现对outclk高电平输出时间的控制，以及对时钟信号占空比的调节。
在可选延迟模块(3)中，第二延时电路(buffer_2)的第二偶数级反相器(buf_x)的数量与占空比可调节的数量相一致。
在本申请实施例中，通过调节第二偶数级反相器(buf_x)的数量以改变本申请实施例提供的时钟信号占空比调节电路可实现的时钟信号占空比调节的数量，选择灵活，实现简单。
在本申请实施例中，以mux2表示二选一选通电路，mux4表示四选一选通电路，依次类推。以mux2和mux4为例，占空比可调节数量的不同，对应的延迟调节模块(3)的结构示意图如图6所示。adjust_in的不同取值对应不同的clkb到gate信号的传输通路，每条通路之间的延时差别由路径上的buf_x决定，通过设置buf_x中反相器的级数得到具有不同延迟的传输通路。以option表示占空比可调节数量，根据option的不同设计mux的选通信号个数，并在延时电路中增加相应buf_x。其中，选通电路(mux)通道的数量大于等于占空比可调节数量，以满足时钟信号占空比调节的需求。
如表1为不同option所对应的mux的类型以及buf_x的个数关系。
表1
如图6所述，选通电路(mux)根据adjust_in信号的不同，选择不同的通路，不同的通道所对应的clkb经过第二偶数级反相器(buf_x)的数量也不同，可选延迟模块(3)选取的通路中第二偶数级反相器(buf_x)的数量越多，nor3接收到gate高电平信号的时间越晚，clkb被上拉的时间越晚，outclk的高电平持续时间越长。
同时，每一个第二偶数级反相器(buf_x)中反向器的数量越多，clkb经过第二偶数级反相器(buf_x)的时间越长，三输入或非门(nor3)接收到gate高电平信号的时间也越晚，clkb被上拉的时间越晚，outclk的高电平持续时间越长。故，可通过调节每一个第二偶数级反相器(buf_x)中反向器的数量以调节outclk的高电平持续时间，调节方法简单、灵活。
在本申请实施例中，第二偶数级反相器(buf_x)的数量为2个，所述选通电路为二选一选通电路。此时，可实现两种不同时钟信号占空比的调节，该可选延迟电路(3)结构简单，信号稳定，可用于最理想状态占空比50％的调节。
如图7所示为该时钟占空比调节电路的信号时序图，如图4所示为信号选择器为mux2的时钟信号占空比调节电路图，本申请根据图4和图7对整个电路时序信号变化进行详细的分析。
(1)adjust_en＝0时，不对inclk信号做调整，outclk占空比与inclk相同。adjust_en＝0，nand2的输出恒为1，因此clki恒为1，此时and2的输出in_net由inclk决定，即in_net＝inclk。另一方面，adjust_en＝0，经过inv_1反向后adj_b＝1，因此nor3的输出fb＝0，此时nor2的输出clkb由in_net决定，即clkb＝in_net'。因此，inclk直接通过and2，nor2和inv_0传输到outclk，不需要等待其他信号就位，即outclk＝clkb'＝in_net＝inclk。
(2)adjust_en＝1时，且adjust_in＝0，选通通道0通道接通，clkb经过inv_2、buf_1和mux2输出gate；adjust_in＝1，选通通道1通路，clkb经过inv_2，buf_1，buf_2和mux2传输到gate，gate＝clkb'。通路1的传输路径更长，outclk的高电平持续时间更长，如图6所示outclk在path1 on的脉冲波形中高电平持续时间比在path0 on的脉冲波形中高电平持续时间长。
adjust_en＝1，nand2的输出由inclk决定，因此clki由inclk决定，即clki＝inclk'。
adjust_en＝1，inv_1的输出adj_b＝0，此时，nor3的输出fb的取值由clkb和gate两者共同决定。
当inclk由0变为1时
初始状态，因clki到达and2的时间晚，inclk由0变为1时，clki还是1，clki与inclk得到in_net，in_net＝1，一旦in_net为高电平，nor2的输出clkb即为0。此时，clkb共有三条信号传输路径，第一，clkb经过inv_0反向后输出outclk，此时outclk为高电平；第二，clkb经过nor3，将fb上拉为1，nor2输出的clkb为仍0；第三，clkb还经过可选延迟模块，经反向运算后上拉为1，即gate＝1。
接下来，inclk经过nand2和buf_0后，经nand2运算下拉inclk信号，输出clki，一旦clki为0，and2的输出in_net即为0，此时inclk的仍不影响clkb信号的取值。
当gate到达nor3时，将fb下拉为0，clkb经nor2运算后上拉为1，输出信号outclk经inv_1反向运算后下拉为低电平。同时，由于clkb上拉为1，nor3的输出fb保持为0，此时in_net为0，clkb经nor2运算仍为1，输出信号outclk保持低电平状态，直至inclk再次由0变为1时，输出信号才能上拉为高电平，依次循环。
当inclk从1变化为0时，初始状态clki仍为0，and2的输出in_net也仍持续为0，此时inclk的值仍不对clkb和outclk造成影响。
当inclk再次切换到高电平时，重复上述周期操作。
同时，必须保证clkb信号已经完全被in_net下拉为0后，in_net再被clki下拉，可通过调整buf_0中的反相器级数以控制clki传输到and2的时间，即第一时间。
clkb下拉为0后，gate＝clkb'＝1，一旦gate为高电平，nor3的输出fb＝0，完成对clkb的上拉动作，并通过不同路径传输到outclk和gate。
adjust_in信号的不同取值，对应选取不同的选通通道，这决定fb信号返回时间，从而影响outclk的高电平持续时间，调整其占空比。
adjust_in可为一组bus信号，若1组两个，则电路中的mux逻辑替换成4选1，以此类推。
综上所述，针对现有的占空比调节电路抗电压、温度变化能力差，设计较为复杂的技术问题，本申请实施例提供了一种时钟信号占空比调节电路，所述电路包括基本模块、调节模块和可选延迟模块，基本模块用于接入初始时钟信号和调节模块输出的第一调节信号和第四调节信号以生成输出时钟信号；调节模块用于接入初始时钟信号和使能信号，以及可选延迟模块输出的第三调节信号和基本模块输出的第二时钟信号，输出第一调节信号和第四调节信号以对基本模块接收的初始时钟信号进行占空比调节；可选延迟模块用于接入第二时钟信号，以及根据控制信号进行信号通道选择，并对第二时钟信号进行延时运算后经所选择的信号通道输出第三调节信号并输入所述调节模块。本申请提供的时钟信号占空比调节电路通过使能信号和控制信号的作用以对初始时钟信号进行占空比调节，并根据控制信号实现不同时钟信号占空比的调节。且本申请的时钟信号占空比调节电路架构简单、调节灵活，且能够满足多种占空比调节需求的时钟信号占空比调节电路。
在本申请公开的时钟信号占空比调节电路的基础上，本申请实施例还公开了一种低压高速sram，所述sram包括本申请实施例中所公开的任一时钟信号占空比调节地电路，所述时钟信号占空比调节电路用于对所述sram的时钟信号占空比进行调节。
将本申请公开的时钟信号占空比调节电路运用于低压高速sram的占空比调节，实现灵活调节低压高速sram内部时钟信号的占空比，进一步提高工作频率。
以上所述实施例仅表达了本申请的几种优选实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本技术领域的普通技术人员来说，在不脱离本申请技术原理的前提下，还可以做出若干改进和替换，这些改进和替换也应视为本申请的保护范围。因此，本申请专利的保护范围应以所述权利要求的保护范围为准。
Claims (10)
1.一种时钟信号占空比调节电路，其特征在于，包括基本模块、可选延迟模块和调节模块；
所述基本模块，用于接入初始时钟信号和所述调节模块输出的第一调节信号以进行与运算，生成第一时钟信号，并将所述第一时钟信号和所述调节模块输出的第四调节信号进行或非运算，生成第二时钟信号并输入所述调节模块和可选延迟模块，以及对所述第二时钟信号进行反向运算，生成输出时钟信号；
所述调节模块，用于接入所述初始时钟信号和使能信号以进行与非运算和延时运算，生成第一调节信号并输入所述基本模块；以及接入所述使能信号以进行反向运算，生成第二调节信号，并对所述第二调节信号、所述基本模块输出的第二时钟信号和所述可选延迟模块输出的第三调节信号进行或非运算，生成第四调节信号并输入所述基本模块；
所述可选延迟模块，用于接入第二时钟信号以进行延时运算，以及根据控制信号进行信号通道选择，生成第三调节信号并输入所述调节模块；
所述初始时钟信号经所述基本模块输出第二时钟信号的第一时间小于所述初始时钟信号经所述调节模块输出第一调节信号的第二时间。
2.如权利要求1所述的时钟信号占空比调节电路，其特征在于，所述可选延迟模块包括第二延时电路和选通电路；
所述第二延时电路的输入端连接所述基本模块，所述第二延时电路的输出端连接所述选通电路的不同信号通道，所述选通电路的公共输出端连接所述调节模块，所述选通电路的信号控制端用于接入控制信号；
所述选通电路，用于根据控制信号进行信号通道选择；
所述第二延时电路，用于对所述第二时钟信号进行延时运算，并通过选通电路选择的信号通道，生成所述第三调节信号。
3.如权利要求2所述的时钟信号占空比调节电路，其特征在于，所述调节模块包括两输入与非门、第一时延电路、第二反相器和三输入或非门；
所述两输入与非门的两个输入端分别用于接入所述初始时钟信号和使能信号，所述两输入与非门的输出端连接所述第一延时电路的输入端，所述第一延时电路的输出端连接所述基本模块；
所述两输入与非门和第一延时电路，依次用于对所述初始时钟信号和使能信号进行与非运算和延时运算，生成所述第一调节信号；
所述第二反相器的输入端用于接入所述使能信号，所述第二反相器的输出端连接所述三输入或非门的第一输入端，所述三输入或非门的第二输入端连接所述可选延迟模块中选通电路的公共输出端；
所述第二反相器，用于对所述使能信号进行反向运算，生成所述第二调节信号；
所述三输入或非门，用于对所述第二调节信号、所述第二时钟信号和所述第三调节信号进行或非运算，生成所述第四调节信号。
4.如权利要求3所述的时钟信号占空比调节电路，其特征在于，所述基本模块包括依次串联连接的两输入与门、两输入或非门和第一反相器；
所述两输入与门的一个输入端用于接入所述初始时钟信号，所述两输入与门的另一个输入端用于连接所述调节模块的第一延时电路的输出端；
所述两输入或非门的另一输入端连接所述调节模块的三输入或非门的输出端；所述两输入或非门的输出端连接所述调节模块的三输入或非门的第三输入端和所述可选延迟模块的第二延时电路的输入端；
所述两输入与门，用于对所述初始时钟信号和所述第一调节信号进行与运算，生成所述第一时钟信号；
所述两输入或非门，用于对所述第一时钟信号和第四调节信号进行或非运算，生成所述第二时钟信号；
所述第一反相器，用于对所述第二时钟信号进行反向运算，生成所述输出时钟信号。
5.如权利要求3所述的时钟信号占空比调节电路，其特征在于，所述第一延时电路包括第一偶数级反相器。
6.如权利要求2所述的时钟信号占空比调节电路，其特征在于，所述第二延时电路包括依次串联的第三反相器和多个第二偶数级反相器。
7.如权利要求6所述的时钟信号占空比调节电路，其特征在于，所述第二偶数级反相器的数量与占空比可调节数量相一致。
8.如权利要求6所述的时钟信号占空比调节电路，其特征在于，每一个所述第二偶数级反相器中反向器的数量与所述输出时钟信号高电平的持续时间正相关。
9.如权利要求6所述的时钟信号占空比调节电路，其特征在于，所述选通电路的通道数量大于等于所述占空比可调节数量。
10.一种低压高速sram，其特征在于，所述sram包括如权利要求1-9任一所述的时钟信号占空比调节电路，所述时钟信号占空比调节电路用于对所述sram的时钟信号占空比进行调节。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
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| CN202310847123.8A CN116827316B (zh) | 2023-07-11 | 2023-07-11 | 一种时钟信号占空比调节电路 |
Publications (2)
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|---|---|
| CN116827316A true CN116827316A (zh) | 2023-09-29 |
| CN116827316B CN116827316B (zh) | 2024-05-07 |
Family
ID=88121959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310847123.8A Active CN116827316B (zh) | 2023-07-11 | 2023-07-11 | 一种时钟信号占空比调节电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116827316B (zh) |
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| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |