CN115882825A - 时钟倍频器及校准方法、锁相环、频率综合器及电子设备 - Google Patents

Abstract

本申请涉及一种时钟倍频器及校准方法、锁相环、频率综合器及电子设备，属于电子电路技术领域。该时钟倍频器包括：占空比调整模块、延时调整组件和倍频模块；占空比调整模块用于对输入的初始时钟信号的占空比进行调整，最终输出占空比为50％的第一时钟信号；延时调整组件用于对所述第一时钟信号进行一级延时，得到第一延时信号，所述第一延时信号与所述第一时钟信号的时间相差T/4，T为所述第一时钟信号的周期；倍频模块用于根据所述第一时钟信号和所述第一延时信号，得到占空比为50％的第二时钟信号，所述第二时钟信号为所述第一时钟信号的倍频信号。

Description

时钟倍频器及校准方法、锁相环、频率综合器及电子设备

技术领域

本申请属于电子电路技术领域，具体涉及一种时钟倍频器及校准方法、锁相环、频率综合器及电子设备。

背景技术

在现代通信系统中，通信技术正朝着更快数据传输速率和更高系统性能的方向发展，这对通信芯片中的频率综合器提出了越来越高的设计要求。频率综合器作为整个芯片系统中的关键模块，其噪声性能很大程度上决定了整个系统的通信质量。而以锁相环(Phase Locked Loop，PLL)构成频率综合器是当前广泛使用的方法。

在锁相环中，锁相环输出时钟带内噪声主要来源于电荷泵(Charge Pump，CP)、N分频器(Divider N，DIVN)等模块的等效输出相位噪声，锁相环输出时钟带外噪声主要来自于压控振荡器(Voltage Controlled Oscillator，VCO)和差分积分调制器(Delta SigmaModulator，DSM)的量化噪声。上述的带内噪声与DIVN分频比(该分频比为输出时钟频率与参考时钟频率的比值)的平方成正比。而DSM的量化噪声与参考时钟频率的大小呈反向变化关系，因此理论上通过提高参考时钟CK_REF频率，可以降低DIVN的分频比，从而降低输出时钟的带内噪声及DSM的量化噪声，以提升锁相环整体噪声性能。

现有技术中，通常会在低频输入时钟CKIN和锁相环之间加入参考时钟倍频器来提高参考时钟CK_REF频率，其原理图如图1所示。该参考时钟倍频器主要采用异或门结构，输入时钟CKIN接入延时模块Delay从而产生延时时钟CKDLY，然后CKDLY再与CKIN进行异或逻辑操作即可得到倍频参考时钟CK_REF。其中，图1中的PFD(Phase Frequency Detector)为鉴相鉴频器，LPF(Low Pass Filter)为低通滤波器。

虽然理论上通过引入时钟倍频器可以提升锁相环整体噪声性能，但是在实际应用中经常出现采用了参考时钟倍频器却对锁相环整体相位噪声改善不大、甚至变差的现象。

发明内容

鉴于此，本申请的目的在于提供一种时钟倍频器及校准方法、锁相环、频率综合器及电子设备，以改善当前虽然采用了参考时钟倍频器却对锁相环整体相位噪声改善不大、甚至变差的问题。

本申请的实施例是这样实现的：

第一方面，本申请实施例提供了一种时钟倍频器，包括：占空比调整模块、延时调整组件和倍频模块；占空比调整模块，用于对输入的初始时钟信号的占空比进行调整，输出占空比为50％的第一时钟信号；延时调整组件，用于对所述第一时钟信号进行一级延时，得到第一延时信号，所述第一延时信号与所述第一时钟信号的时间相差T/4，T为所述第一时钟信号的周期；倍频模块，用于根据所述第一时钟信号和所述第一延时信号，得到占空比为50％的第二时钟信号，所述第二时钟信号为所述第一时钟信号的倍频信号。

本申请实施例提供一种具备占空比校准功能的时钟倍频器，通过对输入的初始时钟信号的占空比进行调整，得到占空比为50％的第一时钟信号，之后对第一时钟信号进行一级延时，得到占空比为50％的第一延时信号，最后根据第一时钟信号和第一延时信号便可输出占空比为50％的倍频信号，从而输出频率稳定的倍频信号，以降低参考时钟倍频器对锁相环引入的杂散能量，提高锁相环噪声性能，避免在提高锁相环输入时钟频率的同时，因输入的初始时钟信号的占空比偏离50％，使得时钟倍频器输出的倍频信号不稳定，进而导致在锁相环的输出时钟中引入很强的杂散信号，并恶化CP的线性度的问题。

结合第一方面实施例的一种可能的实施方式，所述占空比调整模块包括：占空比可调延时单元和逻辑门；占空比可调延时单元包含多个调节步长，每个调节步长对应不同的延时值，所述占空比可调延时单元，用于对所述初始时钟信号进行延时，得到第二延时信号；逻辑门，用于根据所述初始时钟信号和所述第二延时信号，得到所述第一时钟信号。

本申请实施例中，采用上述这种简单结构的占空比调整模块来对输入的初始时钟信号的占空比进行调整，在实现其发明目的的同时，可以降低电路的复杂度，从而可以降低功耗。

结合第一方面实施例的一种可能的实施方式，所述占空比调整模块还包括：固定延时单元，用于对所述初始时钟信号进行延时，得到第三延时信号，其中，所述固定延时单元的延时值与所述占空比可调延时单元的最小延时值一致；相应地，所述逻辑门，用于根据所述第三延时信号和第二延时信号，得到所述第一时钟信号。

本申请实施例中，通过使固定延时单元的延时值与占空比可调延时单元的最小延时值一致，从而可以抵消掉占空比可调延时单元的最小延时值，使得占空比调整模块的初始调节步长更小，调节精度更高以及更灵活。

结合第一方面实施例的一种可能的实施方式，若所述逻辑门为与门，所述初始时钟信号为外部时钟信号及所述外部时钟信号的反相信号中，占空比大于等于50％的时钟信号；若所述逻辑门为或门，所述初始时钟信号为外部时钟信号及所述外部时钟信号的反相信号中，占空比小于等于50％的时钟信号。

本申请实施例中，当逻辑门的逻辑功能不同时，对应的初始时钟信号的占空比也不同，使得在设计电路时有更多的选择，增强了方案的灵活性。

结合第一方面实施例的一种可能的实施方式，所述时钟倍频器还包括：选择器，具有第一输入端、第二输入端和输出端，所述输出端与所述占空比调整模块连接，所述第一输入端用于接收外部时钟信号，所述第二输入端用于接收所述外部时钟信号的反相信号；所述选择器，用于在所述外部时钟信号及所述外部时钟信号的反相信号中，选择输出占空比大于等于50％或者小于等于50％的时钟信号。

本申请实施例中，通过引入选择器，从而可以很方便地选择输出所需的时钟信号。

结合第一方面实施例的一种可能的实施方式，所述延时调整组件，包括：顺次串接的四个延时调整模块，所述四个延时调整模块中的各个延时调整模块的延时值可调，且大小一致，所述延时调整组件校准完成后，每个所述延时调整模块的输入时钟信号与其输出时钟信号的时间相差T/4，所述第一延时信号为一级所述延时调整模块的输出信号。

本申请实施例中，通过采用具有4个完全相同的延时调整模块的延时调整组件，可以使得每个延时调整模块的输入时钟信号与其输出时钟信号的时间均相差T/4，可以快速、准确的得到与第一时钟信号的时间相差T/4的第一延时信号。结合第一方面实施例的一种可能的实施方式，每个所述延时调整模块均包括：串联的长延时调整单元和短延时调整单元；所述长延时调整单元和所述短延时调整单元均包含多个调节步长，每个调节步长对应不同的延时值；所述短延时调整单元的最大延时值介于所述长延时调整单元的一个调节步长对应的延时值与两个调节步长对应的延时值之间。

本申请实施例中，采用长延时调整单元和短延时调整单元来构成延时调整模块，这样可以提高延时调整模块的调节速度，可以快速使每个延时调整模块的输入时钟信号与其输出时钟信号的时间相差T/4。

结合第一方面实施例的一种可能的实施方式，所述时钟倍频器还包括：控制模块，分别与所述延时调整组件和所述占空比调整模块连接，所述控制模块，用于调节所述延时调整组件的延时值，以对所述延时调整组件进行校准，以使所述第一延时信号与所述第一时钟信号的时间相差T/4，以及调节所述占空比调整模块的延时值，以对所述占空比调整模块进行校准，以使所述第一时钟信号的占空比为50％。

本申请实施例中，通过引入控制模块来调节延时调整组件和占空比调整模块，使得时钟倍频器的适用范围更广，可以直接通过自身的控制模块即可自动实现对延时调整组件和占空比调整模块的调节与控制，而不需要依靠外部的软硬件资源，使得适用范围更好，使用起来更便利。

结合第一方面实施例的一种可能的实施方式，所述控制模块包括：第一D触发器、第二D触发器和控制单元；所述控制单元分别与所述延时调整组件、所述占空比调整模块、所述第一D触发器的输出端、所述第二D触发器的输出端连接；所述第一D触发器的输入时钟信号为所述第一时钟信号，所述第一D触发器的输入数据信号为所述第一时钟信号经过所述延时调整组件进行四级延时后的输出信号，所述第二D触发器的输入时钟信号与所述第一时钟信号的时间相差T/2，所述第二D触发器的输入数据信号为所述第一时钟信号；所述控制单元，用于根据所述第一D触发器的输出信号，调节所述延时调整组件的延时值，以使所述第一延时信号与所述第一时钟信号的时间相差T/4；以及根据所述第二D触发器的输出信号，调节所述占空比调整模块的延时值，以使所述第一时钟信号的占空比为50％。

本申请实施例中，根据第一D触发器的输出信号(为利用第一时钟信号(假设为N0)的上升沿通过第一D触发器对N4信号(为第一时钟信号经过延时调整组件进行四级延时后的输出信号)进行采样得到)来调节延时调整组件的延时值，这样可以快速、准确的将第一延时信号与第一时钟信号的时间相差调节为T/4；同理，根据第二D触发器的输出信号(为利用N2信号(N2信号与第一时钟信号的时间相差T/2)的上升沿通过第二D触发器对N0信号(第一时钟信号)进行采样得到)来调节占空比调整模块的延时值，这样可以快速、准确的将第一时钟信号的占空比调节为50％。

第二方面，本申请实施例还提供了一种锁相环，包括：锁相环电路和如上述第一方面实施例和/或结合第一方面实施例的任一种可能的实施方式提供的时钟倍频器，所述时钟倍频器与所述锁相环电路连接，所述时钟倍频器输出的倍频信号为所述锁相环电路的参考时钟信号。

第三方面，本申请实施例还提供了一种频率综合器，包含如上述第二方面实施例提供的锁相环。

第四方面，本申请实施例还提供了一种电子设备，包括如上述第一方面实施例和/或结合第一方面实施例的任一种可能的实施方式提供的时钟倍频器。

第五方面，本申请实施例还提供了一种时钟倍频器校准方法，用于上述的时钟倍频器进行校准，使得所述时钟倍频器输出占空比为50％的倍频信号；所述方法包括：将所述时钟倍频器中的延时调整组件的初始延时值、占空比调整模块的初始延时值均调节为最小值；对所述时钟倍频器中的延时调整组件进行校准，使得第一时钟信号经过所述延时调整组件进行一级延时后，得到与所述第一时钟信号的时间相差T/4的第一延时信号，T为所述第一时钟信号的周期；对所述时钟倍频器中的占空比调整模块进行校准，使得将初始时钟信号输入所述占空比调整模块后，输出占空比为50％的所述第一时钟信号。

结合第五方面实施例的一种可能的实施方式，所述延时调整组件包括顺次串接的四个延时调整模块，每个所述延时调整模块的延时值可调，且大小一致；对所述时钟倍频器中的延时调整组件进行校准，包括：同步调节每个所述延时调整模块的延时值，以使经每个所述延时调整模块的输入时钟与其输出时钟的时间均相差T/4，其中，所述第一延时信号为一级所述延时调整模块的输出信号。

结合第五方面实施例的一种可能的实施方式，每个所述延时调整模块均包括：串联的长延时调整单元和短延时调整单元；同步调节每个所述延时调整模块的延时值，包括：同步增大每个所述延时调整模块中的长延时调整单元的延时值，直至第一D触发器的反相输出信号由低电平变为高电平，或同相输出信号由高电平变为低电平，其中，所述第一D触发器的输入时钟信号为所述第一时钟信号，所述第一D触发器的输入数据信号为四级所述延时调整模块的输出信号；控制每个所述延时调整模块中的长延时调整单元的延时值在最后一次调节的基础上减少一个调节步长，并保持不变；同步增大每个所述延时调整模块中的短延时调整单元的延时值，直至所述第一D触发器的反相输出信号再次由低电平变为高电平，或由同相输出信号高电平变为低电平，并保持最后一次调节的延时值不变。

结合第五方面实施例的一种可能的实施方式，对所述时钟倍频器中的占空比调整模块进行校准，包括：若所述占空比调整模块包括与门，逐渐增大所述占空比调整模块的延时值，直至第二D触发器的反相输出信号由低电平变为高电平，或同相输出信号由高电平变为低电平，并保持所述占空比调整模块最后一次调节的延时值不变；若所述占空比调整模块包括或门，逐渐增大所述占空比调整模块的延时值，直至第二D触发器的反相输出信号由高电平变为低电平，或同相输出信号由低电平变为高电平，并保持所述占空比调整模块最后一次调节的延时值不变；其中，所述第二D触发器的输入时钟信号与所述第一时钟信号的时间相差T/2，所述第二D触发器的输入数据信号为所述第一时钟信号。

结合第五方面实施例的一种可能的实施方式，在逐渐增大所述占空比调整模块的延时值之前，所述方法还包括：若所述占空比调整模块包括与门，根据所述第二D触发器的初始输出状态，从所述外部时钟信号及所述外部时钟信号的反相信号中，选择占空比大于等于50％的时钟信号作为所述初始时钟信号；和/或，若所述占空比调整模块包括或门，根据所述第二D触发器的初始输出状态，从所述外部时钟信号及所述外部时钟信号的反相信号中，选择占空比小于等于50％的时钟信号作为所述初始时钟信号。

本申请的其他特征和优点将在随后的说明书阐述。本申请的目的和其他优点可通过在所写的说明书以及附图中所特别指出的结构来实现和获得。

附图说明

为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。通过附图所示，本申请的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本申请的主旨。

图1为现有的包含时钟倍频器的小数分频锁相环的电路原理图。

图2示出了本申请实施例提供的一种时钟倍频器的模块示意图。

图3为图2中的占空比调整模块的模块示意图。

图4示出了本申请实施例提供的一种占空比可调延时单元的原理示意图。

图5示出了本申请实施例提供的一种可调电容模块的原理示意图。

图6示出了本申请实施例提供的一种固定延时单元的原理示意图。

图7为图2中的延时调整组件的模块示意图。

图8示出了本申请实施例提供的一种长延时调整单元的原理示意图。

图9示出了本申请实施例提供的一种短延时调整单元的原理示意图。

图10示出了本申请实施例提供的第二种时钟倍频器的模块示意图。

图11示出了本申请实施例提供的第三种时钟倍频器的模块示意图。

图12示出了本申请实施例提供的第四种时钟倍频器的模块示意图。

图13示出了本申请实施例提供的一种延时调整组件校准前后的时钟倍频器的时序图。

图14示出了本申请实施例提供的一种占空比调整模块校准前后的时钟倍频器的时序图。

具体实施方式

下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。

应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。同时，在本申请的描述中诸如“第一”、“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、物品或者设备所固有的要素。

鉴于当前经常出现在锁相环中采用了参考时钟倍频器，却对锁相环整体相位噪声改善不大、甚至变差的现象，对此，本申请发明人经过仔细研究后发现：若输入时钟CKIN的占空比偏离50％(50％时输入时钟CKIN每个周期内的高电平宽度与低电平宽度相等)，输出倍频参考时钟CK_REF的频率稳定性就会下降，导致锁相环在锁定时参考时钟CK_REF及反馈时钟CK_DIV之间的相位存在对应的额外时间偏差△t，从而会在控制电压VCTRL及锁相环的输出时钟中引入很强的杂散信号，并恶化CP的线性度，从而导致在锁相环中采用了参考时钟倍频器，却对锁相环整体相位噪声改善不大、甚至变差的现象。

需要说明的是，针对以上方案所存在的缺陷原因(如输入时钟CKIN的占空比偏离50％)，均是发明人在经过实践并仔细研究后得出的结果，因此，上述问题的发现过程以及下文中本发明实施例针对上述问题所提出的解决方案，都应该是发明人在本发明过程中对本发明做出的贡献。

对此，本申请发明人提供了一种低功耗具备占空比快速校准功能的时钟倍频器，通过对外部输入时钟信号CKIN的占空比进行快速校准，得到占空比为50％的第一时钟信号，之后对第一时钟信号进行一级延时，得到占空比为50％的第一延时信号，最后根据第一时钟信号和第一延时信号便可输出占空比为50％的倍频信号，这样便可得到频率稳定的倍频信号，以提高锁相环的杂散和噪声性能。为了更好的理解，下面结合图2所述的原理图进行说明。该时钟倍频器包括：占空比调整模块、延时调整组件和倍频模块。倍频模块分别与占空比调整模块和延时调整组件连接，占空比调整模块还和延时调整组件连接。

其中，占空比调整模块用于对输入的初始时钟信号(如用M0表示)的占空比进行调整，输出占空比为50％的第一时钟信号(如用N0表示)。其中，初始时钟信号M0为外部时钟信号及外部时钟信号的反相信号中，占空比大于等于50％或小于等于50％的时钟信号。

延时调整组件用于对第一时钟信号进行一级延时，得到第一延时信号(如用N1表示)，其中，第一延时信号N1与第一时钟信号N0的时间相差T/4，T为第一时钟信号的周期。

倍频模块用于根据第一时钟信号和第一延时信号，最终得到占空比为50％的第二时钟信号(如用CKOUT表示)，其中，第二时钟信号为第一时钟信号的倍频信号，也即第二时钟信号的频率为第一时钟信号的频率的两倍。

其中，倍频模块包括异或门(XOR)，异或门可以采用实现相同功能的多种结构来代替，例如，可以利用非门加或门的结构来代替，或者传输门结构。

本申请实施例中，通过引入占空比调整模块，以此来对输入自身的初始时钟信号M0的占空比进行调整，使得最终输出的倍频信号的占空比为50％，以提高锁相环的杂散和噪声性能。

一种可选实施方式下，占空比调整模块包括：占空比可调延时单元(如用DLY00表示)和逻辑门(可以是或门或者与门)。逻辑门具有2个输入端和一个输出端，逻辑门的一个输入端与占空比可调延时单元的输出端连接，逻辑门的另一个输入端与占空比可调延时单元的输入端连接。

占空比可调延时单元包含多个调节步长(可以理解成有多个调节档位)，每个调节步长对应不同的延时值。占空比可调延时单元用于对初始时钟信号进行延时，得到第二延时信号(如用M1表示)。通过调整占空比可调延时单元的延时值可以改变逻辑门输出的第一时钟信号的占空比。

逻辑门用于根据初始时钟信号和第二延时信号，得到第一时钟信号。其中，逻辑门可以是与门(AND)或者或门(OR)。通过将初始时钟信号和第二延时信号相与或相或，从而可以减小或者增大第一时钟信号的占空比。

若逻辑门为与门，则初始时钟信号为外部时钟信号及外部时钟信号的反相信号中，占空比大于等于50％的时钟信号。若逻辑门为或门，初始时钟信号为外部时钟信号及外部时钟信号的反相信号中，占空比小于等于50％的时钟信号。

又一种可选实施方式下，占空比调整模块还包括：固定延时单元(如用DLY01表示)，如图3所示，此时，占空比调整模块包括固定延时单元、占空比可调延时单元和逻辑门。此时，占空比可调延时单元的输入端同时连接固定延时单元的输入端，且固定延时单元的输出端与逻辑门的另一个输入端连接。

该固定延时单元用于对初始时钟信号进行延时，得到第三延时信号(如用M2表示)。其中，固定延时单元的延时值与占空比可调延时单元的最小延时值一致。此时，逻辑门用于根据第三延时信号M2和第二延时信号M1，得到第一时钟信号N0。

通过引入固定延时单元来抵消掉占空比可调延时单元的最小延时值，使得占空比调整模块的初始调节步长更小，调节精度更高以及更灵活，例如，在没有引入固定延时单元之前，逻辑门两个输入端信号之间的最小延时值为占空比可调延时单元的最小延时值(假设为5ns)，通过引入具有相同延时值的固定延时单元(假设延时值为5ns)后，逻辑门两个输入端信号之间的最小延时值为0。在没有引入固定延时单元之前，只能从5ns开始往后调节，引入固定延时单元之后，可以从0ns开始往后调节。

可以理解的是，固定延时单元也可以利用其他占空比可调延时单元(如用DLY02表示)来代替，通过调节DLY02的延时值，使其延时值与DLY00的最小延时值一致。因此，利用其他占空比可调延时单元来代替固定延时单元的方案都应涵盖在本申请的保护范围之内。

可选地，占空比可调延时单元的电路原理图，如图4所示。该占空比可调延时单元包含：多个串联的反相器和可调电容模块。例如，可以在每两级反相器的输出端与地(GND)之间接入完全相同的可调电容模块，通过调整可调电容模块的容值可以改变占空比可调延时单元的延时值。其中，C1与C2的完全相同。

可以理解的是，反相器的数量并不限于图4中所示的6个(I0～I6)，例如，可以是8个、10个，甚至更多等，同理，可调电容模块的数量也不限于图4所示的2个(C1和C2)，其可以是3个、4个等。另外，并不限于在每两级反相器的输出端与地之间接入可调电容模块，例如，可以在三级或四级反相器的输出端与地之间接入可调电容模块，也即，占空比可调延时单元的具体实现方式可以有多种并不限于图4所示的原理图。

其中，可调电容模块可以包含并联的多路电容支路，每一路电容支路包含电容和晶体管，每一路电容支路中的电容的容值可以不同，其原理图如图5所示。通过控制晶体管的导通或关闭，从而可以调节可调电容模块的总电容值，进而可以改变占空比可调延时单元的延时值。例如，当可调电容模块中所有的晶体管都断开时，此时占空比可调延时单元的延时值最小。可通过控制晶体管的导通或关断来调节占空比可调延时单元的延时值。其中，可调电容模块的总电容值越大，占空比可调延时单元的延时值就越大。

可以理解的是，电容支路的数量并不限于图5所示的支路，其可以是3、4路、6、7路等其他数值。

可选地，固定延时单元包含多个串联的反相器，其电路原理图如图6所示。固定延时单元中串联的反相器与占空比可调延时单元中串联的反相器相同，以保证固定延时单元的延时值与占空比可调延时单元的最小延时值一致。

其中，延时调整组件包括：顺次串接的四个延时调整模块(如用DLY1、DLY2、DLY3、DLY4表示)，具有四级延时功能，如图7所示。这四个延时调整模块中的各个延时调整模块的延时值可调，且大小一致，延时调整组件校准完成后，每个延时调整模块的输入时钟信号与其输出时钟信号的时间相差T/4，这样经过四个延时调整模块的4级延迟后得到的时钟信号(即N4)与延时调整模块的输入时钟信号(即N0)的延时，刚好相差1个时钟周期。第一延时信号N1为一级延时调整模块DLY1的输出信号。

由于各个延时调整模块的延时值大小一致，那么经过一级延迟后时钟信号(即N1)与第一时钟信号的时间相差T/4，经过两级延迟后时钟信号(即N2)与第一时钟信号的时间相差T/2。通过这种方式可以准确的得到与第一时钟信号的时间相差T/4的第一延时信号。

一种实施方式下，延时调整模块的结构可以与上述的占空比可调延时单元的结构类似，即包含多个串联的反相器和可调电容模块。

又一种实施方式下，为了提高延时调整模块的调节速度，每个延时调整模块均包括：串联的长延时调整单元(如用DLYL表示)和短延时调整单元(如用DLYS表示)。对于DLY1来说，可以是DLY1中的DLYL与占空比调整模块的输出端连接，也可以是DLY1中的DLYS与占空比调整模块的输出端连接。

其中，长延时调整单元和短延时调整单元均具有多个调节档位(即调节步长)，每个调节档位对应不同的延时值。短延时调整单元的最大延时值介于长延时调整单元的一个调节步长对应的延时值与两个调节步长对应的延时值之间。为了更好的理解，假设长延时调整单元每个调节步长对应的延时值为5ns(此处仅为示例)，则短延时调整单元的最大延时值介于5ns～10ns之间。

短延时调整单元的每个调节步长对应的延时值小于长延时调整单元的每个调节步长对应的延时值。通过长延时调整单元来实现粗调，通过短延时调整单元来实现细调，这样可以快速的将延时调整模块的输入信号与其输出信号的时间差调节为相差T/4，提高了延时调整模块的调节速度。

长延时调整单元和短延时调整单元的结论类似，例如均包含多个串联的反相器和可调电容模块。可选地，长延时调整单元的原理图可以如图8所示，如包含10个串接的反相器和4个可调电容模块，每个可调电容模块的结构与上述图5所示的结构一致。可以理解的是，反相器的数量并不限于图8中所示的10个，同理，可调电容模块的数量也不限于图8所示的4个。另外，并不限于在每两级反相器的输出端与地之间接入可调电容模块，例如，可以在三级或四级反相器的输出端与地之间接入可调电容模块，也即，长延时调整单元的具体实现方式可以有多种，并不限于图8所示的原理图。

可选地，短延时调整单元的原理图可以如图9所示，包含6个串接的反相器和2个可调电容模块。每个可调电容模块的结构与上述图5所示的结构类似，不同之处在于，图9所示的可调电容模块仅包含4路电容支路，而图5所示的可调电容模块包含5路电容支路。

考虑到外部输入时钟信号CKIN的占空比可能大于50％，也可能小于50％，为了能将占空比调整模块输出的时钟信号的占空比调节至50％。一种可选实施方式下，时钟倍频器还包括选择器(MUX)，其具有第一输入端、第二输入端和输出端。选择器的出端与占空比调整模块连接，选择器的第一输入端用于接收外部时钟信号，选择器的第二输入端用于接收外部时钟信号的反相信号。选择器，用于在外部时钟信号及外部时钟信号的反相信号中选择输出占空比大于等于50％，或者小于等于50％的时钟信号。例如，选择器可以根据接收到的选择信号(如用S表示)选择输出外部时钟信号或外部时钟信号的反相信号，例如，当S信号为高电平时，选择输出外部时钟信号，当S信号为低电平时，选择输出外部时钟信号的反相信号。当然也可以反过来，如S信号为低电平时，选择输出外部时钟信号。

为了能得到外部时钟信号的反相信号，一种实施方式下，时钟倍频器还包括反相器，该反相器用于得到外部时钟信号的反相信号，其原理图如图10所示。

为了便于调节占空比调整模块和延时调整组件，一种可选实施方式下，时钟倍频器还包括：控制模块，该控制模块分别与延时调整组件和占空比调整模块连接。控制模块用于调节延时调整组件的延时值，以对延时调整组件进行校准，以使第一延时信号与第一时钟信号的时间相差T/4，以及调节占空比调整调整模块的延时值，以对占空比调整模块进行校准，以使第一时钟信号的占空比调整到50％。

可选地，控制模块还用于控制选择器选择输出外部时钟信号或外部时钟信号的反相信号，即控制选择器，在外部时钟信号及外部时钟信号的反相信号中选择输出占空比大于等于50％或者小于等于50％的时钟信号。

一种可选实施方式下，控制模块可以包含处理器，处理器可能是一种集成电路芯片，具有信号的处理能力。上述的处理器可以是通用处理器，包括中央处理器(CentralProcessing Unit，CPU)、网络处理器(Network Processor，NP)等；还可以是数字信号处理器(Digital Signal Processor，DSP)、专用集成电路(Application Specific IntegratedCircuit，ASIC)、现场可编程门阵列(Field Programmable Gate Array，FPGA)或者其他可编程逻辑器件、分立门或者晶体管逻辑器件、分立硬件组件。通用处理器可以是微处理器或者该处理器也可以是任何常规的处理器等。

又一种可选实施方式下，控制模块包括：第一D触发器(如用D1表示)、第二D触发器(如用D2表示)和控制单元(如用DLY_CTRL表示)，如图11所示。控制单元分别与延时调整组件、占空比调整模块、第一D触发器的输出端、第二D触发器的输出端连接。

第一触发器的输入时钟信号(输入CK端的信号)为第一时钟信号N0，第一D触发器的输入数据信号(输入D端的信号)为第一时钟信号经过延时调整组件进行四级延时后的输出信号，即为DLY4的输出信号(即N4)。第二D触发器的输入时钟信号(即N2)与第一时钟信号(即N0)的时间相差T/2，延时调整组件校准完成后，每个延时调整模块的输入时钟信号与其输出时钟信号的时间相差T/4，第二D触发器的输入时钟信号可以为DLY2的输出信号，即，一种实施方式下，第二D触发器的输入时钟信号为第一时钟信号经过校准后的延时调整组件进行两级延时后的输出信号。第二触发器的输入数据信号为第一时钟信号。第一D触发器和第二D触发器相同，例如均为同相输出D触发器或反相输出D触发器。

控制单元用于根据第一D触发器的输出信号(如用F_FLAG表示)状态，调节延时调整组件的延时值，以使第一延时信号与第一时钟信号的时间相差T/4；以及根据第二触发器的输出信号(如用H_FLAG表示)状态，调节占空比调整模块的延时值，以使第一时钟信号的占空比调整到50％。

控制单元可以包含一些具有信号控制能力的数字电路，可以通过发送数字电平信号去控制占空比调整模块、延时调整组件中的晶体管的导通与关断，从而调节占空比调整模块以及延时调整组件。

一种可选实施方式下，时钟倍频器的电路原理图如图12所示，包含反相器(I0)、选择器(MUX)、占空比调整模块(包含DLY00、DLY01、AND)、延时调整组件(包含DLY1～DLY4)、控制模块(包含D1、D2、DLY_CTRL)、倍频模块(包含XOR)。图12中示例的D触发器为反相输出D触发器，其也可以替换为同相输出D触发器，图12中的与门AND也可以替换为或门OR。需要说明的是，图12所示的时钟倍频器仅为本申请实施例提供的众多实施例中的一种，因此不能将其理解成是对本申请的限制。

控制单元DLY_CTRL调节占空比调整模块和延时调整组件的步骤如下：

开始时，将所有受控延时单元或模块，即上述的DLY00、DLY1～DLY4的初始延时值调节为最小值，并控制选择器输出CKIN信号(当然也可以控制选择器输出CKIN信号的反相信号)。

第一步(step1)，根据第一D触发器的输出信号(如用F_FLAG表示)状态，对延时调整组件中的DLY1～DLY4的延时值进行同步精确调节，最终使每个延时调整模块的输入时钟信号与其输出时钟信号的时间相差T/4。例如，调节时，首先对每个延时调整模块中的长延时调整单元进行同步调节：调节开始时，N0信号经过四级相同延时得到N4信号，然后利用N0信号的上升沿通过D触发器D1对N4信号进行采样，并经D1的反相输出端Qn输出F_FLAG信号，待电路稳定后，DLY_CTRL读取F_FALG的值(若此值为0，可以理解的是，若该F_FLAG信号经D1的同相输出端Q输出，则此值为1)；之后通过依次步进增加长延时调整单元的延时值，然后在电路稳定后，再次读取F_FLAG信号的值，不断重复上述过程，直至Qn端的F_FALG的值由0→1(若该F_FLAG信号经D1的同相输出端Q输出，则为1→0)的变化为止；然后控制长延时调整单元此时的延时值在最后一次调节的基础上减少一个调节步长，并保持不变。

之后，再对每个延时调整模块中的短延时调整单元进行同步调节：调节过程与调节长延时调整单元的过程一致，只是调节对象变成了短延时调整单元，通过依次步进增加短延时调整单元的延时值，然后再次读取F_FLAG信号的值，不断重复上述过程，直至F_FALG的值由0→1(若该F_FLAG信号经D1的同相输出端Q输出，则F_FALG的值为1→0)的变化为止，并保持短延时调整单元最后一次调节的延时值不变。

延时调整组件调节前后的时序图如图13所示，可以看出调节前，N4的上升沿与N0的上升沿并未对齐，经过调节后，N0的上升沿与N4的上升沿对齐，二者的时间刚好相差一个时钟周期，由于DLY1～DLY4这4个模块的延时值完全相同，因此N1与N0的时间刚好相差T/4。

第二步(step2)，根据第二D触发器的输出信号(如用H_FLAG表示)对占空比调整模块中的DLY00的延时值进行精确调节，使时钟信号N0占空比被调整到50％。例如，在完成Step1后，N0信号的上升沿与N2信号的上升沿之间延时差为输入时钟周期的一半，利用N2信号的上升沿通过D触发器D2对N0信号进行采样，并经D2的反相输出端Qn输出H_FLAG信号，在电路稳定后，DLY_CTRL先读取H_FLAG信号的初始值并进行判断：

若初始值为1，说明输入时钟CKIN占空比小于50％，此时DLY_CTRL控制选择器MUX选择输出CKIN的反相信号(若将图12中的与门替换为或门，则无需对选择器进行操作，即保持选择输出CKIN信号不变)，从而保证后级模块的输入时钟的占空比大于50％，然后再控制DLY00依次步进增加占空比调整模块的延时值，在电路稳定后，DLY_CTRL再次采样读取H_FALG的值，不断重复上述过程，直至DLY_CTRL读取到H_FALG的值由0→1(若H_FALG的值经D2的同相输出端Q输出，则H_FALG的值为1→0)的变化为止，然后保持占空比调整模块的最后一次调节的延时值不变。若初始值为0，说明输入时钟CKIN占空比大于50％，此时DLY_CTRL无需对选择器MUX进行操作，即保持选择输出CKIN信号不变，(若将图12中的与门替换为或门，则需要控制选择器MUX选择输出CKIN信号的反相信号)，然后再控制DLY00依次步进增加延时值，在电路稳定后，DLY_CTRL再次采样读取H_FALG的值，不断重复上述过程，直至DLY_CTRL读取到H_FALG的值由0→1(若H_FALG的值经D2的同相输出端Q输出，则H_FALG的值为1→0)的变化为止，然后保持占空比调整模块的最后一次调节的延时值不变。

可以理解的是，若将图12中的与门替换为或门，则在对占空比调整模块进行校准时，当DLY_CTRL读取到H_FALG的值由1→0(若H_FALG的值经D2的同相输出端Q输出，则H_FALG的值为0→1)，便保持占空比调整模块的最后一次调节的延时值不变。

占空比调整模块调整前后的时序图如图14所示，可以看出调整前，N0的占空比大于50％，经过调节后，N0的占空比为50％。

其中，在调节延时调整组件中的DLY1～DLY4的延时值时，不对H_FLAG信号的值进行处理，在调节DLY00的延时值时，不对F_FLAG信号的值进行处理。

经过上述的调节后，N0的占空比为50％，N1的占空比也为50％，且与N0的相差T/4，N0和N1经过异或门后，便可得到占空比为50％的倍频信号。

基于同样的发明构思，本申请实施例还提供了一种锁相环，该锁相环包括锁相环电路和时钟倍频器，时钟倍频器与锁相环电路连接，时钟倍频器输出的倍频信号为锁相环电路的参考时钟信号。锁相环电路可以包含图1中小数分频锁相环(图1中右侧虚线框)所示的电路。即将图1中的时钟倍频器替换为本申请所示的时钟倍频器即可得到本申请要求保护的锁相环。

本申请实施例所提供的锁相环，其实现原理及产生的技术效果和前述时钟倍频器实施例相同，为简要描述，锁相环实施例部分未提及之处，可参考前述时钟倍频器实施例中相应内容。

基于同样的发明构思，本申请实施例还提供了一种频率综合器，该频率综合器包括上述的锁相环，通过引入时钟倍频器，以此提高锁相环的噪声性能，再采用改进后的锁相环来构成频率综合器，可以很好的改善频率综合器的噪声性能。

本申请实施例所提供的频率综合器，其实现原理及产生的技术效果和前述锁相环实施例相同，为简要描述，频率综合器实施例部分未提及之处，可参考前述锁相环实施例中相应内容。

基于同样的发明构思，本申请实施例还提供了一种电子设备，该电子设备包含上述时钟倍频器。该电子设备可以是任何包含上述时钟倍频器的电子设备，例如可以是手机、平板、电脑、工控机、车载设备、服务器等。

基于同样的发明构思，本申请实施例还提供了一种时钟倍频器校准方法，用于对上述的时钟倍频器进行校准，使得时钟倍频器输出占空比为50％的倍频信号。该时钟倍频器校准方法包括：

S1：将所述时钟倍频器中的延时调整组件的初始延时值、占空比调整模块的初始延时值均调节为最小值。

S2：对时钟倍频器中的延时调整组件进行校准，使得第一时钟信号经过所述延时调整组件进行一级延时后，得到与所述第一时钟信号的时间相差T/4的第一延时信号。

其中，当延时调整组件包括顺次串接的四个延时调整模块，每个所述延时调整模块的延时值可调，且大小一致时，对时钟倍频器中的延时调整组件进行校准的过程包括：

通过同步调节每个延时调整模块的延时值，以使经每个延时调整模块的输入时钟与其输出时钟的时间均相差T/4，其中，第一延时信号为一级延时调整模块的输出信号。

可选地，每个延时调整模块均包括：串联的长延时调整单元和短延时调整单元。此时，同步调节每个延时调整模块的延时值的过程包括：

同步增大每个延时调整模块中的长延时调整单元的延时值，直至第一D触发器的反相输出信号由低电平变为高电平，或同相输出信号由高电平变为低电平；控制每个延时调整模块中的长延时调整单元的延时值在最后一次调节的基础上减少一个调节步长，并保持不变；同步增大每个延时调整模块中的短延时调整单元的延时值，直至第一D触发器的反相输出信号再次由低电平变为高电平，或同相输出信号由高电平变为低电平，并保持短延时调整单元最后一次调节的延时值不变，其中，第一D触发器的输入时钟信号为第一时钟信号，第一D触发器的输入数据信号为四级延时调整模块的输出信号，即为第一时钟信号经过延时调整组件进行四级延时后的输出信号。

S3：对所述时钟倍频器中的占空比调整模块进行校准，使得将初始时钟信号输入所述占空比调整模块后，输出占空比为50％的所述第一时钟信号。

在对时钟倍频器中的占空比调整模块进行校准时，若占空比调整模块包括与门，则逐渐增大占空比调整模块的延时值，直至第二D触发器的反相输出信号由低电平变为高电平，或同相输出信号由高电平变为低电平，并保持占空比调整模块最后一次调节的延时值不变；若占空比调整模块包括或门，逐渐增大占空比调整模块的延时值，直至第二D触发器的反相输出信号由高电平变为低电平，或同相输出信号由低电平变为高电平，并保持占空比调整模块最后一次调节的延时值不变。

其中，第二D触发器的输入时钟信号与第一时钟信号的时间相差T/2，第二D触发器的输入数据信号为第一时钟信号。

可选地，在逐渐增大所述占空比调整模块的延时值之前，所述方法还包括：若所述占空比调整模块包括与门，根据所述第二D触发器的初始输出状态，从所述外部时钟信号及所述外部时钟信号的反相信号中，选择占空比大于等于50％的时钟信号作为所述初始时钟信号；若所述占空比调整模块包括或门，根据所述第二D触发器的初始输出状态，从所述外部时钟信号及所述外部时钟信号的反相信号中，选择占空比小于等于50％的时钟信号作为所述初始时钟信号。

例如，若占空比调整模块包括与门，假设初始状态，初始时钟信号为外部时钟信号，在校准开始时，若第二D触发器的反相输出端的初始值为1(即同相输出端的初始值为0)，表明外部时钟信号的占空比小于50％，则需要选择外部时钟信号的反相信号作为初始时钟信号。若第二D触发器的反相输出端的初始值为0，则不需要更换初始时钟信号。

同理，若占空比调整模块包括或门，假设初始状态，初始时钟信号为外部时钟信号，在校准开始时，若第二D触发器的反相输出端的初始值为1(即同相输出端的初始值为0)，表明外部时钟信号的占空比小于50％，则初始时钟信号仍然为外部时钟信号，若第二D触发器的反相输出端的初始值为0(即同相输出端的初始值为1)，说明当前的初始时钟信号的占空比大于50％，则需要选择外部时钟信号的反相信号作为初始时钟信号，以使初始时钟信号的占空比小于50％。

方法实施例所提供的校准原理及产生的技术效果和前述时钟倍频器实施例相同，为简要描述，方法实施例部分未提及之处，可参考前述时钟倍频器实施例中相应内容。需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

另外，在本申请各个实施例中的各功能模块可以集成在一起形成一个独立的部分，也可以是各个模块单独存在，也可以两个或两个以上模块集成形成一个独立的部分。

以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应所述以权利要求的保护范围为准。

Claims (17)

1.一种时钟倍频器，其特征在于，包括：

占空比调整模块，用于对输入的初始时钟信号的占空比进行调整，输出占空比为50％的第一时钟信号；

延时调整组件，用于对所述第一时钟信号进行一级延时，得到第一延时信号，所述第一延时信号与所述第一时钟信号的时间相差T/4，T为所述第一时钟信号的周期；

倍频模块，用于根据所述第一时钟信号和所述第一延时信号，得到占空比为50％的第二时钟信号，所述第二时钟信号为所述第一时钟信号的倍频信号。

2.根据权利要求1所述的时钟倍频器，其特征在于，所述占空比调整模块包括：

占空比可调延时单元，包含多个调节步长，每个调节步长对应不同的延时值，所述占空比可调延时单元，用于对所述初始时钟信号进行延时，得到第二延时信号；

逻辑门，用于根据所述初始时钟信号和所述第二延时信号，得到所述第一时钟信号。

3.根据权利要求2所述的时钟倍频器，其特征在于，所述占空比调整模块还包括：

固定延时单元，用于对所述初始时钟信号进行延时，得到第三延时信号，其中，所述固定延时单元的延时值与所述占空比可调延时单元的最小延时值一致；相应地，

所述逻辑门，用于根据所述第三延时信号和第二延时信号，得到所述第一时钟信号。

4.根据权利要求2所述的时钟倍频器，其特征在于，若所述逻辑门为与门，所述初始时钟信号为外部时钟信号及所述外部时钟信号的反相信号中，占空比大于等于50％的时钟信号；

若所述逻辑门为或门，所述初始时钟信号为外部时钟信号及所述外部时钟信号的反相信号中，占空比小于等于50％的时钟信号。

5.根据权利要求4所述的时钟倍频器，其特征在于，所述时钟倍频器还包括：选择器，具有第一输入端、第二输入端和输出端，所述输出端与所述占空比调整模块连接，所述第一输入端用于接收外部时钟信号，所述第二输入端用于接收所述外部时钟信号的反相信号；

所述选择器，用于在所述外部时钟信号及所述外部时钟信号的反相信号中，选择输出占空比大于等于50％或者小于等于50％的时钟信号。

6.根据权利要求1所述的时钟倍频器，其特征在于，所述延时调整组件，包括：顺次串接的四个延时调整模块，所述四个延时调整模块中的各个延时调整模块的延时值可调，且大小一致，所述延时调整组件校准完成后，每个所述延时调整模块的输入时钟信号与其输出时钟信号的时间相差T/4，所述第一延时信号为一级所述延时调整模块的输出信号。

7.根据权利要求6所述的时钟倍频器，其特征在于，每个所述延时调整模块均包括：串联的长延时调整单元和短延时调整单元；

所述长延时调整单元和所述短延时调整单元均包含多个调节步长，每个调节步长对应不同的延时值；

所述短延时调整单元的最大延时值介于所述长延时调整单元的一个调节步长对应的延时值与两个调节步长对应的延时值之间。

8.根据权利要求1-7中任一项所述的时钟倍频器，其特征在于，所述时钟倍频器还包括：

控制模块，分别与所述延时调整组件和所述占空比调整模块连接，所述控制模块，用于调节所述延时调整组件的延时值，以对所述延时调整组件进行校准，以使所述第一延时信号与所述第一时钟信号的时间相差T/4，以及调节所述占空比调整模块的延时值，以对所述占空比调整模块进行校准，以使所述第一时钟信号的占空比为50％。

9.根据权利要求8所述的时钟倍频器，其特征在于，所述控制模块包括：第一D触发器、第二D触发器和控制单元；所述控制单元分别与所述延时调整组件、所述占空比调整模块、所述第一D触发器的输出端、所述第二D触发器的输出端连接；

所述第一D触发器的输入时钟信号为所述第一时钟信号，所述第一D触发器的输入数据信号为所述第一时钟信号经过所述延时调整组件进行四级延时后的输出信号，所述第二D触发器的输入时钟信号与所述第一时钟信号的时间相差T/2，所述第二D触发器的输入数据信号为所述第一时钟信号；

所述控制单元，用于根据所述第一D触发器的输出信号，调节所述延时调整组件的延时值，以使所述第一延时信号与所述第一时钟信号的时间相差T/4；以及根据所述第二D触发器的输出信号，调节所述占空比调整模块的延时值，以使所述第一时钟信号的占空比为50％。

10.一种锁相环，其特征在于，包括：锁相环电路和如权利要求1-9任一项所述的时钟倍频器，所述时钟倍频器与所述锁相环电路连接，所述时钟倍频器输出的倍频信号为所述锁相环电路的参考时钟信号。

11.一种频率综合器，其特征在于，包含如权利要求10所述的锁相环。

12.一种电子设备，其特征在于，包括如权利要求1-9任一项所述的时钟倍频器。

13.一种时钟倍频器校准方法，其特征在于，用于对如权利要求1所述的时钟倍频器进行校准，使得所述时钟倍频器输出占空比为50％的倍频信号；所述方法包括：

将所述时钟倍频器中的延时调整组件的初始延时值、占空比调整模块的初始延时值均调节为最小值；

对所述时钟倍频器中的延时调整组件进行校准，使得第一时钟信号经过所述延时调整组件进行一级延时后，得到与所述第一时钟信号的时间相差T/4的第一延时信号，T为所述第一时钟信号的周期；

对所述时钟倍频器中的占空比调整模块进行校准，使得将初始时钟信号输入所述占空比调整模块后，输出占空比为50％的所述第一时钟信号。

14.根据权利要求13所述的方法，其特征在于，所述延时调整组件包括顺次串接的四个延时调整模块，每个所述延时调整模块的延时值可调，且大小一致；对所述时钟倍频器中的延时调整组件进行校准，包括：

同步调节每个所述延时调整模块的延时值，以使经每个所述延时调整模块的输入时钟与其输出时钟的时间均相差T/4，其中，所述第一延时信号为一级所述延时调整模块的输出信号。

15.根据权利要求14所述的方法，其特征在于，每个所述延时调整模块均包括：串联的长延时调整单元和短延时调整单元；同步调节每个所述延时调整模块的延时值，包括：

同步增大每个所述延时调整模块中的长延时调整单元的延时值，直至第一D触发器的反相输出信号由低电平变为高电平，或同相输出信号由高电平变为低电平，其中，所述第一D触发器的输入时钟信号为所述第一时钟信号，所述第一D触发器的输入数据信号为四级所述延时调整模块的输出信号；

控制每个所述延时调整模块中的长延时调整单元的延时值在最后一次调节的基础上减少一个调节步长，并保持不变；

同步增大每个所述延时调整模块中的短延时调整单元的延时值，直至所述第一D触发器的反相输出信号再次由低电平变为高电平，或同相输出信号由高电平变为低电平，并保持最后一次调节的延时值不变。

16.根据权利要求13所述的方法，其特征在于，对所述时钟倍频器中的占空比调整模块进行校准，包括：

若所述占空比调整模块包括与门，逐渐增大所述占空比调整模块的延时值，直至第二D触发器的反相输出信号由低电平变为高电平，或同相输出信号由高电平变为低电平，并保持所述占空比调整模块最后一次调节的延时值不变；和/或

若所述占空比调整模块包括或门，逐渐增大所述占空比调整模块的延时值，直至第二D触发器的反相输出信号由高电平变为低电平，或同相输出信号由低电平变为高电平，并保持所述占空比调整模块最后一次调节的延时值不变；

其中，所述第二D触发器的输入时钟信号与所述第一时钟信号的时间相差T/2，所述第二D触发器的输入数据信号为所述第一时钟信号。

17.根据权利要求16所述的方法，其特征在于，在逐渐增大所述占空比调整模块的延时值之前，所述方法还包括：

若所述占空比调整模块包括与门，根据所述第二D触发器的初始输出状态，从所述外部时钟信号及所述外部时钟信号的反相信号中，选择占空比大于等于50％的时钟信号作为所述初始时钟信号；

若所述占空比调整模块包括或门，根据所述第二D触发器的初始输出状态，从所述外部时钟信号及所述外部时钟信号的反相信号中，选择占空比小于等于50％的时钟信号作为所述初始时钟信号。

Images