KR20120100248A - 디지털 제어 발진기 - Google Patents

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KR20120100248A KR1020110019023A KR20110019023A KR20120100248A KR 20120100248 A KR20120100248 A KR 20120100248A KR 1020110019023 A KR1020110019023 A KR 1020110019023A KR 20110019023 A KR20110019023 A KR 20110019023A KR 20120100248 A KR20120100248 A KR 20120100248A
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신종신
박재현
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삼성전자주식회사
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Abstract

본 발명은 디지털 제어 발진기의 출력 클럭 신호를 선형화하기 위한 장치에 관한 것이다. 상기 디지털 제어 발진기는 제어 코드에 따라 저항값이 변경되는 가변 저항 뱅크를 포함한다. 상기 디지털 제어 발진기는 상기 가변 저항 뱅크의 전체 저항값에 해당하는 주파수를 갖는 출력 클럭 신호를 발생한다. 본 발명의 실시 예에 따르면, 상기 디지털 제어 발진기의 출력 클럭 신호의 주파수가 선형적으로 변경되도록, 상기 가변 저항 뱅크의 전체 저항값은 비선형적으로 조절될 것이다. 이를 위해서, 상기 가변 저항 뱅크를 구성하는 트랜지스터들 각각은 서로 다른 저항값을 갖는다.

Description

디지털 제어 발진기{DIGITALLY CONTROLLED OSCILLATOR}
본 발명은 디지털 제어 발진기에 관한 것으로, 더욱 상세하게는 디지털 제어 발진기의 출력 클럭 신호를 선형화하기 위한 장치에 관한 것이다.
위상 고정 루프(PLL: phase locked loop) 회로는 다양한 용도의 시스템에 클럭 신호를 제공하는 기능 블럭으로 사용된다. 따라서, 위상 고정 루프 회로는 넓은 동작 범위를 갖도록 요구된다. 디지털 위상 고정 루프 회로는 고집적화가 가능하고 낮은 공급 전원에서 동작할 수 있기 때문에, 아날로그 위상 고정 루프 회로를 대체하는 장치로 연구되고 있다.
한편, 디지털 위상 고정 루프 회로의 동작 범위를 결정하는 것은 디지털 위상 고정 루프 회로에 포함된 디지털 제어 발진기(DCO: digitally controlled oscillatr)이다. 즉, 디지털 제어 발진기는 주파수 튜닝 범위 및 위상 노이즈 성능을 결정하는 디지털 위상 고정 루프 회로의 구성 요소 중 하나이다.
디지털 제어 발진기는 직렬로 연결된 홀수 개의 인버터(inverter)를 포함하는 지연 스테이지(delay stage)로 구성된다. 디지털 제어 발진기는 지연 스테이지로부터 출력되는 지연 신호를 지연 스테이지의 입력으로 피드백(feedback)함으로써 발진 신호를 생성한다. 발진 신호의 위상(phase) 및 주파수(frequency)는 지연 스테이지에서 지연되는 시간을 디지털 제어 신호에 따라 제어함으로써 조정 가능하다.
본 발명의 목적은 선형적 특성을 갖는 출력 클럭 신호를 생성하는 디지털 제어 발진기를 제공하는 데 있다.
본 발명의 실시 예에 따른 디지털 제어 발진기는, 링 발진기; 및 상기 링 발진기의 일측에 연결되고, 제어 코드에 따라 변화되는 저항값을 갖는 가변 저항 뱅크를 포함하되, 상기 링 발진기의 출력 클럭 신호의 주파수는 상기 가변 저항 뱅크의 저항값에 따라 변경되고, 상기 저항값이 상기 제어 코드에 따라 비선형적으로 변경될 때, 상기 링 발진기의 출력 주파수가 선형적으로 변경된다.
실시 예에 있어서, 상기 제어 코드와 상기 저항값의 역수값의 관계는 제 1 함수이고, 상기 저항값의 역수값과 상기 주파수의 관계는 제 2 함수 일 때, 상기 제 1 함수는 상기 제 2 함수의 역함수가 되도록 상기 저항값이 변경된다.
실시 예에 있어서, 상기 가변 저항 뱅크는 상기 링 발진기의 일측에 병렬 연결된 복수의 트랜지스터들을 포함한다.
실시 예에 있어서, 상기 복수의 트랜지스터들은 상기 제어 코드의 비트들 각각에 의해서 턴 온 또는 턴 오프된다.
실시 예에 있어서, 상기 복수의 트랜지스터들의 저항값들은 서로 다른 것을 특징으로 한다.
실시 예에 있어서, 상기 복수의 트랜지스터들은 N개의 트랜지스터들로 구성되고, N-1 번째 트랜지스터의 저항값은 N 번째 트랜지스터의 저항값보다 큰 것을 특징으로 한다.
실시 예에 있어서, 상기 N-1 번째 트랜지스터의 채널 폭은 N 번째 트랜지스터의 채널 폭보다 작거나, 상기 N-1 번째 트랜지스터의 채널 길이는 N 번째 트랜지스터의 채널 길이보다 긴 것을 특징으로 한다.
실시 예에 있어서, 상기 복수의 트랜지스터들은 PMOS 트랜지스터인 것을 특징으로 한다.
실시 예에 있어서, 상기 가변 저항 뱅크는 상기 링 발진기의 일측과 전원 전압단 사이에 연결되는 것을 특징으로 한다.
실시 예에 있어서, 상기 복수의 트랜지스터들은 NMOS 트랜지스터인 것을 특징으로 한다.
실시 예에 있어서, 상기 가변 저항 뱅크는 상기 링 발진기의 일측과 접지 전압단 사이에 연결되는 것을 특징으로 한다.
실시 예에 있어서, 상기 링 발진기의 타측에 연결되고, 제어 코드에 따라 변화되는 저항값을 갖는 가변 저항 뱅크를 더 포함한다.
실시 예에 있어서, 상기 가변 저항 뱅크는 N개의 트랜지스터들로 구성되되, 첫 번째 트랜지스터 내지 N 번째 트랜지스터는 상기 제어 코드에 따라 상기 순서로 제어된다.
실시 예에 있어서, 상기 N개의 트랜지스터들 각각은 상기 제어 코드에 따라 온 또는 오프되며, N 번째 트랜지스터의 상태가 변경될 때, 첫 번째 트랜지스터 내지 N-1 번째 트랜지스터의 상태들은 유지된다.
본 발명의 다른 실시 예에 따른 디지털 제어 발진기는, 링 발진기; 및 제어 코드에 따라 온 또는 오프되는 복수의 트랜지스터들로 구성되는 가변 저항 뱅크를 포함하되, 상기 복수의 트랜지스터들의 상태에 따라 상기 가변 저항 뱅크의 전체 저항값이 비선형적으로 증가되면 상기 링 발진기의 출력 주파수가 선형적으로 증가되고, 상기 복수의 트랜지스터들의 상태에 따라 상기 가변 저항 뱅크의 전체 저항값이 비선형적으로 감소되면 상기 링 발진기의 출력 주파수가 선형적으로 감소된다.
실시 예에 있어서, 상기 제어 코드와 상기 전체 저항값의 역수값의 관계는 제 1 함수이고, 상기 전체 저항값의 역수값과 상기 주파수의 관계는 제 2 함수일 때, 상기 제 1 함수는 상기 제 2 함수의 역함수인 것을 특징으로 한다.
실시 예에 있어서, 상기 가변 저항 뱅크는 상기 링 발진기의 일측과 전원 전압단 사이에 연결되는 것을 특징으로 한다.
실시 예에 있어서, 상기 제어 코드에 따른 상기 전체 저항값의 역수값의 변화율은, 상기 제어 코드값이 증가될 때 점차 증가되고, 상기 제어 코드값이 감소될 때 점차 감소되는 것을 특징으로 한다.
실시 예에 있어서, 상기 가변 저항 뱅크는 상기 링 발진기의 일측과 접지 전압단 사이에 연결되는 것을 특징으로 한다.
실시 예에 있어서, 상기 제어 코드에 따른 상기 전체 저항값의 역수값의 변화율은, 상기 제어 코드값이 증가될 때 점차 감소되고, 상기 제어 코드값이 감소될 때 점차 증가되는 것을 특징으로 한다.
본 발명의 실시 예에 따른 디지털 제어 발진기의 출력 클럭 신호는 선형적 특성을 갖는다.
도 1은 본 발명의 제 1 실시 예에 따른 디지털 제어 발진기를 예시적으로 보여주는 블럭도이다.
도 2는 도 1의 가변 저항 뱅크를 예시적으로 보여주는 회로도이다.
도 3은 도 2의 가변 저항 뱅크의 저항값과 디지털 제어 발진기의 출력 클럭 신호의 주파수의 관계를 보여주는 그래프이다.
도 4는 가중치가 적용된 도 2의 가변 저항 뱅크를 설명하기 위한 회로도이다.
도 5는 도 4의 가변 저항 뱅크의 저항값을 결정하는 제어 코드를 설명하기 위한 테이블이다.
도 6은 제어 코드와 도 4의 가중치가 적용된 가변 저항 뱅크의 저항값의 관계를 보여주는 그래프이다.
도 7은 본 발명의 제 1 실시 예에 따른 디지털 제어 발진기의 출력 클럭 신호의 주파수 특성을 보여주는 그래프이다.
도 8은 본 발명의 제 2 실시 예에 따른 디지털 제어 발진기를 예시적으로 보여주는 블럭도이다.
도 9는 도 8의 가변 저항 뱅크를 예시적으로 보여주는 회로도이다.
도 10은 본 발명의 제 3 실시 예에 따른 디지털 제어 발진기를 예시적으로 보여주는 블럭도이다.
도 11은 본 발명의 실시 예들에 따른 디지털 제어 발진기를 포함하는 위상 고정 루프 회로를 예시적으로 보여주는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나, 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 제 1 실시 예에 따른 디지털 제어 발진기를 예시적으로 보여주는 블럭도이다. 그리고 도 2는 도 1의 가변 저항 뱅크를 예시적으로 보여주는 회로도이다. 디지털 제어 발진기(100)는 넓은 동작 범위를 갖는 위상 동기 루프 회로 또는 전압 제어 발진기(VCO: voltage controlled oscillator)의 자동 주파수 조정(AFC: automatic frequency calibration) 기능을 수행하는 데 사용된다.
본 발명의 제 1 실시 예에 따른 디지털 제어 발진기(100)는 홀수 개의 지연 인버터들(110 내지 130, 이하 '인버터'라 칭함)로 구성되는 링 발진기를 포함한다. 또한, 디지털 제어 발진기(100)는 복수의 트랜지스터들로 구성되는 가변 저항 뱅크(140)를 포함한다. 가변 저항 뱅크(140)는 노드 A에 연결된다. 노드 A는 인버터들(110 내지 130) 각각의 전원 전압단이다.
가변 저항 뱅크(140)는 서로 다른 저항값들을 갖는 트랜지스터들로 구성되며, 트랜지스터들 각각은 제어 코드에 따라 독립적으로 제어된다. 디지털 제어 발진기(100)는 제어 코드에 따라 가변 저항 뱅크(140)의 전체 저항값(RT1)이 제어되고, 디지털 제어 발진기(100)는 전체 저항값(RT1)에 해당하는 주파수를 갖는 출력 클럭 신호(OUTCLK)를 발생한다.
디지털 제어 발진기(100)는 가변 저항 뱅크(140)와 연결되는 저항 기반 인버터들(110 내지 130)을 사용하기 때문에, 지연 시간이 늘어날 때의 전력 소모가 크지 않다. 또한, 디지털 제어 발진기(100)는 가변 저항 뱅크(140)와 연결되는 저항 기반 인버터들(110 내지 130)을 사용하기 때문에, 지연 셀들, 즉, 인버터들(110 내지 130) 각각을 제어할 필요 없이 제어 코드로 가변 저항 뱅크(140)의 전체 저항값(RT1)을 제어하여 출력 클럭 신호(OUTCLK)의 주파수를 조절할 수 있다.
도 2를 참조하면, 가변 저항 뱅크(140)는 제어 코드(CC[0:n-1])에 따라 제어되는 복수의 PMOS 트랜지스터들(RBP[0] 내지 RBP[n-1])을 포함한다. 여기에서 제어 코드(CC[0:n-1])의 비트 수는 디지털 제어 발진기(100)의 출력 주파수의 수와 동일할 것이다. 예를 들면, 디지털 제어 발진기(100)의 출력 클럭 신호(OUTCLK)가 3개의 주파수를 가질 때, 제어 코드는 3비트로 구성될 것이다. 이는, 가변 저항 뱅크(140)에 포함되는 트랜지스터의 수가 디지털 제어 발진기(100)의 출력 주파수의 수와 같음을 의미한다.
가변 저항 뱅크(140)를 구성하는 PMOS 트랜지스터들(RBP[0] 내지 RBP[n-1]) 각각은, 제어 코드에 의해서 구동되었을 때, 서로 다른 저항값을 갖도록 설계될 것이다. 이러한 트랜지스터들의 설계 방법은 후술되는 도 4를 통해서 상세히 설명될 것이다. 가변 저항 뱅크(140)의 PMOS 트랜지스터들(RBP[0] 내지 RBP[n-1])은 제어 코드(CC[0:n-1])에 따라 구동되어 가변 저항 뱅크(140)의 전체 저항값(RT1)을 결정한다. 가변 저항 뱅크(140)의 전체 저항값(RT1)에 의해서 인버터들(110 내지 130) 각각의 PMOS 트랜지스터(PT)의 트랜스컨덕턴스(Gm)가 조절된다. 이러한 트랜스컨덕턴스(Gm)는 디지털 제어 발진기(100)의 출력 주파수를 제어하는 요소 중의 하나이다.
도 2에 있어서, 복수의 PMOS 트랜지스터들이 노드 A에 병렬로 연결된 가변 저항 뱅크(140)를 예시하였으나, 이에 국한되지 않음은 잘 이해될 것이다. 예를 들면, 가변 저항 뱅크(140)는, 노드 A에 직렬로 연결된 복수의 PMOS 트랜지스터들로 구성되거나, 노드 A에 병렬로 연결된 복수의 NMOS 트랜지스터들로 구성되거나, 또는 노드 A에 직렬로 연결된 복수의 NMOS 트랜지스터들로 구성될 수 있다.
도 3은 도 2의 가변 저항 뱅크의 저항값과 디지털 제어 발진기의 출력 클럭 신호의 주파수의 관계를 보여주는 그래프이다. 도 3의 특성 곡선(FG1)은 가변 저항 뱅크(도 1의 140 참조)의 전체 저항값의 역수값(즉, 1/RT1)에 따라 비선형적으로 변하는 디지털 제어 발진기(도 1의 100 참조)의 주파수 특성을 나타낸다. 즉, 가변 저항 뱅크(140)의 전체 저항값의 역수값(1/RT1)이 일정하게 변하더라도, 디지털 제어 발진기(100)의 출력 클럭 신호의 주파수는 일정하게 변화되지 않는다. 도 3에서는 저항값의 역수값이 1/Ri씩 일정하게 변할 때, 주파수의 변화량은 점점 감소하는 것을(즉, 주파수 변화량이 F에서 0.6F로 감소한다) 예시하였다.
본 발명의 실시 예와 같이 가변 저항 뱅크(140)의 저항값을 변경하는 방법을 사용하면, 디지털 제어 발진기(도 1의 100)는 넓은 동작 범위, 즉, 넓은 주파수 범위를 가질 수 있다. 즉, 제어 코드에 따라 가변 저항 뱅크의 전체 저항값(RT1)이 선형적으로 변경되면, 디지털 제어 발진기(100)의 출력 클럭 신호의 주파수는 비선형적으로 변경될 것이다.
본 발명의 실시 예에 따르면, 디지털 제어 발진기(100)의 출력 클럭 신호의 주파수가 선형적으로 변경되도록, 가변 저항 뱅크(140)의 전체 저항값(RT1)은 비선형적으로(즉, 일정하게 증가 또는 감소되지 않도록) 조절될 것이다. 이를 위해서, 가변 저항 뱅크(140)를 구성하는 트랜지스터들 각각이 서로 다른 저항값을 갖도록 가중치가 적용되어 설계된다. 가중치가 적용된 가변 저항 뱅크(140)는 후술되는 도 4를 참조하여 상세히 설명될 것이다.
도 4는 가중치가 적용된 도 2의 가변 저항 뱅크를 설명하기 위한 회로도이다. 가변 저항 뱅크(140)를 구성하는 트랜지스터들(PR[0] 내지 PR[n-1])은 트랜지스터의 크기, 즉, 채널의 폭(width) 또는 길이(length)에 따라 각각 서로 다른 저항값을 갖는다. 예를 들면, 채널의 폭이 작으면 저항값은 커질 것이다. 다른 예로써, 채널의 길이가 길면 저항값은 커질 것이다.
도 4에 있어서, 트랜지스터들(PR[0] 내지 PR[n-1]) 각각의 저항값은 설명의 간략화를 위해서 예시적으로 설정되었다. 그러나, 트랜지스터들(PR[0] 내지 PR[n-1]) 각각의 저항값은 제어 코드와 디지털 제어 발진기(100)의 출력 클럭 신호(OUTCLK)의 주파수 관계를 시뮬레이션한 결과에 따라 결정될 수 있음은 잘 이해될 것이다.
도 4를 참조하면, 제어 코드의 최하위 비트(CC[0])에 의해서 제어되는 트랜지스터(PR[0])의 저항값(R)이 제어 코드의 최상위 비트(CC[n-1])에 의해서 제어되는 트랜지스터(PR[n-1])의 저항값(0.25R)보다 크게 설계됨을 알 수 있다. 여기에서, 저항값 R은 단위 저항값을 의미한다.
도 3의 그래프를 통해 알 수 있듯이, 주파수 변화량이 일정하게 증가되려면, 가변 저항 뱅크(140)의 전체 저항값의 역수(1/RT1)는 일정하게 변화하지 않고 점점 증가되도록 변해야한다. 가변 저항 뱅크(140)의 전체 저항값의 역수(1/RT1)가 점점 증가되도록 변하려면, 가변 저항 뱅크(140)의 전체 저항값(RT1)은 점점 감소되도록 변해야한다. 가변 저항 뱅크(140)의 전체 저항값(RT1)이 점점 감소되려면, 제어 코드의 최하위 비트(CC[0])에 의해서 제어되는 트랜지스터(PR[0])가 제어 코드의 최상위 비트(CC[n-1])에 의해서 제어되는 트랜지스터(PR[n-1])보다 큰 저항값을 갖도록 설계되어야 함은 잘 이해될 것이다. 이 경우, 제어 코드(CC)에 따라 트랜지스터들(PR[0] 내지 PR[n-1])이 순차적으로 턴 온 되는 것을 가정한다.
도 5는 도 4의 가변 저항 뱅크의 저항값을 결정하는 제어 코드를 설명하기 위한 테이블이다. 앞서 설명한 바와 같이, 가변 저항 뱅크(도 4의 140 참조)의 전체 저항값(RT1)을 제어하기 위한 제어 코드(CC)는 트랜지스터들(RP[0] 내지 RP[n-1])이 순차적으로 턴 온되도록 인가되어야 한다. 또한, 제어 코드(CC)는 한 번 턴 온된 트랜지스터가 턴 온 상태를 유지할 수 있도록 인가되어야 한다. 즉, 한 번 턴 온된 트랜지스터가 전체 저항값에 영향을 주지 않도록 제어 코드(CC)가 인가되어야 한다.
도 5를 참조하여 예를 들면, 제어 코드(CC)는 최하위 비트(CC[0])부터 최상위 비트(CC[n-1]) 순서로 비트값이 변경된다. 또한, 제어 코드(CC)의 상위 비트 값이 변경될 때, 하위 비트의 값은 변경되지 않고 유지된다. 예를 들면, 제어 코드의 3번째 비트(CC[2]) 값이 데이터 '0'에서 데이터 '1'로 변경될 때, 하위 비트들(CC[0], CC[1])의 값은 데이터 '1'로 유지된다.
도 6은 제어 코드와 도 4의 가중치가 적용된 가변 저항 뱅크의 저항값의 관계를 보여주는 그래프이다. 도 6의 특성 곡선(FG2)은 도 4의 가변 저항 뱅크(140)를 구성하는 트랜지스터들(PR[0] 내지 PR[n-1])이 도 5에서 설명된 제어 코드(CC)로 제어되는 경우, 제어 코드와 가변 저항 뱅크(140)의 전체 저항값의 역수값(1/RT1)의 관계를 나타낸다. 특성 곡선(FG2)을 참조하면, 제어 코드(CC)가 일정한 값(C)만큼 증가할 때, 전체 저항값의 역수값(1/RT1)은 일정하게 변화하지 않고 점점 증가함을 알 수 있다.
도 7은 본 발명의 제 1 실시 예에 따른 디지털 제어 발진기의 출력 클럭 신호의 주파수 특성을 보여주는 그래프이다. 도 7의 특성 곡선 FG1은 도 3의 특성 곡선(FG1)을, 특성 곡선 FG2는 도 6의 특성 곡선(FG2)을 나타낸다. 특성 곡선 FG3은 본 발명의 제 1 실시 예에 따른 디지털 제어 발진기(도 1의 100 참조)의 출력 클럭 신호의 주파수 특성을 나타낸다.
제어 코드와 전체 저항값의 역수값(1/RT1)의 관계를 제 1 함수라 정의하자(이때, 제 1 함수의 그래프는 특성 곡선 FG2와 같다). 또한, 전체 저항값의 역수값(1/RT1)과 주파수의 관계를 제 2 함수라 정의하자(이때, 제 2 함수의 그래프는 특성 곡선 FG1과 같다). 본 발명의 제 1 실시 예에 따르면, 제 1 함수는 제 2 함수의 역함수가 되도록 가변 저항 뱅크(140)의 전체 저항값(RT1)이 제어된다.
본 발명의 실시 예에 따르면, 가변 저항 뱅크(140)의 전체 저항값의 역수값(1/RT1)이 제어 코드에 따라 비선형적으로 증가될 때, 디지털 제어 발진기(100)의 출력 클럭 신호(OUTCLK)의 주파수는 선형적으로 증가될 것이다. 또한, 가변 저항 뱅크(140)의 전체 저항값의 역수값(1/RT1)이 제어 코드에 따라 비선형적으로 감소될 때, 디지털 제어 발진기(100)의 출력 클럭 신호(OUTCLK)의 주파수는 선형적으로 감소될 것이다.
도 8은 본 발명의 제 2 실시 예에 따른 디지털 제어 발진기를 예시적으로 보여주는 블럭도이다. 그리고 도 9는 도 8의 가변 저항 뱅크를 예시적으로 보여주는 회로도이다. 본 발명의 제 2 실시 예에 따른 디지털 제어 발진기(200)는 인버터들(210 내지 230) 및 가변 저항 뱅크(240)를 포함한다. 가변 저항 뱅크(240)는 노드 B에 연결된다. 노드 B는 인버터들(210 내지 230) 각각의 접지 전압단이다.
가변 저항 뱅크(240)는 서로 다른 저항값들을 갖는 트랜지스터들로 구성되며, 트랜지스터들 각각은 제어 코드에 따라 독립적으로 제어된다. 디지털 제어 발진기(200)는 제어 코드에 따라 가변 저항 뱅크(240)의 전체 저항값(RT2)이 제어되고, 디지털 제어 발진기(200)는 전체 저항값(RT2)에 해당하는 주파수를 갖는 출력 클럭 신호(OUTCLK)를 발생한다.
가변 저항 뱅크(240)를 구성하는 NMOS 트랜지스터들(RBN[0] 내지 RBN[n-1]) 각각은, 제어 코드(CC[0:n-1])에 의해서 구동되었을 때, 서로 다른 저항값을 갖도록 설계될 것이다. 가변 저항 뱅크(240)의 NMOS 트랜지스터들(RBN[0] 내지 RBN[n-1])은 제어 코드(CC[0:n-1])에 따라 구동되어 가변 저항 뱅크(240)의 전체 저항값(RT2)을 결정한다. 가변 저항 뱅크(240)의 전체 저항값(RT2)에 의해서 인버터들(210 내지 230) 각각의 NMOS 트랜지스터(NT)의 트랜스컨덕턴스(Gm)가 조절된다. 이러한 트랜스컨덕턴스(Gm)는 디지털 제어 발진기(200)의 출력 주파수를 제어하는 요소 중의 하나이다.
제어 코드와 가변 저항 뱅크(240)의 전체 저항값의 역수값(1/RT2)의 관계를 제 1 함수라 정의하자(이때, 제 1 함수의 그래프는 도 7의 특성 곡선 FG1과 같다). 또한, 전체 저항값의 역수값(1/RT2)과 주파수의 관계를 제 2 함수라 정의하자(이때, 제 2 함수의 그래프는 도 7의 특성 곡선 FG2와 같다). 본 발명의 제 2 실시 예에 따르면, 제 1 함수는 제 2 함수의 역함수가 되도록 가변 저항 뱅크(240)의 전체 저항값(RT2)이 제어된다.
본 발명의 제 2 실시 예에 따르면, 가변 저항 뱅크(240)의 전체 저항값의 역수(1/RT2)는 제어 코드에 따라 비선형적으로 변경된다. 이에 따라, 디지털 제어 발진기(200)의 출력 클럭 신호(OUTCLK)의 주파수는 선형적으로 변경될 것이다.
도 10은 본 발명의 제 3 실시 예에 따른 디지털 제어 발진기를 예시적으로 보여주는 블럭도이다. 본 발명의 제 3 실시 예에 따른 디지털 제어 발진기(300)는 인버터들(310 내지 330), 제 1 가변 저항 뱅크(340) 및 제 2 가변 저항 뱅크(350)를 포함한다. 제 1 가변 저항 뱅크(340)는 노드 C에, 그리고 제 2 가변 저항 뱅크(350)는 노드 D에 연결된다. 여기에서, 노드 C는 인버터들(310 내지 330)의 전원 전압단이고, 노드 D는 인버터들(310 내지 330)의 접지 전압단이다.
제 1 가변 저항 뱅크(340)는 도 2의 가변 저항 뱅크(140)와, 제 2 가변 저항 뱅크(350)는 도 9의 가변 저항 뱅크(240)와 동일한 구조를 갖는다. 따라서, 제 1 가변 저항 뱅크(340) 및 제 2 가변 저항 뱅크(350)에 대한 상세한 설명은 생략될 것이다.
제 1 가변 저항 뱅크(340)는 제 1 제어 코드에 따라 구동되어 전체 저항값(RT3A)이 결정된다. 제 2 가변 저항 뱅크(350)는 제 2 제어 코드에 따라 구동되어 전체 저항값(RT3B)이 결정된다. 제 1 가변 저항 뱅크(340)의 전체 저항값(RT3A)에 의해서 인버터들(310 내지 330) 각각의 PMOS 트랜지스터(PT)의 트랜스컨덕턴스(Gmp)가 조절된다. 또한, 제 2 가변 저항 뱅크(350)의 전체 저항값(RT3B)에 의해서 인버터들(310 내지 330) 각각의 NMOS 트랜지스터(NT)의 트랜스컨덕턴스(Gmn)가 조절된다. 이러한 트랜스컨덕턴스들(Gmp 및 Gmn)은 디지털 제어 발진기(300)의 출력 주파수를 제어하는 요소들이다.
제어 코드와 가변 저항 뱅크(340)의 전체 저항값의 역수값(1/RT3A)의 관계를 제 1 함수라 정의하자. 전체 저항값의 역수값(1/RT3A)과 주파수의 관계를 제 2 함수라 정의하자. 본 발명의 제 3 실시 예에 따르면, 제 1 함수는 제 2 함수의 역함수가 되도록 가변 저항 뱅크(340)의 전체 저항값(RT3A)이 제어된다. 한편, 제어 코드와 가변 저항 뱅크(350)의 전체 저항값의 역수값(1/RT3B)의 관계를 제 3 함수라 정의하자. 전체 저항값의 역수값(1/RT3B)과 주파수의 관계를 제 4 함수라 정의하자. 본 발명의 제 3 실시 예에 따르면, 제 3 함수는 제 4 함수의 역함수가 되도록 가변 저항 뱅크(350)의 전체 저항값(RT3B)이 제어된다.
본 발명의 제 3 실시 예에 따르면, 가변 저항 뱅크들(340 및 350)의 전체 저항값의 역수값들(1/RT3A 및 1/RT3B)은 제어 코드에 따라 비선형적으로 변경된다. 이에 따라, 디지털 제어 발진기(300)의 출력 클럭 신호(OUTCLK)의 주파수는 선형적으로 변경될 것이다.
도 11은 본 발명의 실시 예들에 따른 디지털 제어 발진기를 포함하는 위상 고정 루프 회로를 예시적으로 보여주는 블럭도이다. 도 11을 참조하면, 분주기(1500)의 값을 샘플링하여 위상 에러 값을 검출하는 위상 고정 루프 회로(1000)의 구성을 보여준다. 위상 고정 루프 회로(1000)는 위상 검출기(phase detector, 1100), 인코더(encoder, 1200), 루프 필터(loop filter, 1300), 디지털 제어 발진기(digitally controlled oscillator, 1400) 및 발진기 제어 로직(oscillator control logic, 1600)를 포함한다.
분주기(1500)는 위상 고정 루프 회로(1000)가 외부로 출력하는 출력 클럭 신호(OUTCLK)을 미리 설정된 값만큼 반복 카운트하여 분주한다. 분주기(1500)의 출력 신호는 위상 검출기(1100)로 제공된다. 또한, 위상 검출기(1100)의 클럭 단자에는 기준 클럭 신호(REFCLK)가 제공된다.
위상 검출기(1100)는 제공된 기준 클럭 신호(REFCLK)가 논리 '하이'(또는 논리 '1')인 경우에, 분주기(1500)의 카운트 값을 위상 검출 값으로 샘플링하여 저장한다. 위상 검출기(1100)는 저장한 위상 검출 값을 인코더(1200)로 제공한다. 인코더(1200)는 제공된 위상 검출 값에 따라 위상 에러 값을 생성한다. 생성된 위상 에러 값은 루프 필터(1300)에 제공되어 필터링된다. 루프 필터(1300)에서 필터링된 위상 에러 값은 디지털 제어 발진기(1400)로 제공된다.
디지털 제어 발진기(1400)는 제공된 위상 에러 값에 따라 출력 클럭 신호(OUTCLK)를 생성한다. 발진기 제어 로직(1600)은 입력된 주파수 제어 신호(CTRL_FREQ)에 따라 대응되는 제어 코드를 디지털 제어 발진기(1400)로 제공한다. 디지털 제어 발진기(1400)는 제공된 제어 코드에 따라 출력 클럭 신호(OUTCLK)의 위상 또는 주파수를 조정할 것이다.
이상에서, 본 발명은 구체적인 실시 예를 통해 설명되고 있으나, 본 발명은 그 범위에서 벗어나지 않는 한도 내에서 여러 가지로 변형할 수 있음은 잘 이해될 것이다. 그러므로, 본 발명의 범위는 상술한 실시 예에 국한되어서는 안 되며, 후술하는 특허 청구 범위 및 이와 균등한 것들에 의해 정해져야 한다. 본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 잘 이해될 것이다.
100, 200, 300 : 디지털 제어 발진기
110 내지 130, 210 내지 230, 310 내지 330 : 인버터
140, 240, 340, 350 : 가변 저항 뱅크

Claims (10)

  1. 링 발진기; 및
    상기 링 발진기의 일측에 연결되고, 제어 코드에 따라 변화되는 저항값을 갖는 가변 저항 뱅크를 포함하되,
    상기 링 발진기의 출력 클럭 신호의 주파수는 상기 가변 저항 뱅크의 저항값에 따라 변경되고,
    상기 저항값이 상기 제어 코드에 따라 비선형적으로 변경될 때, 상기 링 발진기의 출력 주파수가 선형적으로 변경되는 디지털 제어 발진기.
  2. 제 1 항에 있어서,
    상기 제어 코드와 상기 저항값의 역수값의 관계는 제 1 함수이고, 상기 저항값의 역수값과 상기 주파수의 관계는 제 2 함수 일 때, 상기 제 1 함수는 상기 제 2 함수의 역함수가 되도록 상기 저항값이 변경되는 디지털 제어 발진기.
  3. 제 1 항에 있어서,
    상기 가변 저항 뱅크는 상기 링 발진기의 일측에 병렬 연결된 복수의 트랜지스터들을 포함하는 디지털 제어 발진기.
  4. 제 3 항에 있어서,
    상기 복수의 트랜지스터들의 저항값들은 서로 다른 것을 특징으로 하는 디지털 제어 발진기.
  5. 제 4 항에 있어서,
    상기 복수의 트랜지스터들은 N개의 트랜지스터들로 구성되고,
    N-1 번째 트랜지스터의 저항값은 N 번째 트랜지스터의 저항값보다 큰 것을 특징으로 하는 디지털 제어 발진기.
  6. 링 발진기; 및
    제어 코드에 따라 온 또는 오프되는 복수의 트랜지스터들로 구성되는 가변 저항 뱅크를 포함하되,
    상기 복수의 트랜지스터들의 상태에 따라 상기 가변 저항 뱅크의 전체 저항값이 비선형적으로 증가되면 상기 링 발진기의 출력 주파수가 선형적으로 증가되고, 상기 복수의 트랜지스터들의 상태에 따라 상기 가변 저항 뱅크의 전체 저항값이 비선형적으로 감소되면 상기 링 발진기의 출력 주파수가 선형적으로 감소되는 디지털 제어 발진기.
  7. 제 6 항에 있어서,
    상기 가변 저항 뱅크는 상기 링 발진기의 일측과 전원 전압단 사이에 연결되는 것을 특징으로 하는 디지털 제어 발진기.
  8. 제 7 항에 있어서,
    상기 제어 코드에 따른 상기 전체 저항값의 역수값의 변화율은,
    상기 제어 코드값이 증가될 때 점차 증가되고, 상기 제어 코드값이 감소될 때 점차 감소되는 것을 특징으로 하는 디지털 제어 발진기.
  9. 제 6 항에 있어서,
    상기 가변 저항 뱅크는 상기 링 발진기의 일측과 접지 전압단 사이에 연결되는 것을 특징으로 하는 디지털 제어 발진기.
  10. 제 9 항에 있어서,
    상기 제어 코드에 따른 상기 전체 저항값의 역수값의 변화율은,
    상기 제어 코드값이 증가될 때 점차 감소되고, 상기 제어 코드값이 감소될 때 점차 증가되는 것을 특징으로 하는 디지털 제어 발진기.
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