KR102502245B1 - 위상 동기 루프를 위한 재구성 가능한 프랙셔널-n 주파수 생성 - Google Patents

위상 동기 루프를 위한 재구성 가능한 프랙셔널-n 주파수 생성 Download PDF

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Abstract

일 예에서, 위상 동기 루프(PLL) 회로(108)는, 에러 신호를 생성하도록 동작 가능한 에러 검출기(202); 에러 신호 및 주파수 대역 선택 신호에 기초하여 출력 주파수를 갖는 출력 신호 제공하도록 동작 가능한 오실레이터(204) ― 출력 주파수는 주파수 멀티플라이어와 기준 주파수의 곱임 ― ; 분할기 제어 신호에 기초하여 피드백 신호를 생성하도록 출력 신호의 출력 주파수를 분할하도록 동작 가능한 주파수 분할기(208); 주파수 멀티플라이어의 정수 값 및 프랙셔널 값(fractional value)을 표시하는 입력들에 기초하여 분할기 제어 신호를 생성하도록 동작 가능한 SDM(sigma-delta modulator)(209) ― SDM은 SDM의 차수(order)를 선택하도록 동작 가능한 차수 선택 신호에 응답함 ― ; 및 취득 상태에서, 주파수 대역 선택 신호를 생성하고 SDM의 차수를 세팅하도록 동작 가능한 상태 머신(214)을 포함한다.

Description

위상 동기 루프를 위한 재구성 가능한 프랙셔널-N 주파수 생성
본 개시의 예들은 일반적으로 전자 회로들에 관한 것으로, 특히, 위상 동기 루프(PLL)에 대한 재구성 가능한 프랙셔널-N 주파수 생성(reconfigurable fractional-N frequency generation)에 관한 것이다.
FPGA(field programmable gate array)와 같은 프로그래밍 가능한 IC(integrated circuit)는 다양한 모드들에서 동작할 수 있다. 하나의 특정 동작 모드는 서로 정수배들이 아닌 상이한 라인 레이트들(line rates)로 프로그래밍 가능한 IC의 다수의 트랜시버들을 동작시키는 것을 포함한다. 예를 들어, 데이터가 상이한 기준 주파수들을 갖는 다수의 소스들로부터 수신되는 통신 애플리케이션들에서 프로그래밍 가능한 IC가 사용될 때, 그러한 동작 모드가 발생한다. 상이한 라인 레이트들로 동작하는 트랜시버들에 대한 클록들의 생성은 통상적으로, 다수의 기준 오실레이터들을 사용할 필요가 있으며, 이는 프로그래밍 가능한 IC의 귀중한 입력/출력(IO) 자원들을 소모하고 비용을 증가시킨다. 또한, 프로그래밍 가능한 IC에서 별개의 소스들로부터 데이터를 수신하기 위해 다양한 상이한 요건들, 예컨대, 상이한 정확도 요건들이 있을 수 있다.
위상 동기 루프(PLL)에 대해 재구성 가능한 프랙셔널-N 주파수 생성을 제공하기 위한 기술들이 설명된다. 일 예에서, PLL 회로는 기준 주파수를 갖는 기준 신호와 피드백 주파수를 갖는 피드백 신호의 비교에 대한 응답으로 에러 신호를 생성하도록 동작 가능한 에러 검출기를 포함한다. PLL 회로는 에러 검출기에 커플링되고, 에러 신호 및 주파수 대역 선택 신호에 기초하여, 출력 주파수를 갖는 출력 신호를 제공하도록 동작 가능한 오실레이터를 더 포함하고, 출력 주파수는 주파수 멀티플라이어(frequency multiplier)와 기준 주파수의 곱이다. PLL 회로는 오실레이터에 커플링되고, 분할기 제어 신호에 기초하여 피드백 신호를 생성하기 위해 출력 신호의 출력 주파수를 분할하도록 동작 가능한 주파수 분할기를 더 포함한다. PLL 회로는, 주파수 분할기에 커플링되고, 주파수 멀티플라이어의 정수 값 및 프랙셔널 값(fractional value)을 표시하는 입력들에 기초하여 분할기 제어 신호를 생성하도록 동작 가능한 SDM(sigma-delta modulator)을 더 포함하고, SDM은 SDM의 차수(order)를 선택하도록 동작 가능한 차수 선택 신호에 응답한다. PLL 회로는 취득 상태에서, 주파수 대역 선택 신호를 생성하고 차수 선택 신호를 통해 SDM의 차수를 세팅하도록 동작 가능한 상태 머신(state machine)을 더 포함한다.
다른 예에서, 집적 회로(IC)는 적어도 하나의 트랜시버, 기준 오실레이터로부터 기준 주파수를 갖는 기준 신호를 수신하도록 동작 가능한 입력, 및 적어도 하나의 트랜시버 각각에 커플링되는 PLL을 포함한다. PLL은 기준 주파수를 갖는 기준 신호와 피드백 주파수를 갖는 피드백 신호의 비교에 대한 응답으로 에러 신호를 생성하도록 동작 가능한 에러 검출기를 포함한다. PLL은 에러 검출기에 커플링되고, 에러 신호 및 주파수 대역 선택 신호에 기초하여, 출력 주파수를 갖는 출력 신호를 제공하도록 동작 가능한 오실레이터를 더 포함하고, 출력 주파수는 주파수 멀티플라이어와 기준 주파수의 곱이다. PLL은 오실레이터에 커플링되고, 분할기 제어 신호에 기초하여 피드백 신호를 생성하기 위해 출력 신호의 출력 주파수를 분할하도록 동작 가능한 주파수 분할기를 더 포함한다. PLL은 주파수 분할기에 커플링되고, 주파수 멀티플라이어의 정수 값 및 프랙셔널 값을 표시하는 입력들에 기초하여 분할기 제어 신호를 생성하도록 동작 가능한 SDM을 더 포함하고, MASH SDM은 MASH SDM의 차수를 선택하도록 동작 가능한 차수 선택 신호에 응답한다. PLL은 취득 상태에서, 주파수 대역 선택 신호를 생성하고 차수 선택 신호를 통해 SDM의 차수를 세팅하도록 동작 가능한 상태 머신(state machine)을 더 포함한다.
다른 예에서, PLL 회로를 동작시키는 방법은, 기준 주파수를 갖는 기준 신호와 피드백 주파수를 갖는 피드백 신호의 비교에 대한 응답으로 에러 신호를 생성하는 단계; 에러 신호 및 주파수 대역 선택 신호에 기초하여 출력 주파수를 갖는 출력 신호를 생성하도록 오실레이터를 제어하는 단계 ― 출력 주파수는 주파수 멀티플라이어와 기준 주파수의 곱임 ― ; 분할기 제어 신호에 기초하여 피드백 신호를 생성하도록 출력 신호의 출력 주파수를 분할하는 단계; 주파수 멀티플라이어의 정수 값 및 프랙셔널 값을 표시하는 입력들에 기초하여, SDM을 사용하여 분할기 제어 신호를 생성하는 단계 ― SDM은 SDM의 차수를 선택하도록 동작 가능한 차수 선택 신호에 응답함 ― ; 취득 상태에서, 주파수 대역 선택 신호를 생성하는 단계; 및 취득 상태에서, 차수 선택 신호를 통해 SDM의 차수를 세팅하는 단계를 포함한다.
이들 및 다른 양상들은 다음의 상세한 설명을 참조하여 이해될 수 있다.
위에서 인용된 특징들이 상세하게 이해될 수 있는 방식으로, 위에서 간략히 요약된 보다 구체적인 설명이 예시적인 구현들을 참조하여 이루어질 수 있으며, 그 중 일부는 첨부된 도면들에 예시된다. 그러나 첨부된 도면들은 단지 통상적인 예시적인 구현들을 예시하고 이에 따라 본 발명의 범위를 제한하는 것으로 간주되지 않는다는 것이 주의된다.
도 1은 예시적인 집적 회로(IC) 시스템을 도시하는 블록도이다.
도 2는 위상 동기 루프(PLL) 회로의 예를 도시하는 블록도이다.
도 3은 도 2의 PLL 회로와 함께 사용하기 위한 에러 검출기의 예를 도시하는 블록도이다.
도 4는 도 2의 PLL 회로와 함께 사용하기 위한 전하 펌프의 예를 도시하는 개략도이다.
도 5는 도 2의 PLL 회로와 함께 사용하기 위한 주파수 분할기의 예를 도시하는 블록도이다.
도 6은 도 5에 도시된 주파수 분할기의 동작 동안 예시적인 신호들을 도시한다.
도 7은 도 2의 PLL 회로와 함께 사용하기 위한 SDM(sigma-delta modulator)-기반 MASH(multi-stage noise shaping) 회로의 예를 도시하는 블록도이다.
도 8은 도 2의 PLL 회로와 함께 사용하기 위한 FSM(finite state machine)의 예를 도시하는 블록도이다.
도 9는 도 2의 PLL 회로를 사용할 수 있는 FPGA(field programmable gate array)의 예시적인 아키텍처를 예시한다.
도 10은 PLL 회로를 동작시키는 예시적인 방법을 도시하는 흐름도이다.
이해를 용이하게 하기 위해, 가능한 경우, 동일한 참조 번호들이 도면들에 공통적인 동일한 엘리먼트들을 지정하기 위해 사용되었다. 일 예의 엘리먼트들은 다른 예들에 유리하게 포함될 수 있다는 것이 고려된다.
이하, 다양한 특징들이 도면들을 참조하여 설명된다. 도면들은 실척대로 그려질 수 있거나 실척대로 그려지지 않을 수 있고, 유사한 구조들 또는 기능들의 엘리먼트들은 도면들 전체에 걸쳐 유사한 참조 번호들로 표현된다는 것이 주의되어야 한다. 도면들은 단지 특징들의 설명을 용이하게 하도록 의도된다는 것이 주의되어야 한다. 이들은 청구된 발명의 범위에 관한 제한으로서 또는 청구된 발명의 총망라하는 설명으로서 의도되진 않는다. 또한, 예시된 예는 도시된 모든 양상들 또는 이점들을 가질 필요는 없다. 특정 예와 함께 설명된 양상 또는 이점은, 반드시 그 예로 제한되는 것은 아니며, 그러한 것으로 예시되지 않은 경우 또는 그러한 것으로 명시적으로 셜명되지 않은 경우조차도, 임의의 다른 예들에서 실시될 수 있다.
위상 동기 루프(PLL)에 대해 재구성 가능한 프랙셔널-N 주파수 생성을 제공하기 위한 기술들이 설명된다. 통상적으로, 상이한 라인 레이트들로 IC의 다수의 트랜시버들을 동작시킬 때 다수의 기준 오실레이터들이 요구된다. 본원에서 설명되는 PLL은 단일 기준 오실레이터를 사용하여 다수의 트랜시버들을 위한 클록 신호들을 생성하는데 사용할 수 있다. PLL은 고속 취득 및 재구성 가능한 광대역 프랙셔널-N PLL을 사용하여 구현된다. PLL은 높은 PPM(parts per million) 정확도로 로컬 레퍼런스(local reference)에 오실레이터 출력을 로킹(lock)하기 위해 프로그래밍 가능한 차수 SDM(sigma-delta modulator) 및 미세 분할 비(fine divide ratio)를 사용한다. 취득 동안, PLL은 SDM의 차수를 동적으로 조정하여 고속 취득을 달성한다. PLL은 하나 또는 그 초과의 광대역 오실레이터들, CMOS(complementary metal oxide semiconductor) 로직을 사용하여 구현되고 펄스 확장을 갖는 주파수 분할기, 자동 주파수 대역 선택을 갖는 대략의 튜닝(coarse tuning) FSM(finite state machine) 및 광대역의 낮은 지터 프랙셔널 합성을 달성하기 위한 폭넓은 동적 범위를 갖는 재구성 가능한 SDM 및 전하 펌프를 이용한다. 이들 및 다른 양상들이 아래에 설명된다.
도 1은 예시적인 집적 회로(IC) 시스템(100)을 도시하는 블록도이다. IC 시스템(100)은 기준 오실레이터(104)에 커플링된 IC(102)를 포함한다. IC(102)는 FPGA(field programmable gate array), CPLD(complex programmable logic device) 등과 같은 프로그래밍 가능한 IC일 수 있다. 대안적으로, IC(102)는 주문형(application specific) 집적 회로(IC), ASSP(application specific standard product) 등과 같은 마스크-정의 IC일 수 있다. 기준 오실레이터(104)는 기준 주파수를 갖는 기준 신호를 출력하도록 동작 가능한 수정 오실레이터 등일 수 있다. 단일 기준 오실레이터(104)가 도시되지만, IC(102)는 복수의 기준 오실레이터(104)에 커플링될 수 있다.
IC(102)는 하나 또는 그 초과의 PLL들(108)(또한 PLL 회로들(108)로서 지칭됨)을 포함하는 하나 또는 그 초과의 트랜시버들(106)을 포함한다. PLL(108)의 입력(116)은 기준 오실레이터(104)로부터 기준 신호를 수신하도록 커플링된다. PLL(108)의 입력/출력(IO) 인터페이스(112)는 제어 신호(들)를 수신하고 상태 신호(들)를 제공하도록 커플링된다. PLL(들)(108) 각각은 출력 주파수를 갖는 출력 신호를 트랜시버(들)(106)에 제공하도록 커플링된다. 트랜시버(들)(106)는 데이터를 전송 및/또는 수신하기 위해 출력 신호를 사용할 수 있다. PLL(108)의 예는 도 2와 관련하여 아래에서 설명된다. 일부 예들에서, IC(102)는, 단일 기준 오실레이터(104)에 기초하여 상이한 출력 주파수를 각각 출력하는 복수의 PLL들(108)을 포함할 수 있다. 본원에서 설명된 바와 같이, 각각의 PLL(108)은 임베디드 SDM(sigma-delta modulator)-기반 MASH(multi-stage noise shaping) 회로의 프로그래밍 가능한 차수를 동적으로 조정함으로써 원하는 출력 주파수의 고속 취득을 제공한다. 각각의 PLL(108)은 폭넓은 동작 주파수에 걸쳐 재구성 가능하며, 높은 PPM(parts per million) 정확도로 출력 신호를 기준 신호에 로킹하기 위해 미세 분할 비(프랙셔널-기반)를 제공한다.
도 2는 PLL(108)의 예를 도시하는 블록도이다. PLL(108)은 에러 검출기(202), 오실레이터(204), 주파수 분할기(208), SDM(sigma-delta modulator)(209) 및 FSM(finite state machine)(214)을 포함한다. 에러 검출기(202)의 입력(216)은 기준 주파수(Fref)를 갖는 기준 신호(REF)를 수신하도록 커플링된다. 예를 들어, 에러 검출기(202)는 기준 오실레이터(104)로부터 기준 신호(REF)를 수신할 수 있다. 다른 예에서, 기준 신호(REF)는 기준 오실레이터(104)에 의해 출력된 기준 신호로부터 유도될 수 있다(예를 들어, 기준 오실레이터(104)에 의해 출력된 기준 신호는 기준 신호(REF)를 생성하기 위해 정수로 곱해지거나 나눠질 수 있음). 또한, 에러 검출기(202)는 주파수(Ffed)를 갖는 피드백 신호(FB)를 수신한다. 에러 검출기(202)는 출력(218) 상에서 에러 신호(ERR)를 생성하도록 기준 주파수(Fref) 및 피드백 주파수(Ffed)를 비교한다. 에러 검출기(202)의 예가 도 3과 관련하여 아래에서 설명된다.
오실레이터(204)의 입력은 에러 검출기(202)의 출력(218)에 커플링된다. 오실레이터(204)는 자신의 오실레이션의 주파수를 조정하기 위해 에러 신호(ERR)를 사용한다. 오실레이터(204)는 주파수(Fout)를 갖는 출력 신호(OUT)를 제공하도록 커플링된 출력(210)을 포함한다. 예를 들어, 출력(210)은 PLL(108)의 출력일 수 있다. 대안적으로, 출력(210)은 하나 또는 그 초과의 회로들(도시되지 않음)을 통해 PLL(108)의 출력에 커플링될 수 있다. 본원에서 설명된 바와 같이, PLL(108)은, 주파수(Fout)가 N.F*Fref와 동일하도록 구성되며, 여기서 "N"은 정수 부분이고 ".F"는 주파수 멀티플라이어(frequency multiplier) "N.F"의 프랙셔널 부분이다. 달리 말하면, 출력 주파수(Fout) 및 기준 주파수(Fref)의 비는 N.F와 동일하다.
오실레이터(204)는 하나 또는 그 초과의 VCO(voltage controlled oscillator)들(206)을 포함할 수 있다. 도시된 예에서, 오실레이터(204)는 2개의 VCO들(206-1 및 206-2)을 포함한다. 오실레이터(204)는 멀티플렉서(205)를 포함할 수 있다. 멀티플렉서(205)의 입력들은 VCO들(206-1 및 206-2)의 출력들에 커플링된다. 멀티플렉서(205)의 출력은 출력(210)에 커플링된다. 2개의 VCO들(206-1 및 206-2)이 예에 도시되지만, 오실레이터(204)는 2개 초과의 VCO들(206)을 포함할 수 있다. 오실레이터(204)가 단지 하나의 VCO(206)만을 포함하는 경우들에서, 멀티플렉서(205)는 생략된다.
일 예에서, VCO(들)(206) 각각은 전압-조정 가능한 커패시턴스를 갖는 인덕터-커패시터(LC)-기반 오실레이터(예를 들어, 버랙터(varactor))를 포함한다. 당업계에 알려진 다른 타입들의 VCO(들)(206)가 사용될 수 있다. 이 예에서, 오실레이터(204)는 특정 주파수 대역이 선택될 수 있는 복수의 주파수 대역들을 포함한다. 오실레이터(204)의 입력(226)은 주파수 대역들 중 하나를 선택하도록 동작 가능한 주파수 대역 선택 신호(FBS)를 수신할 수 있다. 입력(226)은 주파수 대역들 중 하나를 선택함으로써 대략의(coarse) 주파수 선택을 허용한다. 일 예에서, 오실레이터(204)는 복수의 VCO들(206)을 포함할 수 있으며, 각각의 VCO는 주파수 대역들(예를 들어, 하나 또는 그 초과의 고-대역 VCO들 및 하나 또는 그 초과의 저-대역 VCO들) 중 하나 또는 그 초과 내에서 동작 가능하다. 오실레이터(204)의 다른 입력(227)은, 오실레이터(204)가 자동 주파수 대역 선택 모드에서 동작하는지를 제어하도록 동작 가능한 자동 주파수 대역 제어 신호(AUTO)를 수신할 수 있다. 이는 특히, PVT 변동에 대한 VCO의 튜닝 범위를 최대화하는데 유리하다.
주파수 분할기(208)의 입력은 오실레이터(204)의 출력(210)에 커플링된다. 주파수 분할기(208)의 다른 입력(224)은 SDM(209)으로부터 분할기 제어 신호(Y[n])를 수신하도록 커플링된다. 분할기 제어 신호(Y[n])는 출력 신호의 주파수를 분할하는데 사용하기 위해 주파수 분할기(208)에 대한 제수(divisor)를 제공한다. 제수는 SDM(209)에 의해 디더링(dithering)되어 제수는 사실상 "N.F"가 된다. 주파수 분할기(208)는 피드백 주파수(Ffed)를 갖는 피드백 신호(FB)를 제공하는 출력(222)을 포함한다. 피드백 주파수(Ffed)는 사실상 Fout/N.F와 동일하다. 주파수 분할기(208)의 예가 도 5과 관련하여 아래에서 설명된다.
SDM(209)은 입력 신호(N)를 수신하도록 커플링된 입력(228) 및 입력 신호(F<k:0>)를 수신하도록 커플링된 입력(230)을 포함한다. 이 예에서, 입력(228)은 h-비트 입력이고, 입력(230)은 m-비트 입력을 포함하며, 여기서 m은 양의 정수이다. 신호(N)는 주파수 멀티플라이어의 정수 부분을 표현하는 h-비트 값을 제공한다. 일 예에서, h=8이지만, h는 8보다 크거나 작을 수 있다. 신호(F<k:0>)는 주파수 멀티플라이어의 프랙셔널 부분(.F)을 나타내는 값을 제공하며, 여기서 k는 m보다 작다. 특히, 주파수 멀티플라이어의 프랙셔널 부분(".F")은 F<k:0>/2^k와 동일하다. 일 예에서, 값(k)은 복수의 상이한 폭들로부터 동적으로 선택될 수 있다. 예를 들어, m=24 비트인 경우, k는 12-비트, 16-비트, 20-비트 또는 24-비트의 폭을 갖도록 선택될 수 있다. 최대 폭(m)은 24보다 크거나 작은 다른 값들을 가질 수 있고, 선택 가능한 폭들(k)은 12, 16, 20 및 24 이외의 다른 것일 수 있다. 이러한 방식으로, 주파수 멀티플라이어의 프랙셔널 부분(".F")에 대한 유효 자릿수들 및 이에 따라, PLL(108)의 PPM 정확도는 값들(F<k:0>)에 대해 상이한 폭을 선택함으로써 증가 또는 감소될 수 있다.
SDM(209)은 복수의 스테이지들(212)을 포함할 수 있다. 이 예에서, 각각의 스테이지들(212)은 그 자체가 1-차 SDM이다. SDM 스테이지들(212)은 프로그래밍 가능한 차수를 갖는 MASH(multi-stage noise shaping) 구조를 실현하기 위해 캐스케이딩(cascading)될 수 있다. 따라서, 스테이지들(212) 각각은 본원에서 "MASH 변환기"로서 또한 지칭된다. SDM(209)은 차수 선택 신호(MO)를 수신하도록 커플링된 입력(232)을 포함한다. SDM(209)은 차수 선택 신호(MO)에 기초하여 차수를 선택한다. 예를 들어, SDM(209)은 3개의 스테이지들(212)을 포함할 수 있고, 1차(1), 2차(1-1) 및 3차(1-1-1)로부터 선택할 수 있다. SDM(209)은 3보다 크거나 작은 다른 수의 스테이지들(212)을 포함할 수 있고, 이에 따라 상이한 수의 선택 가능한 차수들을 가질 수 있다. SDM(209)은 피드백 신호의 각각의 사이클(n)에 대해 값(Y[n])을 출력한다. 이 예에서, 값(Y[n])은 h-비트를 포함한다. 일 예에서, h=8 비트이지만, SDM(209)의 출력 값(Y[n])은 8-비트보다 크거나 작을 수 있다. SDM(209)은 또한 초기화 신호(INIT)를 수신하기 위한 입력(231)을 포함할 수 있다. 초기화 신호(INIT)는 주기성을 감소시키고 스퓨리어스 응답(spurious response)을 개선하기 위해 초기 상태들로 스테이지들(212)을 초기화하는데 사용될 수 있다. SDM(209)은 또한 폭 선택 신호(WSEL)를 수신하기 위한 입력(233)을 포함할 수 있다. 폭 선택 신호(WSEL)는 입력(230)의 폭(k)을 선택하는데 사용될 수 있다.
SDM(209)은 주파수 분할기(208)의 출력(222)으로부터 피드백 신호(FB)를 수신하도록 커플링된 입력을 포함한다. 일 예에서, SDM(209)은 또한 기준 신호(REF)를 수신하도록 커플링된 입력을 포함할 수 있다. SDM(209)은 피드백 신호의 각각의 사이클에 대해 상이한 값들(Y[n])을 생성하도록 클록 신호로서 피드백 신호(FB)를 사용한다. Y[n]의 값은 N-O 내지 N+O+1에서 변동되며, 여기서 O는 선택된 차수(예를 들어, 1차, 2차 또는 3차에 대해 각각 O=1, 2 또는 3)이고, N은 입력(228)의 정수 값이다. SDM(209)은 Y[n]의 평균값이 N + F<k:0>/2^k가 되도록 동작한다. 주파수 분할기(208)는 제수들(divisors)로서 Y[n]의 상이한 값들을 사용하여 출력 신호(OUT)의 주파수(Fout)를 나누고 피드백 신호(FB)의 주파수(Ffed)를 생성한다. 이러한 방식으로, 출력 신호(OUT)의 주파수(Fout)는 사실상 N.F에 의해 나눠진다. SDM(209)의 예가 도 7과 관련하여 아래에서 설명된다.
FSM(214)은 피드백 신호(FB)를 수신하도록 주파수 분할기(208)의 출력(222)에 커플링된 입력을 포함한다. FSM(214)은 기준 신호(REF)를 수신하도록 커플링된 다른 입력을 포함한다. FSM(214)은 제어 신호(들)를 수신하고 PLL(108)에 대한 상태 신호(들)를 제공하도록 IO 인터페이스(112)에 커플링된다. FSM(214)은 오실레이터(204)의 입력(226)에 커플링된 j-비트 출력(FBS)을 포함한다. FSM(214)은 오실레이터(204)의 입력(227)에 커플링된 출력(AUTO)을 포함한다. FSM(214)은 SDM(209)의 입력(232)에 커플링된 출력(MO)을 포함한다.
동작에서, FSM(214)은 대략의 주파수 선택을 구현하고 j-비트의 주파수 대역 선택 신호(FBS)를 오실레이터(204)에 제공한다. 일 예에서, j=5이고, 오실레이터(204)는 선택할 32개의 상이한 대략의 주파수 대역들을 갖는다. 다른 예들에, j는 5보다 크거나 작을 수 있고, 오실레이터(204)는 32개 보다 많거나 적은 대략의 주파수 대역들을 가질 수 있다. FSM(214)은, Fref 및 Ffed의 비교에 기초하여 VCO들(206)에 적합한 주파수 대역을 찾기 위해 FSM(214)이 바이너리 헌팅 동작(binary hunt operation)을 수행하는 "자동-선택" 모드를 포함할 수 있다. 이러한 경우에, PLL(108)은 값(N) 및 값(F<k:0>)을 수신하고, 기준 주파수(Fref)에 대한 로크(lock)를 자동으로 취득하고, N.F*Fref가 되도록 출력 주파수(Fout)를 제어한다. FSM(214)은 또한 IO 인터페이스(112) 상의 제어 신호의 입력을 통한 주파수 대역의 수동 선택을 지원할 수 있다. FSM(214)은 또한 PLL(108)의 로크 상태를 추적하고 IO 인터페이스(112)를 통해 로크 신호를 출력할 수 있다. FSM(214)은 또한 SDM(209)의 차수를 세팅하는데 사용될 수 있는 차수 선택 신호를, IO 인터페이스(112)를 통해 수신할 수 있다. 일 예에서, FSM(214)은 취득 상태 동안 SDM(209)의 차수를 동적으로 조정하여 고속 취득을 달성할 수 있다. FSM(214)의 예는 도 8과 관련하여 아래에서 설명된다.
도 3은 에러 검출기(202)의 예를 도시하는 블록도이다. 에러 검출기(202)는 PFD(phase-frequency detector)(302), 전하 펌프(304) 및 LPF(low-pass filter)(308)를 포함한다. PFD(302)는 에러 검출기(202)의 입력(216)에 커플링된 입력, 주파수 분할기(208)의 출력(222)에 커플링된 입력 및 전하 펌프(304)의 입력에 커플링된 출력(310)을 포함한다. 전하 펌프(304)는 LPF(308)의 입력에 커플링된 출력(312)을 포함한다. LPF(308)는 에러 검출기(202)의 출력(218)에 커플링된 출력을 포함한다.
PFD(302)는 기준 주파수(Fref)를 피드백 주파수(Ffed)와 비교하고, 전하 펌프(304)를 활성화시키기 위해 위상의 차이에 기초하여 업 및 다운(up and down) 제어 신호들(UD)을 출력한다. 위상차가 ± 2π보다 클 때, PFD(302)는 기준 주파수(Fref) 및 피드백 주파수(Ffed) 중 어느 것이 더 높은지에 의존하여 일정한 전류(I)를 소싱 또는 싱크(sink)시키도록 전하 펌프(304)를 제어한다. PFD(302)는, 기준 주파수(Fref)가 피드백 주파수(Ffed)보다 높은 경우 일정한 전류(+ I)를 소싱하고, 기준 주파수(Fref)가 피드백 주파수(Ffed) 보다 낮은 경우 일정한 전류(-I)를 싱크시키도록 전하 펌프(304)를 제어한다. LPF(308)는 전류를 통합하고 오실레이터(204)에 대한 연속적으로 변하는 제어 전압을 출력한다. 일단 위상차가 2π보다 작으면, PFD(302)는 전하 펌프(304)가 2개의 신호들 사이의 위상차에 비례하는 각각의 위상 검출기 사이클의 부분에서만 활성이 되도록 전하 펌프(304)를 제어한다. 2개의 신호들 사이의 위상차가 0에 도달하면, PLL(108)은 위상 로킹 상태에 진입한다.
전하 펌프(304)는 PFD(302)로부터의 업 및 다운 제어 신호들(UD)에 대한 응답으로 전류를 공급 또는 싱크시키도록 동작 가능한 하나 또는 그 초과의 전하 펌프 회로들(306)을 포함할 수 있다. 전하 펌프(304)가 복수의 전하 펌프 회로들(306)을 포함하는 경우, 전하 펌프 회로들(306) 중 일부 또는 전부는 활성일 수 있고 소스 또는 싱크 전류와 병렬로 동작할 수 있다. LPF(308)는 RC(resistive-capacitive) 회로를 포함할 수 있다. 일 예에서, LPF(308)는 3차 RC 회로이지만, 다른 타입들의 회로들이 LPF(308)를 구현하는데 사용될 수 있다. LPF(308)의 예가 아래에서 도 4에 도시된다.
도 4는 전하 펌프(304)의 예를 도시하는 개략도이다. 전하 펌프(304)는 복수의 전하 펌프 회로들(306-1 내지 306-X)을 포함하며, 여기서 X는 양의 정수이다. 전하 펌프 회로들(306) 각각은 유사하게 구성되고 전하 펌프 회로(306-1)의 세부 사항들만이 도시된다. 전하 펌프(304)는 전하 펌프 회로들(306) 간에 공유되는 바이어스 회로(406)를 더 포함한다. 복수의 전하 펌프 회로들(306)이 도시되지만, 다른 예들에서, 전하 펌프(304)는 전하 펌프 회로(306-1)에 대해 도시된 바와 같이 구성된 단일 전하 펌프 회로(306)를 포함할 수 있다.
전하 펌프 회로(306-1)는 전류 소스들(Iup 및 Idown)의 쌍, 트랜지스터들(M1 내지 M4)에 의해 형성된 전류 스티어링(steering) 회로 및 차동 증폭기(402)를 포함한다. 트랜지스터들(M1 및 M2)은, n-채널 전계 효과 트랜지스터(FET)들 예컨대, n-형 MOSFET(metal oxide semiconductor FET)들이다. 트랜지스터들(M3 및 M4)은 p-형 MOSFET들과 같은 p-채널 FET들이다.
트랜지스터들(M1 및 M2)의 소스들은 함께 커플링된다. 전류 소스(Idown)는 트랜지스터들(M1 및 M2)의 소스들과 기준 전압, 예컨대, 전기 접지 사이에 커플링된다. 전류 소스(Idown)는 트랜지스터들(M1 및 M2)로부터의 전류를 싱크시킨다. 트랜지스터들(M1 및 M2)의 게이트들은 PFD(302)에 의해 생성된 다운 제어 신호로부터 유도된 차동 입력에 커플링된다. 특히, 트랜지스터(M2)의 게이트는 참(true) 다운 제어 신호(Pdn)에 커플링되고, 트랜지스터(M1)의 게이트는 보수 다운 제어 신호(Pdn_b)에 커플링된다. 트랜지스터(M2)의 드레인은 전하 펌프(304)의 출력(312)(노드(Vctrl)로서 또한 지칭됨)에 커플링된다. 트랜지스터(M1)의 드레인은 Vx로서 지칭되는 노드에 커플링된다. 노드들(Vctrl 및 Vx)은 전하 펌프 회로(306-1)의 차동 출력의 단부들을 포함한다. 노드(Vctrl)는 에러 신호(ERR)을 제공한다.
트랜지스터들(M3 및 M4)의 소스들은 함께 커플링된다. 전류 소스(Iup)는 트랜지스터들(M3 및 M4)의 소스들과 공급 전압(Vdd) 사이에 커플링된다. 전류 소스(Iup)는 트랜지스터들(M3 및 M4)에 전류를 공급한다. 트랜지스터들(M3 및 M4)의 게이트들은 PFD(302)에 의해 생성된 업 제어 신호로부터 유도된 차동 입력에 커플링된다. 특히, 트랜지스터(M3)의 게이트는 참 업 제어 신호(Pup)에 커플링되고, 트랜지스터(M4)의 게이트는 보수 업 제어 신호(Pup_b)에 커플링된다. 트랜지스터(M4)의 드레인은 전하 펌프(304)의 출력(312)에 커플링된다. 트랜지스터(M3)의 드레인은 Vx로서 지칭되는 노드에 커플링된다.
차동 증폭기(402)는 전하 펌프 회로(306-1)의 차동 출력의 단부들 사이에 커플링된다. 특히, 차동 증폭기(402)의 비-반전 입력은 노드(Vctrl)에 커플링되고, 차동 증폭기(402)의 반전 입력은 노드(Vx)에 커플링된다. 차동 증폭기(402)의 출력은 노드(Vx)에 커플링된다. 따라서, 차동 증폭기(402)는 차동 출력의 단부들 사이에 단위(unity) 이득 버퍼를 구현한다.
이 예에서, LPF(308)는 커패시터(Cz)와 직렬인 레지스터(Rz)를 포함한다. 레지스터(Rz)와 커패시터(Cz)의 직렬 결합은 노드(Vctrl)와 기준 전압(전기 접지) 사이에 커플링된다. 레지스터(Rz)와 커패시터(Cz)의 직렬 결합은 커패시터(Cp)와 병렬이다. 따라서, LPF(308)는 3차 저역-통과 필터를 제공한다.
바이어스 회로(406)는 전류 소스들(Iref, Iup _rep 및 Idown _rep), 트랜지스터들(M5, M6 및 M7), 커패시터들(Cref 및 Cbias), 및 차동 증폭기(404)를 포함한다. 트랜지스터(M7)는 N-형 MOSFET과 같은 N-채널 FET이다. 트랜지스터(M7)의 드레인은 트랜지스터(M7)의 게이트에 커플링된다(예를 들어, M7은 "다이오드-연결됨"). 트랜지스터(M7)의 소스는 기준 전압(전기 접지)에 커플링된다. 전류 소스(Iref)는 공급 전압(Vdd)과 트랜지스터(M7)의 드레인 사이에 커플링된다. 전류 소스(Iref)는 트랜지스터(M7)의 드레인에 전류를 공급한다. 트랜지스터(M7)의 게이트는 전류 소스(Idown_rep)에 대한 바이어스 전압을 제공한다.
전류 소스들(Iup _rep 및 Idown _rep), 트랜지스터들(M5 및 M6), 커패시터(Cref), 및 차동 증폭기(404)는 기준 회로(408)를 형성한다. 트랜지스터(M5)는 p-형 MOSFET과 같은 p-채널 FET이다. 트랜지스터(M6)는 n-형 MOSFET과 같은 n-채널 FET이다. 트랜지스터들(M5 및 M6)의 드레인들은 함께 커플링되어 노드(Vref)를 형성한다. 트랜지스터(M5)의 게이트는 기준 전압(전기 접지)에 커플링된다. 트랜지스터(M6)의 게이트는 공급 전압(Vdd)에 커플링된다. 전류 소스(Iup _rep)는 공급 전압(Vdd)과 트랜지스터(M5)의 소스 사이에 커플링된다. 전류 소스(Iup _rep)는 트랜지스터(M5)의 소스에 전류를 공급한다. 전류 소스(Idown _rep)는 트랜지스터(M6)의 소스와 기준 전압(전기 접지) 사이에 커플링된다. 전류 소스(Idown _rep)는 트랜지스터(M6)로부터의 전류를 싱크시킨다. 전류 소스(Iup _rep)에 의해 공급되는 전류는 전하 펌프 회로(306-1)에서 전류 소스(Iup)에 대한 바이어스 전압(Vpbias)을 생성한다. 전류 소스(Idown _rep)에 의해 싱크되는 전류는 전하 펌프 회로(306-1)에서 전류 소스(Idown)에 대한 바이어스 전압(Vnbias)을 생성한다.
커패시터(Cref)는 노드(Vref)와 기준 전압(전기 접지) 사이에 커플링된다. 차동 증폭기(404)의 반전 입력은 노드(Vref)에 커플링된다. 차동 증폭기(404)의 비-반전 입력은 LPF(308)에서 레지스터(Rz)와 커패시터(Cz) 사이의 노드(Vz)에 커플링된다. 차동 증폭기(404)의 출력은 노드(Vpbias)에 커플링된다. 커패시터(Cpbias)는 노드(Vnbias)와 기준 전압(전기 접지) 사이에 커플링된다.
동작에서, 전류 소스(Iref)는 전류 소스들(Iup _rep 및 Idown _rep)에 의해 미러링되는 기준 전류를 공급한다. 전류 소스들(Iup 및 Idown)은 각각, 전류 소스들(Iup _rep 및 Idown_rep)을 미러링하도록 바이어싱된다. 트랜지스터들(M5 및 M6)은 온(on)이고 노드 전압(Vref)을 생성하기 위해 전류(Iref)를 전도한다. 이상적으로, 전류 소스(Iup)에 의해 공급된 전류와 전류 소스(Idown)에 의해 싱크된 전류는 매칭한다. 그러나 실제적인 애플리케이션에서, 전류 소스들(Iup 및 Idown) 사이의 프로세스 미스매치들은 전류들의 작은 미스매치들을 초래한다. 소스들(Iup 및 Idown) 사이의 전류의 임의의 미스매치는 노드 전압들(Vz 및 Vref) 사이의 작은 차이를 초래할 것이다. 차동 증폭기(404)는, 응답으로 노드 전압(Vpbias)을 조정하여, 전류 소스(Iup)에 의해 공급된 전류의 조정을 유발한다. 이 피드백 메커니즘을 사용하여, 차동 증폭기(404)는 전류 소스(Idown)와 매칭하도록 전류 소스(Iup)를 구동한다. 커패시터(Cpbias)는 노드 전압(Vpbias)의 고-주파수 변화들을 필터링한다. 바이어스 회로(406)는 전하 펌프 회로들(306) 중 하나 또는 그 초과에 바이어스 전압들(Vpbias 및 Vnbias)을 제공할 수 있다.
전하 펌프 회로(306-1)는 LPF(308)로 전류를 소싱하거나 LPF(308)로부터 전류를 싱크시킴으로써 동작한다. PFD(302)가 업 제어 신호를 어서트(로직 하이)할 때, 트랜지스터(M3)는 턴 오프되고 트랜지스터(M4)는 턴 온된다. 업 제어 신호가 어서트될 때, 다운 제어 신호는 디어서트(로직 로우)된다. 따라서, 트랜지스터(M1)는 턴 온되고 트랜지스터(M2)는 턴 오프된다. 따라서, 전류 소스(Iup)에 의해 공급된 전류는 트랜지스터(M4)를 통해 LPF(308)에 공급된다.
반대로, PFD(302)가 다운 제어 신호를 어서트하면, 트랜지스터(M2)는 턴 온되고 트랜지스터(M1)는 턴 오프된다. 다운 제어 신호가 어서트되면, 업 제어 신호는 디어서트된다. 따라서, 트랜지스터(M3)는 턴 온되고 트랜지스터(M4)는 턴 오프된다. 따라서, 전류 소스(Idown)는 트랜지스터(M2)를 통해 LPF(308)로부터 전류를 드로우(draw)한다.
PFD(302)가 업 및 다운 제어 신호들을 디어서트할 때, 트랜지스터들(M4 및 M2)은 오프이고 트랜지스터들(M3 및 M1)은 온이다. 따라서, 전하 펌프 회로(306-1)는 LPF(308)로 전류를 공급하거나 LPF(308)로부터의 전류를 싱크시키지 않는다. 차동 증폭기(402)는 노드 전압들(Vx 및 Vctrl)을 등화(equalize)시키도록 동작한다. 따라서, 전하 펌프 회로(306-1)는 업 및 다운 제어 신호들이 어서트되고 디어서트됨에 따라 공통-모드 입력(예를 들어, 공통-모드 노이즈)을 거부할 것이다.
도 5는 주파수 분할기(208)의 예를 도시하는 블록도이다. 주파수 분할기(208)는 리플 다운-카운터(ripple down-counter)(502), 제어 로직(506), 플립-플롭(508), 래치(510), 리플 다운-카운터(512) 및 OR 게이트(514)를 포함한다. 리플 다운-카운터(502)는 복수의 플립-플롭들(504)을 포함한다. 이 예에서, 리플 다운-카운터(502)는 8-비트 카운터이고 8개의 플립-플롭들(504-1 내지 504-8)을 포함한다. 리플 다운-카운터(502)의 폭은 SDM(209)에 의해 제공된 분할기 제어 신호(Y[n])의 폭과 매칭한다. 따라서, 리플 다운-카운터(502)는 다른 폭들을 가질 수 있고 다른 수의 플립-플롭들(504)을 포함할 수 있다.
주파수 분할기(208)는 주파수(Fout)를 갖는 오실레이터(204)의 출력 신호(OUT)로부터 유도되는 분할기 입력(divider in)을 포함한다. 분할기 입력 신호는 주파수(Fout)에서 펄스들의 시퀀스이다. 분할기 입력 신호는 오실레이터(204)의 출력 신호(OUT)를 수신하는 버퍼 또는 다른 회로로부터 유도될 수 있다. 주파수 분할기(208)는 주파수(Ffed)를 갖는 피드백 신호(FB)를 제공하는 분할기 출력(divider out)을 포함한다. 주파수 분할기(208)는 또한 SDM(209)으로부터 분할기 제어 신호(Y[n])를 수신하기 위한 입력(224)을 포함한다.
플립-플롭들(504) 각각은 클록 입력, 데이터 입력(DP), 참 출력(QP), 보수 출력(QN), 로드 값 입력(LV) 및 로드 인에이블 입력(LE)을 포함한다. 플립-플롭(504-1)(제 1 플립-플롭)의 클록 입력은 분할기 입력에 커플링된다. 플립-플롭(504-7)의 참 출력(QP)이 최종 플립-플롭(504-8)의 클록 입력에 커플링될 때까지, 플립-플롭(504-1)의 참 출력(QP)은 다음 플립-플롭(504-2)의 클록 입력에 커플링되고; 플립-플롭(504-2)의 참 출력(QP)은 다음 플립-플롭(504-3)의 클록 입력에 커플링되는 식이다. 따라서, 리플 다운-카운터(502)는 비동기식 로직 블록이다. 플립-플롭들(504) 각각에 대해, 데이터 입력(DP)은 보수 출력(QN)에 커플링된다. 플립-플롭들(504-1 내지 504-8)의 로드 값 입력들(LV)은 또한 입력(224) 상의 분할 제어 워드(Y[n])의 각각의 비트들을 수신하도록 커플링된다(예를 들어, 플립-플롭(504-8)의 로드 값 입력(LV)이 Y[n]<7>을 수신할 때까지, 플립-플롭(504-1)의 로드 값 입력(LV)은 Y[n]<0>을 수신하고, 플립-플롭(504-2)의 로드 값 입력(LV)은 Y[n]<1>을 수신하는 식임). 플립-플롭들(504-1 내지 504-8)의 로드 인에이블 입력(LE)은 플립-플롭(508)으로부터 로드 신호(LOAD)를 수신하도록 커플링된다. 리플 다운-카운터(502)는 로드 신호(LOAD)의 어서션에 대한 응답으로 분할 제어 워드(Y[n])의 각각의 비트들로 플립-플롭들(504)을 로딩하도록 동작 가능하다. 로드 신호(LOAD)가 디어서트될 때, 리플 다운-카운터(502)는 로딩된 값으로부터 0을 향해 하향으로 카운팅한다. 리플 다운-카운터(502)는 분할기 입력 신호의 각각의 사이클에 대해 한번씩 감소한다.
제어 로직(506)의 입력들은 플립-플롭들(504)의 참 출력들(QP)에 커플링된다. 제어 로직(506)은 리플 다운-카운터(502)가 0의 카운트에 도달할 때(예를 들어, 플립-플롭들(504) 각각이 로직 '0'을 저장할 때)를 검출하도록 동작 가능하다. 제어 로직(506)의 출력은 플립-플롭(508)의 데이터 입력(DP)에 커플링된다. 제어 로직(506)은 리플 다운-카운터(502)가 0에 도달했음을 검출하면 그의 출력을 어서트(로직 '1')한다.
플립-플롭(508)은 주파수(Fout)를 갖는 분할기 입력을 수신하도록 커플링된 클록 입력을 포함한다. 제어 로직(506)이 그의 출력을 어서트할 때, 플립-플롭(508)은 분할기 입력 신호의 다음 사이클에서 로직 '1'을 로딩한다. 플립-플롭(508)의 참 출력(QP)은 로드 신호(LOAD)를 제공한다. 플립-플롭(508)이 로직 '1'을 로딩할 때, 로드 신호(LOAD)가 어서트된다. 로드 신호(LOAD)는 래치(510)의 세트 포트(S), 제어 로직(506)의 리셋 포트 및 리플 다운-카운터(502)의 로드 포트에 커플링된다. 로드 신호(LOAD)가 어서트될 때(로직 '1'), 제어 로직(506)은 리셋되고 그의 출력을 디어서트하고, 리플 다운-카운터(502)는 분할 제어 워드(Y[n])를 로딩한다. 명백히, 로드 신호(LOAD)는 분할기 입력 신호의 대략 하나의 기간(Tout) 동안만 어서트된다. 로드 신호의 로직 '1' 펄스들은 분할기 제어 워드로 나눈 Fout의 주파수에서 발생한다. 위에서 언급된 바와 같이, SDM(209)은 분할기 제어 워드(Y[n])의 주파수를 변동시키고, 따라서 로드 신호(LOAD)의 펄스들의 주파수는 약간 변동한다. 이러한 방식으로, 평균적으로 로드 신호(LOAD)의 주파수는 Fout/N.F와 동일하다.
래치(510), 리플 다운-카운터(512) 및 OR 게이트(514)는 펄스-폭 확장 회로(511)를 형성한다. 이 예에서, 리플 다운-카운터(512)는 3-비트 카운터를 포함한다. 다른 예들에서, 리플 다운-카운터(512)는 로드 펄스들의 원하는 확장에 의존하여 다른 폭들을 가질 수 있다. OR 게이트(514)의 하나의 입력은 래치(510)의 출력(Q)에 커플링된다. OR 게이트(514)의 입력들의 세트는 리플 다운-카운터(512)의 출력 버스(Q<2:0>)에 커플링된다. OR 게이트(514)의 출력은 분할기 출력을 제공한다. 래치(510)의 리셋 입력(R)은 리플 다운-카운터(512)에 의해 출력된 최상위 비트(MSB)(Q<2>)를 수신하도록 커플링된다. 리플 다운-카운터(512)의 reset_bar 입력(RSTb)은 분할기 출력을 수신하도록 커플링된다. 위에서 언급된 바와 같이, 래치 회로(510)의 세트 입력(S)은 로드 신호(LOAD)를 수신하도록 커플링된다.
펄스-폭 확장 회로(511)는 로드 신호(LOAD)의 펄스 폭을 확장하도록 동작한다. 위에서 언급된 한 바와 같이, 로드 신호(LOAD)의 펄스들의 폭은 분할기 입력 신호의 기간(Tout)에 비례한다. 기간(Tout)은 에러 검출기(202)에 의해 피드백 신호(FB)로서 사용되기에 너무 짧은 지속기간일 수 있다. 또한, 기간(Tout)은 클록으로서 SDM(209)에 의해 사용되기에 너무 짧은 지속기간일 수 있다. 펄스 폭 확장은 리플 다운-카운터(512)의 폭에 의해 결정된다. 본 예에서, 리플 다운-카운터(512)의 폭은 3비트이고, 이에 따라 펄스 폭은 분할기 입력 신호의 8개의 사이클들 만큼 확장된다. 로드 신호(LOAD)의 각각의 펄스에 대해, 래치(510)는 세팅되고 OR 게이트(514)는 분할기 출력 신호를 어서트한다. 분할기 출력 신호의 어서션은 리플 다운-카운터(512)가 8로부터 카운트 다운(count down)하기 시작하게 한다. 카운트 다운할 때, 출력(Q<2:0>)은 로드 신호(LOAD)가 디어서트된 후에도 OR 게이트(514)가 분할기 출력을 계속 어서트하게 한다. 리셋 시에, 출력(Q<2:0>)의 MSB가 세팅되며, 이는 래치(510)를 리셋한다. 리플 다운-카운터(512)가 0의 카운트에 도달할 때, OR 게이트(514)는 분할기 출력 신호를 디어서트한다. 분할기 출력 신호가 디어서트되면, 리플 다운-카운터(512)는 홀드되고 리셋되고 카운팅을 정지한다.
도 6은 도 5에 도시된 주파수 분할기(208)의 동작 동안 분할기 입력, 로드 및 분할기 출력 신호들의 예를 도시한다. 도시된 바와 같이, 분할기 입력 신호(Divider In)는 출력 주파수(Fout)에서 일련의 펄스들을 포함한다. Y[n]=14의 분할기 값 다음에 Y[n]=15의 분할기 값이 이어진다고 가정한다. 로드 신호(LOAD)의 제 1 펄스는 리플 다운-카운터(502)가 값(Y[n]=14)을 로딩하게 한다. 분할기 입력 신호의 Y[n]+2 사이클들(예를 들어, 16개의 사이클들) 후에, 로드 신호(LOAD)는 다시 어서트된다. 따라서, Y[n]=14를 로딩하는 펄스 및 Y[n]=15를 로딩하는 펄스는 16개의 사이클들만큼 분리된다. 로드 신호(LOAD)의 펄스들의 폭은 분할기 입력 신호의 펄스들의 폭에 비례한다. 대조적으로, 분할기 출력 신호의 펄스들의 폭은 리플 다운-카운터(512)의 폭이 3 비트라면, 분할기 입력 신호의 8개의 사이클들이다.
도 5에 도시된 주파수 분할기(208)는 CMOS(complementary metal oxide semiconductor) 로직을 사용하여 구현될 수 있는 동기식 분할기를 제공한다. 주파수 분할기(208)는 분할 비 범위 및 유연성을 달성하기 위해 비동기식 리플 다운 카운터(리플 다운-카운터(502))를 포함한다. 주파수 분할기(208)는 주파수 분할기(208)의 펄스 폭 확장 출력의 생성을 유도하는 로드 신호(LOAD)를 생성하기 위한 동기식 플립-플롭(플립-플롭(508))을 포함한다. 주파수 분할기(208) 입력으로부터 그의 출력까지의 지연은 분할 비 또는 임의의 캐스케이딩된 분할 스테이지에 의존하지 않는다. 오히려, 지연은 동기식 플립-플롭(플립-플롭(508)), SR 래치(510) 및 OR 게이트(514)에 의해 결정된다. 입력으로부터 출력까지 제한된 수의 지연 스테이지들은 지터를 감소시킨다. 또한, 펄스-폭 확장 회로(511)는 출력 펄스 폭이 고정되는 것을 보장하도록 펄스 폭을 넓힌다. 펄스-폭 확장 회로(511)는 또한 프로세스, 전압 및 온도(PVT) 변동들로부터 출력 펄스 폭을 디커플링한다.
도 7은 SDM(209)의 예를 도시하는 블록도이다. SDM(209)은 3개의 MASH 변환기들(212-1 내지 212-3) 및 합산 로직(702)을 포함한다. MASH 변환기(212-1)의 입력은 신호(F<k:0>)를 수신하도록 커플링된다. MASH 변환기(212-1)의 출력은 MASH 변환기(212-2)의 입력에 커플링된다. MASH 변환기(212-2)의 출력은 MASH 변환기(212-3)의 입력에 커플링된다. MASH 변환기들(212-1 내지 212-3)의 클록 입력들은 피드백 신호(FB)를 수신하도록 커플링된다. MASH 변환기들(212-1 내지 212-3)의 폭 선택 입력들은 폭 선택 신호(WSEL)를 수신하도록 커플링된다.
MASH 변환기들(212-1 내지 212-3) 각각은 멀티플렉서(704) 및 누산기(706)를 포함한다. 명확성을 위해, MASH 변환기(212-1)만이 상세히 도시된다. MASH 변환기들(212-2 및 212-3)은 MASH 변환기(212-1)와 유사하게 구성된다는 것이 이해될 것이다. 멀티플렉서(704)의 입력들은 누산될 값(예를 들어, F<k:0> 또는 이전 스테이지로부터의 누산기 출력) 및 로직 0 신호(m'b0)를 수신하도록 커플링된다. 멀티플렉서(704)의 출력은 누산기(706)의 입력에 커플링된다. 누산기(706)의 하나의 출력은 누산된 값을 제공하고, 누산기(706)의 다른 출력은 캐리 비트(오버플로우 비트)를 제공한다. 누산기(706)의 클록 입력은 피드백 신호(FB)를 수신하도록 커플링된다. 멀티플렉서(704)의 하나의 제어 입력은 폭 선택 신호(WSEL)를 수신하도록 커플링된다. 멀티플렉서(704)의 다른 제어 입력은 차수 선택 신호(MO)의 비트를 수신하도록 커플링된다. 차수 선택 신호(MO)의 비트들(M<2:0>)은 MASH 변환기들(212-1 내지 212-3) 중 어느 것이 인에이블되는지(예를 들어, SDM(209)의 차수)를 결정한다.
SDM(209)이 3차(1-1-1)로 구성된다고 가정한다. MASH 변환기(212-1)는 피드백 신호(FB)의 각각의 사이클에 대한 그의 누산된 값에 값(F<k:0>)을 더한다. MASH 변환기(212-2)는 MASH 변환기(212-1)의 누산된 값을 피드백 신호(FB)의 각각의 사이클에 대한 그의 누산된 값에 더한다. MASH 변환기(212-3)는 MASH 변환기(212-2)의 누산된 값을 피드백 신호(FB)의 각각의 사이클에 대한 그의 누산된 값에 더한다. MASH 변환기들(212-1 내지 212-3)의 캐리(오버플로우) 비트들은 (오버플로우 1, 오버플로우 2 및 오버플로우 3으로 지정되는) 합산 로직(702)의 입력들에 커플링된다. MASH 변환기들(212-1 내지 212-3) 중 임의의 것이 차수 선택 신호(MO)에 의해 디스에이블되는 경우, 각각의 캐리(오버플로우) 비트들은 0이다.
합산 로직(702)은 피드백 신호(FB)를 수신하도록 커플링된 클록 입력, 정수 값(N)을 수신하기 위한 입력 및 매쉬(mash) 차수 신호(MO<2:0>)를 수신하도록 커플링된 입력을 갖는다. 합산 로직(702)의 출력은 분할기 제어 신호(Y[n])를 제공한다. 합산 로직(702)은 오버플로우의 값들을 정수 값(N)과 결합하여 피드백 신호(FB)의 각각의 사이클에 대한 출력 값(Y[n])을 생성한다. 매쉬 차수 신호(MO<2:0>)는 계산에 사용된 MASH 변환기들(212-1 내지 212-3)의 수를 결정한다. 1차 계산을 위해, MASH 변환기(212-1)로부터의 오버플로우(1)만이 사용된다. 2차 계산을 위해, 각각, MASH 변환기들(212-1 및 212-2)으로부터의 오버플로우 1 및 오버플로우 2만이 사용된다. 3차 계산을 위해, 모든 오버플로우들(1, 2 및 3)이 사용된다. Y[n]의 값은 N-O 내지 N+O+1 사이에서 변동되며, 여기서 O는 선택된 차수(예를 들어, 1차 , 2차 또는 3차에 대해 각각 O=1, 2 또는 3)이다.
도 8은 FSM(214)의 예를 도시하는 블록도이다. FSM(214)은 주파수 비교 유닛(802), 대략 제어 유닛(804), 로크 검출 유닛(806), 리셋 유닛(808), 파라미터 유닛(810) 및 클록 손실 검출 유닛(812)을 포함한다. 주파수 비교 유닛(802)은 기준 신호(REF) 및 피드백 신호(FB)를 수신하도록 커플링된 입력들을 포함한다. 주파수 비교 유닛(802)은 기준 주파수(Rref)를 피드백 주파수(Ffb)를 비교하여 위상 에러를 출력하도록 동작 가능하다. 주파수 비교 유닛(802)은 위상 에러를 로크 검출 유닛(806) 및 대략 제어 유닛(804)에 출력한다. 로크 검출 유닛(806)은 주파수 비교 유닛(802)에 의해 결정된 위상 에러에 기초하여 로크 신호(Lock)를 생성할 수 있다. 파라미터 유닛(810)은 주파수 비교 유닛(802)에 의해 수행되는 주파수 비교에 대한 정확도를 특정하는 입력(Param Input)을 포함할 수 있다. 파라미터 유닛(810)은 비교 동작의 정확도를 세팅하기 위해 주파수 비교 유닛(802)의 입력에 커플링된 출력을 포함할 수 있다.
대략 제어 유닛(804)은 PLL 취득 루프가 미세 인에이블 신호를 통해 인에이블되기 전에 주파수 대역 선택 신호(FBS) 및 자동 VCO 선택 신호(AUTO)를 오실레이터(204)에 제공하도록 동작 가능하다. 대략 제어 유닛(804)은 특정 주파수 대역을 선택하거나, 주파수 대역을 자동으로 선택하도록 대략 제어 유닛(804)에 지시하는데 사용될 수 있는 제어 입력을 수신할 수 있다. 자동 모드에서, 대략 제어 유닛(804)은 주파수 비교 유닛(802)에 의해 결정된 위상 에러에 기초하여 오실레이터(204)에 대한 특정 주파수 대역을 선택하도록 바이너리 헌트 동작을 수행한다. 주파수 헌팅이 올바른 주파수 대역을 산출하면, 대략 제어 유닛(804)은 미세 인에이블 신호를 디어서트하여 PLL 취득을 개시한다. 미세 인에이블 신호는 VCO 및 VCO 대역 선택 동안 고정된 전압(프로그래밍 가능할 수 있음) 값으로 유지될 수 있다.
대략 제어 유닛(804)은 복수의 상태들을 구현할 수 있다. 대략 제어 유닛(804)은 위에서 설명된 다양한 입력들에 기초하여 하나의 상태로부터 다른 상태로 트랜지션(transition)할 수 있다. 하나의 상태는 "취득 상태"로 지칭된다. 취득 상태에서, 대략 제어 유닛(804)은 오실레이터(204)에 커플링된 주파수 대역 선택 신호(FBS)에 대한 하나 또는 그 초과의 값들을 생성할 수 있다. 대략 제어 유닛(804)은 FBS 값들을, 자동으로 또는 제어 입력을 통한 특정 입력 수신에 대한 응답으로 생성할 수 있다. 취득 상태에 있을 때, 대략 제어 유닛(804)은 또한 SDM(209)에 대해 1차를 선택하도록 매쉬 차수 신호(MO)를 세팅할 수 있다. 이는 대역 헌팅 동안 PLL(108)에 대해 선택된 출력 주파수의 고속 취득을 허용한다. 대역 헌팅이 완료되면, 대략 제어 유닛(804)은 SDM(209)에 대해 다른 차수를 선택하도록 매쉬 차수 신호(MO)를 세팅할 수 있거나, 또는 외부 제어 입력이 SDM(209)에 대한 차수를 제공하도록 허용할 수 있다. 예를 들어, FBS가 고정된 경우, SDM(209)은 3차에 대해 구성될 수 있으며, 이는 증가된 정확도 및 감소된 지터를 가능하게 한다. 이는 미세 인에이블 신호를 디어서트하기 전에 행해진다.
리셋 유닛(808)은 리셋 신호에 대한 응답으로, 주파수 비교 유닛(802), 로크 검출 유닛(806), 및 대략 제어 유닛(804)을 리셋하도록 구성된다. 클록 손실 검출 유닛(812)은 기준 신호(REF) 또는 피드백 신호(FB) 중 어느 하나의 손실에 대한 응답으로 클록 손실 신호를 어서트하도록 구성된다.
도 9는, 멀티-기가비트 트랜시버들("MGT들")(901), 구성 가능한 로직 블록들("CLB들")(902), 랜덤 액세스 메모리 블록들("BRAM들")(903), 입력/출력 블록들("IOB들")(904), 구성 및 클로킹 로직("CONFIG/CLOCK들")(905), 디지털 신호 프로세싱 블록들("DSP들")(906), 특수 입력/출력 블록들("I/O")(907)(예를 들어, 구성 포트들 및 클록 포트들) 및 디지털 클록 관리자들, 아날로그-디지털 변환기들, 시스템 모니터링 로직 등과 같은 다른 프로그래밍 가능한 로직(908)을 포함하는, 매우 다수의 상이한 프로그래밍 가능한 타일들을 포함하는 FPGA(900)의 예시적인 아키텍처를 예시한다. 일부 FPGA는 또한 전용 프로세서 블록들("PROC")(910)을 포함한다.
일부 FPGA들에서, 각각의 프로그래밍 가능한 타일은 도 9의 상부에 포함된 예들에 의해 도시된 바와 같이, 동일한 타일 내의 프로그래밍 가능한 로직 엘리먼트의 입력 및 출력 단자들(920)에 대한 연결들을 갖는 적어도 하나의 프로그래밍 가능한 상호연결 엘리먼트("INT")(911)를 포함할 수 있다. 각각의 프로그래밍 가능한 상호연결 엘리먼트(911)(또한 "상호연결 엘리먼트(911)"로서 지칭됨)는 또한 동일한 타일 또는 다른 타일(들)에서 인접한 프로그래밍 가능한 상호연결 엘리먼트(들)의 상호연결 세그먼트들(922)에 대한 연결들을 포함할 수 있다. 각각의 프로그래밍 가능한 상호연결 엘리먼트(911)는 또한 로직 블록들(도시되지 않음) 사이의 일반적인 라우팅 자원들의 상호연결 세그먼트들(924)에 대한 연결들을 포함할 수 있다. 일반적인 라우팅 자원들은 상호연결 세그먼트들(예를 들어, 상호연결 세그먼트들(924))의 트랙들을 포함하는 로직 블록들(도시되지 않음)과 상호연결 세그먼트들을 연결하기 위한 스위치 블록들(도시되지 않음) 사이의 라우팅 채널들을 포함할 수 있다. 일반적인 라우팅 자원들의 상호연결 세그먼트들(예를 들어, 상호연결 세그먼트들(924))은 하나 또는 그 초과의 로직 블록들에 걸쳐 있을 수 있다. 일반적인 라우팅 자원들과 합쳐진 프로그래밍 가능한 상호연결 엘리먼트들(911)은 예시된 FPGA에 대한 프로그래밍 가능한 상호연결 구조("프로그램 가능한 상호연결")를 구현한다. 아래에서 추가로 설명되는 바와 같이, 일부 예들에서, 상호연결 엘리먼트들(911) 중 일부 또는 전부는 TCAM들의 효율적인 구현을 위한 부가적인 회로를 포함할 수 있다.
예시적인 구현에서, CLB(902)는 단일 프로그래밍 가능한 상호연결 엘리먼트( "INT")(911)에 더하여, 사용자 로직을 구현하도록 프로그래밍될 수 있는 구성 가능한 로직 엘리먼트("CLE")(912)를 포함할 수 있다. BRAM(903)은 하나 또는 그 초과의 프로그래밍 가능한 상호연결 엘리먼트 외에도, BRAM 로직 엘리먼트("BRL")(913)를 포함할 수 있다. 통상적으로, 타일에 포함된 상호연결 엘리먼트들의 수는 타일의 높이에 의존한다. 도시된 예에서, BRAM 타일은 5개의 CLB들과 동일한 높이를 갖지만, 다른 수들(예를 들어, 4)이 또한 사용될 수 있다. DSP 타일(906)은 적절한 수의 프로그래밍 가능한 상호연결 엘리먼트들 외에도, DSP 로직 엘리먼트("DSPL")(914)를 포함할 수 있다. IOB(904)는 예를 들어, 프로그래밍 가능한 상호연결 엘리먼트(INT)(911)의 하나의 인스턴스 외에도, 입력/출력 로직 엘리먼트("IOL")(915)의 2개의 인스턴스들을 포함할 수 있다. 당업자들에게 명백한 바와 같이, 예를 들어 I/O 로직 엘리먼트(915)에 연결된 실제 I/O 패드들은 통상적으로 입력/출력 로직 엘리먼트(915)의 영역으로 한정되지 않는다.
도시된 예에서, 다이(도 9에 도시됨)의 중앙 부근의 수평 영역은 구성, 클록 및 다른 제어 로직을 위해 사용된다. 이 수평 영역 또는 열로부터 확장하는 수직 열들(909)은 FPGA의 폭에 걸쳐 클록들 및 구성 신호들을 분배하는데 사용된다.
도 9에 예시된 아키텍처만을 활용하는 일부 FPGA들은, FPGA의 큰 부분을 구성하는 정규 원주 구조(columnar structure)를 방해하는 부가적인 로직 블록들을 포함한다. 부가적인 로직 블록들은 프로그래밍 가능한 블록들 및/또는 전용 로직일 수 있다. 예를 들어, 프로세서 블록(910)은 CLB들 및 BRAM들의 몇 개의 열들에 걸쳐있다. 프로세서 블록(910)은 단일 마이크로프로세서로부터, 마이크로프로세서(들), 메모리 제어기들, 주변기기들 등의 완전한 프로그래밍 가능한 프로세싱 시스템에 이르는 범위의 다양한 컴포넌트들을 포함할 수 있다.
도 9는 단지 예시적인 FPGA 아키텍처를 예시하는 것으로 의도된다는 것에 주의한다. 예를 들어, 행에서 로직 블록들의 수, 행들의 상대적인 폭, 행들의 수 및 순서, 행들에 포함된 로직 블록들의 타입들, 로직 블록들의 상대적 크기들 및 도 9의 상부에 포함된 상호연결/로직 구현들은 순전히 예시적이다. 예를 들어, 실제 FPGA에서, CLB들의 2개 이상의 인접한 행은 통상적으로 CLB들이 나타나는 곳마다 포함되어 사용자 로직의 효율적인 구현을 용이하게 하지만, 인접한 CLB 행들의 수는 FPGA의 전체 크기에 따라 변동된다. 다른 예에서, FPGA는 프로세서 블록(910) 대신에 또는 프로세서 블록(910)에 추가하여, 전체 프로세싱 시스템(예를 들어, 프로세서, 메모리, 주변기기 등)을 포함할 수 있다. 그러한 구현 예에서, Soc(System-on-Chip)는 프로세싱 시스템과 통신하는 프로그래밍 가능한 패브릭(FPGA(900)에 도시된 바와 같은 프로그램 가능한 로직)을 포함할 수 있다.
일 예에서, FPGA(900)는 위에서 설명된 바와 같은 하나 또는 그 초과의 PLL들(108)을 포함할 수 있다. PLL들(108)은 클록 신호들을 MGT들(901)에 제공하기 위해 사용될 수 있다. 이는 FPGA(900)가 서로의 정수 배가 아닌 상이한 라인 레이트들로 다수의 MGT들(901)을 동작시키도록 허용한다. PLL들(108)은 단일 기준 오실레이터(도 9에 도시되지 않음)를 사용하여 프랙셔널 배수들(fractional multiples)로 상이한 클록들을 생성할 수 있다. 단일 기준 오실레이터만이 요구되기 때문에, PLL들(108)은 FPGA(900)의 중요한 IO 자원들을 보존한다. PLL들(108)은 또한 MGT들(901)의 상이한 애플리케이션에 의해 기술될 수 있는 바와 같은 상이한 PPM 정확도 요건들을 갖도록 구성될 수 있다.
도 10은 PLL 회로를 동작시키는 예시적인 방법(1000)을 도시하는 흐름도이다. 방법(1000)은 위에서 설명된 PLL 회로(108)에 의해 수행될 수 있다. 동작(1002)에서, PLL 회로(108)는 기준 주파수를 갖는 기준 신호와 피드백 주파수를 갖는 피드백 신호의 비교에 대한 응답으로 에러 신호를 생성한다. 동작(1004)에서, PLL 회로(108)는 에러 신호 및 주파수 대역 선택 신호에 기초하여 출력 주파수를 갖는 출력 신호를 생성하도록 오실레이터를 제어한다. 동작(1006)에서, PLL 회로(108)는 분할기 제어 신호에 기초하여 피드백 신호를 생성하기 위해 출력 신호의 출력 주파수를 분할한다. 동작(1008)에서, PLL 회로(108)는 주파수 멀티플라이어의 정수 값 및 프랙셔널 값을 나타내는 입력들에 기초하여 SDM을 사용하여 분할기 제어 신호를 생성한다. 동작(1010)에서, PLL(108)은, 취득 상태에서, 주파수 대역 선택 신호를 생성하고 SDM의 차수를 세팅한다.
일부 부가적인 예들이 이제 아래에 이어진다.
일 예에서, 위상 동기 루프(PLL) 회로가 제공될 수 있다. 이러한 PLL 회로는, 기준 주파수를 갖는 기준 신호와 피드백 주파수를 갖는 피드백 신호의 비교에 대한 응답으로 에러 신호를 생성하도록 동작 가능한 에러 검출기; 에러 검출기에 커플링되고, 에러 신호 및 주파수 대역 선택 신호에 기초하여 출력 주파수를 갖는 출력 신호를 제공하도록 동작 가능한 오실레이터 ― 출력 주파수는 주파수 멀티플라이어와 기준 주파수의 곱임 ― ; 오실레이터에 커플링되고, 분할기 제어 신호에 기초하여 피드백 신호를 생성하기 위해 출력 신호의 출력 주파수를 분할하도록 동작 가능한 주파수 분할기; 주파수 분할기에 커플링되고, 주파수 멀티플라이어의 정수 값 및 프랙셔널 값을 표시하는 입력들에 기초하여 분할기 제어 신호를 생성하도록 동작 가능한 SDM(sigma-delta modulator) ― SDM은 SDM의 차수(order)를 선택하도록 동작 가능한 차수 선택 신호에 응답함 ― ; 및 취득 상태에서, 주파수 대역 선택 신호를 생성하고 차수 선택 신호를 통해 SDM의 차수를 세팅하도록 동작 가능한 상태 머신을 포함할 수 있다.
일부 이러한 PLL 회로에서, 상태 머신은 취득 상태에서 SDM의 차수를 1차로 변경하도록 동작 가능할 수 있고, 상태 머신은 로크 상태에서 SDM의 차수를 선택된 차수로 세팅하도록 동작 가능할 수 있다.
일부 이러한 PLL 회로에서, 에러 검출기는, 기준 신호 및 피드백 신호를 수신하도록 커플링되는 PFD(phase-frequency detector); PFD의 출력을 수신하도록 커플링된 전하 펌프; 및 전하 펌프의 출력을 수신하고 에러 신호를 제공하도록 커플링되는 LPF(low-pass filter)를 포함할 수 있다.
일부 이러한 PLL 회로에서, 전하 펌프는, 전류 소스들의 쌍을 각각 갖는 적어도 하나의 전하 펌프 회로; 및 적어도 하나의 전하 펌프 회로 각각에서 전류 소스들의 쌍을 바이어싱하도록 동작 가능한 바이어스 회로를 포함할 수 있다.
일부 이러한 PLL 회로에서, 적어도 하나의 전하 펌프 회로 각각은, 전류 소스들의 쌍의 각각의 전류 소스 사이에 커플링된 전류 스티어링 회로 ― 전류 스티어링 회로는 PFD의 출력에 커플링되는 차동 입력들의 쌍 및 차동 출력을 가짐 ― ; 및 차동 출력의 단부들에 각각 커플링되는 입력들 및 차동 출력의 제 1 단부에 커플링되는 출력을 갖는 차동 증폭기를 포함할 수 있고, 차동 출력의 제 2 단부는 LPF에 커플링될 수 있다.
일부 이러한 PLL 회로에서, 바이어스 회로는, 기준 전압을 생성하도록 동작 가능한 기준 회로; 및 기준 전압 및 LPF 내의 커패시터에 걸친 전압을 각각 수신하도록 커플링되는 입력들을 갖고 적어도 하나의 전하 펌프 회로 각각의 전류 소스들의 쌍 내의 하나의 전류 소스에 커플링되는 출력을 갖는 차동 증폭기를 포함할 수 있다.
일부 이러한 PLL 회로에서, SDM은 복수의 캐스케이딩된 MASH(multi-stage noise shaping) 변환기들 ― 입력 MASH 변환기는 프랙셔널 값을 표시하는 입력을 수신하도록 커플링될 수 있음 ― ; 및 복수의 MASH 변환기들에 커플링되고, 정수 값을 표시하는 입력을, 선택된 수의 MASH 변환기들의 출력으로부터 유도된 값과 합산하도록 동작 가능한 합산 회로를 포함할 수 있고, 선택된 수는 차수 선택 신호에 기초한다.
일부 이러한 PLL 회로에서, 오실레이터는 적어도 하나의 전압 제어 오실레이터(VCO)를 포함할 수 있다.
일부 이러한 PLL 회로에서, 유한 상태 머신은, 기준 신호를 피드백 신호와 비교하도록 동작 가능한 주파수 비교 유닛; 주파수 비교 유닛의 출력에 적어도 부분적으로 기초하여 주파수 대역 선택 신호를 통해 오실레이터의 복수의 주파수 대역들 중에서 주파수 대역을 선택하도록 동작 가능한 대략 제어 유닛; 및 PLL의 로크 상태를 검출하도록 동작 가능한 로크 검출 유닛을 포함할 수 있다.
일부 이러한 PLL 회로에서, 주파수 분할기는, 오실레이터의 출력 신호로부터 유도된 입력 클록 및 분할기 제어 신호로부터 유도된 분할기 값을 수신하도록 커플링되는 리플 다운-카운터 ― 리플 다운-카운터는 로드 신호에 대한 응답으로 분할기 값을 로딩함 ― ; 리플 다운-카운터가 0에 도달할 때를 검출하도록 동작 가능한 제어 회로; 제어 회로의 출력에 커플링되는 데이터 입력, 로드 신호를 제공하는 데이터 출력, 및 입력 클록을 수신하도록 커플링되는 클록 입력을 갖는 플립-플롭; 및 입력 클록 및 로드 신호를 수신하도록 커플링되고 피드백 신호를 생성하도록 동작 가능한 펄스-폭 확장 회로를 포함할 수 있다.
일부 이러한 PLL 회로에서, 펄스 폭 확장 회로는, 입력 클록을 수신하도록 커플링되는 클록 포트, 출력 포트 및 리셋 포트를 갖는 다른 리플 다운-카운터; 로드 신호를 수신하도록 커플링되는 세트 포트, 다른 리플 다운-카운터의 출력 포트에 커플링되는 리셋 포트 및 출력 포트를 갖는 세트-리셋(SR) 래치; 및 SR 래치의 출력 포트에 커플링되는 제 1 입력 포트, 다른 리플 다운-카운터의 출력에 커플링되는 제 2 입력 포트 및 다른 리플 다운-카운터의 리셋 포트에 커플링되고 피드백 신호를 제공하는 출력 포트를 갖는 OR 게이트를 포함할 수 있다.
다른 예에서, 집적 회로(IC)가 제공될 수 있다. 이러한 IC는 적어도 하나의 트랜시버; 기준 오실레이터로부터 기준 주파수를 갖는 기준 신호를 수신하도록 동작 가능한 입력; 및 적어도 하나의 트랜시버 각각에 커플링되는 PLL(phase-locked loop)을 포함할 수 있고, PLL은 기준 신호와 피드백 주파수를 갖는 피드백 신호의 비교에 대한 응답으로 에러 신호를 생성하도록 동작 가능한 에러 검출기; 에러 검출기에 커플링되고, 에러 신호 및 주파수 대역 선택 신호에 기초하여 출력 주파수를 갖는 출력 신호를 제공하도록 동작 가능한 오실레이터 ― 출력 주파수는 주파수 멀티플라이어와 기준 주파수의 곱임 ― ; 오실레이터에 커플링되고, 분할기 제어 신호에 기초하여 피드백 신호를 생성하기 위해 출력 신호의 출력 주파수를 분할하도록 동작 가능한 주파수 분할기; 주파수 분할기에 커플링되고, 주파수 멀티플라이어의 정수 값 및 프랙셔널 값을 표시하는 입력들에 기초하여 분할기 제어 신호를 생성하도록 동작 가능한 SDM(sigma-delta modulator) ― SDM은 SDM의 차수를 선택하도록 동작 가능한 차수 선택 신호에 응답함 ― ; 및 취득 상태에서, 주파수 대역 선택 신호를 생성하고 차수 선택 신호를 통해 SDM의 차수를 세팅하도록 동작 가능한 상태 머신을 포함할 수 있다.
일부 이러한 IC에서, 상태 머신은 취득 상태에서 SDM의 차수를 1차로 변경하도록 동작 가능할 수 있고, 상태 머신은 로크 상태에서 SDM의 차수를 선택된 차수로 세팅하도록 동작 가능할 수 있다.
일부 이러한 IC에서, 에러 검출기는, 기준 신호 및 피드백 신호를 수신하도록 커플링되는 PFD(phase-frequency detector); PFD의 출력을 수신하도록 커플링된 전하 펌프; 및 전하 펌프의 출력을 수신하고 에러 신호를 제공하도록 커플링되는 LPF(low-pass filter)를 포함할 수 있다.
일부 이러한 IC에서, 전하 펌프는, 전류 소스들의 쌍을 각각 갖는 적어도 하나의 전하 펌프 회로; 및 적어도 하나의 전하 펌프 회로 각각에서 전류 소스들의 쌍을 바이어싱하도록 동작 가능한 바이어스 회로를 포함할 수 있고; 적어도 하나의 전하 펌프 회로 각각은, 전류 소스들의 쌍의 각각의 전류 소스 사이에 커플링된 전류 스티어링 회로 ― 전류 스티어링 회로는 PFD의 출력에 커플링되는 차동 입력들의 쌍 및 차동 출력을 가짐 ― ; 및 차동 출력의 단부들에 각각 커플링되는 입력들 및 차동 출력의 제 1 단부에 커플링되는 출력을 갖는 차동 증폭기를 포함할 수 있고, 차동 출력의 제 2 단부는 LPF에 커플링될 수 있다.
일부 이러한 IC에서, 바이어스 회로는, 기준 전압을 생성하도록 동작 가능한 기준 회로; 및 기준 전압 및 LPF 내의 커패시터에 걸친 전압을 각각 수신하도록 커플링되는 입력들을 갖고 적어도 하나의 전하 펌프 회로 각각의 전류 소스들의 쌍 내의 하나의 전류 소스에 커플링되는 출력을 갖는 차동 증폭기를 포함할 수 있다.
일부 이러한 IC에서, 유한 상태 머신은, 기준 신호를 피드백 신호와 비교하도록 동작 가능한 주파수 비교 유닛; 주파수 비교 유닛의 출력에 적어도 부분적으로 기초하여 주파수 대역 선택 신호를 통해 오실레이터의 복수의 주파수 대역들 중에서 주파수 대역을 선택하도록 동작 가능한 대략 제어 유닛; 및 PLL의 로크 상태를 검출하도록 동작 가능한 로크 검출 유닛을 포함할 수 있다.
일부 이러한 IC에서, 주파수 분할기는, 오실레이터의 출력 신호로부터 유도된 입력 클록 및 분할기 제어 신호로부터 유도된 분할기 값을 수신하도록 커플링되는 리플 다운-카운터 ― 리플 다운-카운터는 로드 신호에 대한 응답으로 분할기 값을 로딩함 ― ; 리플 다운-카운터가 0에 도달할 때를 검출하도록 동작 가능한 제어 회로; 제어 회로의 출력에 커플링되는 데이터 입력, 로드 신호를 제공하는 데이터 출력, 및 입력 클록을 수신하도록 커플링되는 클록 입력을 갖는 플립-플롭; 및 입력 클록 및 로드 신호를 수신하도록 커플링되고 피드백 신호를 생성하도록 동작 가능한 펄스-폭 확장 회로를 포함할 수 있다.
일부 이러한 IC에서, 펄스 폭 확장 회로는, 입력 클록을 수신하도록 커플링되는 클록 포트, 출력 포트 및 리셋 포트를 갖는 다른 리플 다운-카운터; 로드 신호를 수신하도록 커플링되는 세트 포트, 다른 리플 다운-카운터의 출력 포트에 커플링되는 리셋 포트 및 출력 포트를 갖는 세트-리셋(SR) 래치; 및 SR 래치의 출력 포트에 커플링되는 제 1 입력 포트, 다른 리플 다운-카운터의 출력에 커플링되는 제 2 입력 포트 및 다른 리플 다운-카운터의 리셋 포트에 커플링되고 피드백 신호를 제공하는 출력 포트를 갖는 OR 게이트를 포함할 수 있다.
또 다른 예에서, PLL 회로를 동작시키는 방법이 제공될 수 있다. PLL 회로를 동작시키는 이러한 방법은, 기준 주파수를 갖는 기준 신호와 피드백 주파수를 갖는 피드백 신호의 비교에 대한 응답으로 에러 신호를 생성하는 단계; 에러 신호 및 주파수 대역 선택 신호에 기초하여 출력 주파수를 갖는 출력 신호를 생성하도록 오실레이터를 제어하는 단계 ― 출력 주파수는 주파수 멀티플라이어와 기준 주파수의 곱임 ― ; 분할기 제어 신호에 기초하여 피드백 신호를 생성하도록 출력 신호의 출력 주파수를 분할하는 단계; 주파수 멀티플라이어의 정수 값 및 프랙셔널 값을 표시하는 입력들에 기초하여, SDM(sigma-delta modulator)을 사용하여 분할기 제어 신호를 생성하는 단계 ― SDM은 SDM의 차수를 선택하도록 동작 가능한 차수 선택 신호에 응답함 ― ; 및 취득 상태에서, 주파수 대역 선택 신호를 생성하고 차수 선택 신호를 통해 SDM의 차수를 세팅하는 단계를 포함할 수 있다.
전술한 사항은 특정 예들에 관한 것이지만, 다른 그리고 추가적인 예들이 본 개시의 기본 범위로부터 벗어남 없이 개정될 수 있으며, 본 개시의 범위는 이어지는 청구항들에 의해 결정된다.

Claims (12)

  1. 위상 동기 루프(PLL) 회로(108)로서,
    기준 주파수를 갖는 기준 신호(216)와 피드백 주파수를 갖는 피드백 신호(222)의 비교에 대한 응답으로 에러 신호(218)를 생성하도록 동작 가능한 에러 검출기(202);
    상기 에러 검출기(202)에 커플링되고, 상기 에러 신호(218) 및 주파수 대역 선택 신호(226)에 기초하여 출력 주파수를 갖는 출력 신호(210)를 제공하도록 동작 가능한 오실레이터(204) ― 상기 출력 주파수는 주파수 멀티플라이어(frequency multiplier)와 상기 기준 주파수의 곱임 ― ;
    상기 오실레이터(204)에 커플링되고, 분할기 제어 신호(224)에 기초하여 상기 피드백 신호(222)를 생성하도록 상기 출력 신호(210)의 출력 주파수를 분할하도록 동작 가능한 주파수 분할기(208);
    상기 주파수 분할기(208)에 커플링되고, 상기 주파수 멀티플라이어의 정수 값(228) 및 프랙셔널 값(fractional value)(230)을 표시하는 입력들에 기초하여 상기 분할기 제어 신호(224)를 생성하도록 동작 가능한 SDM(sigma-delta modulator)(209) ― 상기 SDM(209)은 상기 SDM(209)의 차수(order)를 선택하도록 동작 가능한 차수 선택 신호(232)에 응답함 ― ; 및
    취득 상태에서, 상기 주파수 대역 선택 신호(226)를 생성하고 상기 차수 선택 신호(232)를 통해 상기 SDM(209)의 차수를 세팅하도록 동작 가능한 유한 상태 머신(214)을 포함하고,
    상기 유한 상태 머신(214)은,
    상기 기준 신호(216)를 상기 피드백 신호(222)와 비교하도록 동작 가능한 주파수 비교 유닛(802);
    상기 주파수 비교 유닛(802)의 출력에 적어도 부분적으로 기초하여 상기 주파수 대역 선택 신호(226)를 통해 상기 오실레이터(204)의 복수의 주파수 대역들 중에서 주파수 대역을 선택하도록 동작 가능한 대략 제어 유닛(coarse control unit)(804); 및
    상기 PLL(108)의 로크 상태를 검출하도록 동작 가능한 로크 검출 유닛(806)을 포함하는,
    PLL 회로.
  2. 제 1 항에 있어서,
    상기 유한 상태 머신(214)은 상기 취득 상태에서 상기 SDM(209)의 차수를 1차로 변경하도록 동작 가능하고, 상기 유한 상태 머신(214)은 로크(lock) 상태에서, 상기 SDM(209)의 차수를 선택된 차수로 세팅하도록 동작 가능한,
    PLL 회로.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 에러 검출기(202)는,
    상기 기준 신호(216) 및 상기 피드백 신호(222)를 수신하도록 커플링되는 PFD(phase-frequency detector)(302);
    상기 PFD(302)의 출력(310)을 수신하도록 커플링되는 전하 펌프(charge pump)(304); 및
    상기 전하 펌프의 출력(312)을 수신하고 상기 에러 신호(218)를 제공하도록 커플링되는 LPF(low-pass filter)(308)를 포함하는,
    PLL 회로.
  4. 제 3 항에 있어서,
    상기 전하 펌프(304)는,
    전류 소스들(Iup, Idown)의 쌍을 각각 갖는 적어도 하나의 전하 펌프 회로(306); 및
    상기 적어도 하나의 전하 펌프 회로(306) 각각에서 상기 전류 소스들(Iup, Idown)의 쌍을 바이어싱하도록 동작 가능한 바이어스 회로(406)를 포함하는,
    PLL 회로.
  5. 제 4 항에 있어서,
    상기 적어도 하나의 전하 펌프 회로(306) 각각은,
    상기 전류 소스들(Iup, Idown)의 쌍의 각각의 전류 소스 사이에 커플링되는 전류-스티어링 회로 ― 상기 전류 스티어링 회로는 상기 PFD(302)의 출력에 커플링되는 차동 입력들의 쌍(Pup, Pup_b 및 Pdn, Pdn_b) 및 차동 출력(Vctrl, Vx)을 가짐 ― ; 및
    상기 차동 출력(Vctrl, Vx)의 단부들에 각각 커플링되는 입력들 및 상기 차동 출력의 제 1 단부에 커플링되는 출력을 갖는 차동 증폭기(402)를 포함하고,
    상기 차동 출력의 제 2 단부는 상기 LPF(308)에 커플링되는,
    PLL 회로.
  6. 제 5 항에 있어서,
    상기 바이어스 회로(406)는,
    기준 전압(Vref)을 생성하도록 동작 가능한 기준 회로(408); 및
    상기 기준 전압(Vref) 및 상기 LPF(308) 내의 커패시터(Cz)에 걸친 전압을 각각 수신하도록 커플링되는 입력들을 갖고 그리고 상기 적어도 하나의 전하 펌프 회로(306) 각각의 전류 소스들(Iup, Idown)의 쌍 내의 하나의 전류 소스(Iup)에 커플링되는 출력을 갖는 차동 증폭기(404)를 포함하는,
    PLL 회로.
  7. 제 1 항 또는 제 2 항에 있어서,
    상기 SDM(209)은,
    복수의 캐스케이딩된 MASH(multi-stage noise shaping) 변환기들(212) ― 입력 MASH 변환기(212-1)는 상기 프랙셔널 값(230)을 표시하는 입력을 수신하도록 커플링됨 ― ; 및
    상기 복수의 MASH 변환기들(212)에 커플링되고, 상기 정수 값(228)을 표시하는 입력을, 선택된 수의 MASH 변환기들의 출력으로부터 유도된 값과 합산하도록 동작 가능한 합산 회로(702)를 포함하고,
    상기 선택된 수는 상기 차수 선택 신호(232)에 기초하는,
    PLL 회로.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 오실레이터(204)는 적어도 하나의 VCO(voltage controlled oscillator)를 포함하는,
    PLL 회로.
  9. 삭제
  10. 제 1 항 또는 제 2 항에 있어서,
    상기 주파수 분할기(208)는,
    상기 오실레이터(204)의 출력 신호(210)로부터 유도된 입력 클록 및 상기 분할기 제어 신호(224)로부터 유도된 분할기 값을 수신하도록 커플링되는 리플 다운-카운터(ripple down-counter)(502) ― 상기 리플 다운-카운터(502)는 로드 신호(LE)에 대한 응답으로 상기 분할기 값을 로딩함 ― ;
    상기 리플 다운-카운터가 0에 도달할 때를 검출하도록 동작 가능한 제어 회로(506);
    상기 제어 회로(506)의 출력에 커플링되는 데이터 입력(DP), 상기 로드 신호(LE)를 제공하는 데이터 출력(QP), 및 상기 입력 클록을 수신하도록 커플링되는 클록 입력을 갖는 플립-플롭(508); 및
    상기 입력 클록 및 상기 로드 신호(LE)를 수신하도록 커플링되고 상기 피드백 신호(222)를 생성하도록 동작 가능한 펄스-폭 확장 회로(511)를 포함하는,
    PLL 회로.
  11. 제 10 항에 있어서,
    상기 펄스 폭 확장 회로(511)는,
    상기 입력 클록을 수신하도록 커플링되는 클록 포트, 출력 포트 및 리셋 포트를 갖는 다른 리플 다운-카운터(512);
    상기 로드 신호(LE)를 수신하도록 커플링되는 세트 포트, 상기 다른 리플 다운-카운터(512)의 출력 포트에 커플링되는 리셋 포트 및 출력 포트를 갖는 세트-리셋(SR) 래치(510); 및
    상기 SR 래치(510)의 출력 포트에 커플링되는 제 1 입력 포트, 상기 다른 리플 다운-카운터(512)의 출력에 커플링되는 제 2 입력 포트 및 상기 다른 리플 다운-카운터(512)의 리셋 포트에 커플링되고 상기 피드백 신호(222)를 제공하는 출력 포트를 갖는 OR 게이트(514)를 포함하는,
    PLL 회로.
  12. 위상 동기 루프(PLL) 회로(108)를 동작시키는 방법(1000)으로서,
    상기 방법은 유한 상태 머신의 특정 상태들에서 구현되고,
    기준 주파수를 갖는 기준 신호와 피드백 주파수를 갖는 피드백 신호의 비교에 대한 응답으로 에러 신호를 생성하는 단계(1002);
    상기 에러 신호 및 주파수 대역 선택 신호에 기초하여 출력 주파수를 갖는 출력 신호를 생성하도록 오실레이터를 제어하는 단계(1004) ― 상기 출력 주파수는 주파수 멀티플라이어와 상기 기준 주파수의 곱임 ― ;
    분할기 제어 신호에 기초하여 상기 피드백 신호를 생성하도록 상기 출력 신호의 출력 주파수를 분할하는 단계(1006);
    상기 주파수 멀티플라이어의 정수 값 및 프랙셔널 값을 표시하는 입력들에 기초하여, SDM(sigma-delta modulator)을 사용하여 상기 분할기 제어 신호를 생성하는 단계(1008) ― 상기 SDM은 상기 SDM의 차수를 선택하도록 동작 가능한 차수 선택 신호에 응답함 ― ;
    취득 상태에서, 상기 주파수 대역 선택 신호를 생성하고, 그리고 상기 차수 선택 신호를 통해 상기 SDM의 복수의 스테이지들을 선택적으로 활성화함으로써 상기 출력 주파수의 고속 취득(faster acquisition)을 위해 상기 SDM의 차수를 1차 (first order)로 세팅하는 단계(1010); 및
    상기 취득 상태 이후에, 상기 주파수 대역 선택 신호를 생성하고, 그리고 상기 차수 선택 신호를 통해 상기 SDM의 복수의 스테이지들을 선택적으로 활성화함으로써 상기 출력 주파수의 정확도를 증가시키기 위해 상기 SDM의 차수를 상기 1차보다 크게 세팅하는 단계
    를 포함하는,
    위상 동기 루프(PLL) 회로(108)를 동작시키는 방법(1000).
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