JP6663931B2 - 位相ロックループのための再構成可能なｎ分周周波数生成 - Google Patents

位相ロックループのための再構成可能なｎ分周周波数生成 Download PDF

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Description

技術分野
本開示の例は、一般に電子回路に関し、特に位相ロックループ（phase-locked loop：ＰＬＬ）のための再構成可能なＮ分周周波数生成に関する。
背景
フィールドプログラマブルゲートアレイ（field programmable gate array：ＦＰＧＡ）などのプログラム可能な集積回路（integrated circuit：ＩＣ）は、さまざまなモードで動作することができる。１つの特定の動作モードは、互いの整数倍ではないさまざまなラインレートでプログラム可能なＩＣ内の複数の送受信機を動作させることを伴う。たとえば、このような動作モードは、異なる基準周波数を有する複数の供給源からデータが受信される通信アプリケーションでプログラム可能なＩＣを使用する場合に生じる。さまざまなラインレートで動作する送受信機のためのクロックの生成は、一般に、複数の基準発振器の使用を必要とするため、コストを増大させ、プログラム可能なＩＣの貴重な入力／出力（ＩＯ）リソースを消費することになる。さらに、さまざまな精度要件などの、異種供給源からのデータをプログラム可能なＩＣで受信するためのさまざまな異なる要件が存在し得る。
概要
位相ロックループ（ＰＬＬ）のための再構成可能なＮ分周周波数生成を提供するための技術について説明する。一例では、ＰＬＬ回路は、基準周波数を有する基準信号とフィードバック周波数を有するフィードバック信号との比較に応答して誤差信号を生成するように動作可能な誤差検出器を含む。上記ＰＬＬ回路はさらに、上記誤差検出器に結合され、上記誤差信号および周波数帯域選択信号に基づいて、出力周波数を有する出力信号を提供するように動作可能な発振器を含み、上記出力周波数は、上記基準周波数の周波数乗数倍である。上記ＰＬＬ回路はさらに、上記発振器に結合され、分周器制御信号に基づいて上記出力信号の上記出力周波数を分周して上記フィードバック信号を生成するように動作可能な分周器を含む。上記ＰＬＬ回路はさらに、上記分周器に結合され、上記周波数乗数の整数値および小数値を示す入力に基づいて上記分周器制御信号を生成するように動作可能なシグマデルタ変調器（ＳＤＭ）を含み、上記ＳＤＭは、上記ＳＤＭの次数を選択するように動作可能な次数選択信号に応答する。上記ＰＬＬ回路はさらに、取得状態において、上記周波数帯域選択信号を生成して、上記次数選択信号を介して上記ＳＤＭの上記次数を設定するように動作可能なステートマシンを含む。
別の例では、集積回路（ＩＣ）は、少なくとも１つの送受信機と、基準周波数を有する基準信号を基準発振器から受信するように動作可能な入力と、上記少なくとも１つの送受信機の各々に結合されたＰＬＬとを含む。ＰＬＬは、基準周波数を有する基準信号とフィードバック周波数を有するフィードバック信号との比較に応答して誤差信号を生成するように動作可能な誤差検出器を含む。上記ＰＬＬはさらに、上記誤差検出器に結合され、上記誤差信号および周波数帯域選択信号に基づいて、出力周波数を有する出力信号を提供するように動作可能な発振器を含み、上記出力周波数は、上記基準周波数の周波数乗数倍である。上記ＰＬＬはさらに、上記発振器に結合され、分周器制御信号に基づいて上記出力信号の上記出力周波数を分周して上記フィードバック信号を生成するように動作可能な分周器を含む。上記ＰＬＬはさらに、上記分周器に結合され、上記周波数乗数の整数値および小数値を示す入力に基づいて上記分周器制御信号を生成するように動作可能なＳＤＭを含み、上記ＭＡＳＨ ＳＤＭは、上記ＭＡＳＨ ＳＤＭの次数を選択するように動作可能な次数選択信号に応答する。上記ＰＬＬはさらに、取得状態において、上記周波数帯域選択信号を生成して、上記次数選択信号を介して上記ＳＤＭの上記次数を設定するように動作可能なステートマシンを含む。
別の例では、ＰＬＬ回路を動作させる方法は、基準周波数を有する基準信号とフィードバック周波数を有するフィードバック信号との比較に応答して誤差信号を生成するステップと、上記誤差信号および周波数帯域選択信号に基づいて、出力周波数を有する出力信号を生成するように発振器を制御するステップとを含み、上記出力周波数は、上記基準周波数の周波数乗数倍であり、上記方法はさらに、分周器制御信号に基づいて上記出力信号の上記出力周波数を分周して上記フィードバック信号を生成するステップと、上記周波数乗数の整数値および小数値を示す入力に基づいて、ＳＤＭを使用して上記分周器制御信号を生成するステップとを含み、上記ＳＤＭは、上記ＳＤＭの次数を選択するように動作可能な次数選択信号に応答し、上記方法はさらに、取得状態において、上記周波数帯域選択信号を生成して、上記取得状態において、上記次数選択信号を介して上記ＳＤＭの上記次数を設定するステップを含む。
これらのおよび他の局面は、以下の詳細な説明を参照して理解することができる。
上記の特徴を詳細に理解することができるように、例示的な実現例を参照することにより、上記で簡単に要約した説明をより特定的にすることができ、例示的な実現例のうちのいくつかは添付の図面に示されている。しかし、添付の図面は、典型的な例示的な実現例を示しているに過ぎず、そのためその範囲を限定するものと考えられるべきではないという点に注意しなければならない。
例示的な集積回路（ＩＣ）システムを示すブロック図である。 位相ロックループ（ＰＬＬ）回路の一例を示すブロック図である。 図２のＰＬＬ回路とともに使用される誤差検出器の一例を示すブロック図である。 図２のＰＬＬ回路とともに使用されるチャージポンプの一例を示す概略図である。 図２のＰＬＬ回路とともに使用される分周器の一例を示すブロック図である。 図５に示される分周器の動作中の例示的な信号を示す。 図２のＰＬＬ回路とともに使用されるシグマデルタ変調器（ＳＤＭ）ベースの多段ノイズシェーピング（multi-stage noise shaping：ＭＡＳＨ）回路の一例を示すブロック図である。 図２のＰＬＬ回路とともに使用される有限ステートマシン（finite state machine：ＦＳＭ）の一例を示すブロック図である。 図２のＰＬＬ回路を使用することができるフィールドプログラマブルゲートアレイ（ＦＰＧＡ）の例示的なアーキテクチャを示す。 ＰＬＬ回路を動作させる例示的な方法を示すフロー図である。
理解を容易にするために、可能であれば同一の参照番号を使用して、図面に共通の同一の要素を示した。１つの例の要素は他の例に有益に組み入れることができるということが意図されている。
詳細な説明
さまざまな特徴について図面を参照して以下で説明する。なお、図面は一定の縮尺に応じて描かれている場合もあればそうでない場合もあり、類似の構造または機能の要素は図面全体を通して同様の参照番号によって示されている。なお、図面は特徴の説明を容易にすることを意図しているに過ぎない。それらは、請求項に係る発明の網羅的な説明として意図されているわけではなく、または請求項に係る発明の範囲を限定するものとして意図されているわけではない。また、示されている例は、示されている全ての局面または利点を有していなくてもよい。特定の例に関連して記載される局面または利点は、必ずしもその例に限定されるものではなく、たとえそのように示されていなくても、またはそのように明確に記載されていなくても、その他の例で実施することができる。
位相ロックループ（ＰＬＬ）のための再構成可能なＮ分周周波数生成を提供するための技術について説明する。従来から、さまざまなラインレートでＩＣ内の複数の送受信機を動作させる際には複数の基準発振器が必要である。本明細書に記載されているＰＬＬは、単一の基準発振器を用いて複数の送受信機のためのクロック信号を生成するのに使用することができる。ＰＬＬは、高速取得および再構成可能な広帯域Ｎ分周ＰＬＬを使用して実現される。ＰＬＬは、高い百万分率（parts per million：ＰＰＭ）精度で発振器出力を局所基準にロックするために、シグマデルタ変調器（ＳＤＭ）のプログラム可能次数と優れた分周比とを使用する。取得中、ＰＬＬは、ＳＤＭの次数を動的に調節して高速取得を実現する。ＰＬＬは、１つ以上の広帯域発振器と、相補型金属酸化膜半導体（complementary metal oxide semiconductor：ＣＭＯＳ）論理を使用して実現され、パルス拡張を有する分周器と、自動周波数帯域選択を有する粗調整有限ステートマシン（ＦＳＭ）と、ワイドダイナミックレンジを有する再構成可能なＳＤＭおよびチャージポンプとを利用して、広帯域の低ジッタ分数合成を実現する。これらのおよび他の局面について以下で説明する。
図１は、例示的な集積回路（ＩＣ）システム１００を示すブロック図である。ＩＣシステム１００は、基準発振器１０４に結合されたＩＣ１０２を含む。ＩＣ１０２は、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複合プログラマブルロジックデバイス（complex programmable logic device：ＣＰＬＤ）などのプログラム可能なＩＣであってもよい。代替的に、ＩＣ１０２は、特定用途向け集積回路（ＩＣ）、特定用途向け標準品（application specific standard product：ＡＳＳＰ）などのマスク定義ＩＣであってもよい。基準発振器１０４は、基準周波数を有する基準信号を出力するように動作可能な水晶発振器などであってもよい。単一の基準発振器１０４が示されているが、ＩＣ１０２は複数の基準発振器１０４に結合されてもよい。
ＩＣ１０２は、１つ以上の送受信機１０６を含み、１つ以上の送受信機１０６は、１つ以上のＰＬＬ１０８（ＰＬＬ回路１０８とも称される）を含む。基準発振器１０４から基準信号を受信するようにＰＬＬ１０８の入力１１６が結合されている。制御信号を受信して状態信号を提供するようにＰＬＬ１０８の入力／出力（ＩＯ）インターフェイス１１２が結合されている。ＰＬＬ１０８の各々は、出力周波数を有する出力信号を送受信機１０６に提供するように結合されている。送受信機１０６は、当該出力信号を使用して、データを送信および／または受信することができる。ＰＬＬ１０８の一例について、図２を参照して以下で説明する。いくつかの例では、ＩＣ１０２は、複数のＰＬＬ１０８を含み得て、複数のＰＬＬ１０８の各々は、単一の基準発振器１０４に基づいて異なる出力周波数を出力する。本明細書に記載されているように、各々のＰＬＬ１０８は、組み込まれたシグマデルタ変調器（ＳＤＭ）ベースの多段ノイズシェーピング（ＭＡＳＨ）回路のプログラム可能次数を動的に調節することによって所望の出力周波数の高速取得を提供する。各々のＰＬＬ１０８は、幅広い動作周波数にわたって再構成可能であり、高い百万分率（ＰＰＭ）精度で出力信号を基準信号にロックするために（分数ベースの）優れた分周比を提供する。
図２は、ＰＬＬ１０８の一例を示すブロック図である。ＰＬＬ１０８は、誤差検出器２０２と、発振器２０４と、分周器２０８と、シグマデルタ変調器（ＳＤＭ）２０９と、有限ステートマシン（ＦＳＭ）２１４とを含む。基準周波数（Ｆｒｅｆ）を有する基準信号（ＲＥＦ）を受信するように誤差検出器２０２の入力２１６が結合されている。たとえば、誤差検出器２０２は、基準発振器１０４から基準信号ＲＥＦを受信することができる。別の例では、基準信号ＲＥＦは、基準発振器１０４によって出力される基準信号から導き出されてもよい（たとえば、基準発振器１０４によって出力される基準信号に整数を乗算して、または当該基準信号を整数で除算して、基準信号ＲＥＦを生成してもよい）。また、誤差検出器２０２は、周波数Ｆｆｅｄを有するフィードバック信号（ＦＢ）を受信する。誤差検出器２０２は、基準周波数Ｆｒｅｆとフィードバック周波数Ｆｆｅｄとを比較して、出力２１８上の誤差信号（ＥＲＲ）を生成する。誤差検出器２０２の一例について、図３を参照して以下で説明する。
発振器２０４の入力は、誤差検出器２０２の出力２１８に結合されている。発振器２０４は、誤差信号ＥＲＲを使用して、その発振の周波数を調節する。発振器２０４は、周波数Ｆｏｕｔを有する出力信号（ＯＵＴ）を提供するように結合された出力２１０を含む。たとえば、出力２１０は、ＰＬＬ１０８の出力であってもよい。代替的に、出力２１０は、１つ以上の回路（図示せず）を介してＰＬＬ１０８の出力に結合されてもよい。本明細書に記載されているように、ＰＬＬ１０８は、周波数ＦｏｕｔがＮ．Ｆ＊Ｆｒｅｆに等しいように構成され、ここで「Ｎ」は周波数乗数「Ｎ．Ｆ」の整数部分であり、「．Ｆ」は周波数乗数「Ｎ．Ｆ」の小数部分である。別の言い方をすれば、出力周波数Ｆｏｕｔと基準周波数Ｆｒｅｆとの比率は、Ｎ．Ｆに等しい。
発振器２０４は、１つ以上の電圧制御発振器（ＶＣＯ）２０６を含み得る。示されている例では、発振器２０４は、２つのＶＣＯ２０６−１および２０６−２を含む。発振器２０４は、マルチプレクサ２０５を含み得る。マルチプレクサ２０５の入力は、ＶＣＯ２０６−１および２０６−２の出力に結合されている。マルチプレクサ２０５の出力は、出力２１０に結合されている。この例では２つのＶＣＯ２０６−１および２０６−２が示されているが、発振器２０４は３つ以上のＶＣＯ２０６を含んでいてもよい。発振器２０４がＶＣＯ２０６を１つだけ含んでいる場合には、マルチプレクサ２０５は省略される。
一例では、ＶＣＯ２０６の各々は、電圧調節可能なキャパシタンス（たとえば、バラクタ）を有するインダクタ−キャパシタ（ＬＣ）ベースの発振器を含む。当該技術分野において公知の他のタイプのＶＣＯ２０６が使用されてもよい。一例では、発振器２０４は、複数の周波数帯域を含み、当該複数の周波数帯域から特定の周波数帯域を選択することができる。発振器２０４の入力２２６は、周波数帯域のうちの１つを選択するように動作可能な周波数帯域選択信号（ＦＢＳ）を受信することができる。入力２２６は、周波数帯域のうちの１つを選択することによって粗い周波数選択を可能にする。一例では、発振器２０４は、複数のＶＣＯ２０６を含み得て、各々のＶＣＯは、周波数帯域のうちの１つ以上の範囲（たとえば、１つ以上の高帯域ＶＣＯおよび１つ以上の低帯域ＶＣＯ）内で動作可能である。発振器２０４の別の入力２２７は、発振器２０４が自動周波数帯域選択モードで動作するか否かを制御するように動作可能な自動周波数帯域制御信号（ＡＵＴＯ）を受信することができる。これは、ＰＶＴ変動に対するＶＣＯの調整範囲を最大化するのに特に有益である。
分周器２０８の入力は、発振器２０４の出力２１０に結合されている。分周器２０８の別の入力２２４は、分周器制御信号（Ｙ［ｎ］）をＳＤＭ２０９から受信するように結合されている。分周器制御信号（Ｙ［ｎ］）は、出力信号の周波数を分周する際に使用するように除数を分周器２０８に提供する。除数は、事実上「Ｎ．Ｆ」になるようにＳＤＭ２０９によってディザリングされる。分周器２０８は、フィードバック周波数Ｆｆｅｄを有するフィードバック信号ＦＢを提供する出力２２２を含む。フィードバック周波数Ｆｆｅｄは、Ｆｏｕｔ／Ｎ．Ｆに事実上等しい。分周器２０８の一例について、図５を参照して以下で説明する。
ＳＤＭ２０９は、入力信号Ｎを受信するように結合された入力２２８と、入力信号Ｆ＜ｋ：０＞を受信するように結合された入力２３０とを含む。一例では、入力２２８はｈビット入力であり、入力２３０はｍビット入力を備え、ここでｍは正の整数である。信号Ｎは、周波数乗数の整数部分を表わすｈビットの値を提供する。一例では、ｈ＝８であるが、ｈは８よりも大きくてもよく、８よりも小さくてもよい。信号Ｆ＜ｋ：０＞は、周波数乗数の小数部分．Ｆを要求する値を提供し、ここでｋはｍ未満である。特に、周波数乗数の小数部分「．Ｆ」は、Ｆ＜ｋ：０＞／２＾ｋに等しい。一例では、値ｋは、複数の異なる幅から動的に選択することができる。たとえば、ｍ＝２４ビットである場合、ｋは１２ビット、１６ビット、２０ビットまたは２４ビットの幅を有するように選択することができる。最大幅ｍは、２４よりも大きな他の値を有していてもよく、２４よりも小さな他の値を有していてもよく、選択可能な幅ｋは、１２、１６、２０および２４以外であってもよい。このように、周波数乗数の小数部分「．Ｆ」の有効桁数、したがってＰＬＬ１０８のＰＰＭ精度は、値Ｆ＜ｋ：０＞について異なる幅を選択することによって増減させることができる。
ＳＤＭ２０９は、複数の段２１２を含み得る。一例では、段２１２の各々は、それ自体が１次ＳＤＭである。ＳＤＭ段２１２は、カスケード接続されて、プログラム可能次数を有する多段ノイズシェーピング（ＭＡＳＨ）構造を実現する。したがって、本明細書では、段２１２の各々は「ＭＡＳＨコンバータ」とも称される。ＳＤＭ２０９は、次数選択信号（ＭＯ）を受信するように結合された入力２３２を含む。ＳＤＭ２０９は、次数選択信号ＭＯに基づいて次数を選択する。たとえば、ＳＤＭ２０９は、３つの段２１２を含み得て、１次（１）、２次（１−１）および３次（１−１−１）から選択してもよい。ＳＤＭ２０９は、３つよりも多い他の個数の段２１２を含んでいてもよく、３つよりも少ない他の個数の段２１２を含んでいてもよく、そのため、異なる数の選択可能な次数を有していてもよい。ＳＤＭ２０９は、フィードバック信号の各サイクルｎについて値Ｙ［ｎ］を出力する。この例では、値Ｙ［ｎ］はｈビットを含む。一例では、ｈ＝８ビットであるが、ＳＤＭ２０９の出力値Ｙ［ｎ］は、８ビットよりも多くのビットを有していてもよく、８ビットよりも少ないビットを有していてもよい。また、ＳＤＭ２０９は、初期化信号ＩＮＩＴを受信するための入力２３１を含み得る。初期化信号ＩＮＩＴは、段２１２を初期状態で初期化して、周期性を減少させてスプリアス応答を向上させることに使用することができる。また、ＳＤＭ２０９は、幅選択信号ＷＳＥＬを受信するための入力２３３を含み得る。幅選択信号ＷＳＥＬは、入力２３０の幅ｋを選択することに使用することができる。
ＳＤＭ２０９は、分周器２０８の出力２２２からフィードバック信号ＦＢを受信するように結合された入力を含む。一例では、ＳＤＭ２０９は、基準信号ＲＥＦを受信するように結合された入力も含み得る。ＳＤＭ２０９は、フィードバック信号ＦＢをクロック信号として使用して、フィードバック信号の各サイクルについて異なる値Ｙ［ｎ］を生成する。Ｙ［ｎ］という値は、Ｎ−ＯからＮ＋Ｏ＋１の間で変動し、ここでＯは選択された次数であり（たとえば、１次、２次または３次についてそれぞれＯ＝１，２または３）、Ｎは入力２２８上の整数値である。ＳＤＭ２０９は、Ｙ［ｎ］の平均値がＮ＋Ｆ＜ｋ：０＞／２＾ｋに等しくなるように動作する。分周器２０８は、Ｙ［ｎ］の異なる値を除数として使用して、出力信号ＯＵＴの周波数Ｆｏｕｔを分周し、フィードバック信号ＦＢの周波数Ｆｆｅｄを生成する。このように、出力信号ＯＵＴの周波数Ｆｏｕｔは、事実上Ｎ．Ｆによって分周される。ＳＤＭ２０９の一例について、図７を参照して以下で説明する。
ＦＳＭ２１４は、フィードバック信号ＦＢを受信するように分周器２０８の出力２２２に結合された入力を含む。ＦＳＭ２１４は、基準信号ＲＥＦを受信するように結合された別の入力を含む。ＦＳＭ２１４は、制御信号を受信して状態信号をＰＬＬ１０８に提供するようにＩＯインターフェイス１１２に結合されている。ＦＳＭ２１４は、発振器２０４の入力２２６に結合されたｊビットの出力ＦＢＳを含む。ＦＳＭ２１４は、発振器２０４の入力２２７に結合された出力ＡＵＴＯを含む。ＦＳＭ２１４は、ＳＤＭ２０９の入力２３２に結合された出力ＭＯを含む。
動作時、ＦＳＭ２１４は、粗い周波数選択を実行して、ｊビットの周波数帯域選択信号ＦＢＳを発振器２０４に提供する。一例では、ｊ＝５であり、発振器２０４は選択すべき３２個の異なる粗い周波数帯域を有する。他の例では、ｊは５よりも大きくてもよく、５よりも小さくてもよく、発振器２０４は、３２個の粗い周波数帯域よりも多くの周波数帯域を有していてもよく、３２個の値周波数帯域よりも少ない周波数帯域を有していてもよい。ＦＳＭ２１４は、ＦＳＭ２１４がバイナリハント動作を実行して、ＦｒｅｆとＦｆｅｄとの比較に基づいてＶＣＯ２０６にとって好適な周波数帯域を見つける「自動選択」モードを含み得る。このような場合、ＰＬＬ１０８は、値Ｎおよび値Ｆ＜ｋ：０＞を受信し、基準周波数Ｆｒｅｆへのロックを自動的に取得し、出力周波数ＦｏｕｔをＮ．Ｆ＊Ｆｒｅｆになるように制御する。また、ＦＳＭ２１４は、ＩＯインターフェイス１１２上の制御信号の入力を介して周波数帯域の手動選択をサポートすることができる。また、ＦＳＭ２１４は、ＰＬＬ１０８のロック状態を追跡して、ＩＯインターフェイス１１２上でロック信号を出力することができる。また、ＦＳＭ２１４は、ＳＤＭ２０９の次数を設定するのに使用され得る次数選択信号をＩＯインターフェイス１１２を介して受信することができる。一例では、ＦＳＭ２１４は、取得状態中にＳＤＭ２０９の次数を動的に調節して、高速取得を実現することができる。ＦＳＭ２１４の一例については、図８を参照して以下で説明する。
図３は、誤差検出器２０２の一例を示すブロック図である。誤差検出器２０２は、位相−周波数検出器（ＰＦＤ）３０２と、チャージポンプ３０４と、ローパスフィルタ（ＬＰＦ）３０８とを含む。ＰＦＤ３０２は、誤差検出器２０２の入力２１６に結合された入力と、分周器２０８の出力２２２に結合された入力と、チャージポンプ３０４の入力に結合された出力３１０とを含む。チャージポンプ３０４は、ＬＰＦ３０８の入力に結合された出力３１２を含む。ＬＰＦ３０８は、誤差検出器２０２の出力２１８に結合された出力を含む。
ＰＦＤ３０２は、基準周波数Ｆｒｅｆとフィードバック周波数Ｆｆｅｄとを比較し、位相差に基づいてアップおよびダウン制御信号（ＵＤ）を出力して、チャージポンプ３０４を作動させる。位相差が±２πよりも大きい場合、ＰＦＤ３０２は、基準周波数Ｆｒｅｆおよびフィードバック周波数Ｆｆｅｄのうちのどちらが高いかに応じて、定電流（Ｉ）を供給または吸収するようにチャージポンプ３０４を制御する。ＰＦＤ３０２は、基準周波数Ｆｒｅｆがフィードバック周波数Ｆｆｅｄよりも高い場合には定電流（＋Ｉ）を供給するようにチャージポンプ３０４を制御し、基準周波数Ｆｒｅｆがフィードバック周波数Ｆｆｅｄよりも低い場合には定電流（−Ｉ）を吸収するようにチャージポンプ３０４を制御する。ＬＰＦ３０８は、電流を統合し、発振器２０４のために連続的に変化する制御電圧を出力する。位相差が２π未満であると、ＰＦＤ３０２は、２つの信号間の位相差に比例する各位相検出器サイクルの一部のみでチャージポンプ３０４がアクティブになるようにチャージポンプ３０４を制御する。２つの信号間の位相差がゼロに達すると、ＰＬＬ１０８は位相ロック状態に入る。
チャージポンプ３０４は、ＰＦＤ３０２からのアップおよびダウン制御信号ＵＤに応答して電流を供給または吸収するように動作可能な１つ以上のチャージポンプ回路３０６を含み得る。チャージポンプ３０４が複数のチャージポンプ回路３０６を含む場合、チャージポンプ回路３０６のうちのいくつかまたは全てが並行してアクティブになって電流を供給または吸収するように動作し得る。ＬＰＦ３０８は、抵抗−容量性（ＲＣ）回路を含み得る。一例では、ＬＰＦ３０８は３次ＲＣ回路であるが、他のタイプの回路を使用してＬＰＦ３０８を実現してもよい。ＬＰＦ３０８の一例は、以下の図４に示されている。
図４は、チャージポンプ３０４の一例を示す概略図である。チャージポンプ３０４は、複数のチャージポンプ回路３０６−１〜３０６−Ｘを含み、ここでＸは正の整数である。チャージポンプ回路３０６の各々は同様に構成されているため、チャージポンプ回路３０６−１の詳細のみが示されている。チャージポンプ３０４は、チャージポンプ回路３０６間で共有されるバイアス回路４０６をさらに含む。複数のチャージポンプ回路３０６が示されているが、他の例では、チャージポンプ３０４は、チャージポンプ回路３０６−１のための示されているように構成された単一のチャージポンプ回路３０６を含み得る。
チャージポンプ回路３０６−１は、一対の電流源ＩｕｐおよびＩｄｏｗｎと、トランジスタＭ１〜Ｍ４によって形成される電流ステアリング回路と、差動増幅器４０２とを含む。トランジスタＭ１およびＭ２は、ｎ型金属酸化膜半導体ＦＥＴ（metal oxide semiconductor FET：ＭＯＳＦＥＴ）などのｎチャネル電界効果トランジスタ（ＦＥＴ）である。トランジスタＭ３およびＭ４は、ｐ型ＭＯＳＦＥＴなどのｐチャネルＦＥＴである。
トランジスタＭ１およびＭ２のソースは結合されている。トランジスタＭ１およびＭ２のソースと電気的アースなどの基準電圧との間には電流源Ｉｄｏｗｎが結合されている。電流源Ｉｄｏｗｎは、トランジスタＭ１およびＭ２からの電流を吸収する。トランジスタＭ１およびＭ２のゲートは、ＰＦＤ３０２によって生成されるダウン制御信号から導き出される差動入力に結合されている。特に、トランジスタＭ２のゲートは真ダウン制御信号Ｐｄｎに結合されており、トランジスタＭ１のゲートは相補ダウン制御信号Ｐｄｎ＿ｂに結合されている。トランジスタＭ２のドレインは、チャージポンプ３０４の出力３１２（ノードＶｃｔｒｌとも称される）に結合されている。トランジスタＭ１のドレインは、Ｖｘと称されるノードに結合されている。ノードＶｃｔｒｌおよびＶｘは、チャージポンプ回路３０６−１の差動出力の端部を備える。ノードＶｃｔｒｌは、誤差信号ＥＲＲを提供する。
トランジスタＭ３およびＭ４のソースは結合されている。トランジスタＭ３およびＭ４のソースと供給電圧Ｖｄｄとの間には電流源Ｉｕｐが結合されている。電流源Ｉｕｐは、トランジスタＭ３およびＭ４に電流を供給する。トランジスタＭ３およびＭ４のゲートは、ＰＦＤ３０２によって生成されるアップ制御信号から導き出される差動入力に結合されている。特に、トランジスタＭ３のゲートは真アップ制御信号Ｐｕｐに結合されており、トランジスタＭ４のゲートは相補アップ制御信号Ｐｕｐ＿ｂに結合されている。トランジスタＭ４のドレインは、チャージポンプ３０４の出力３１２に結合されている。トランジスタＭ３のドレインは、Ｖｘと称されるノードに結合されている。
チャージポンプ回路３０６−１の差動出力の端部間には差動増幅器４０２が結合されている。特に、差動増幅器４０２の非反転入力がノードＶｃｔｒｌに結合され、差動増幅器４０２の反転入力がノードＶｘに結合されている。差動増幅器４０２の出力は、ノードＶｘに結合されている。したがって、差動増幅器４０２は、差動出力の端部間にユニティゲインバッファを実現する。
一例では、ＬＰＦ３０８は、キャパシタＣｚと直列に抵抗器Ｒｚを備える。抵抗器ＲｚとキャパシタＣｚとの直列の組み合わせは、ノードＶｃｔｒｌと基準電圧（電気的アース）との間に結合されている。抵抗器ＲｚとキャパシタＣｚとの直列の組み合わせは、キャパシタＣｐと並列である。したがって、ＬＰＦ３０８は３次ローパスフィルタを提供する。
バイアス回路４０６は、電流源Ｉｒｅｆ，Ｉｕｐ＿ｒｅｐおよびＩｄｏｗｎ＿ｒｅｐと、トランジスタＭ５，Ｍ６およびＭ７と、キャパシタＣｒｅｆおよびＣｂｉａｓと、差動増幅器４０４とを含む。トランジスタＭ７は、ｎ型ＭＯＳＦＥＴなどのＮチャネルＦＥＴである。トランジスタＭ７のドレインは、トランジスタＭ７のゲートに結合されている（たとえば、Ｍ７は「ダイオード接続」されている）。トランジスタＭ７のソースは、基準電圧（電気的アース）に結合されている。電流源Ｉｒｅｆは、供給電圧ＶｄｄとトランジスタＭ７のドレインとの間に結合されている。電流源Ｉｒｅｆは、トランジスタＭ７のドレインに電流を供給する。トランジスタＭ７のゲートは、電流源Ｉｄｏｗｎ＿ｒｅｐにバイアス電圧を提供する。
電流源Ｉｕｐ＿ｒｅｐおよびＩｄｏｗｎ＿ｒｅｐ、トランジスタＭ５およびＭ６、キャパシタＣｒｅｆおよび差動増幅器４０４は、基準回路４０８を形成する。トランジスタＭ５は、ｐ型ＭＯＳＦＥＴなどのｐチャネルＦＥＴである。トランジスタＭ６は、ｎ型ＭＯＳＦＥＴなどのｎチャネルＦＥＴである。トランジスタＭ５およびＭ６のドレインは、結合されてノードＶｒｅｆを形成している。トランジスタＭ５のゲートは、基準電圧（電気的アース）に結合されている。トランジスタＭ６のゲートは、供給電圧Ｖｄｄに結合されている。電流源Ｉｕｐ＿ｒｅｐは、供給電圧ＶｄｄとトランジスタＭ５のソースとの間に結合されている。電流源Ｉｕｐ＿ｒｅｐは、トランジスタＭ５のソースに電流を供給する。電流源Ｉｄｏｗｎ＿ｒｅｐは、トランジスタＭ６のソースと基準電圧（電気的アース）との間に結合されている。電流源Ｉｄｏｗｎ＿ｒｅｐは、トランジスタＭ６からの電流を吸収する。電流源Ｉｕｐ＿ｒｅｐによって供給される電流は、チャージポンプ回路３０６−１内の電流源Ｉｕｐのためのバイアス電圧Ｖｐｂｉａｓを生成する。電流源Ｉｄｏｗｎ＿ｒｅｐによって吸収される電流は、チャージポンプ回路３０６−１内の電流源Ｉｄｏｗｎのためのバイアス電圧Ｖｎｂｉａｓを生成する。
キャパシタＣｒｅｆは、ノードＶｒｅｆと基準電圧（電気的アース）との間に結合されている。差動増幅器４０４の反転入力は、ノードＶｒｅｆに結合されている。差動増幅器４０４の非反転入力は、ＬＰＦ３０８内の抵抗器ＲｚとキャパシタＣｚとの間のノードＶｚに結合されている。差動増幅器４０４の出力は、ノードＶｐｂｉａｓに結合されている。ノードＶｎｂｉａｓと基準電圧（電気的アース）との間にはキャパシタＣｐｂｉａｓが結合されている。
動作時、電流源Ｉｒｅｆは、電流源Ｉｕｐ＿ｒｅｐおよびＩｄｏｗｎ＿ｒｅｐによってミラーリングされる基準電流を供給する。電流源ＩｕｐおよびＩｄｏｗｎは、電流源Ｉｕｐ＿ｒｅｐおよびＩｄｏｗｎ＿ｒｅｐをそれぞれミラーリングするようにバイアスされる。トランジスタＭ５およびＭ６は、オンであり、電流Ｉｒｅｆを伝えてノード電圧Ｖｒｅｆを生成する。理想的には、電流源Ｉｕｐによって供給される電流と電流源Ｉｄｏｗｎによって吸収される電流とは、一致する。しかし、実際の用途では、電流源ＩｕｐとＩｄｏｗｎとの間のプロセス不一致の結果、電流には小さな不一致が生じることになる。源ＩｕｐとＩｄｏｗｎとの間の電流のいかなる不一致も、ノード電圧ＶｚとＶｒｅｆとの間にわずかな差を生じさせる。差動増幅器４０４は、応答してノード電圧Ｖｐｂｉａｓを調節し、電流源Ｉｕｐによって供給される電流を調節する。このフィードバック機構を使用して、差動増幅器４０４は、電流源Ｉｄｏｗｎと一致するように電流源Ｉｕｐを駆動する。キャパシタＣｐｂｉａｓは、ノード電圧Ｖｐｂｉａｓの高周波数変化をフィルタリングする。バイアス回路４０６は、チャージポンプ回路３０６のうちの１つ以上にバイアス電圧ＶｐｂｉａｓおよびＶｎｂｉａｓを提供することができる。
チャージポンプ回路３０６−１は、ＬＰＦ３０８に電流を供給したりＬＰＦ３０８から電流を吸収したりすることによって動作する。ＰＦＤ３０２がアップ制御信号をアサートする（論理ハイにする）と、トランジスタＭ３がオフになり、トランジスタＭ４がオンになる。アップ制御信号がアサートされると、ダウン制御信号はデアサートされる（論理ローにされる）。そのため、トランジスタＭ１がオンになり、トランジスタＭ２がオフになる。したがって、電流源Ｉｕｐによって供給される電流は、トランジスタＭ４を介してＬＰＦ３０８に供給される。
逆に、ＰＦＤ３０２がダウン制御信号をアサートすると、トランジスタＭ２がオンになり、トランジスタＭ１がオフになる。ダウン制御信号がアサートされると、アップ制御信号はデアサートされる。そのため、トランジスタＭ３がオンになり、トランジスタＭ４がオフになる。したがって、電流源Ｉｄｏｗｎは、トランジスタＭ２を介してＬＰＦ３０８から電流を引き込む。
ＰＦＤ３０２がアップ制御信号もダウン制御信号もデアサートすると、トランジスタＭ４およびＭ２がオフになり、トランジスタＭ３およびＭ１がオンになる。したがって、チャージポンプ回路３０６−１は、ＬＰＦ３０８に電流を供給したりＬＰＦ３０８から電流を吸収したりすることがない。差動増幅器４０２は、ノード電圧ＶｘとＶｃｔｒｌとを等しくするように動作する。したがって、チャージポンプ回路３０６−１は、アップ制御信号およびダウン制御信号がアサートおよびデアサートされるときにコモンモード入力（たとえば、コモンモードノイズ）を拒否する。
図５は、分周器２０８の一例を示すブロック図である。分周器２０８は、リップルダウンカウンタ５０２と、制御論理５０６と、フリップフロップ５０８と、ラッチ５１０と、リップルダウンカウンタ５１２と、ＯＲゲート５１４とを含む。リップルダウンカウンタ５０２は、複数のフリップフロップ５０４を備える。一例では、リップルダウンカウンタ５０２は、８ビットカウンタであり、８つのフリップフロップ５０４−１〜５０４−８を含む。リップルダウンカウンタ５０２の幅は、ＳＤＭ２０９によって提供される分周器制御信号Ｙ［ｎ］の幅と一致する。したがって、リップルダウンカウンタ５０２は、他の幅を有していてもよく、他の個数のフリップフロップ５０４を含んでいてもよい。
分周器２０８は、周波数Ｆｏｕｔを有する発振器２０４の出力信号ＯＵＴから導き出される分周器入力（divider in）を含む。分周器入力信号は、周波数Ｆｏｕｔにおける一連のパルスである。分周器入力信号は、発振器２０４の出力信号ＯＵＴを受信するバッファまたは他の回路から導き出すことができる。分周器２０８は、周波数Ｆｆｅｄを有するフィードバック信号ＦＢを提供する分周器出力（divider out）を含む。また、分周器２０８は、ＳＤＭ２０９から分周器制御信号Ｙ［ｎ］を受信するための入力２２４を含む。
フリップフロップ５０４の各々は、クロック入力と、データ入力（ＤＰ）と、真出力（ＱＰ）と、相補出力（ＱＮ）と、ロード値入力（ＬＶ）と、ロードイネーブル入力（ＬＥ）とを含む。フリップフロップ５０４−１（第１のフリップフロップ）のクロック入力は、分周器入力に結合されている。フリップフロップ５０４−１の真出力（ＱＰ）は、次のフリップフロップ５０４−２のクロック入力に結合されており、フリップフロップ５０４−２の真出力（ＱＰ）は、次のフリップフロップ５０４−３のクロック入力に結合されている、などであり、これは、フリップフロップ５０４−７の真出力（ＱＰ）が最後のフリップフロップ５０４−８のクロック入力に結合されるまで続く。したがって、リップルダウンカウンタ５０２は、非同期論理ブロックである。フリップフロップ５０４の各々について、データ入力（ＤＰ）は相補出力（ＱＮ）に結合されている。また、フリップフロップ５０４−１〜５０４−８のロード値入力（ＬＶ）は、入力２２４上の分周制御語（Ｙ［ｎ］）のそれぞれのビットを受信するように結合されている（たとえば、フリップフロップ５０４−１のロード値入力（ＬＶ）はＹ［ｎ］＜０＞を受信し、フリップフロップ５０４−２のロード値入力（ＬＶ）はＹ［ｎ］＜１＞を受信する、などであり、これは、フリップフロップ５０４−８のロード値入力（ＬＶ）がＹ［ｎ］＜７＞を受信するまで続く）。フリップフロップ５０４−１〜５０４−８のロードイネーブル入力（ＬＥ）は、フリップフロップ５０８からロード信号（ＬＯＡＤ）を受信するように結合されている。リップルダウンカウンタ５０２は、ロード信号（ＬＯＡＤ）のアサートに応答して分周制御語（Ｙ［ｎ］）のそれぞれのビットでフリップフロップ５０４をロードするように動作可能である。ロード信号（ＬＯＡＤ）がデアサートされると、リップルダウンカウンタ５０２は、ロードされた値からゼロに向かって下向きにカウントする。リップルダウンカウンタ５０２は、分周器入力信号の各サイクルについて一度デクリメントする。
制御論理５０６の入力は、フリップフロップ５０４の真出力（ＱＰ）に結合されている。制御論理５０６は、いつリップルダウンカウンタ５０２がゼロのカウントに達するか（たとえば、いつフリップフロップ５０４の各々が論理「０」を記憶するか）を検出するように動作可能である。制御論理５０６の出力は、フリップフロップ５０８のデータ入力（ＤＰ）に結合されている。制御論理５０６は、リップルダウンカウンタ５０２がゼロに達したことを検出するとその出力（論理「１」）をアサートする。
フリップフロップ５０８は、周波数Ｆｏｕｔを有する分周器入力を受信するように結合されたクロック入力を含む。制御論理５０６がその出力をアサートすると、フリップフロップ５０８は、分周器入力信号の次のサイクルにおいて論理「１」をロードする。フリップフロップ５０８の真出力（ＱＰ）は、ロード信号ＬＯＡＤを提供する。フリップフロップ５０８が論理「１」をロードすると、ロード信号ＬＯＡＤはアサートされる。ロード信号ＬＯＡＤは、ラッチ５１０のセットポート（Ｓ）、制御論理５０６のリセットポートおよびリップルダウンカウンタ５０２のロードポートに結合されている。ロード信号ＬＯＡＤがアサートされる（論理「１」）と、制御論理５０６はリセットされて、その出力をデアサートし、リップルダウンカウンタ５０２は分周制御語Ｙ［ｎ］をロードする。とりわけ、ロード信号ＬＯＡＤは、分周器入力信号のおよそ１つの期間Ｔｏｕｔの間のみアサートされる。ロード信号の論理「１」パルスは、分周器制御語によって分周されるＦｏｕｔという周波数で生じる。上記のように、ＳＤＭ２０９は、分周器制御語Ｙ［ｎ］の周波数を変更し、したがって、ロード信号ＬＯＡＤのパルスの周波数がわずかに変化する。このように、ロード信号ＬＯＡＤの周波数は、平均してＦｏｕｔ／Ｎ．Ｆに等しくなる。
ラッチ５１０、リップルダウンカウンタ５１２およびＯＲゲート５１４は、パルス幅拡張回路５１１を形成する。一例では、リップルダウンカウンタ５１２は、３ビットカウンタを備える。他の例では、リップルダウンカウンタ５１２は、ロードパルスの所望の拡張に応じて他の幅を有していてもよい。ＯＲゲート５１４の１つの入力は、ラッチ５１０の出力（Ｑ）に結合されている。ＯＲゲート５１４の一組の入力は、リップルダウンカウンタ５１２の出力バス（Ｑ＜２：０＞）に結合されている。ＯＲゲート５１４の出力は、分周器出力を提供する。ラッチ５１０のリセット入力（Ｒ）は、リップルダウンカウンタ５１２によって出力される最上位ビット（ＭＳＢ）Ｑ＜２＞を受信するように結合されている。リップルダウンカウンタ５１２のリセット＿バー入力（ＲＳＴｂ）は、分周器出力を受信するように結合されている。上記のように、ラッチ回路５１０のセット入力（Ｓ）は、ロード信号ＬＯＡＤを受信するように結合されている。
パルス幅拡張回路５１１は、ロード信号ＬＯＡＤのパルス幅を拡張するように動作する。上記のように、ロード信号ＬＯＡＤのパルスの幅は、分周器入力信号の期間Ｔｏｕｔに対応している。期間Ｔｏｕｔは、誤差検出器２０２によってフィードバック信号ＦＢとして使用するには短すぎる期間であり得る。さらに、期間Ｔｏｕｔは、ＳＤＭ２０９によってクロックとして使用するには短すぎる期間であり得る。パルス幅拡張は、リップルダウンカウンタ５１２の幅によって決定される。この例では、リップルダウンカウンタ５１２の幅は３ビットであるため、パルス幅は分周器入力信号の８サイクルによって拡張される。ロード信号ＬＯＡＤの各パルスについて、ラッチ５１０が設定され、ＯＲゲート５１４は分周器出力信号をアサートする。分周器出力信号をアサートすることにより、リップルダウンカウンタ５１２は８からカウントダウンし始める。カウントダウンを行うと、出力Ｑ＜２：０＞は、ロード信号ＬＯＡＤがデアサートされた後でさえ、ＯＲゲート５１４に分周器出力のアサートを継続させる。リセットされると、出力Ｑ＜２：０＞のＭＳＢがセットされ、ラッチ５１０をリセットする。リップルダウンカウンタ５１２がゼロのカウントに達すると、ＯＲゲート５１４は分周器出力信号をデアサートする。分周器出力信号がデアサートされると、リップルダウンカウンタ５１２はリセットされてカウントを停止する。
図６は、図５に示される分周器２０８の動作中の分周器入力信号、ロード信号および分周器出力信号の一例を示す。示されているように、分周器入力信号（Divider In）は、出力周波数Ｆｏｕｔにおいて一連のパルスを含む。Ｙ［ｎ］＝１４という分周器値の後にＹ［ｎ］＝１５という分周器値が続くものとする。ロード信号ＬＯＡＤの第１のパルスは、リップルダウンカウンタ５０２に値Ｙ［ｎ］＝１４をロードさせる。分周器入力信号のＹ［ｎ］＋２サイクル（たとえば、１６サイクル）後に、ロード信号ＬＯＡＤは再びアサートされる。したがって、Ｙ［ｎ］＝１４をロードするパルスおよびＹ［ｎ］＝１５をロードするパルスは、１６サイクルによって分離される。ロード信号ＬＯＡＤのパルスの幅は、分周器入力信号のパルスの幅に対応している。対照的に、リップルダウンカウンタ５１２の幅が３ビットであることから、分周器出力信号のパルスの幅は、分周器入力信号の８サイクルである。
図５に示される分周器２０８は、相補型金属酸化膜半導体（ＣＭＯＳ）論理を使用して実現可能な同期分周器を提供する。分周器２０８は、分周比範囲および柔軟性を実現するために非同期リップルダウンカウンタ（リップルダウンカウンタ５０２）を含む。分周器２０８は、ロード信号ＬＯＡＤを生成するために同期フリップフロップ（フリップフロップ５０８）を含み、これは、分周器２０８のパルス幅拡張出力の生成につながる。分周器２０８の入力からその出力までの遅延は、分周比に依存することはなく、またはいかなるカスケード接続された分周段にも依存することはない。むしろ、遅延は、同期フリップフロップ（フリップフロップ５０８）、ＳＲラッチ５１０およびＯＲゲート５１４によって決定される。入力から出力までの制限された数の遅延段は、ジッタを減少させる。さらに、パルス幅拡張回路５１１は、出力パルス幅が固定されることを確実にするようにパルス幅を広くする。また、パルス幅拡張回路５１１は、プロセス、電圧および温度（ＰＶＴ）変動から出力パルス幅を切り離す。
図７は、ＳＤＭ２０９の一例を示すブロック図である。ＳＤＭ２０９は、３つのＭＡＳＨコンバータ２１２−１〜２１２−３と、合計論理７０２とを含む。ＭＡＳＨコンバータ２１２−１の入力は、信号Ｆ＜ｋ：０＞を受信するように結合されている。ＭＡＳＨコンバータ２１２−１の出力は、ＭＡＳＨコンバータ２１２−２の入力に結合されている。ＭＡＳＨコンバータ２１２−２の出力は、ＭＡＳＨコンバータ２１２−３の入力に結合されている。ＭＡＳＨコンバータ２１２−１〜２１２−３のクロック入力は、フィードバック信号ＦＢを受信するように結合されている。ＭＡＳＨコンバータ２１２−１〜２１２−３の幅選択入力は、幅選択信号ＷＳＥＬを受信するように結合されている。
ＭＡＳＨコンバータ２１２−１〜２１２−３の各々は、マルチプレクサ７０４と、アキュムレータ７０６とを含む。明確にするために、ＭＡＳＨコンバータ２１２−１のみが詳細に示されている。ＭＡＳＨコンバータ２１２−２および２１２−３はＭＡＳＨコンバータ２１２−１と同様に構成されていると理解されるべきである。マルチプレクサ７０４の入力は、累積すべき値（たとえば、Ｆ＜ｋ：０＞または前の段からのアキュムレータ出力）および論理ゼロ信号（ｍ’ｂ０）を受信するように結合されている。マルチプレクサ７０４の出力は、アキュムレータ７０６の入力に結合されている。アキュムレータ７０６の１つの出力は累積値を提供し、アキュムレータ７０６の別の出力はキャリービット（オーバーフロービット）を提供する。アキュムレータ７０６のクロック入力は、フィードバック信号ＦＢを受信するように結合されている。マルチプレクサ７０４の１つの制御入力は、幅選択信号ＷＳＥＬを受信するように結合されている。マルチプレクサ７０４の別の制御入力は、次数選択信号ＭＯのビットを受信するように結合されている。次数選択信号ＭＯのビットＭ＜２：０＞は、ＭＡＳＨコンバータ２１２−１〜２１２−３のうちのどれがイネーブルにされるか（たとえば、ＳＤＭ２０９の次数）を判断する。
ＳＤＭ２０９が３次（１−１−１）であるように構成されているものとする。ＭＡＳＨコンバータ２１２−１は、フィードバック信号ＦＢの各サイクルについてその累積値に値Ｆ＜ｋ：０＞を加算する。ＭＡＳＨコンバータ２１２−２は、フィードバック信号ＦＢの各サイクルについてその累積値にＭＡＳＨコンバータ２１２−１の累積値を加算する。ＭＡＳＨコンバータ２１２−３は、フィードバック信号ＦＢの各サイクルについてその累積値にＭＡＳＨコンバータ２１２−２の累積値を加算する。ＭＡＳＨコンバータ２１２−１〜２１２−３のキャリー（オーバーフロー）ビットは、合計論理７０２の入力（オーバーフロー１，オーバーフロー２およびオーバーフロー３と呼ばれる）に結合されている。ＭＡＳＨコンバータ２１２−１〜２１２−３のうちのいずれかが次数選択信号ＭＯによってディスエーブルにされる場合、それぞれのキャリー（オーバーフロー）ビットはゼロである。
合計論理７０２は、フィードバック信号ＦＢを受信するように結合されたクロック入力と、整数値Ｎを受信するための入力と、ｍａｓｈ次数信号（ＭＯ＜２：０＞）を受信するように結合された入力とを有する。合計論理７０２の出力は、分周器制御信号Ｙ［ｎ］を提供する。合計論理７０２は、オーバーフローの値と整数値Ｎとを組み合わせて、フィードバック信号ＦＢの各サイクルについて出力値Ｙ［ｎ］を生成する。ｍａｓｈ次数信号ＭＯ＜２：０＞は、計算に使用されるＭＡＳＨコンバータ２１２−１〜２１２−３の数を決定する。１次計算には、ＭＡＳＨコンバータ２１２−１からのオーバーフロー１のみが使用される。２次計算には、ＭＡＳＨコンバータ２１２−１および２１２−２からのそれぞれのオーバーフロー１およびオーバーフロー２のみが使用される。３次計算には、全てのオーバーフロー１，２および３が使用される。Ｙ［ｎ］の値は、Ｎ−ＯからＮ＋Ｏ＋１の間で変動し、ここでＯは選択された次数である（たとえば、１次、２次または３次についてそれぞれＯ＝１，２または３）。
図８は、ＦＳＭ２１４の一例を示すブロック図である。ＦＳＭ２１４は、周波数比較ユニット８０２と、粗制御ユニット８０４と、ロック検出ユニット８０６と、リセットユニット８０８と、パラメータユニット８１０と、クロックロス検出ユニット８１２とを含む。周波数比較ユニット８０２は、基準信号ＲＥＦおよびフィードバック信号ＦＢを受信するように結合された入力を含む。周波数比較ユニット８０２は、基準周波数Ｒｒｅｆとフィードバック周波数Ｆｆｂとを比較して位相誤差を出力するように動作可能である。周波数比較ユニット８０２は、ロック検出ユニット８０６にも粗制御ユニット８０４にも位相誤差を出力する。ロック検出ユニット８０６は、周波数比較ユニット８０２によって求められた位相誤差に基づいてロック信号（Ｌｏｃｋ）を生成することができる。パラメータユニット８１０は、周波数比較ユニット８０２によって実行される周波数比較の精度を指定する入力（Param Input）を含み得る。パラメータユニット８１０は、比較動作の精度を設定するために周波数比較ユニット８０２の入力に結合された出力を含み得る。
粗制御ユニット８０４は、ファインイネーブル信号によってＰＬＬ取得ループがイネーブルにされる前に周波数帯域選択信号ＦＢＳおよび自動ＶＣＯ選択信号ＡＵＴＯを発振器２０４に提供するように動作可能である。粗制御ユニット８０４は、特定の周波数帯域を選択する、または周波数帯域を自動的に選択するように粗制御ユニット８０４に指示するのに使用可能な制御入力を受信することができる。自動モードでは、粗制御ユニット８０４は、バイナリハント動作を実行して、周波数比較ユニット８０２によって求められた位相誤差に基づいて発振器２０４のための特定の周波数帯域を選択する。周波数ハントが正確な周波数帯域を生じさせると、粗制御ユニット８０４は、ファインイネーブル信号をデアサートして、ＰＬＬ取得を起動する。ファインイネーブル信号は、ＶＣＯおよびＶＣＯ帯域選択中は、固定された電圧（プログラム可能であり得る）値に保持されることができる。
粗制御ユニット８０４は、複数の状態を実現することができる。粗制御ユニット８０４は、上記のさまざまな入力に基づいて１つの状態から別の状態に遷移することができる。１つの状態は「取得状態」と称される。取得状態では、粗制御ユニット８０４は、発振器２０４に結合された周波数帯域選択信号ＦＢＳの１つ以上の値を生成することができる。粗制御ユニット８０４は、自動的にまたは制御入力を介した特定の入力の受信に応答してＦＢＳ値を生成することができる。取得状態にあるとき、粗制御ユニット８０４は、ＳＤＭ２０９のために１次を選択するようにｍａｓｈ次数信号ＭＯを設定することもできる。これにより、帯域ハント中のＰＬＬ１０８の選択された出力周波数の高速取得が可能になる。帯域ハントが完了すると、粗制御ユニット８０４は、ＳＤＭ２０９のために異なる次数を選択するようにｍａｓｈ次数信号ＭＯを設定することができ、または外部制御入力がＳＤＭ２０９に当該次数を提供することを可能にすることができる。たとえば、ＦＢＳが固定される場合、ＳＤＭ２０９は３次であるように構成可能であり、これにより精度を向上させてジッタを減少させることができる。これは、ファインイネーブル信号をデアサートする前になされる。
リセット回路８０８は、リセット信号に応答して周波数比較ユニット８０２、ロック検出ユニット８０６および粗制御ユニット８０４をリセットするように構成されている。クロックロス検出ユニット８１２は、基準信号ＲＥＦまたはフィードバック信号ＦＢのいずれかの喪失に応答してクロックロス信号をアサートするように構成されている。
図９は、多数の異なるプログラム可能なタイルを含むＦＰＧＡ９００の例示的なアーキテクチャを示し、当該タイルは、マルチギガビット送受信機（「ＭＧＴ」）９０１と、構成可能な論理ブロック（「ＣＬＢ」）９０２と、ランダムアクセスメモリブロック（「ＢＲＡＭ」）９０３と、入力／出力ブロック（「ＩＯＢ」）９０４と、構成およびクロッキング論理（「ＣＯＮＦＩＧ／ＣＬＯＣＫＳ」）９０５と、デジタル信号処理ブロック（「ＤＳＰ」）９０６と、専用の入力／出力ブロック（「Ｉ／Ｏ」）９０７（たとえば、構成ポートおよびクロックポート）と、デジタルクロックマネージャ、アナログ・デジタルコンバータ、システムモニタリング論理などの他のプログラム可能な論理９０８とを含む。いくつかのＦＰＧＡは、専用のプロセッサブロック（「ＰＲＯＣ」）９１０も含む。
いくつかのＦＰＧＡでは、図９の上部に含まれる例によって示されるように、各々のプログラム可能なタイルは、同一のタイル内にプログラム可能な論理要素の入力および出力端子９２０への接続を有する少なくとも１つのプログラム可能な相互接続要素（「ＩＮＴ」）９１１を含み得る。各々のプログラム可能な相互接続要素９１１（「相互接続要素９１１」とも称される）は、同一のタイルまたは他のタイル内の隣接するプログラム可能な相互接続要素の相互接続セグメント９２２への接続も含み得る。各々のプログラム可能な相互接続要素９１１は、論理ブロック（図示せず）間の一般的なルーティングリソースの相互接続セグメント９２４への接続も含み得る。一般的なルーティングリソースは、論理ブロック（図示せず）間にルーティングチャネルを含み得て、当該ルーティングチャネルは、相互接続セグメント（たとえば、相互接続セグメント９２４）のトラックと、相互接続セグメントを接続するためのスイッチブロック（図示せず）とを備える。一般的なルーティングリソースの相互接続セグメント（たとえば、相互接続セグメント９２４）は、１つ以上の論理ブロックにまたがっていてもよい。プログラム可能な相互接続要素９１１は、一般的なルーティングリソースとともに、図示されているＦＰＧＡのためのプログラム可能な相互接続構造（「プログラム可能な相互接続」）を実現する。以下でさらに説明するように、いくつかの例では、相互接続要素９１１のうちのいくつかまたは全ては、ＴＣＡＭの効率的な実現のためにさらなる回路を含んでいてもよい。
例示的な実現例では、ＣＬＢ９０２は、ユーザ論理プラス単一のプログラム可能な相互接続要素（「ＩＮＴ」）９１１を実現するようにプログラムすることができる構成可能な論理要素（「ＣＬＥ」）９１２を含み得る。ＢＲＡＭ９０３は、１つ以上のプログラム可能な相互接続要素に加えて、ＢＲＡＭ論理要素（「ＢＲＬ」）９１３を含み得る。一般に、タイルに含まれる相互接続要素の数は、当該タイルの高さに左右される。示されている例では、ＢＲＡＭタイルは、５個のＣＬＢと同一の高さを有しているが、他の個数（たとえば、４個）も使用されてもよい。ＤＳＰタイル９０６は、適切な数のプログラム可能な相互接続要素に加えて、ＤＳＰ論理要素（「ＤＳＰＬ」）９１４を含み得る。ＩＯＢ９０４は、たとえば、プログラム可能な相互接続要素９１１の１つのインスタンスに加えて、入力／出力論理要素（「ＩＯＬ」）９１５の２つのインスタンスを含み得る。当業者に明らかであるように、たとえばＩ／Ｏ論理要素９１５に接続される実際のＩ／Ｏパッドは、一般に、入力／出力論理要素９１５の領域に限定されない。
示されている例では、ダイ（図９に図示）の中央付近の水平領域は、構成、クロックおよび他の制御論理に使用される。この水平領域から延在する垂直列９０９は、ＦＰＧＡの幅全体にわたってクロックおよび構成信号を分配することに使用される。
図９に示されるアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの大部分を構成する規則的な列状構造を乱すさらなる論理ブロックを含む。当該さらなる論理ブロックは、プログラム可能なブロックおよび／または専用の論理であってもよい。たとえば、プロセッサブロック９１０は、ＣＬＢおよびＢＲＡＭのいくつかの列にまたがっている。プロセッサブロック９１０は、単一のマイクロプロセッサからマイクロプロセッサ、メモリコントローラ、周辺装置などの完全なプログラム可能な処理システムまでのさまざまな構成要素を含み得る。
なお、図９は、単に例示的なＦＰＧＡアーキテクチャを示すよう意図されている。たとえば、１行の論理ブロックの数、行の相対幅、行の数および順序、行に含まれる論理ブロックのタイプ、論理ブロックの相対サイズ、ならびに図９の上部に含まれる相互接続／論理実現例は、純粋に例示的なものである。たとえば、実際のＦＰＧＡでは、ＣＬＢがどこに現れてもＣＬＢの２つ以上の隣接する行が一般に含まれており、ユーザ論理の効率的な実現を容易にするが、隣接するＣＬＢ行の数はＦＰＧＡの全体サイズによってさまざまである。別の例では、ＦＰＧＡは、プロセッサブロック９１０の代わりにまたはプロセッサブロック９１０に加えて、処理システム全体（たとえば、プロセッサ、メモリ、周辺装置など）を含んでいてもよい。このような実現例では、システムオンチップ（Ｓｏｃ）は、処理システムと通信するプログラム可能なファブリック（ＦＰＧＡ９００に示されるようなプログラム可能な論理）を含んでいてもよい。
一例では、ＦＰＧＡ９００は、上記のように１つ以上のＰＬＬ１０８を含み得る。ＰＬＬ１０８は、ＭＧＴ９０１にクロック信号を提供するのに使用することができる。これにより、ＦＰＧＡ９００は、互いの整数倍ではないさまざまなラインレートで複数のＭＧＴ９０１を動作させることができる。ＰＬＬ１０８は、単一の基準発振器（図９には図示せず）を使用して分数倍数で様々なクロックを生成することができる。基準発振器が１つだけ必要であるので、ＰＬＬ１０８はＦＰＧＡ９００の貴重なＩＯリソースを節約することができる。また、ＰＬＬ１０８は、ＭＧＴ９０１のさまざまなアプリケーションによって要求され得るさまざまなＰＰＭ精度要件で構成されることができる。
図１０は、ＰＬＬ回路を動作させる例示的な方法１０００を示すフロー図である。方法１０００は、上記のＰＬＬ回路１０８によって実行され得る。動作１００２において、ＰＬＬ回路１０８は、基準周波数を有する基準信号とフィードバック周波数を有するフィードバック信号との比較に応答して誤差信号を生成する。動作１００４において、ＰＬＬ回路１０８は、誤差信号および周波数帯域選択信号に基づいて、出力周波数を有する出力信号を生成するように発振器を制御する。動作１００６において、ＰＬＬ回路１０８は、分周器制御信号に基づいて出力信号の出力周波数を分周してフィードバック信号を生成する。動作１００８において、ＰＬＬ回路１０８は、周波数乗数の整数値および小数値を示す入力に基づいて、ＳＤＭを使用して分周器制御信号を生成する。動作１０１０において、ＰＬＬ１０８は、取得状態において、周波数帯域選択信号を生成して、ＳＤＭの次数を設定する。
ここで、いくつかのさらなる例は以下の通りである。
一例では、位相ロックループ（ＰＬＬ）回路が提供され得る。このようなＰＬＬは、基準周波数を有する基準信号とフィードバック周波数を有するフィードバック信号との比較に応答して誤差信号を生成するように動作可能な誤差検出器と、上記誤差検出器に結合され、上記誤差信号および周波数帯域選択信号に基づいて、出力周波数を有する出力信号を提供するように動作可能な発振器とを含み得て、上記出力周波数は、上記基準周波数の周波数乗数倍であり、上記ＰＬＬはさらに、上記発振器に結合され、分周器制御信号に基づいて上記出力信号の上記出力周波数を分周して上記フィードバック信号を生成するように動作可能な分周器と、上記分周器に結合され、上記周波数乗数の整数値および小数値を示す入力に基づいて上記分周器制御信号を生成するように動作可能なシグマデルタ変調器（ＳＤＭ）とを含み得て、上記ＳＤＭは、上記ＳＤＭの次数を選択するように動作可能な次数選択信号に応答し、上記ＰＬＬはさらに、取得状態において、上記周波数帯域選択信号を生成して、上記次数選択信号を介して上記ＳＤＭの上記次数を設定するように動作可能なステートマシンを含み得る。
いくつかのこのようなＰＬＬ回路では、上記ステートマシンは、上記取得状態において上記ＳＤＭの上記次数を１次に変更するように動作可能であり得て、上記ステートマシンは、ロック状態において上記ＳＤＭの上記次数を選択された次数に設定するように動作可能であり得る。
いくつかのこのようなＰＬＬ回路では、上記誤差検出器は、上記基準信号および上記フィードバック信号を受信するように結合された位相−周波数検出器（ＰＦＤ）と、上記ＰＦＤの出力を受信するように結合されたチャージポンプと、上記チャージポンプの出力を受信して上記誤差信号を提供するように結合されたローパスフィルタ（ＬＰＦ）とを含み得る。
いくつかのこのようなＰＬＬ回路では、上記チャージポンプは、各々が一対の電流源を有する少なくとも１つのチャージポンプ回路と、上記少なくとも１つのチャージポンプ回路の各々における上記一対の電流源をバイアスするように動作可能なバイアス回路とを含み得る。
いくつかのこのようなＰＬＬ回路では、上記少なくとも１つのチャージポンプ回路の各々は、上記それぞれの一対の電流源の間に結合された電流ステアリング回路を含み得て、上記電流ステアリング回路は、上記ＰＦＤの上記出力および差動出力に結合された一対の差動入力を有し、上記少なくとも１つのチャージポンプ回路の各々はさらに、上記差動出力の端部にそれぞれ結合された入力と、上記差動出力の第１の端部に結合された出力とを有する差動増幅器を含み得て、上記差動出力の第２の端部は、上記ＬＰＦに結合され得る。
いくつかのこのようなＰＬＬ回路では、上記バイアス回路は、基準電圧を生成するように動作可能な基準回路と、上記基準電圧および上記ＬＰＦにおけるキャパシタの両端の電圧をそれぞれ受信するように結合された入力を有し、上記少なくとも１つのチャージポンプ回路の各々における上記一対の電流源における１つの電流源に結合された出力を有する差動増幅器とを含み得る。
いくつかのこのようなＰＬＬ回路では、上記ＳＤＭは、複数のカスケード接続された多段ノイズシェーピング（ＭＡＳＨ）コンバータを含み得て、入力ＭＡＳＨコンバータは、上記小数値を示す上記入力を受信するように結合され得て、上記ＳＤＭはさらに、上記複数のＭＡＳＨコンバータに結合され、上記整数値を示す上記入力と選択された数の上記ＭＡＳＨコンバータの出力から導き出された値とを合計するように動作可能な合計回路を含み得て、上記選択された数は、上記次数選択信号に基づく。
いくつかのこのようなＰＬＬ回路では、上記発振器は、少なくとも１つの電圧制御発振器（ＶＣＯ）を含み得る。
いくつかのこのようなＰＬＬ回路では、上記有限ステートマシンは、上記基準信号と上記フィードバック信号とを比較するように動作可能な周波数比較ユニットと、少なくとも一部には上記周波数比較ユニットの出力に基づいて、上記周波数帯域選択信号を介して上記発振器の複数の周波数帯域のうちのある周波数帯域を選択するように動作可能な粗制御ユニットと、上記ＰＬＬのロック状態を検出するように動作可能なロック検出ユニットとを含み得る。
いくつかのこのようなＰＬＬ回路では、上記分周器は、上記発振器の上記出力信号から導き出される入力クロックおよび上記分周器制御信号から導き出される分周器値を受信するように結合されたリップルダウンカウンタを含み得て、上記リップルダウンカウンタは、ロード信号に応答して上記分周器値をロードし、上記分周器はさらに、いつ上記リップルダウンカウンタがゼロに達するかを検出するように動作可能な制御回路と、上記制御回路の出力に結合されたデータ入力、上記ロード信号を提供するデータ出力、および上記入力クロックを受信するように結合されたクロック入力を有するフリップフロップと、上記入力クロックおよび上記ロード信号を受信するように結合され、上記フィードバック信号を生成するように動作可能なパルス幅拡張回路とを含み得る。
いくつかのこのようなＰＬＬ回路では、上記パルス幅拡張回路は、上記入力クロックを受信するように結合されたクロックポート、出力ポートおよびリセットポートを有する別のリップルダウンカウンタと、上記ロード信号を受信するように結合されたセットポート、上記別のリップルダウンカウンタの上記出力ポートに結合されたリセットポート、および出力ポートを有するセット−リセット（ＳＲ）ラッチと、上記ＳＲラッチの上記出力ポートに結合された第１の入力ポート、上記別のリップルダウンカウンタの上記出力に結合された第２の入力ポート、および上記別のリップルダウンカウンタの上記リセットポートに結合され、上記フィードバック信号を提供する出力ポートを有するＯＲゲートとを含み得る。
別の例では、集積回路（ＩＣ）が提供され得る。このようなＩＣは、少なくとも１つの送受信機と、基準周波数を有する基準信号を基準発振器から受信するように動作可能な入力と、上記少なくとも１つの送受信機の各々に結合された位相ロックループ（ＰＬＬ）とを含み得て、上記ＰＬＬは、上記基準信号とフィードバック周波数を有するフィードバック信号との比較に応答して誤差信号を生成するように動作可能な誤差検出器と、上記誤差検出器に結合され、上記誤差信号および周波数帯域選択信号に基づいて、出力周波数を有する出力信号を提供するように動作可能な発振器とを備え、上記出力周波数は、上記基準周波数の周波数乗数倍であり、上記ＰＬＬはさらに、上記発振器に結合され、分周器制御信号に基づいて上記出力信号の上記出力周波数を分周して上記フィードバック信号を生成するように動作可能な分周器と、上記分周器に結合され、上記周波数乗数の整数値および小数値を示す入力に基づいて上記分周器制御信号を生成するように動作可能なシグマデルタ変調器（ＳＤＭ）とを備え、上記ＳＤＭは、上記ＳＤＭの次数を選択するように動作可能な次数選択信号に応答し、上記ＰＬＬはさらに、取得状態において、上記周波数帯域選択信号を生成して、上記次数選択信号を介して上記ＳＤＭの上記次数を設定するように動作可能なステートマシンを備える。
いくつかのこのようなＩＣでは、上記ステートマシンは、上記取得状態において上記ＳＤＭの上記次数を１次に変更するように動作可能であり得て、上記ステートマシンは、ロック状態において上記ＳＤＭの上記次数を選択された次数に設定するように動作可能である。
いくつかのこのようなＩＣでは、上記誤差検出器は、上記基準信号および上記フィードバック信号を受信するように結合された位相−周波数検出器（ＰＦＤ）と、上記ＰＦＤの出力を受信するように結合されたチャージポンプと、上記チャージポンプの出力を受信して上記誤差信号を提供するように結合されたローパスフィルタ（ＬＰＦ）とを含み得る。
いくつかのこのようなＩＣでは、上記チャージポンプは、各々が一対の電流源を有する少なくとも１つのチャージポンプ回路と、上記少なくとも１つのチャージポンプ回路の各々における上記一対の電流源をバイアスするように動作可能なバイアス回路とを含み得て、上記少なくとも１つのチャージポンプ回路の各々は、上記それぞれの一対の電流源の間に結合された電流ステアリング回路を含み得て、上記電流ステアリング回路は、上記ＰＦＤの上記出力および差動出力に結合された一対の差動入力を有し、上記少なくとも１つのチャージポンプ回路の各々はさらに、上記差動出力の端部にそれぞれ結合された入力と、上記差動出力の第１の端部に結合された出力とを有する差動増幅器を含み得て、上記差動出力の第２の端部は、上記ＬＰＦに結合され得る。
いくつかのこのようなＩＣでは、上記バイアス回路は、基準電圧を生成するように動作可能な基準回路と、上記基準電圧および上記ＬＰＦにおけるキャパシタの両端の電圧をそれぞれ受信するように結合された入力を有し、上記少なくとも１つのチャージポンプ回路の各々における上記一対の電流源における１つの電流源に結合された出力を有する差動増幅器とを含み得る。いくつかのこのようなＩＣでは、上記有限ステートマシンは、上記基準信号と上記フィードバック信号とを比較するように動作可能な周波数比較ユニットと、少なくとも一部には上記周波数比較ユニットの出力に基づいて、上記周波数帯域選択信号を介して上記発振器の複数の周波数帯域のうちのある周波数帯域を選択するように動作可能な粗制御ユニットと、上記ＰＬＬのロック状態を検出するように動作可能なロック検出ユニットとを含み得る。
いくつかのこのようなＩＣでは、上記分周器は、上記発振器の上記出力信号から導き出される入力クロックおよび上記分周器制御信号から導き出される分周器値を受信するように結合されたリップルダウンカウンタを含み得て、上記リップルダウンカウンタは、ロード信号に応答して上記分周器値をロードし、上記分周器はさらに、いつ上記リップルダウンカウンタがゼロに達するかを検出するように動作可能な制御回路と、上記制御回路の出力に結合されたデータ入力、上記ロード信号を提供するデータ出力、および上記入力クロックを受信するように結合されたクロック入力を有するフリップフロップと、上記入力クロックおよび上記ロード信号を受信するように結合され、上記フィードバック信号を生成するように動作可能なパルス幅拡張回路とを含み得る。
いくつかのこのようなＩＣでは、上記パルス幅拡張回路は、上記入力クロックを受信するように結合されたクロックポート、出力ポートおよびリセットポートを有する別のリップルダウンカウンタと、上記ロード信号を受信するように結合されたセットポート、上記別のリップルダウンカウンタの上記出力ポートに結合されたリセットポート、および出力ポートを有するセット−リセット（ＳＲ）ラッチと、上記ＳＲラッチの上記出力ポートに結合された第１の入力ポート、上記別のリップルダウンカウンタの上記出力に結合された第２の入力ポート、および上記別のリップルダウンカウンタの上記リセットポートに結合され、上記フィードバック信号を提供する出力ポートを有するＯＲゲートとを含み得る。
さらに別の例では、ＰＬＬ回路を動作させる方法が提供され得る。このようなＰＬＬ回路を動作させる方法は、基準周波数を有する基準信号とフィードバック周波数を有するフィードバック信号との比較に応答して誤差信号を生成するステップと、上記誤差信号および周波数帯域選択信号に基づいて、出力周波数を有する出力信号を生成するように発振器を制御するステップとを含み得て、上記出力周波数は、上記基準周波数の周波数乗数倍であり、上記方法はさらに、分周器制御信号に基づいて上記出力信号の上記出力周波数を分周して上記フィードバック信号を生成するステップと、上記周波数乗数の整数値および小数値を示す入力に基づいて、シグマデルタ変調器（ＳＤＭ）を使用して上記分周器制御信号を生成するステップとを含み得て、上記ＳＤＭは、上記ＳＤＭの次数を選択するように動作可能な次数選択信号に応答し、上記方法はさらに、取得状態において、上記周波数帯域選択信号を生成して、上記次数選択信号を介して上記ＳＤＭの上記次数を設定するステップを含み得る。
上記は特定の例に向けられているが、その基本的な範囲から逸脱することなく他のおよびさらなる例が考案されてもよく、その範囲は以下の特許請求の範囲によって決定される。

Claims (12)

  1. 位相ロックループ（ＰＬＬ）回路（１０８）であって、
    基準周波数を有する基準信号（２１６）とフィードバック周波数を有するフィードバック信号（２２２）との比較に応答して誤差信号（２１８）を生成するように動作可能な誤差検出器（２０２）と、
    前記誤差検出器（２０２）に結合され、前記誤差信号（２１８）および周波数帯域選択信号（２２６）に基づいて、出力周波数を有する出力信号（２１０）を提供するように動作可能な発振器（２０４）とを備え、前記出力周波数は、前記基準周波数の周波数乗数倍であり、前記ＰＬＬ回路（１０８）はさらに、
    前記発振器（２０４）に結合され、分周器制御信号（２２４）に基づいて前記出力信号（２１０）の前記出力周波数を分周して前記フィードバック信号（２２２）を生成するように動作可能な分周器（２０８）と、
    前記分周器（２０８）に結合され、前記周波数乗数の整数値（２２８）および小数値（２３０）を示す入力に基づいて前記分周器制御信号（２２４）を生成するように動作可能なシグマデルタ変調器（ＳＤＭ（２０９））とを備え、前記ＳＤＭ（２０９）は、前記ＳＤＭ（２０９）の次数を選択するように動作可能な次数選択信号（２３２）に応答して選択的にイネーブルになる複数の段を含み、前記ＰＬＬ回路（１０８）はさらに、
    取得状態において、前記周波数帯域選択信号（２２６）を生成して、前記次数選択信号（２３２）を介して前記ＳＤＭ（２０９）の前記次数を設定するように動作可能なステートマシン（２１４）を備える、ＰＬＬ回路（１０８）。
  2. 前記ステートマシン（２１４）は、前記取得状態において前記ＳＤＭ（２０９）の前記次数を１次に変更するように動作可能であり、前記ステートマシン（２１４）は、ロック状態において前記ＳＤＭ（２０９）の前記次数を選択された次数に設定するように動作可能である、請求項１に記載のＰＬＬ回路。
  3. 前記誤差検出器（２０２）は、
    前記基準信号（２１６）および前記フィードバック信号（２２２）を受信するように結合された位相−周波数検出器（ＰＦＤ（３０２））と、
    前記ＰＦＤ（３０２）の出力（３１０）を受信するように結合されたチャージポンプ（３０４）と、
    前記チャージポンプの出力（３１２）を受信して前記誤差信号（２１８）を提供するように結合されたローパスフィルタ（ＬＰＦ（３０８））とを備える、請求項１または２に記載のＰＬＬ回路。
  4. 前記チャージポンプ（３０４）は、
    各々が一対の電流源（Ｉｕｐ，Ｉｄｏｗｎ）を有する少なくとも１つのチャージポンプ回路（３０６）と、
    前記少なくとも１つのチャージポンプ回路（３０６）の各々における前記一対の電流源（Ｉｕｐ，Ｉｄｏｗｎ）をバイアスするように動作可能なバイアス回路（４０６）とを備える、請求項３に記載のＰＬＬ回路。
  5. 前記少なくとも１つのチャージポンプ回路（３０６）の各々は、
    前記それぞれの一対の電流源（Ｉｕｐ，Ｉｄｏｗｎ）の間に結合された電流ステアリング回路を備え、前記電流ステアリング回路は、前記ＰＦＤ（３０２）の前記出力に結合された一対の差動入力（Ｐｕｐ，Ｐｕｐ＿ｂおよびＰｄｎ，Ｐｄｎ＿ｂ）と、差動出力（Ｖｃｔｒｌ，Ｖｘ）とを有し、前記少なくとも１つのチャージポンプ回路（３０６）の各々はさらに、
    前記差動出力（Ｖｃｔｒｌ，Ｖｘ）の第１の端部および第２の端部にそれぞれ結合された入力と、前記差動出力の前記第１の端部に結合された出力とを有する差動増幅器（４０２）を備え、
    前記差動出力の前記第２の端部は、前記ＬＰＦ（３０８）に結合される、請求項４に記載のＰＬＬ回路。
  6. 前記バイアス回路（４０６）は、
    基準電圧（Ｖｒｅｆ）を生成するように動作可能な基準回路（４０８）と、
    差動増幅器（４０４）とを備え、前記差動増幅器（４０４）は、前記基準電圧（Ｖｒｅｆ）および前記ＬＰＦ（３０８）におけるキャパシタ（Ｃｚ）の両端間の電圧をそれぞれ受信するように結合された入力と、前記少なくとも１つのチャージポンプ回路（３０６）の各々における前記一対の電流源における１つの電流源（Ｉｕｐ，Ｉｄｏｗｎ）に結合された出力とを有する、請求項５に記載のＰＬＬ回路。
  7. 前記ＳＤＭ（２０９）は、
    カスケード接続された複数の多段ノイズシェーピング（ＭＡＳＨ）コンバータ（２１２）を備え、入力ＭＡＳＨコンバータ（２１２−１）は、前記小数値（２３０）を示す前記入力を受信するように結合され、前記ＳＤＭ（２０９）はさらに、
    前記複数のＭＡＳＨコンバータ（２１２）に結合され、前記整数値（２２８）を示す前記入力と、前記複数のＭＡＳＨコンバータ（２１２）のうちの選択された数の前記ＭＡＳＨコンバータの出力から導き出された値とを合計するように動作可能な合計回路（７０２）を備え、前記選択された数は、前記次数選択信号（２３２）に基づく、請求項１〜６のいずれか１項に記載のＰＬＬ回路。
  8. 前記発振器（２０４）は、少なくとも１つの電圧制御発振器ＶＣＯを備える、請求項１〜７のいずれか１項に記載のＰＬＬ回路。
  9. 前記ステートマシン（２１４）は、
    前記基準信号（２１６）と前記フィードバック信号（２２２）とを比較するように動作可能な周波数比較ユニット（８０２）と、
    少なくとも一部には前記周波数比較ユニット（８０２）の出力に基づいて、前記周波数帯域選択信号（２２６）を介して前記発振器（２０４）の複数の周波数帯域のうちのある周波数帯域を選択するように動作可能な粗制御ユニット（８０４）と、
    前記ＰＬＬ回路（１０８）のロック状態を検出するように動作可能なロック検出ユニット（８０６）とを備える、請求項１〜８のいずれか１項に記載のＰＬＬ回路。
  10. 前記分周器（２０８）は、
    前記発振器（２０４）の前記出力信号（２１０）から導き出される入力クロックおよび前記分周器制御信号（２２４）から導き出される分周器値を受信するように結合されたリップルダウンカウンタ（５０２）を備え、前記リップルダウンカウンタ（５０２）は、ロード信号（ＬＥ）に応答して前記分周器値をロードし、前記分周器（２０８）はさらに、
    いつ前記リップルダウンカウンタがゼロに達するかを検出するように動作可能な制御回路（５０６）と、
    前記制御回路（５０６）の出力に結合されたデータ入力（ＤＰ）、前記ロード信号（ＬＥ）を提供するデータ出力（ＱＰ）、および前記入力クロックを受信するように結合されたクロック入力を有するフリップフロップ（５０８）と、
    前記入力クロックおよび前記ロード信号（ＬＥ）を受信するように結合され、前記フィードバック信号（２２２）を生成するように動作可能なパルス幅拡張回路（５１１）とを備える、請求項１〜９のいずれか１項に記載のＰＬＬ回路。
  11. 前記パルス幅拡張回路（５１１）は、
    前記入力クロックを受信するように結合されたクロックポート、出力ポートおよびリセットポートを有する別のリップルダウンカウンタ（５１２）と、
    前記ロード信号（ＬＥ）を受信するように結合されたセットポート、前記別のリップルダウンカウンタ（５１２）の前記出力ポートに結合されたリセットポート、および出力ポートを有するセット−リセット（ＳＲ）ラッチ（５１０）と、
    前記ＳＲラッチ（５１０）の前記出力ポートに結合された第１の入力ポート、前記別のリップルダウンカウンタ（５１２）の前記出力ポートに結合された第２の入力ポート、および前記別のリップルダウンカウンタ（５１２）の前記リセットポートに結合され、前記フィードバック信号（２２２）を提供する出力ポートを有するＯＲゲート（５１４）とを備える、請求項１０に記載のＰＬＬ回路。
  12. 位相ロックループ（ＰＬＬ）回路（１０８）を動作させる方法（１０００）であって、
    基準周波数を有する基準信号とフィードバック周波数を有するフィードバック信号との比較に応答して誤差信号を生成するステップ（１００２）と、
    前記誤差信号および周波数帯域選択信号に基づいて、出力周波数を有する出力信号を生成するように発振器を制御するステップ（１００４）とを備え、前記出力周波数は、前記基準周波数の周波数乗数倍であり、前記方法（１０００）はさらに、
    分周器制御信号に基づいて前記出力信号の前記出力周波数を分周して前記フィードバック信号を生成するステップ（１００６）と、
    前記周波数乗数の整数値および小数値を示す入力に基づいて、シグマデルタ変調器（ＳＤＭ）を使用して前記分周器制御信号を生成するステップ（１００８）とを備え、前記ＳＤＭは、前記ＳＤＭの次数を選択するように動作可能な次数選択信号に応答して選択的にイネーブルになる複数の段を含み、前記方法（１０００）はさらに、
    取得状態において、前記周波数帯域選択信号を生成して、前記次数選択信号を介して前記ＳＤＭの前記次数を設定するステップ（１０１０）を備える、方法。
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