KR20230079723A - 위상 쉬프터를 포함하는 분수 분주기 및 이를 포함하는 분수 분주형 위상 고정 루프 - Google Patents

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Abstract

분수 분주기는 정수 분주기, 델타-시그마 변조기, 위상 쉬프터, 양자화 노이즈 제거기 및 디지털-시간 변환기를 포함한다. 정수 분주기는 입력 클럭 신호 및 제1 제어 신호에 기초하여 제1 분주 클럭 신호를 생성한다. 델타-시그마 변조기는 제1 분주 클럭 신호 및 주파수 제어 워드에 기초하여 델타-시그마 변조 신호를 생성한다. 위상 쉬프터는 복수의 클럭 신호들, 제1 분주 클럭 신호 및 델타-시그마 변조기의 양자화 노이즈에 대응하는 제2 제어 신호에 기초하여 제2 분주 클럭 신호를 생성한다. 양자화 노이즈 제거기는 델타-시그마 변조기의 양자화 노이즈에 기초하여 제2 제어 신호 및 디지털 제어 워드를 생성한다. 디지털-시간 변환기는 제2 분주 클럭 신호 및 디지털 제어 워드에 기초하여 최종 분주 클럭 신호를 생성한다.

Description

위상 쉬프터를 포함하는 분수 분주기 및 이를 포함하는 분수 분주형 위상 고정 루프{FRACTIONAL DIVIDER WITH PHASE SHIFTER AND FRACTIONAL PHASE LOCKED LOOP INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 위상 쉬프터를 포함하는 분수 분주기, 및 상기 분수 분주기를 포함하는 분수 분주형 위상 고정 루프에 관한 것이다.
메모리, 통신 장치, 또는 그래픽 장치와 같은 주변 장치들의 속도 및 데이터 전송율의 개선에도 불구하고, 주변 장치들의 동작 속도는 프로세서들의 동작 속도를 따라 잡을 수 없었고, 항상 새로운 프로세서들과 그들의 주변 장치들 간에는 속도 차이가 존재해 왔다. 따라서, 고성능 디지털 시스템에서는 주변 장치들의 대폭적인 속도 개선이 요구되어 왔다.
예를 들어, 메모리 장치와 메모리 컨트롤러 간의 데이터 전송과 같이 클럭 신호에 동기시켜 데이터를 전송하는 입출력 방식에서는, 버스의 부하가 커지고 전송 주파수가 빨라짐에 따라 클럭 신호와 데이터 간의 시간적 동기를 이루는 것이 매우 중요하다. 이러한 목적으로 사용될 수 있는 회로는 위상 고정 루프(Phase Locked Loop; PLL), 지연 고정 루프(Delay Locked Loop; DLL) 등이 있다. 이러한 위상 고정 루프 및 지연 고정 루프는 다양한 응용 회로에서 사용되고 있다.
본 발명의 일 목적은 디지털-시간 변환기(Digital-to-Time Converter; DTC)를 포함하면서, 위상 쉬프터를 이용하여 디지털-시간 변환기의 동적 범위(dynamic range)를 줄이고 파워 소모 및 면적이 감소될 수 있는 분수 분주기를 제공하는 것이다.
본 발명의 다른 목적은 상기 분수 분주기를 포함하는 분수 분주형 위상 고정 루프를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 분수 분주기는 정수 분주기, 델타-시그마 변조기, 위상 쉬프터, 양자화 노이즈 제거기 및 디지털-시간 변환기를 포함한다. 상기 정수 분주기는 적어도 일부 위상이 중첩하는 복수의 클럭 신호들 중 하나를 입력 클럭 신호로 수신하고, 상기 입력 클럭 신호 및 제1 제어 신호에 기초하여 제1 분주 클럭 신호를 생성한다. 상기 델타-시그마 변조기는 상기 제1 분주 클럭 신호 및 주파수 제어 워드에 기초하여 델타-시그마 변조 신호를 생성한다. 상기 위상 쉬프터는 상기 복수의 클럭 신호들, 상기 제1 분주 클럭 신호 및 상기 델타-시그마 변조기의 양자화 노이즈에 대응하는 제2 제어 신호에 기초하여 제2 분주 클럭 신호를 생성한다. 상기 양자화 노이즈 제거기는 상기 델타-시그마 변조기의 상기 양자화 노이즈에 기초하여 상기 제2 제어 신호 및 디지털 제어 워드를 생성한다. 상기 디지털-시간 변환기는 상기 제2 분주 클럭 신호 및 상기 디지털 제어 워드에 기초하여 최종 분주 클럭 신호를 생성한다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 분수 분주형 위상 고정 루프는 위상 주파수 검출기, 루프 필터, 다위상 전압 제어 발진기 및 분수 분주기를 포함한다. 상기 위상 주파수 검출기는 기준 클럭 신호 및 피드백 클럭 신호에 기초하여 위상 검출 신호를 생성한다. 상기 루프 필터는 상기 위상 검출 신호에 기초하여 출력 제어 신호를 생성한다. 상기 다위상 전압 제어 발진기는 상기 출력 제어 신호에 기초하여 적어도 일부 위상이 중첩하는 복수의 클럭 신호들을 생성하고, 상기 복수의 클럭 신호들 중 하나를 출력 클럭 신호로 출력한다. 상기 분수 분주기는 상기 출력 클럭 신호를 분주하여 상기 피드백 클럭 신호를 생성하고, 정수 분주기, 델타-시그마 변조기, 위상 쉬프터, 양자화 노이즈 제거기 및 디지털-시간 변환기를 포함한다. 상기 정수 분주기는 상기 출력 클럭 신호 및 제1 제어 신호에 기초하여 제1 분주 클럭 신호를 생성한다. 상기 델타-시그마 변조기는 상기 제1 분주 클럭 신호 및 주파수 제어 워드에 기초하여 델타-시그마 변조 신호를 생성한다. 상기 위상 쉬프터는 상기 복수의 클럭 신호들, 상기 제1 분주 클럭 신호 및 상기 델타-시그마 변조기의 양자화 노이즈에 대응하는 제2 제어 신호에 기초하여 제2 분주 클럭 신호를 생성한다. 상기 양자화 노이즈 제거기는 상기 위상 검출 신호 및 상기 델타-시그마 변조기의 상기 양자화 노이즈에 기초하여 상기 제2 제어 신호 및 디지털 제어 워드를 생성한다. 상기 디지털-시간 변환기는 상기 제2 분주 클럭 신호 및 상기 디지털 제어 워드에 기초하여 상기 피드백 클럭 신호를 생성한다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 분수 분주기는 정수 분주기, 델타-시그마 변조기, 제1 가산기, 위상 쉬프터, 제2 가산기, 양자화 노이즈 제거기 및 디지털-시간 변환기를 포함한다. 상기 정수 분주기는 적어도 일부 위상이 중첩하는 복수의 클럭 신호들 중 하나를 입력 클럭 신호로 수신하고, 상기 입력 클럭 신호 및 제1 제어 신호에 기초하여 상기 입력 클럭 신호가 정수 분주된 제1 분주 클럭 신호를 생성한다. 상기 델타-시그마 변조기는 상기 제1 분주 클럭 신호, 및 정수 값 및 분수 값을 포함하는 주파수 제어 워드에 기초하여, 델타-시그마 변조 신호를 생성한다. 상기 제1 가산기는 상기 주파수 제어 워드의 상기 정수 값과 상기 델타-시그마 변조 신호를 더하여 상기 제1 제어 신호를 생성한다. 상기 위상 쉬프터는 상기 복수의 클럭 신호들, 상기 제1 분주 클럭 신호 및 상기 델타-시그마 변조기의 양자화 노이즈를 나타내는 양자화 에러 신호의 제1 부분에 대응하는 제2 제어 신호에 기초하여, 상기 입력 클럭 신호가 분수 분주된 제2 분주 클럭 신호를 생성한다. 상기 제2 가산기는 상기 주파수 제어 워드의 상기 분수 값에서 상기 델타-시그마 변조 신호를 감산하여 차이 신호를 생성한다. 상기 양자화 노이즈 제거기는 상기 차이 신호를 적분하여 상기 델타-시그마 변조기의 상기 양자화 노이즈를 나타내는 상기 양자화 에러 신호를 생성하고, 상기 양자화 에러 신호의 상기 제1 부분과 다른 제2 부분에 대응하는 제3 제어 신호에 기초하여 디지털 제어 워드를 생성한다. 상기 디지털-시간 변환기는 상기 제2 분주 클럭 신호 및 상기 디지털 제어 워드에 기초하여 상기 입력 클럭 신호가 분수 분주된 최종 분주 클럭 신호를 생성한다. 상기 제1 분주 클럭 신호에 상기 델타-시그마 변조기의 상기 양자화 노이즈에 대응하는 시간 지연을 더하여 상기 최종 분주 클럭 신호가 생성된다. 상기 시간 지연이 (M+K)(M, K는 각각 자연수)개의 비트들을 포함하는 디지털 값으로 표현되는 경우에, 상기 위상 쉬프터는 상기 (M+K)개의 비트들 중 상위 M개의 비트들에 대응하는 코스(coarse) 시간 지연을 생성하고, 상기 디지털-시간 변환기는 상기 (M+K)개의 비트들 중 하위 K개의 비트들에 대응하는 파인(fine) 시간 지연을 생성한다.
상기와 같은 본 발명의 실시예들에 따른 분수 분주기는 다위상 클럭 신호에 기초하여 동작하는 위상 쉬프터를 포함할 수 있다. 정수 분주기 및 델타-시그마 변조기를 이용하여 클럭 신호를 분수 분주하고, 위상 쉬프터 및 디지털-시간 변환기를 이용하여 델타-시그마 변조기의 양자화 노이즈를 제거하기 위한 시간 지연을 생성하며, 이 때 위상 쉬프터가 코스 시간 지연을 생성하고 디지털-시간 변환기가 파인 시간 지연을 생성할 수 있다. 따라서, 디지털-시간 변환기보다 크기가 작고 파워 소모가 적은 위상 쉬프터를 이용하여 코스 디지털-시간 변환을 수행함으로써, 디지털-시간 변환기의 동적 범위를 종래 대비 감소시키고 설계 부담을 줄일 수 있으며, 분수 분주기 및 분수 분주형 위상 고정 루프의 파워 소모 및 면적이 감소될 수 있다.
도 1은 본 발명의 실시예들에 따른 분수 분주기를 나타내는 블록도이다.
도 2는 본 발명의 실시예들에 따른 분수 분주기에서 이용되는 복수의 클럭 신호들을 설명하기 위한 도면이다.
도 3은 도 1의 분수 분주기의 구체적인 일 예를 나타내는 블록도이다.
도 4는 도 3의 분수 분주기에 포함되는 누적기에서 생성되는 양자화 에러 신호를 설명하기 위한 도면이다.
도 5a, 5b, 5c 및 6은 도 3의 분수 분주기의 동작을 설명하기 위한 도면들이다.
도 7은 도 1의 분수 분주기의 구체적인 다른 예를 나타내는 블록도이다.
도 8은 도 7의 분수 분주기에 포함되는 누적기에서 생성되는 양자화 에러 신호를 설명하기 위한 도면이다.
도 9a, 9b 및 10은 도 8의 분수 분주기의 동작을 설명하기 위한 도면들이다.
도 11, 12 및 13은 본 발명의 실시예들에 따른 분수 분주형 위상 고정 루프를 나타내는 블록도들이다.
도 14는 본 발명의 실시예들에 따른 클럭 신호의 분수 분주 방법을 나타내는 순서도이다.
도 15는 본 발명의 실시예들에 따른 분수 분주형 위상 고정 루프를 포함하는 집적 회로를 나타내는 블록도이다.
도 16은 본 발명의 실시예들에 따른 분수 분주형 위상 고정 루프를 포함하는 디지털 처리 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 분수 분주기를 나타내는 블록도이다.
도 1을 참조하면, 분수(fractional 또는 fractional-N) 분주기(100)는 정수(integer 또는 integer-N) 분주기(200), 델타-시그마 변조기(Delta-Sigma Modulator; DSM)(300), 위상 쉬프터(Phase Shifter; PS)(400), 양자화 노이즈(quantization noise; Q-noise) 제거기(500) 및 디지털-시간 변환기(Digital-to-Time Converter; DTC)(600)를 포함한다. 분수 분주기(100)는 제1 가산기(250) 및 제2 가산기(350)를 더 포함할 수 있다.
일 실시예에서, 분수 분주기(100)는 분수 분주형(fractional 또는 fractional-N) 위상 고정 루프(Phase Locked Loop; PLL)에 포함될 수 있다. 정수 분주형(integer 또는 integer-N) 위상 고정 루프는 입력 클럭 신호의 입력 주파수의 정수 배의 출력 주파수를 가지는 출력 클럭 신호만을 생성할 수 있지만, 분수 분주형 위상 고정 루프는 입력 클럭 신호의 입력 주파수의 실수(real number) 배의 출력 주파수를 가지는 출력 클럭 신호를 생성할 수 있다. 분수 분주기(100)는 분수 분주형 위상 고정 루프의 주요 구성요소이며, 입력 주파수의 실수 배의 출력 주파수를 형성하는데 핵심적인 역할을 수행할 수 있다. 분수 분주기(100)를 포함하는 분수 분주형 위상 고정 루프의 구체적인 구성에 대해서는 도 11 등을 참조하여 후술하도록 한다.
정수 분주기(200)는 적어도 일부 위상이 중첩하는 복수의 클럭 신호들(CK_VCO<0>, CK_VCO<1>, ..., CK_VCO<2M-1>) 중 하나를 입력 클럭 신호(CK_VCO)로 수신하고, 입력 클럭 신호(CK_VCO) 및 제1 제어 신호(CON1)에 기초하여 제1 분주 클럭 신호(CK_DIV)를 생성한다. 제1 분주 클럭 신호(CK_DIV)는 입력 클럭 신호(CK_VCO)가 정수 분주된 신호일 수 있다. 제1 제어 신호(CON1)는 정수 분주기(200)의 분주비(예를 들어, 정수 값), 즉 입력 클럭 신호(CK_VCO)의 주파수를 제1 분주 클럭 신호(CK_DIV)의 주파수로 나눈 값을 나타낼 수 있다. 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>)은 다위상 클럭 신호(MPCK)로 지칭될 수도 있다.
일 실시예에서, 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>) 및 입력 클럭 신호(CK_VCO)는 분수 분주기(100)를 포함하는 분수 분주형 위상 고정 루프로부터 제공될 수 있다. 예를 들어, 분수 분주형 위상 고정 루프는 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>)을 생성하는 다위상(multi-phase) 전압 제어 발진기(Voltage Controlled Oscillator; VCO) 또는 다위상 디지털 제어 발진기(Digitally Controlled Oscillator; DCO)를 포함하고, 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>) 중 하나를 출력 클럭 신호(도 11의 CK_FOUT)로 출력할 수 있다. 입력 클럭 신호(CK_VCO)는 분수 분주형 위상 고정 루프의 출력인 출력 클럭 신호(CK_FOUT)에 대응할 수 있다.
일 실시예에서, 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>)은 제1 내지 제2M(M은 자연수) 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>)을 포함할 수 있다. 예를 들어, M-비트 다위상 디지털 제어 발진기를 이용하는 경우에, 동일한 주기를 가지면서 서로 다른 2M개의 위상들을 가지는 클럭 신호들을 획득할 수 있다.
도 2는 본 발명의 실시예들에 따른 분수 분주기에서 이용되는 복수의 클럭 신호들을 설명하기 위한 도면이다.
도 2를 참조하면, 제1 내지 제2M 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>)은 동일한 제1 주기(TVCO)를 가질 수 있다. 제1 내지 제2M 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>) 중 인접한 2개의 클럭 신호들의 위상 차이는 제1 주기(TVCO)를 2M으로 나눈 값에 대응할 수 있다. 예를 들어, 인접한 제1 및 제2 클럭 신호들(CK_VCO<0>, CK_VCO<1>)의 위상 차이는 TVCO/2M에 대응할 수 있다. 예를 들어, M=3인 경우에, 인접한 제1 및 제2 클럭 신호들(CK_VCO<0>, CK_VCO<1>)의 위상 차이는 TVCO/8에 대응할 수 있다. 예를 들어, 제1 및 제2M 클럭 신호들(CK_VCO<0>, CK_VCO<2M-1>)의 위상 차이는 (2M-1)*TVCO/2M에 대응하며, 제2M 클럭 신호(CK_VCO<2M-1>)의 첫 번째 상승 에지(rising edge)와 제1 클럭 신호(CK_VCO<0>)의 두 번째 상승 에지의 위상 차이는 TVCO/2M에 대응할 수 있다.
다시 도 1을 참조하면, 델타-시그마 변조기(300)는 제1 분주 클럭 신호(CK_DIV) 및 주파수 제어 워드(FCW)에 기초하여 델타-시그마 변조 신호(DSM_OUT)를 생성한다. 제1 분주 클럭 신호(CK_DIV)는 델타-시그마 변조기(300)의 구동 클럭으로 이용될 수 있다. 주파수 제어 워드(FCW)는 분수 분주기(100)의 분주비(예를 들어, 실수 값), 즉 입력 클럭 신호(CK_VCO)의 주파수를 최종 분주 클럭 신호(CK_F)의 주파수로 나눈 값을 나타낼 수 있다.
제1 가산기(250)는 주파수 제어 워드(FCW)와 델타-시그마 변조 신호(DSM_OUT)를 더하여 제1 제어 신호(CON1)를 생성할 수 있다. 제2 가산기(350)는 주파수 제어 워드(FCW)에서 델타-시그마 변조 신호(DSM_OUT)를 감산하여 차이 신호(DIF)를 생성할 수 있다.
상술한 것처럼, 주파수 제어 워드(FCW)는 실수 값이며, 따라서 정수 값(integer part) 및 분수 값(또는 소수 값)(fractional part)을 포함할 수 있다. 이 경우, 도 3 등을 참조하여 후술하는 것처럼, 델타-시그마 변조기(300) 및 제2 가산기(350)에 입력되는 주파수 제어 워드(FCW)는 상기 분수 값에 대응하고, 제1 가산기(250)에 입력되는 주파수 제어 워드(FCW)는 상기 정수 값에 대응할 수 있다.
델타-시그마 변조기(300)는 주파수 제어 워드(FCW)의 상기 분수 값을 디더링(dithering)하는 역할을 수행할 수 있다. 예를 들어, 주파수 제어 워드(FCW)가 2.5인 경우에, 상기 정수 값 및 상기 분수 값은 각각 2 및 0.5이며, 델타-시그마 변조기(300)는 상기 분수 값인 0.5를 0과 1이 반복되는 신호로 표현하도록 델타-시그마 변조 신호(DSM_OUT)를 생성할 수 있다.
또한, 정수 분주기(200)에 입력되는 제1 제어 신호(CON1)는 주파수 제어 워드(FCW)의 상기 정수 값과 델타-시그마 변조 신호(DSM_OUT)를 더한 값을 가질 수 있다. 예를 들어, 상술한 것처럼 주파수 제어 워드(FCW)가 2.5인 경우에, 입력 클럭 신호(CK_VCO)는 2와 3으로 디더링되는 분주비로 분주될 수 있다. 이 경우, 정수 분주기(200)의 출력인 제1 분주 클럭 신호(CK_DIV)의 순간 순간의 주파수는 입력 클럭 신호(CK_VCO)의 주파수를 2 또는 3으로 나눈 값이지만, 분수 분주기(100)를 포함하는 분수 분주형 위상 고정 루프의 대역폭(bandwidth)에 의해, 최종 출력 주파수(즉, 최종 분주 클럭 신호(CK_F)의 주파수)는 입력 클럭 신호(CK_VCO)의 주파수를 2와 3의 평균 값인 2.5로 나눈 값일 수 있다.
위상 쉬프터(400)는 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>), 제1 분주 클럭 신호(CK_DIV) 및 델타-시그마 변조기(300)의 양자화 노이즈에 대응하는 제2 제어 신호(CON2)에 기초하여 제2 분주 클럭 신호(CK_DTC_C)를 생성한다. 제2 분주 클럭 신호(CK_DTC_C)는 입력 클럭 신호(CK_VCO)가 분수 분주된 신호일 수 있다.
양자화 노이즈 제거기(500)는 델타-시그마 변조기(300)의 상기 양자화 노이즈에 기초하여 제2 제어 신호(CON2) 및 디지털 제어 워드(DCW)를 생성한다. 예를 들어, 양자화 노이즈 제거기(500)는 차이 신호(DIF)에 기초하여 델타-시그마 변조기(300)의 상기 양자화 노이즈를 나타내는 양자화 에러 신호를 생성하고, 상기 양자화 에러 신호에 기초하여 제2 제어 신호(CON2) 및 디지털 제어 워드(DCW)를 생성할 수 있다. 예를 들어, 제2 제어 신호(CON2)는 상기 양자화 에러 신호의 일부분에 대응할 수 있다.
위상 쉬프터(400) 및 양자화 노이즈 제거기(500)의 구체적인 구조에 대해서는 도 3 및 7을 참조하여 후술하도록 한다.
일 실시예에서, 양자화 노이즈 제거기(500)가 디지털 제어 워드(DCW)를 생성하는데 위상 검출 신호(또는 위상 오차(phase error) 신호)(ES)가 이용될 수 있다. 위상 검출 신호(ES)는 분수 분주기(100)를 포함하는 분수 분주형 위상 고정 루프에서 제공될 수 있다. 예를 들어, 분수 분주형 위상 고정 루프는 기준 클럭 신호(도 11의 CK_REF) 및 피드백 클럭 신호(도 11의 CK_FB)에 기초하여 위상 검출 신호(ES)를 생성하는 위상 주파수 검출기(Phase Frequency Detector; PFD) 또는 시간-디지털 변환기(Time-to-Digital Converter; TDC)를 포함할 수 있다. 피드백 클럭 신호(CK_FB)는 분수 분주기(100)의 출력인 최종 분주 클럭 신호(CK_F)에 대응할 수 있다.
디지털-시간 변환기(600)는 제2 분주 클럭 신호(CK_DTC_C) 및 디지털 제어 워드(DCW)에 기초하여 최종 분주 클럭 신호(CK_F)를 생성한다. 최종 분주 클럭 신호(CK_F)는 입력 클럭 신호(CK_VCO)가 분수 분주된 신호일 수 있다. 최종 분주 클럭 신호(CK_F)는 분수 분주기(100)를 포함하는 분수 분주형 위상 고정 루프에 입력되는 피드백 클럭 신호(CK_FB)일 수 있다. 디지털 제어 워드(DCW)는 지연(delay) 제어 워드로 지칭될 수도 있다.
일 실시예에서, 제1 분주 클럭 신호(CK_DIV)에 델타-시그마 변조기(300)의 상기 양자화 노이즈에 대응하는 시간 지연(time delay)을 더하여 최종 분주 클럭 신호(CK_F)가 생성될 수 있다. 본 발명의 실시예들에 따르면, 위상 쉬프터(400)는 상기 시간 지연 중에서 코스(coarse) 시간 지연을 생성하고, 디지털-시간 변환기(600)는 상기 시간 지연 중에서 파인(fine) 시간 지연을 생성하며, 이에 대해서는 도 5 및 9를 참조하여 후술하도록 한다.
상술한 것처럼, 정수 분주기(200) 및 델타-시그마 변조기(300)를 이용하여 입력 클럭 신호(CK_VCO)의 주파수를 실수 값으로 나눈 값을 가지는 최종 출력 주파수를 생성하더라도, 정수 분주기(200)의 출력인 제1 분주 클럭 신호(CK_DIV)의 주파수와 최종 출력 주파수의 순간 순간의 차이, 즉 순간 오차 값은 분수 분주기(100)를 포함하는 분수 분주형 위상 고정 루프의 아웃 밴드 위상 노이즈(out-band phase noise)를 열화시키는 원인이 될 수 있다. 순간 오차 값은 양자화 에러 또는 양자화 노이즈로 지칭될 수 있다.
델타-시그마 변조기(300)의 상기 양자화 노이즈를 감소시키기 위해 디지털-시간 변환기(600)가 이용될 수 있다. 구체적으로, 디지털-시간 변환기(600)를 이용하여, 정수 분주기(200)의 출력인 제1 분주 클럭 신호(CK_DIV)에 상기 순간 오차 값인 상기 시간 지연을 직접 더하고 빼서 최종 분주 클럭 신호(CK_F)를 생성할 수 있다. 주파수 제어 워드(FCW)와 델타-시그마 변조 신호(DSM_OUT)의 차이인 차이 신호(DIF)를 이용하면, 정수 분주기(200)의 출력인 제1 분주 클럭 신호(CK_DIV)에 발생한 상기 양자화 노이즈를 예측할 수 있고, 양자화 노이즈 제거기(500)를 이용하여 디지털-시간 변환기(600)의 이득(gain)을 보정(calibration)하는 처리 과정을 수행함으로써, 상기 순간 오차 값에 해당하는 상기 시간 지연을 반대 방향으로 더하여 상기 양자화 노이즈를 제거할 수 있다.
상술한 디지털-시간 변환기(600)를 이용한 양자화 노이즈 제거 과정이 없는 경우, 상기 양자화 노이즈는 고스란히 위상 오차가 되어, 분수 분주형 위상 고정 루프의 위상 주파수 검출기 또는 시간-디지털 변환기를 통해 변환이 되어야 한다. 이 경우, 위상 주파수 검출기 또는 시간-디지털 변환기는, 랜덤 노이즈(random noise)에 비해 상대적으로 큰 편차(deviation)를 가지는 상기 양자화 노이즈가 포함된 위상 오차를 온전히 변환하기 위해 상대적으로 넓은 동적 범위(dynamic range)를 가져야 하고, 이는 위상 주파수 검출기 또는 시간-디지털 변환기의 설계 부담(burden)이 될 수 있다.
이에 비하여, 상술한 디지털-시간 변환기(600)를 이용한 양자화 노이즈 제거 과정이 있는 경우, 즉 디지털-시간 변환기(600)를 포함하는 디지털-시간 변환기 기반의(DTC-based) 분수 분주기(100)를 사용하는 경우, 위상 오차에서 상기 양자화 노이즈가 제거되며, 따라서 분수 분주형 위상 고정 루프의 위상 주파수 검출기 또는 시간-디지털 변환기의 동적 범위를 크게 감소시킬 수 있게 되고, 상대적으로 적은 파워(power) 및 높은 선형성(linearity)을 가지는 위상 주파수 검출기 또는 시간-디지털 변환기를 사용할 수 있다.
다시 말하면, 분수 분주형 위상 고정 루프에 포함되는 위상 주파수 검출기 또는 시간-디지털 변환기의 설계 부담을 줄이기 위해 디지털-시간 변환기(600)를 사용할 수 있다. 디지털-시간 변환기(600)는, 플립플롭(flip-flop)을 비트 수만큼 사용해야 하는 시간-디지털 변환기보다는 설계 부담이 적기 때문에, 설계 관점에서 디지털-시간 변환기(600)를 사용하는 것이 장점일 수 있다. 또한, 분수 분주형 위상 고정 루프의 위상 노이즈의 아웃 밴드에 보이는 양자화 노이즈를 감소시킴으로써, 분수 분주형 위상 고정 루프의 대역폭을 더 넓게 설계하여 전압 제어 발진기 또는 디지털 제어 발진기의 위상 노이즈를 감소시키는 것이 장점일 수 있다.
상술한 것처럼, 디지털-시간 변환기(600)를 이용하여 분수 분주형 위상 고정 루프에 포함되는 위상 주파수 검출기 또는 시간-디지털 변환기의 동적 범위를 감소시킬 수 있지만, 디지털-시간 변환기(600)의 동적 범위는 델타-시그마 변조기(300)의 상기 양자화 노이즈에 의해 결정되며, 델타-시그마 변조기(300)의 상기 양자화 노이즈의 범위는 델타-시그마 변조기(300)의 종류(type) 및 차수와 분수 분주형 위상 고정 루프의 출력 클럭 신호의 출력 주파수에 의해 결정될 수 있다. 디지털-시간 변환기(600)의 동적 범위가 넓을수록 선형성이 나빠지고 파워 소모가 증가하므로, 디지털-시간 변환기(600)의 동적 범위를 감소시킬 필요가 있다.
본 발명의 실시예들에 따른 분수 분주기(100)는 다위상 클럭 신호(MPCK)에 기초하여 동작하는 위상 쉬프터(400)를 포함할 수 있다. 정수 분주기(200) 및 델타-시그마 변조기(300)를 이용하여 입력 클럭 신호(CK_VCO)가 분수 분주된 최종 분주 클럭 신호(CK_F)를 생성하고, 위상 쉬프터(400) 및 디지털-시간 변환기(600)를 이용하여 델타-시그마 변조기(300)의 상기 양자화 노이즈를 제거하기 위한 상기 시간 지연을 생성하며, 이 때 위상 쉬프터(400)가 코스(coarse) 디지털-시간 변환을 수행하여 상기 코스 시간 지연을 생성하고 디지털-시간 변환기(600)가 파인(fine) 디지털-시간 변환을 수행하여 상기 파인 시간 지연을 생성할 수 있다. 따라서, 디지털-시간 변환기(600)보다 크기가 작고 파워 소모가 적은 위상 쉬프터(400)를 이용하여 상기 코스 디지털-시간 변환을 수행함으로써, 디지털-시간 변환기(600)의 동적 범위를 종래 대비 감소시키고 설계 부담을 줄일 수 있으며, 분수 분주기(100)의 파워 소모 및 면적이 감소될 수 있다.
도 3은 도 1의 분수 분주기의 구체적인 일 예를 나타내는 블록도이다.
도 3을 참조하면, 분수 분주기(100a)는 정수 분주기(200a), 델타-시그마 변조기(300a), 위상 쉬프터(400a), 양자화 노이즈 제거기(500a), 디지털-시간 변환기(600a), 제1 가산기(250a) 및 제2 가산기(350a)를 포함할 수 있다.
델타-시그마 변조기(300a)는 제1 분주 클럭 신호(CK_DIV) 및 주파수 제어 워드(FCW)의 분수 값(FCW_FR)에 기초하여 델타-시그마 변조 신호(DSM_OUT1)를 생성할 수 있다. 예를 들어, 주파수 제어 워드(FCW)의 분수 값(FCW_FR)은 N(N은 자연수)개의 비트들을 포함하는 디지털 값으로 표현될 수 있다.
일 실시예에서, 델타-시그마 변조기(300a)는 MASH 구조(multi-stage noise shaping structure)를 가질 수 있다. MASH 구조는 일반적으로 널리 사용되는 델타-시그마 변조기의 구조이며, 여러 개의 개별 변조기를 사용하여 안정적인 동작을 보장할 수 있다. 예를 들어, 델타-시그마 변조기(300a)는 MASH 1 타입(type)의 델타-시그마 변조기이며, 이 경우 델타-시그마 변조 신호(DSM_OUT1)는 1비트의 디지털 신호일 수 있다. MASH 1 타입의 델타-시그마 변조기는 당업자에게 널리 알려져 있으므로 상세한 설명은 생략하도록 한다.
제1 가산기(250a)는 주파수 제어 워드(FCW)의 정수 값(FCW_INT)과 델타-시그마 변조 신호(DSM_OUT1)를 더하여 제1 제어 신호(CON11)를 생성할 수 있다. 정수 분주기(200a)는 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>) 중 제1 클럭 신호(CK_VCO<0>)를 입력 클럭 신호(CK_VCO)로 수신하고, 제1 클럭 신호(CK_VCO<0>) 및 제1 제어 신호(CON11)에 기초하여 제1 분주 클럭 신호(CK_DIV)를 생성할 수 있다.
제2 가산기(350a)는 주파수 제어 워드(FCW)의 분수 값(FCW_FR)에서 델타-시그마 변조 신호(DSM_OUT1)를 감산하여 차이 신호(DIF1)를 생성할 수 있다. 예를 들어, 주파수 제어 워드(FCW)의 분수 값(FCW_FR)과 유사하게, 차이 신호(DIF1)는 N개의 비트들을 포함하는 디지털 값으로 표현될 수 있다.
양자화 노이즈 제거기(500a)는 차이 신호(DIF1)에 기초하여 양자화 에러 신호(QE<N-1:0>) 및 이에 대응하는 제2 제어 신호(CON21) 및 제3 제어 신호(CON31)를 생성하고, 제3 제어 신호(CON31)에 기초하여 디지털 제어 워드(DCW)를 생성할 수 있다. 양자화 노이즈 제거기(500a)는 누적기(510a) 및 이득 제어기(520a)를 포함할 수 있다.
누적기(510a)는 차이 신호(DIF1)에 기초하여 양자화 에러 신호(QE<N-1:0>)를 생성할 수 있다. 양자화 에러 신호(QE<N-1:0>)는 델타-시그마 변조기(300a)의 양자화 노이즈를 나타내며, 상기 양자화 노이즈와 상관 관계(correlation)가 있을 수 있다. 예를 들어, 주파수 제어 워드(FCW)의 분수 값(FCW_FR)과 델타-시그마 변조 신호(DSM_OUT1)의 차이를 나타내는 차이 신호(DIF1)를 적분 또는 누적하여, 양자화 에러 신호(QE<N-1:0>)가 생성될 수 있다. 예를 들어, 차이 신호(DIF1)와 유사하게, 양자화 에러 신호(QE<N-1:0>)는 N개의 비트들을 포함하는 디지털 값으로 표현될 수 있다.
일 실시예에서, 제2 및 제3 제어 신호들(CON21, CON31)은 양자화 에러 신호(QE<N-1:0>)의 일부분에 대응할 수 있다. 예를 들어, 제2 제어 신호(CON21)는 양자화 에러 신호(QE<N-1:0>)의 제1 부분(QE<N-1:N-M-1>)에 대응하고, 제3 제어 신호(CON31)는 양자화 에러 신호(QE<N-1:0>)의 제1 부분(QE<N-1:N-M-1>)과 다른 제2 부분(QE<N-M-2:N-M-K-2>)에 대응할 수 있다.
도 4는 도 3의 분수 분주기에 포함되는 누적기에서 생성되는 양자화 에러 신호를 설명하기 위한 도면이다.
도 4를 참조하면, 양자화 에러 신호(QE<N-1:0>)는 N개의 비트들(BN-1, ..., BN-M-1, BN-M-2, ..., BN-M-K-2, ..., B0)을 포함하는 디지털 값으로 표현될 수 있다. 예를 들어, 비트(BN-1)는 양자화 에러 신호(QE<N-1:0>)의 MSB(Most Significant Bit)이고, 비트(B0)는 양자화 에러 신호(QE<N-1:0>)의 LSB(Least Significant Bit)일 수 있다.
도 3의 제2 제어 신호(CON21), 즉 양자화 에러 신호(QE<N-1:0>)의 제1 부분(QE<N-1:N-M-1>)은 N개의 비트들(BN-1~B0) 중 (M+1)(M은 자연수)개의 비트들(BN-1~BN-M-1)을 포함할 수 있다. 예를 들어, 양자화 에러 신호(QE<N-1:0>)의 MSB(BN-1)를 포함하는 상위 (M+1)개의 비트들(BN-1~BN-M-1)이 제2 제어 신호(CON21)에 대응할 수 있다.
도 3의 제3 제어 신호(CON31), 즉 양자화 에러 신호(QE<N-1:0>)의 제2 부분(QE<N-M-2:N-M-K-2>)은 N개의 비트들(BN-1~B0) 중 (M+1)개의 비트들(BN-1~BN-M-1)과 다른 (K+1)(K는 자연수)개의 비트들(BN-M-2~BN-M-K-2)을 포함할 수 있다. 예를 들어, 양자화 에러 신호(QE<N-1:0>)의 상위 (M+1)개의 비트들(BN-1~BN-M-1) 바로 다음의 하위 (K+1)개의 비트들(BN-M-2~BN-M-K-2)이 제3 제어 신호(CON31)에 대응할 수 있다.
일 실시예에서, 양자화 에러 신호(QE<N-1:0>)의 비트 수에 대응하는 N은, 제2 제어 신호(CON21)의 비트 수에 대응하는 M과 제3 제어 신호(CON31)의 비트 수에 대응하는 K를 더한 값보다 클 수 있다(즉, N>(M+K)).
다시 도 3을 참조하면, 이득 제어기(520a)는 제3 제어 신호(CON31) 및 위상 검출 신호(ES)에 기초하여 디지털 제어 워드(DCW)를 생성할 수 있다. 예를 들어, 상술한 것처럼 제3 제어 신호(CON31)는 양자화 에러 신호(QE<N-1:0>)의 제2 부분(QE<N-M-2:N-M-K-2>)에 대응하고 (K+1)개의 비트들(도 4의 BN-M-2~BN-M-K-2)을 포함하며, 이득 제어기(520a)는 K비트 이득 보정을 수행할 수 있다.
위상 쉬프터(400a)는 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>), 제1 분주 클럭 신호(CK_DIV) 및 제2 제어 신호(CON21)에 기초하여 제2 분주 클럭 신호(CK_DTC_C)를 생성할 수 있다. 위상 쉬프터(400a)는 멀티플렉서(410a), 마스킹 회로(420a), 지연 회로(430a) 및 펄스 생성기(440a)를 포함할 수 있다.
멀티플렉서(410a)는 제2 제어 신호(CON21)에 기초하여 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>) 중 하나를 선택할 수 있다. 예를 들어, 상술한 것처럼 제2 제어 신호(CON21)는 양자화 에러 신호(QE<N-1:0>)의 제1 부분(QE<N-1:N-M-1>)에 대응하고 (M+1)개의 비트들(도 4의 BN-1~BN-M-1)을 포함할 수 있다. 예를 들어, 양자화 에러 신호(QE<N-1:0>)의 제1 부분(QE<N-1:N-M-1>)은 부호가 없는(unsigned) 신호일 수 있다. 멀티플렉서(410a)가 선택한 신호는 제1 선택 클럭 신호(CK_MUX)로서 출력될 수 있다.
마스킹 회로(420a)는 제1 분주 클럭 신호(CK_DIV)에 기초하여 제1 선택 클럭 신호(CK_MUX)를 마스킹할 수 있다. 제1 분주 클럭 신호(CK_DIV)는 마스킹 회로(420a)의 구동 클럭으로 이용될 수 있다. 지연 회로(430a)는 마스킹 회로(420a)의 출력을 지연하여 제2 선택 클럭 신호(CK_MUX_M)를 생성할 수 있다. 예를 들어, 제1 선택 클럭 신호(CK_MUX)를 제1 분주 클럭 신호(CK_DIV)에 동기화(synchronization)시키고 일정 시간 마스킹하여, 제2 선택 클럭 신호(CK_MUX_M)가 생성될 수 있다.
펄스 생성기(440a)는 제1 분주 클럭 신호(CK_DIV) 및 제2 선택 클럭 신호(CK_MUX_M)에 기초하여 제2 분주 클럭 신호(CK_DTC_C)를 생성할 수 있다. 제2 선택 클럭 신호(CK_MUX_M)는 펄스 생성기(440a)의 구동 클럭으로 이용될 수 있다. 예를 들어, 제2 선택 클럭 신호(CK_MUX_M)를 이용하여 제1 분주 클럭 신호(CK_DIV)를 상승 에지 기준으로 일정 지연(delay) 이후에 샘플링(sampling)하여, 제2 분주 클럭 신호(CK_DTC_C)가 생성될 수 있다. 예를 들어, 제2 분주 클럭 신호(CK_DTC_C)는 항상 제1 분주 클럭 신호(CK_DIV)의 상승 에지 기준으로 일정한 오프셋 지연(offset delay)을 가지며, 매 순간 선택되는 클럭 신호(즉, 제1 선택 클럭 신호(CK_MUX))와의 차이만큼 지연이 추가적으로 더해질 수 있다. 예를 들어, 상기 오프셋 지연의 값은 양자화 에러 신호(QE<N-1:0>)에 기초하여 생성되는 상기 시간 지연의 최소 값보다 크도록 설정될 수 있다. 예를 들어, 제2 분주 클럭 신호(CK_DTC_C)는 펄스 생성기(440a)에 의해 생성되는 펄스들을 포함하고, 상기 펄스들의 폭은 제1 선택 클럭 신호(CK_MUX) 및 제2 선택 클럭 신호(CK_MUX_M)에 포함되는 펄스들의 폭과 동일하며, 따라서 제2 분주 클럭 신호(CK_DTC_C)의 듀티비(duty ratio)는 50:50이 아닐 수 있다.
디지털-시간 변환기(600a)는 제2 분주 클럭 신호(CK_DTC_C) 및 상기 디지털 제어 워드(DCW)에 기초하여 최종 분주 클럭 신호(CK_F)를 생성할 수 있다. 예를 들어, 최종 분주 클럭 신호(CK_F)의 듀티비는 약 50:50일 수 있다.
도 5a, 5b, 5c 및 6은 도 3의 분수 분주기의 동작을 설명하기 위한 도면들이다.
도 5a는 분수 분주기의 입력 클럭 신호(또는 분수 분주기를 포함하는 분수 분주형 위상 고정 루프의 출력 클럭 신호)의 주기(TVCO)를 나타낸다. 도 5b는 디지털-시간 변환기만을 이용하는 종래의 분수 분주기가 델타-시그마 변조기의 양자화 노이즈에 대응하는 시간 지연을 생성하는 동작을 나타낸다. 도 5c는 위상 쉬프터(400a) 및 디지털-시간 변환기(600a)를 함께 이용하는 본 발명의 실시예들에 따른 분수 분주기(100a)가 델타-시그마 변조기(300a)의 상기 양자화 노이즈에 대응하는 상기 시간 지연을 생성하는 동작을 나타낸다.
도 1을 참조하여 상술한 것처럼, 디지털-시간 변환기의 동적 범위는 델타-시그마 변조기의 양자화 노이즈에 의해 결정되며, 델타-시그마 변조기의 양자화 노이즈의 범위는 델타-시그마 변조기의 종류에 의해 결정될 수 있다. 예를 들어, 도 3을 참조하여 상술한 MASH 1 타입의 경우에, 상기 양자화 노이즈의 범위는 분수 분주기의 입력 클럭 신호의 1주기(예를 들어, 1*TVCO)일 수 있다. 다른 예에서, MASH 1-1 타입의 경우에, 상기 양자화 노이즈의 범위는 분수 분주기의 입력 클럭 신호의 2주기(예를 들어, 2*TVCO)일 수 있다. 또 다른 예에서, 도 7을 참조하여 후술하는 MASH 1-1-1 타입의 경우에, 상기 양자화 노이즈의 범위는 분수 분주기의 입력 클럭 신호의 4주기(예를 들어, 4*TVCO)일 수 있다.
디지털-시간 변환기 기반의 양자화 노이즈 제거를 구현하기 위해서, 디지털-시간 변환기의 동적 범위는 델타-시그마 변조기의 양자화 노이즈의 범위보다 크도록 설계되어야 한다. 예를 들어, 디지털-시간 변환기의 해상도(resolution)를 Tres라고 하고 비트폭(bit-width)을 n(n은 자연수)이라고 하면, 디지털-시간 변환기의 동적 범위는 2n*Tres로 표현될 수 있다. 또한, 디지털-시간 변환기 자체의 노이즈를 줄이고 분수 분주형 위상 고정 루프에 포함되는 위상 주파수 검출기 또는 시간-디지털 변환기가 랜덤(random) 영역에서 동작하기 위해서, Tres는 위상 주파수 검출기 또는 시간-디지털 변환기의 해상도보다 작도록 설계되어야 한다.
도 5a를 참조하면, 설명의 편의상, 분수 분주기의 입력 클럭 신호의 주기(TVCO)가 약 1ns(=약 1000ps)인 것으로 예시하고 있다. 다시 말하면, 분수 분주기의 입력 클럭 신호의 주파수는 약 1GHz일 수 있다. 상술한 것처럼, 델타-시그마 변조기가 MASH 1 타입으로 구현되는 경우에, MASH 1 타입의 델타-시그마 변조기의 상기 양자화 노이즈에 기초하여(도 3의 QE<N-1:0>에 기초하여) 생성되는 시간 지연의 범위는 -0.5*TVCO≤t(QE)≤0.5*TVCO이며, 디지털-시간 변환기의 동적 범위는 최소한 1*TVCO가 되어야 한다.
도 5b를 참조하면, 설명의 편의상, 디지털-시간 변환기만을 이용하는 종래의 분수 분주기에서, 디지털-시간 변환기의 해상도가 약 1ps인 것으로 예시하고 있다. 디지털-시간 변환기의 동적 범위를 1*TVCO(즉, 약 1000ps)보다 크도록 설계하기 위해서는, 비트폭이 10인 10비트 디지털-시간 변환기(DTC_10B)를 이용하여야 한다. 예를 들어, 10비트 디지털-시간 변환기(DTC_10B)의 동적 범위는 약 1023ps(=(210-1)ps)일 수 있다.
도 5c를 참조하면, 설명의 편의상, 위상 쉬프터(400a) 및 디지털-시간 변환기(600a)를 함께 이용하는 본 발명의 실시예들에 따른 분수 분주기(100a)에서, M=3인 것으로 예시하고 있으며, 도 5b와 유사하게 디지털-시간 변환기(600a)의 해상도가 약 1ps인 것으로 예시하고 있다.
이 경우, 위상 쉬프터(400a)는 3비트 위상 쉬프터(PS_3B)로 구현되고, TVCO/23인 약 125ps의 해상도를 가지는 3비트 디지털-시간 변환기로서 동작하며, QE<N-1:N-4>의 입력에 기초하여 1*TVCO(즉, 약 1000ps)만큼의 상기 시간 지연의 범위를 커버할 수 있다. 이에 따라, 디지털-시간 변환기(600a)의 동적 범위를 TVCO/23인 약 125ps보다 크도록 설계할 수 있으며, 비트폭이 7인 7비트 디지털-시간 변환기(DTC_7B)를 이용할 수 있다. 예를 들어, 7비트 디지털-시간 변환기(DTC_7B)의 동적 범위는 약 127ps(=(27-1)ps)일 수 있다.
도 1을 참조하여 상술한 것처럼, 제1 분주 클럭 신호(CK_DIV)에 델타-시그마 변조기(300a)의 상기 양자화 노이즈에 대응하는 상기 시간 지연을 더하여 최종 분주 클럭 신호(CK_F)가 생성되고, 위상 쉬프터(400a)는 상기 시간 지연 중에서 상기 코스 시간 지연을 생성하며, 디지털-시간 변환기(600a)는 상기 시간 지연 중에서 상기 파인 시간 지연을 생성할 수 있다. 예를 들어, 상기 시간 지연이 (M+K)(M, K는 자연수)개의 비트들을 포함하는 디지털 값으로 표현되는 경우에, 상기 코스 시간 지연은 상기 (M+K)개의 비트들 중 상위 M개의 비트들에 대응하고, 상기 파인 시간 지연은 상기 (M+K)개의 비트들 중 하위 K개의 비트들에 대응할 수 있다. 동일한 해상도를 가지는 디지털-시간 변환기를 이용하는 경우에, 디지털-시간 변환기(600a)의 비트폭은 기존보다 M비트 감소된 K비트일 수 있다. 예를 들어, 도 5c는 M=3, K=7인 경우를 예시하고 있으며, 3비트 위상 쉬프터(PS_3B)를 이용함으로써 디지털-시간 변환기의 비트폭을 10비트에서 7비트로 감소시킬 수 있다.
도 6을 참조하면, 분수 분주기(100a)의 구체적인 동작 타이밍을 예시하고 있다. 도 6의 예에서, 주파수 제어 워드(FCW)의 값은 5.25일 수 있다.
구체적으로, 정수 분주기(200a)에 입력되는 제1 제어 신호(CON11)는 디더링하고 있는 델타-시그마 변조 신호(DSM_OUT1)와 주파수 제어 워드(FCW)의 정수 값(FCW_INT)인 5를 더한 값을 가질 수 있다. 제1 분주 클럭 신호(CK_DIV)는 제1 클럭 신호(CK_VCO<0>)의 상승 에지에 동기화되어 출력될 수 있다. 양자화 에러 신호(QE<N-1:0>)(편의상 QE로 표기)의 값은 제1 분주 클럭 신호(CK_DIV)의 하강 에지에 동기화되어 계산될 수 있다. 양자화 에러 신호(QE)의 초기값은 0일 수 있다.
먼저 제1 제어 신호(CON11)가 4인 경우에, 양자화 에러 신호(QE)의 값은 0+(5.25-4)=1.25일 수 있다. 제1 분주 클럭 신호(CK_DIV)의 다음 상승 에지 전에, 위상 쉬프터(400a)는 상기 양자화 에러 신호(QE)의 값(즉, 양자화 노이즈 정보)에 기초하여 시간 지연을 생성할 수 있다. 예를 들어, 제1 선택 클럭 신호(CK_MUX)를 선택하고, 제1 선택 클럭 신호(CK_MUX)를 일정 구간 마스킹하여 제2 선택 클럭 신호(CK_MUX_M)를 생성할 수 있다. 제1 선택 클럭 신호(CK_MUX)는 상대적으로 높은 주파수를 갖는 신호이므로 파워 소모가 크며, 따라서 상기 시간 지연을 생성하는데 필요한 일정 시간 이후에는 더 이상 토글(toggle)하지 않도록 마스킹할 수 있다. 제2 선택 클럭 신호(CK_MUX_M)를 기초로 펄스 생성기(440a)를 동작시켜 제2 분주 클럭 신호(CK_DTC_C)를 생성하며, 제2 분주 클럭 신호(CK_DTC_C)에 기초하여 최종 분주 클럭 신호(CK_F)를 생성할 수 있다. TOUT=5.25*TVCO일 수 있다.
다음에 제1 제어 신호(CON11)가 6인 경우에, 양자화 에러 신호(QE)의 값은 앞서 획득된 1.25에서 0.75를 뺀 0.5일 수 있다(즉, QE=1.25+(5.25-6)=0.5). 다음에 제1 제어 신호(CON11)가 5인 경우에, QE=0.5+(5.25-5)=0.75일 수 있다. 다음에 제1 제어 신호(CON11)가 6인 경우에, QE=0.75+(5.25-6)=0일 수 있다. 다음에 제1 제어 신호(CON11)가 6인 경우에, QE=0+(5.25-6)=-0.75일 수 있다. 다음에 제1 제어 신호(CON11)가 5인 경우에, QE=-0.75+(5.25-5)=-0.5일 수 있다. 매 사이클(cycle)에서 상술한 방식과 유사하게, 제1 선택 클럭 신호(CK_MUX)를 선택하고, 제2 선택 클럭 신호(CK_MUX_M), 제2 분주 클럭 신호(CK_DTC_C) 및 최종 분주 클럭 신호(CK_F)를 생성할 수 있다. 매 사이클마다 양자화 에러 신호(QE)의 값이 변하며, 제1 분주 클럭 신호(CK_DIV)에 더해지는 상기 시간 지연이 양자화 에러 신호(QE)에 따라서 변하게 된다.
한편, 도 6에 도시된 FCW=5.25의 예에서는, 주파수 제어 워드(FCW)의 분수 값(FCW_FR)이 0.25로 상대적으로 단순하여, 디지털-시간 변환기(600a)에 의한 파인 디지털-시간 변환이 수행되지 않고 생략될 수 있다. 다만 본 발명은 이에 한정되지 않으며, 주파수 제어 워드(FCW)의 분수 값(FCW_FR)이 상대적으로 복잡한 경우에는 디지털-시간 변환기(600a)를 이용하여 상기 시간 지연을 보다 상세하게 표현할 수 있다.
도 7은 도 1의 분수 분주기의 구체적인 다른 예를 나타내는 블록도이다. 이하 도 3과 중복되는 설명은 생략한다.
도 7을 참조하면, 분수 분주기(100b)는 정수 분주기(200b), 델타-시그마 변조기(300b), 위상 쉬프터(400b), 양자화 노이즈 제거기(500b), 디지털-시간 변환기(600b), 제1 가산기(250b) 및 제2 가산기(350b)를 포함할 수 있다.
델타-시그마 변조기(300b) 및 위상 쉬프터(400b)의 구성이 변경되는 것을 제외하면, 분수 분주기(100b)는 도 3의 분수 분주기(100a)와 실질적으로 동일할 수 있다.
델타-시그마 변조기(300b)는 제1 분주 클럭 신호(CK_DIV) 및 주파수 제어 워드(FCW)의 분수 값(FCW_FR)에 기초하여 델타-시그마 변조 신호(DSM_OUT2)를 생성할 수 있다.
일 실시예에서, 델타-시그마 변조기(300b)는 MASH 구조를 가질 수 있다. 예를 들어, 델타-시그마 변조기(300b)는 MASH 1-1-1 타입의 델타-시그마 변조기이며, 이 경우 델타-시그마 변조 신호(DSM_OUT2)는 3비트의 디지털 신호일 수 있다. MASH 1-1-1 타입의 델타-시그마 변조기 또한 당업자에게 널리 알려져 있으므로 상세한 설명은 생략하도록 한다.
제1 가산기(250b)는 주파수 제어 워드(FCW)의 정수 값(FCW_INT)과 델타-시그마 변조 신호(DSM_OUT2)를 더하여 제1 제어 신호(CON12)를 생성할 수 있다. 정수 분주기(200b)는 제1 클럭 신호(CK_VCO<0>) 및 제1 제어 신호(CON12)에 기초하여 제1 분주 클럭 신호(CK_DIV)를 생성할 수 있다. 제2 가산기(350b)는 주파수 제어 워드(FCW)의 분수 값(FCW_FR)에서 델타-시그마 변조 신호(DSM_OUT2)를 감산하여 차이 신호(DIF2)를 생성할 수 있다.
양자화 노이즈 제거기(500b)는 차이 신호(DIF2)에 기초하여 양자화 에러 신호(QE<N-1:0>) 및 이에 대응하는 제2 제어 신호(CON22), 제3 제어 신호(CON32) 및 제4 제어 신호를 생성하고, 제3 제어 신호(CON32)에 기초하여 디지털 제어 워드(DCW)를 생성할 수 있다. 양자화 노이즈 제거기(500b)는 누적기(510b) 및 이득 제어기(520b)를 포함할 수 있다.
누적기(510b)는 차이 신호(DIF2)에 기초하여 양자화 에러 신호(QE<N-1:0>)를 생성할 수 있다. 예를 들어, 주파수 제어 워드(FCW)의 분수 값(FCW_FR)과 델타-시그마 변조 신호(DSM_OUT2)의 차이를 나타내는 차이 신호(DIF2)를 적분 또는 누적하여, 델타-시그마 변조기(300b)의 양자화 노이즈를 나타내는 양자화 에러 신호(QE<N-1:0>)가 생성될 수 있다.
일 실시예에서, 제2 제어 신호(CON22), 제3 제어 신호(CON32) 및 상기 제4 제어 신호는 양자화 에러 신호(QE<N-1:0>)의 일부분에 대응할 수 있다. 예를 들어, 상기 제4 제어 신호는 양자화 에러 신호(QE<N-1:0>)의 제1 부분(QE<N-1:N-2>)에 대응하고, 제2 제어 신호(CON22)는 양자화 에러 신호(QE<N-1:0>)의 제1 부분(QE<N-1:N-2>)과 다른 제2 부분(QE<N-3:N-M-3>)에 대응하고, 제3 제어 신호(CON32)는 양자화 에러 신호(QE<N-1:0>)의 제1 부분(QE<N-1:N-2>) 및 제2 부분(QE<N-3:N-M-3>)과 다른 제3 부분(QE<N-M-4:N-M-K-4>)에 대응할 수 있다.
도 8은 도 7의 분수 분주기에 포함되는 누적기에서 생성되는 양자화 에러 신호를 설명하기 위한 도면이다. 이하 도 4와 중복되는 설명은 생략한다.
도 8을 참조하면, 양자화 에러 신호(QE<N-1:0>)는 N개의 비트들(BN-1, BN-2, BN-3, ..., BN-M-3, BN-M-4, ..., BN-M-K-4, ..., B0)을 포함하는 디지털 값으로 표현될 수 있다.
도 7의 상기 제4 제어 신호, 즉 양자화 에러 신호(QE<N-1:0>)의 제1 부분(QE<N-1:N-2>)은 N개의 비트들(BN-1~B0) 중 MSB(BN-1)를 포함하는 상위 2개의 비트들(BN-1, BN-2)을 포함할 수 있다.
도 7의 제2 제어 신호(CON22), 즉 양자화 에러 신호(QE<N-1:0>)의 제2 부분(QE<N-3:N-M-3>)은 N개의 비트들(BN-1~B0) 중 2개의 비트들(BN-1, BN-2)과 다른 (M+1)개의 비트들(BN-3~BN-M-3)을 포함할 수 있다.
도 7의 제3 제어 신호(CON32), 즉 양자화 에러 신호(QE<N-1:0>)의 제3 부분(QE<N-M-4:N-M-K-4>)은 N개의 비트들(BN-1~B0) 중 2개의 비트들(BN-1, BN-2) 및 (M+1)개의 비트들(BN-3~BN-M-3)과 다른 (K+1)개의 비트들(BN-M-4~BN-M-K-4)을 포함할 수 있다.
다시 도 7을 참조하면, 이득 제어기(520b)는 제3 제어 신호(CON32) 및 위상 검출 신호(ES)에 기초하여 디지털 제어 워드(DCW)를 생성할 수 있다. 예를 들어, 상술한 것처럼 제3 제어 신호(CON32)는 양자화 에러 신호(QE<N-1:0>)의 제3 부분(QE<N-M-4:N-M-K-4>)에 대응하고 (K+1)개의 비트들(도 8의 BN-M-4~BN-M-K-4)을 포함하며, 이득 제어기(520b)는 K비트 이득 보정을 수행할 수 있다.
위상 쉬프터(400b)는 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>), 제1 분주 클럭 신호(CK_DIV) 및 제2 제어 신호(CON22)에 기초하여 제2 분주 클럭 신호(CK_DTC_C)를 생성할 수 있다. 위상 쉬프터(400b)는 멀티플렉서(410b), 마스킹 회로(420b), 지연 회로(430b), 카운터(450b), 비교기(460b) 및 펄스 생성기(440b)를 포함할 수 있다.
멀티플렉서(410b)는 제2 제어 신호(CON22)에 기초하여 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>) 중 하나를 선택할 수 있다. 예를 들어, 상술한 것처럼 제2 제어 신호(CON22)는 양자화 에러 신호(QE<N-1:0>)의 제2 부분(QE<N-3:N-M-3>)에 대응하고 (M+1)개의 비트들(도 8의 BN-3~BN-M-3)을 포함할 수 있다. 멀티플렉서(410b)에 의해 선택된 신호는 제1 선택 클럭 신호(CK_MUX)로서 출력될 수 있다.
마스킹 회로(420b)는 제1 분주 클럭 신호(CK_DIV)에 기초하여 제1 선택 클럭 신호(CK_MUX)를 마스킹하고, 지연 회로(430b)는 마스킹 회로(420b)의 출력을 지연하여 제2 선택 클럭 신호(CK_MUX_M)를 생성할 수 있다.
카운터(450b)는 제2 선택 클럭 신호(CK_MUX_M)에 기초하여 카운트 신호(CNT_MUX)를 생성할 수 있다. 예를 들어, 제2 선택 클럭 신호(CK_MUX_M)에 포함되는 펄스들을 카운트하여 카운트 신호(CNT_MUX)가 생성될 수 있다. 예를 들어, 카운터(450b)는 디지털 카운터일 수 있다. 예를 들어, 비교기(460b)에 입력되는 상기 제4 제어 신호가 2개의 비트들을 포함하는 경우에 2비트 디지털 카운터로 구현되며, 다만 본 발명은 이에 한정되지 않는다.
비교기(460b)는 카운트 신호(CNT_MUX), 델타-시그마 변조기(300b)의 상기 양자화 노이즈에 대응하는 상기 제4 제어 신호 및 오프셋 신호(OFS)에 기초하여 비교 신호(COMP)를 생성할 수 있다. 예를 들어, 상기 제4 제어 신호 및 오프셋 신호(OFS)의 합과 카운트 신호(CNT_MUX)를 비교하여 비교 신호(COMP)가 생성될 수 있다. 예를 들어, 비교기(460b)는 디지털 비교기일 수 있다. 예를 들어, 상술한 것처럼 상기 제4 제어 신호는 양자화 에러 신호(QE<N-1:0>)의 제1 부분(QE<N-1:N-2>)에 대응하고 2개의 비트들(도 8의 BN-1, BN-2)을 포함할 수 있다. 예를 들어, 상기 제4 제어 신호가 2개의 비트들을 포함하고 카운터(450b)가 2비트 디지털 카운터인 경우에, 오프셋 신호(OFS)의 값은 2로 설정될 수 있다.
펄스 생성기(440b)는 제1 분주 클럭 신호(CK_DIV) 및 비교 신호(COMP)에 기초하여 제2 분주 클럭 신호(CK_DTC_C)를 생성할 수 있다. 비교 신호(COMP)는 펄스 생성기(440b)의 구동 클럭으로 이용될 수 있다.
디지털-시간 변환기(600b)는 제2 분주 클럭 신호(CK_DTC_C) 및 상기 디지털 제어 워드(DCW)에 기초하여 최종 분주 클럭 신호(CK_F)를 생성할 수 있다.
도 9a, 9b 및 10은 도 8의 분수 분주기의 동작을 설명하기 위한 도면들이다. 이하 도 5a, 5b, 5c 및 6과 중복되는 설명은 생략한다.
도 9a는 디지털-시간 변환기만을 이용하는 종래의 분수 분주기가 델타-시그마 변조기의 양자화 노이즈에 대응하는 시간 지연을 생성하는 동작을 나타낸다. 도 9b는 위상 쉬프터(400b) 및 디지털-시간 변환기(600b)를 함께 이용하는 본 발명의 실시예들에 따른 분수 분주기(100b)가 델타-시그마 변조기(300b)의 상기 양자화 노이즈에 대응하는 상기 시간 지연을 생성하는 동작을 나타낸다.
도 7을 참조하여 상술한 MASH 1-1-1 타입의 경우에, 상기 양자화 노이즈의 범위는 분수 분주기의 입력 클럭 신호의 4주기(예를 들어, 4*TVCO)일 수 있다. 또한, 도 5a를 참조하여 상술한 것처럼, 분수 분주기의 입력 클럭 신호의 주기(TVCO)는 약 1ns(=약 1000ps)일 수 있다. 델타-시그마 변조기가 MASH 1-1-1 타입으로 구현되는 경우에, MASH 1-1-1 타입의 델타-시그마 변조기의 상기 양자화 노이즈에 기초하여(즉, 도 3의 QE<N-1:0>에 기초하여) 생성되는 시간 지연의 범위는 -2*TVCO≤t(QE)≤2*TVCO이며, 디지털-시간 변환기의 동적 범위는 최소한 4*TVCO가 되어야 한다.
도 9a를 참조하면, 설명의 편의상, 디지털-시간 변환기만을 이용하는 종래의 분수 분주기에서, 디지털-시간 변환기의 해상도가 약 1ps인 것으로 예시하고 있다. 디지털-시간 변환기의 동적 범위를 4*TVCO(즉, 약 4000ps)보다 크도록 설계하기 위해서는, 비트폭이 12인 12비트 디지털-시간 변환기(DTC_12B)를 이용하여야 한다. 예를 들어, 12비트 디지털-시간 변환기(DTC_12B)의 동적 범위는 약 4095ps(=(212-1)ps)일 수 있다.
도 9b를 참조하면, 설명의 편의상, 위상 쉬프터(400b) 및 디지털-시간 변환기(600b)를 함께 이용하는 본 발명의 실시예들에 따른 분수 분주기(100b)에서, M=3인 것으로 예시하고 있으며, 도 9a와 유사하게 디지털-시간 변환기(600b)의 해상도가 약 1ps인 것으로 예시하고 있다.
먼저, 카운터(450b)는 2비트 디지털 카운터(CNT_2B)로 구현되고, TVCO인 약 1000ps의 해상도를 가지는 2비트 디지털-시간 변환기로서 동작할 수 있다. 구체적으로, 카운터(450b)를 이용하여 제2 선택 클럭 신호(CK_MUX_M)를 카운트하여 카운트 신호(CNT_MUX)를 생성함으로써, TVCO 만큼의 시간 지연을 생성할 수 있다. 예를 들어, 카운트 신호(CNT_MUX)는 n*TVCO+m*TVCO/2M의 시간 지연 값을 가질 수 있다(n, m은 각각 0 또는 자연수). n*TVCO에 해당하는 시간 지연은, 카운트 신호(CNT_MUX)와 상기 제4 제어 신호(즉, QE<N-1:N-2>) 및 오프셋 신호(OFS)의 합을 비교기(460b)를 이용하여 비교함으로써 획득되며, QE<N-1:N-2> 값의 변화에 따라 TVCO의 배수로 시간 지연 값이 정해질 수 있다. m*TVCO/2M에 해당하는 시간 지연은, MSB 2비트(즉, QE<N-1:N-2>)를 제외한 QE<N-3:N-M-3>에 기초하여 정해질 수 있다.
이후에, 도 5c를 참조하여 상술한 것처럼, 위상 쉬프터(400b)는 3비트 위상 쉬프터(PS_3B)로 구현되고, TVCO/23인 약 125ps의 해상도를 가지는 3비트 디지털-시간 변환기로서 동작할 수 있다. 이에 따라, 디지털-시간 변환기(600a)의 동적 범위를 TVCO/23인 약 125ps보다 크도록 설계할 수 있으며, 비트폭이 7인 7비트 디지털-시간 변환기(DTC_7B)를 이용할 수 있다.
도 1을 참조하여 상술한 것처럼, 제1 분주 클럭 신호(CK_DIV)에 델타-시그마 변조기(300b)의 상기 양자화 노이즈에 대응하는 상기 시간 지연을 더하여 최종 분주 클럭 신호(CK_F)가 생성되고, 위상 쉬프터(400b)는 상기 시간 지연 중에서 상기 코스 시간 지연을 생성하며, 디지털-시간 변환기(600b)는 상기 시간 지연 중에서 상기 파인 시간 지연을 생성할 수 있다. 예를 들어, 상기 시간 지연이 (X+M+K)(X, M, K는 각각 자연수)개의 비트들을 포함하는 디지털 값으로 표현되는 경우에, 상기 코스 시간 지연은 상기 (X+M+K)개의 비트들 중 상위 (X+M)개의 비트들에 대응하고, 상기 파인 시간 지연은 상기 (X+M+K)개의 비트들 중 하위 K개의 비트들에 대응할 수 있다. 이 때, 카운터(450b)에 의해 상기 (X+M)개의 비트들 중 상위 X개의 비트들이 결정될 수 있다. 동일한 해상도를 가지는 디지털-시간 변환기를 이용하는 경우에, 디지털-시간 변환기(600b)의 비트폭은 기존보다 (X+M)비트 감소된 K비트일 수 있다. 도 9b는 X=2, M=3, K=7인 경우를 예시하고 있으며, 2비트 디지털 카운터(CNT_2B) 및 3비트 위상 쉬프터(PS_3B)를 이용함으로써 디지털-시간 변환기의 비트폭을 12비트에서 7비트로 감소시킬 수 있다.
특히 상술한 것처럼 TVCO 이상의 시간 지연이 필요한 경우에, 카운터를 사용하여 TVCO의 해상도를 갖는 시간 지연을 생성할 수 있다. 도 3의 실시예와 비교하여 카운터(450b) 및 비교기(460b)를 추가함으로써, 간단하게TVCO 이상의 시간 지연 영역을 커버하도록 구현할 수 있다.
도 10을 참조하면, 분수 분주기(100b)의 구체적인 동작 타이밍을 예시하고 있다. 주파수 제어 워드(FCW)의 값은 5.25일 수 있다.
구체적으로, 정수 분주기(200b)에 입력되는 제1 제어 신호(CON12)는 디더링하고 있는 델타-시그마 변조 신호(DSM_OUT2)와 주파수 제어 워드(FCW)의 정수 값(FCW_INT)인 5를 더한 값을 가질 수 있다. 제1 분주 클럭 신호(CK_DIV)는 제1 클럭 신호(CK_VCO<0>)의 상승 에지에 동기화되어 출력되고, 양자화 에러 신호(QE)의 값은 제1 분주 클럭 신호(CK_DIV)의 하강 에지에 동기화되어 계산되며 초기값은 0일 수 있다.
먼저 제1 제어 신호(CON11)가 4인 경우에, 양자화 에러 신호(QE)의 값은 0+(5.25-4)=1.25이고, 양자화 에러 신호(QE)의 정수 값을 나타내는 QE<N-1:N-2>는 1이며, 양자화 에러 신호(QE)의 분수 값을 나타내는 QE<N-3:N-M-3>은 0.25일 수 있다. 제1 분주 클럭 신호(CK_DIV)의 다음 상승 에지 전에, 위상 쉬프터(400b)는 상기 양자화 에러 신호(QE)의 값(즉, 양자화 노이즈 정보)에 기초하여 시간 지연을 생성할 수 있다. 예를 들어, QE<N-3:N-M-3>=0.25인 경우에, 제1 선택 클럭 신호(CK_MUX)를 제1 클럭 신호(CK_VCO<0>)에서 0.25*TVCO만큼 위상 쉬프트된 신호에 가장 근접한 클럭 신호로 선택할 수 있다. 그리고 제1 선택 클럭 신호(CK_MUX)를 일정 구간 마스킹하여 제2 선택 클럭 신호(CK_MUX_M)를 생성할 수 있다. 제1 선택 클럭 신호(CK_MUX)는 상대적으로 높은 주파수를 갖는 신호이므로 파워 소모가 크며, 따라서 상기 시간 지연을 생성하는데 필요한 일정 시간 이후에는 더 이상 토글하지 않도록 마스킹할 수 있다. 상기와 같이 생성된 제2 선택 클럭 신호(CK_MUX_M)는 QE<N-3:N-M-3>로 표현되는 0.25*TVCO에 해당하는 시간 지연 정보를 가질 수 있다. 추가적으로, QE<N-1:N-2>로 표현되는 1*TVCO에 해당하는 시간 지연을 생성하기 위해, 제2 선택 클럭 신호(CK_MUX_M)를 카운트하여 카운트 신호(CNT_MUX)를 생성할 수 있다. 카운터(450b)가 2비트 디지털 카운터(CNT_2B)로 구현되는 경우에, 카운트 신호(CNT_MUX)는 제2 선택 클럭 신호(CK_MUX_M)의 토글에 의해 0부터 3까지의 값을 가질 수 있다. QE<N-1:N-2>에 오프셋 신호(OFS)의 값인 2를 더하여 비교기(460b)의 기준 값을 생성할 수 있다. 예를 들어, QE<N-1:N-2>=1의 경우에, 상기 기준 값은 3이 되고, 카운트 신호(CNT_MUX)가 3에 도달하면 펄스 생성기(440b)를 동작시켜 제2 분주 클럭 신호(CK_DTC_C)를 생성하며, 이에 기초하여 최종 분주 클럭 신호(CK_F)를 생성할 수 있다.
다음에 제1 제어 신호(CON11)가 6인 경우에, 양자화 에러 신호(QE)의 값은 앞서 획득된 1.25에서 0.75를 뺀 0.5일 수 있다(즉, QE=1.25+(5.25-6)=0.5). 이 때, QE<N-1:N-2>=0, QE<N-3:N-M-3>=0.5가 되고, 제1 선택 클럭 신호(CK_MUX)를 제1 클럭 신호(CK_VCO<0>)에서 0.5*TVCO만큼 위상 쉬프트된 신호에 가장 근접한 클럭 신호로 선택할 수 있다. 이후 상술한 방식과 유사하게 제2 선택 클럭 신호(CK_MUX_M), 카운트 신호(CNT_MUX), 제2 분주 클럭 신호(CK_DTC_C) 및 최종 분주 클럭 신호(CK_F)를 생성할 수 있다. 비교기(460b)의 상기 기준 값은 0+2=2가 되고, 카운트 신호(CNT_MUX)가 2에 도달하면 제2 분주 클럭 신호(CK_DTC_C)가 토글할 수 있다.
다음에 제1 제어 신호(CON11)가 5인 경우에, QE=0.5+(5.25-5)=0.75, QE<N-1:N-2>=0, QE<N-3:N-M-3>=0.75, 상기 기준 값은 0+2=2일 수 있다. 다음에 제1 제어 신호(CON11)가 6인 경우에, QE=0.75+(5.25-6)=0, QE<N-1:N-2>=0, QE<N-3:N-M-3>=0, 상기 기준 값은 0+2=2일 수 있다. 다음에 제1 제어 신호(CON11)가 6인 경우에, QE=0+(5.25-6)=-0.75, QE<N-1:N-2>=-1, QE<N-3:N-M-3>=0.25, 상기 기준 값은 -1+2=1일 수 있다. 다음에 제1 제어 신호(CON11)가 5인 경우에, QE=-0.75+(5.25-5)=-0.5, QE<N-1:N-2>=-1, QE<N-3:N-M-3>=0.5, 상기 기준 값은 -1+2=1일 수 있다. 매 사이클에서 상술한 방식과 유사하게, 제1 선택 클럭 신호(CK_MUX)를 선택하고, 제2 선택 클럭 신호(CK_MUX_M), 카운트 신호(CNT_MUX), 제2 분주 클럭 신호(CK_DTC_C) 및 최종 분주 클럭 신호(CK_F)를 생성할 수 있다. 매 사이클마다 양자화 에러 신호(QE)의 값이 변하며, 제1 분주 클럭 신호(CK_DIV)에 더해지는 상기 시간 지연이 양자화 에러 신호(QE)에 따라서 변하게 된다.
한편, 도 10에 도시된 FCW=5.25의 예에서는, 주파수 제어 워드(FCW)의 분수 값(FCW_FR)이 상대적으로 단순하여, 디지털-시간 변환기(600b)에 의한 파인 디지털-시간 변환이 수행되지 않고 생략될 수 있다. 다만 본 발명은 이에 한정되지 않으며, 주파수 제어 워드(FCW)의 분수 값(FCW_FR)이 상대적으로 복잡한 경우에는 디지털-시간 변환기(600b)를 이용하여 상기 시간 지연을 보다 상세하게 표현할 수 있다.
도 11, 12 및 13은 본 발명의 실시예들에 따른 분수 분주형 위상 고정 루프를 나타내는 블록도들이다.
도 11을 참조하면, 분수 분주형 위상 고정 루프(1000)는 위상 주파수 검출기(1100), 루프 필터(1200), 다위상 전압 제어 발진기(1300) 및 분수 분주기(1400)를 포함한다.
위상 주파수 검출기(1100)는 기준 클럭 신호(CK_REF) 및 피드백 클럭 신호(CK_FB)에 기초하여 위상 검출 신호(ES)를 생성한다. 예를 들어, 기준 클럭 신호(CK_REF)는 분수 분주형 위상 고정 루프(1000)의 입력 클럭 신호일 수 있다.
일 실시예에서, 위상 검출 신호(ES)는 제1 위상 검출 신호(예를 들어, 업(up) 신호) 및 제2 위상 검출 신호(예를 들어, 다운(down) 신호)를 포함할 수 있다. 예를 들어, 피드백 클럭 신호(CK_FB)의 위상이 기준 클럭 신호(CK_REF)의 위상보다 늦는(lag) 경우에, 위상 주파수 검출기(1100)는 출력 클럭 신호(CK_FOUT)의 위상을 제1 방향으로 조절하기 위한 상기 제1 위상 검출 신호를 생성할 수 있다. 다른 예에서, 피드백 클럭 신호(CK_FB)의 위상이 기준 클럭 신호(CK_REF)의 위상보다 앞서는(lead) 경우에, 위상 주파수 검출기(1100)는 출력 클럭 신호(CK_FOUT)의 위상을 상기 제1 방향과 반대되는 제2 방향으로 조절하기 위한 상기 제2 위상 검출 신호를 생성할 수 있다. 일 실시예에서, 위상 주파수 검출기(1100)는 뱅뱅 타입의 위상 주파수 검출기(Bang-Bang Phase Frequency Detector)로 구현될 수 있으나, 본 발명은 이에 한정되지 않을 수 있다.
루프 필터(1200)는 위상 검출 신호(ES)에 기초하여 출력 제어 신호(CTRL)를 생성한다. 예를 들어, 루프 필터(1200)는 위상 검출 신호(ES)에 기초하여 출력 전압(즉, 출력 제어 신호(CTRL))의 레벨을 상승 또는 하강시킬 수 있다.
일 실시예에서, 분수 분주형 위상 고정 루프(1000)는 루프 필터(1200)와 연결되는 차지 펌프(미도시)를 더 포함할 수 있다. 예를 들어, 상기 차지 펌프는 위상 검출 신호(ES)에 기초하여 전원으로부터 출력된 전류(즉, 제어 전류)를 출력단으로 소싱(sourcing)하거나 상기 출력단으로부터 접지로 전류를 싱킹(sinking)할 수 있다. 예를 들어, 상기 차지 펌프는 상기 제1 위상 검출 신호에 기초하여 전원으로부터 출력된 전류를 소싱하고, 상기 제2 위상 검출 신호에 기초하여 전류를 접지로 싱킹할 수 있다. 예를 들어, 루프 필터(1200)는 소싱 또는 싱킹되는 전류에 따라 상기 출력 전압을 상승 또는 하강시킬 수 있다. 예를 들어, 루프 필터(1200)는 소싱 또는 싱킹되는 전류에 따라 가변하는 전압을 생성할 수 있다.
다위상 전압 제어 발진기(1300)는 출력 제어 신호(CTRL)에 기초하여 다위상 클럭 신호(MPCK)를 생성하고, 다위상 클럭 신호(MPCK)에 기초하여 출력 클럭 신호(CK_FOUT)를 생성한다. 예를 들어, 도 1을 참조하여 상술한 것처럼, 다위상 클럭 신호(MPCK)는 적어도 일부 위상이 중첩하는 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>)을 포함하며, 다위상 전압 제어 발진기(1300)는 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>)을 생성하고, 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>) 중 하나를 출력 클럭 신호(CK_FOUT)로 출력할 수 있다. 예를 들어, 출력 클럭 신호(CK_FOUT)의 출력 주파수는 기준 클럭 신호(CK_REF)의 입력 주파수의 실수 배일 수 있다.
분수 분주기(1400)는 출력 클럭 신호(CK_FOUT)를 분주하여 피드백 클럭 신호(CK_FB)를 생성한다. 예를 들어, 분수 분주기(1400)는 위상 검출 신호(ES) 및 다위상 클럭 신호(MPCK)(즉, 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>))에 기초하여 분수 분주 동작을 수행할 수 있다.
분수 분주기(1400)는 본 발명의 실시예들에 따른 분수 분주기일 수 있다. 구체적으로, 분수 분주기(1400)는 디지털-시간 변환기(1410) 및 위상 쉬프터(1420)를 포함하며, 도 1을 참조하여 상술한 것처럼 정수 분주기, 델타-시그마 변조기, 양자화 노이즈 제거기, 제1 가산기 및 제2 가산기를 더 포함할 수 있다. 디지털-시간 변환기(1410)는 도 1의 디지털-시간 변환기(600)에 대응하며, 위상 쉬프터(1420)는 도 1의 위상 쉬프터(400)에 대응하고 다위상 클럭 신호(MPCK)에 기초하여 동작할 수 있다. 출력 클럭 신호(CK_FOUT)는 도 1의 입력 클럭 신호(CK_VCO)에 대응하고, 피드백 클럭 신호(CK_FB)는 도 1의 최종 분주 클럭 신호(CK_F)에 대응할 수 있다.
분수 분주기(1400)는 디지털-시간 변환기 기반의 양자화 노이즈 제거를 수행할 수 있다. 구체적으로, 분수 분주기(1400)는 상기 정수 분주기 및 상기 델타-시그마 변조기를 통해 출력 클럭 신호(CK_FOUT)가 분수 분주된 피드백 클럭 신호(CK_FB)를 생성하고, 위상 쉬프터(1420) 및 디지털-시간 변환기(1410)를 통해 상기 델타-시그마 변조기의 양자화 노이즈를 제거하기 위한 시간 지연을 생성할 수 있다. 이 때, 위상 쉬프터(1420)가 코스 디지털-시간 변환에 의해 코스 시간 지연을 생성하고 디지털-시간 변환기(1410)가 파인 디지털-시간 변환에 의해 파인 시간 지연을 생성할 수 있다.
본 발명의 실시예들에 따른 분수 분주형 위상 고정 루프(1000)는 다위상 클럭 신호(MPCK)를 생성하는 다위상 전압 제어 발진기(1300)를 포함하고, 다위상 클럭 신호(MPCK)에 기초하여 동작하는 위상 쉬프터(1420)를 포함하는 분수 분주기(1400)를 포함할 수 있다. 분수 분주형 위상 고정 루프(1000)의 구성요소인 다위상 전압 제어 발진기(1300)의 다위상 클럭 신호(MPCK)를 이용하고, 디지털-시간 변환기(1410)보다 크기가 작고 파워 소모가 적은 위상 쉬프터(1420)를 이용하여 코스 디지털-시간 변환을 수행함으로써, 디지털-시간 변환기(1410)의 동적 범위를 종래 대비 감소시키고 설계 부담을 줄일 수 있다. 특히 위상 쉬프터(1420)를 완전 디지털 회로(fully digital circuit)로 구현하고 다위상 전압 제어 발진기(1300)의 출력인 다위상 클럭 신호(MPCK)를 재사용(reuse)하는 방식으로 구현하며, 따라서 분수 분주형 위상 고정 루프(1000)의 파워 소모 및 면적이 감소될 수 있다.
도 12를 참조하면, 분수 분주형 위상 고정 루프(1000a)는 시간-디지털 변환기(1100a), 디지털 루프 필터(1200a), 다위상 디지털 제어 발진기(1300a) 및 분수 분주기(1400)를 포함할 수 있다. 이하 도 11과 중복되는 설명은 생략한다.
도 11의 위상 주파수 검출기(1100), 루프 필터(1200) 및 다위상 전압 제어 발진기(1300)가 각각 시간-디지털 변환기(1100a), 디지털 루프 필터(1200a) 및 다위상 디지털 제어 발진기(1300a)로 구현된 것을 제외하면, 분수 분주형 위상 고정 루프(1000a)는 도 11의 분수 분주형 위상 고정 루프(1000)와 실질적으로 동일할 수 있다.
시간-디지털 변환기(1100a)는 기준 클럭 신호(CK_REF) 및 피드백 클럭 신호(CK_FB)에 기초하여 위상 검출 신호(ES)를 생성할 수 있다. 디지털 루프 필터(1200a)는 위상 검출 신호(ES)에 기초하여 출력 제어 신호(CTRL)를 생성할 수 있다. 예를 들어, 위상 검출 신호(ES) 및 출력 제어 신호(CTRL)는 k(k는 자연수)비트의 디지털 신호이며, 각각 e[k] 및 CTRL[k]와 같이 표현될 수 있다.
다위상 디지털 제어 발진기(1300a)는 출력 제어 신호(CTRL)에 기초하여 다위상 클럭 신호(MPCK)인 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>)을 생성하고, 그 중 하나를 출력 클럭 신호(CK_FOUT)로 출력할 수 있다. 예를 들어, 다위상 디지털 제어 발진기(1300a)는 M비트 다위상 링 오실레이터(ring oscillator)를 포함할 수 있다.
도 13을 참조하면, 분수 분주형 위상 고정 루프(1000b)는 위상 주파수 검출기(1100), 루프 필터(1200), 다위상 전압 제어 발진기(1300), 분수 분주기(1400) 및 경로 미스매치 보정기(1500)를 포함할 수 있다. 이하 도 11과 중복되는 설명은 생략한다.
경로 미스매치 보정기(1500)를 더 포함하는 것을 제외하면, 분수 분주형 위상 고정 루프(1000b)는 도 11의 분수 분주형 위상 고정 루프(1000)와 실질적으로 동일할 수 있다.
경로 미스매치 보정기(1500)는 위상 검출 신호(ES) 및 제2 제어 신호(CON2)에 기초하여 경로 미스매치(path mismatch)에 의한 다위상 클럭 신호(MPCK), 즉 복수의 클럭 신호들(CK_VCO<0>~CK_VCO<2M-1>)의 지연 에러(delay error)를 제거하고, 보정 신호(CAL)를 생성할 수 있다. 예를 들어, 제2 제어 신호(CON2)는 양자화 노이즈 제거기(500)에 의해 생성되는 제2 제어 신호(CON2)일 수 있다. 루프 필터(1200)는 경로 미스매치 보정기(1500)의 출력인 보정 신호(CAL)에 기초하여 출력 제어 신호(CTRL)를 생성할 수 있다.
다위상 전압 제어 발진기(1300)의 출력부터 분수 분주기(1400)에 포함되는 위상 쉬프터(1420)까지 경로 미스매치가 있는 경우에, 경로 미스매치 보정기(1500)는 상기 경로 미스매치에 의한 상기 지연 에러를 제거하도록 구현될 수 있다. 예를 들어, 경로 미스매치 보정기(1500)는 위상 쉬프터(1420)의 입력인 제2 제어 신호(CON2)(즉, 양자화 에러 신호(QE<N-1:0>) 또는 그 일부)와 위상 주파수 검출기(1100)의 출력인 위상 검출 신호(ES)의 상관 관계(correlation)에 기초하여, 상기 경로 미스매치에 의한 상기 지연 에러만큼 e[k]에 오프셋을 더하거나 빼는 방식으로 상기 지연 에러를 0에 가깝게 만드는 LMS(Least Mean Square) 루프(loop)를 포함할 수 있고, 이에 따라 백그라운드(background)로 상기 경로 미스매치에 의한 상기 지연 에러를 보정(calibration)할 수 있다. 이 경우, 경로 미스매치 보정기(1500)의 출력인 보정 신호(CAL)에는 결정적인(deterministic) 상기 경로 미스매치에 의한 상기 지연 에러가 제거되고 위상 오차(phase error)만 남게 되며, 따라서 분수 분주형 위상 고정 루프(1000b)의 출력인 출력 클럭 신호(CK_FOUT)의 스퍼(spur) 성분을 줄일 수 있다.
실시예에 따라서, 도 12의 분수 분주형 위상 고정 루프(1000a)에도 도 13의 경로 미스매치 보정기(1500)가 포함될 수 있다. 이 경우, 보정 신호(CAL)는 c[k]와 같이 표현될 수 있다.
도 14는 본 발명의 실시예들에 따른 클럭 신호의 분수 분주 방법을 나타내는 순서도이다.
도 1 및 14를 참조하면, 본 발명의 실시예들에 따른 클럭 신호의 분수 분주 방법에서, 입력 클럭 신호(CK_VCO)를 정수 분주하여, 제1 분주 클럭 신호(CK_DIV)를 생성한다(단계 S100). 예를 들어, 단계 S100은 정수 분주기(200), 델타-시그마 변조기(300) 및 제1 가산기(250)에 의해 수행될 수 있다.
제1 분주 클럭 신호(CK_DIV) 및 위상 쉬프터(400)를 이용하여 코스(coarse) 시간 지연을 생성하고(단계 S200), 제1 분주 클럭 신호(CK_DIV) 및 디지털-시간 변환기(600)를 이용하여 파인(fine) 시간 지연을 생성한다(단계 S300). 예를 들어, 단계 S200은 제2 가산기(350), 양자화 노이즈 제거기(500) 및 위상 쉬프터(400)에 의해 수행되고, 단계 S300은 제2 가산기(350), 양자화 노이즈 제거기(500) 및 디지털-시간 변환기(600)에 의해 수행될 수 있다. 예를 들어, 단계 S200 및 S300은 실질적으로 동시에 수행될 수 있다.
입력 클럭 신호(CK_VCO)를 분수 분주하고 상기 코스 시간 지연 및 상기 파인 시간 지연을 포함하는 시간 지연을 합산하여, 최종 분주 클럭 신호(CK_F)를 생성한다(단계 S400). 예를 들어, 입력 클럭 신호(CK_VCO)가 정수 분주된 제1 분주 클럭 신호(CK_DIV)에 상기 시간 지연을 합산하여 최종 분주 클럭 신호(CK_F)를 생성할 수 있다. 예를 들어, 단계 S400은 위상 쉬프터(400) 및 디지털-시간 변환기(600)에 의해 수행될 수 있다.
도 15는 본 발명의 실시예들에 따른 분수 분주형 위상 고정 루프를 포함하는 집적 회로를 나타내는 블록도이다.
도 15를 참조하면, 집적 회로(2000)는 분수 분주형 위상 고정 루프(fractional PLL; FPLL)(2100) 및 내부 회로(2200)를 포함한다.
분수 분주형 위상 고정 루프(2100)는 본 발명의 실시예들에 따른 분수 분주형 위상 고정 루프일 수 있다. 분수 분주형 위상 고정 루프(2100)는 디지털-시간 변환기(DTC) 및 위상 쉬프터(PS)를 포함하는 분수 분주기(fractional divider; FDIV)(2110)를 포함하고, 위상 쉬프터(PS)가 다위상 클럭 신호(MPCK)를 기초로 코스 디지털-시간 변환을 수행하도록 구현함으로써, 디지털-시간 변환기(DTC)의 동적 범위를 감소시키고 설계 부담을 줄이며 파워 소모 및 면적이 감소될 수 있다.
내부 회로(2200)는 분수 분주형 위상 고정 루프(2100)로부터 출력되는 출력 클럭 신호에 기초하여 동작하거나, 그 밖에 특정한 동작을 수행할 수 있다.
도 16은 본 발명의 실시예들에 따른 분수 분주형 위상 고정 루프를 포함하는 디지털 처리 시스템을 나타내는 블록도이다.
도 16을 참조하면, 디지털 처리 시스템(3000)은 마스터 장치(3100) 및 슬레이브 장치들(3200, 3300, 3400, 3500, 3600, 3700, 3800, 3900)을 포함할 수 있다.
일 실시예에서, 디지털 처리 시스템(3000)은 PC(personal computer), 노트북(laptop), 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC, MP3 플레이어, PDA(personal digital assistant), EDA(enterprise digital assistant), PMP(portable multimedia player), 디지털 카메라(digital camera), 음악 재생기(music player), 휴대용 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 임의의 전자 시스템으로 구현될 수 있다.
마스터 장치(3100)는 능동적으로 각 슬레이브 장치들(3200~3900)을 제어하는 컨트롤러 회로 또는 프로세서일 수 있다. 예를 들어, 마스터 장치(3100)는 베이스밴드 모뎀 프로세서 칩(baseband modem processor chip), 모뎀의 기능과 어플리케이션 프로세서(application processor; AP)의 기능을 함께 수행할 수 있는 칩, AP, 또는 모바일 AP로 구현될 수 있으나, 이에 한정되는 것은 아닐 수 있다.
슬레이브 장치들(3200~3900)은 마스터 장치(3100)의 제어에 의해 수동적으로 동작하는 임의의 장치일 수 있다. 예를 들어, 슬레이브 장치들(3200~3900)은 RFIC(radio frequency integrated circuit)(3200), PMIC(power management integrated circuit)(3300), 전력 공급 모듈(power supply module)(3400), 제2 RFIC(3500), 센서(3600), 지문 인식(fingerprint recognition) 칩(3700), 터치 스크린 컨트롤러(touch screen controller)(3800) 및 DDI(digital display interface 또는 display driver integrated circuit) 칩(3900) 등을 포함할 수 있다.
RFIC(3200)는 적어도 하나의 연결 칩을 포함할 수 있다. 예를 들어, 상기 연결 칩은 이동 통신(cellular)을 위한 칩(3210), WLAN(wireless local area network) 통신을 위한 칩(3220), 블루투스(Bluetooth; BT) 통신을 위한 칩(3230), GNSS(global navigation satellite system) 통신을 위한 칩(3240), FM(frequency modulation) 오디오/비디오 신호를 처리하기 위한 칩(3250), NFC(near field communication)를 위한 칩(3260), 및/또는 Wi-Fi 통신을 위한 칩을 포함할 수 있으나, 이에 한정되는 것은 아닐 수 있다.
RFIC(3200)는 적어도 하나의 분수 분주형 위상 고정 루프(3270)를 포함할 수 있다. 분수 분주형 위상 고정 루프(3270)는 본 발명의 실시예들에 따른 분수 분주형 위상 고정 루프이고, 디지털-시간 변환기(DTC) 및 위상 쉬프터(PS)를 포함하는 분수 분주기(3272)를 포함하며, 위상 쉬프터(PS)가 다위상 클럭 신호(MPCK)를 기초로 코스 디지털-시간 변환을 수행하도록 구현함으로써, 디지털-시간 변환기(DTC)의 동적 범위를 감소시키고 설계 부담을 줄이며 파워 소모 및 면적이 감소될 수 있다. 실시예에 따라서, 분수 분주형 위상 고정 루프(3270)는 각 연결 칩마다 대응하도록 형성될 수 있다.
본 발명의 실시예들은 분수 분주기 및 분수 분주형 위상 고정 루프를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 적어도 일부 위상이 중첩하는 복수의 클럭 신호들 중 하나를 입력 클럭 신호로 수신하고, 상기 입력 클럭 신호 및 제1 제어 신호에 기초하여 제1 분주 클럭 신호를 생성하는 정수 분주기;
    상기 제1 분주 클럭 신호 및 주파수 제어 워드에 기초하여 델타-시그마 변조 신호를 생성하는 델타-시그마 변조기;
    상기 복수의 클럭 신호들, 상기 제1 분주 클럭 신호 및 상기 델타-시그마 변조기의 양자화 노이즈에 대응하는 제2 제어 신호에 기초하여 제2 분주 클럭 신호를 생성하는 위상 쉬프터;
    상기 델타-시그마 변조기의 상기 양자화 노이즈에 기초하여 상기 제2 제어 신호 및 디지털 제어 워드를 생성하는 양자화 노이즈 제거기; 및
    상기 제2 분주 클럭 신호 및 상기 디지털 제어 워드에 기초하여 최종 분주 클럭 신호를 생성하는 디지털-시간 변환기를 포함하는 분수 분주기.
  2. 제 1 항에 있어서,
    상기 제1 분주 클럭 신호에 상기 델타-시그마 변조기의 상기 양자화 노이즈에 대응하는 시간 지연을 더하여 상기 최종 분주 클럭 신호가 생성되고,
    상기 위상 쉬프터는 코스(coarse) 시간 지연을 생성하고, 상기 디지털-시간 변환기는 파인(fine) 시간 지연을 생성하는 것을 특징으로 하는 분수 분주기.
  3. 제 2 항에 있어서, 상기 위상 쉬프터는,
    상기 제2 제어 신호를 기초로 상기 복수의 클럭 신호들 중 하나를 선택하여 제1 선택 클럭 신호를 출력하는 멀티플렉서;
    상기 제1 분주 클럭 신호에 기초하여 상기 제1 선택 클럭 신호를 마스킹하는 마스킹 회로;
    상기 마스킹 회로의 출력을 지연하여 제2 선택 클럭 신호를 생성하는 지연 회로; 및
    상기 제1 분주 클럭 신호 및 상기 제2 선택 클럭 신호에 기초하여 상기 제2 분주 클럭 신호를 생성하는 펄스 생성기를 포함하는 것을 특징으로 하는 분수 분주기.
  4. 제 3 항에 있어서,
    상기 시간 지연이 (M+K)(M, K는 자연수)개의 비트들을 포함하는 디지털 값으로 표현되는 경우에, 상기 코스 시간 지연은 상기 (M+K)개의 비트들 중 상위 M개의 비트들에 대응하고, 상기 파인 시간 지연은 상기 (M+K)개의 비트들 중 하위 K개의 비트들에 대응하는 것을 특징으로 하는 분수 분주기.
  5. 제 3 항에 있어서,
    상기 복수의 클럭 신호들은 제1 내지 제2M(M은 자연수) 클럭 신호들을 포함하고,
    상기 제1 내지 제2M 클럭 신호들은 동일한 제1 주기를 가지며,
    상기 제1 내지 제2M 클럭 신호들 중 인접한 2개의 클럭 신호들의 위상 차이는 상기 제1 주기를 2M으로 나눈 값에 대응하는 것을 특징으로 하는 분수 분주기.
  6. 제 3 항에 있어서,
    상기 델타-시그마 변조 신호는 1비트의 디지털 신호인 것을 특징으로 하는 분수 분주기.
  7. 제 3 항에 있어서, 상기 위상 쉬프터는,
    상기 제2 선택 클럭 신호에 기초하여 카운트 신호를 생성하는 카운터; 및
    상기 카운트 신호, 상기 델타-시그마 변조기의 상기 양자화 노이즈 및 오프셋 신호에 기초하여 비교 신호를 생성하는 비교기를 더 포함하고,
    상기 펄스 생성기는 상기 제1 분주 클럭 신호 및 상기 비교 신호에 기초하여 상기 제2 분주 클럭 신호를 생성하는 것을 특징으로 하는 분수 분주기.
  8. 제 7 항에 있어서,
    상기 시간 지연이 (X+M+K)(X, M, K는 각각 자연수)개의 비트들을 포함하는 디지털 값으로 표현되는 경우에, 상기 코스 시간 지연은 상기 (X+M+K)개의 비트들 중 상위 (X+M)개의 비트들에 대응하고, 상기 파인 시간 지연은 상기 (X+M+K)개의 비트들 중 하위 K개의 비트들에 대응하는 것을 특징으로 하는 분수 분주기.
  9. 제 8 항에 있어서,
    상기 카운터에 의해 상기 (X+M)개의 비트들 중 상위 X개의 비트들이 결정되는 것을 특징으로 하는 분수 분주기.
  10. 제 7 항에 있어서,
    상기 델타-시그마 변조 신호는 3비트의 디지털 신호인 것을 특징으로 하는 분수 분주기.
  11. 제 1 항에 있어서,
    상기 주파수 제어 워드는 정수 값 및 분수 값을 포함하고,
    상기 주파수 제어 워드의 상기 정수 값과 상기 델타-시그마 변조 신호를 더하여 상기 제1 제어 신호를 생성하는 제1 가산기를 더 포함하는 것을 특징으로 하는 분수 분주기.
  12. 제 11 항에 있어서,
    상기 주파수 제어 워드의 상기 분수 값에서 상기 델타-시그마 변조 신호를 감산하여 차이 신호를 생성하는 제2 가산기를 더 포함하는 것을 특징으로 하는 분수 분주기.
  13. 제 12 항에 있어서, 상기 양자화 노이즈 제거기는,
    상기 차이 신호에 기초하여 상기 델타-시그마 변조기의 상기 양자화 노이즈를 나타내는 양자화 에러 신호를 생성하는 누적기; 및
    상기 델타-시그마 변조기의 상기 양자화 노이즈에 대응하는 제3 제어 신호에 기초하여 상기 디지털 제어 워드를 생성하는 이득 제어기를 포함하는 것을 특징으로 하는 분수 분주기.
  14. 제 13 항에 있어서,
    상기 양자화 에러 신호는 N(N은 자연수)개의 비트들을 포함하는 디지털 값으로 표현되고,
    상기 제2 제어 신호는 상기 N개의 비트들 중 (M+1)(M은 자연수)개의 비트들을 포함하며,
    상기 제3 제어 신호는 상기 N개의 비트들 중 상기 (M+1)개의 비트들과 다른 (K+1)(K는 자연수)개의 비트들을 포함하는 것을 특징으로 하는 분수 분주기.
  15. 제 11 항에 있어서,
    상기 델타-시그마 변조기는 상기 제1 분주 클럭 신호 및 상기 주파수 제어 워드의 상기 분수 값에 기초하여 상기 델타-시그마 변조 신호를 생성하는 것을 특징으로 하는 분수 분주기.
  16. 제 1 항에 있어서,
    상기 제1 분주 클럭 신호는 상기 입력 클럭 신호가 정수 분주된 신호이고,
    상기 제2 분주 클럭 신호 및 상기 최종 분주 클럭 신호는 상기 입력 클럭 신호가 분수 분주된 신호인 것을 특징으로 하는 분수 분주기.
  17. 기준 클럭 신호 및 피드백 클럭 신호에 기초하여 위상 검출 신호를 생성하는 위상 주파수 검출기;
    상기 위상 검출 신호에 기초하여 출력 제어 신호를 생성하는 루프 필터;
    상기 출력 제어 신호에 기초하여 적어도 일부 위상이 중첩하는 복수의 클럭 신호들을 생성하고, 상기 복수의 클럭 신호들 중 하나를 출력 클럭 신호로 출력하는 다위상 전압 제어 발진기; 및
    상기 출력 클럭 신호를 분주하여 상기 피드백 클럭 신호를 생성하는 분수 분주기를 포함하고,
    상기 분수 분주기는,
    상기 출력 클럭 신호 및 제1 제어 신호에 기초하여 제1 분주 클럭 신호를 생성하는 정수 분주기;
    상기 제1 분주 클럭 신호 및 주파수 제어 워드에 기초하여 델타-시그마 변조 신호를 생성하는 델타-시그마 변조기;
    상기 복수의 클럭 신호들, 상기 제1 분주 클럭 신호 및 상기 델타-시그마 변조기의 양자화 노이즈에 대응하는 제2 제어 신호에 기초하여 제2 분주 클럭 신호를 생성하는 위상 쉬프터;
    상기 위상 검출 신호 및 상기 델타-시그마 변조기의 상기 양자화 노이즈에 기초하여 상기 제2 제어 신호 및 디지털 제어 워드를 생성하는 양자화 노이즈 제거기; 및
    상기 제2 분주 클럭 신호 및 상기 디지털 제어 워드에 기초하여 상기 피드백 클럭 신호를 생성하는 디지털-시간 변환기를 포함하는 분수 분주형 위상 고정 루프.
  18. 제 17 항에 있어서,
    상기 위상 검출 신호 및 상기 제2 제어 신호에 기초하여 경로 미스매치에 의한 상기 복수의 클럭 신호들의 지연 에러를 제거하는 경로 미스매치 보정기를 더 포함하고,
    상기 루프 필터는 상기 경로 미스매치 보정기의 출력에 기초하여 상기 출력 제어 신호를 생성하는 것을 특징으로 하는 분수 분주형 위상 고정 루프.
  19. 제 17 항에 있어서,
    상기 위상 주파수 검출기는 시간-디지털 변환기를 포함하고,
    상기 루프 필터는 디지털 루프 필터를 포함하며,
    상기 다위상 전압 제어 발진기는 다위상 디지털 제어 발진기를 포함하는 것을 특징으로 하는 분수 분주형 위상 고정 루프.
  20. 적어도 일부 위상이 중첩하는 복수의 클럭 신호들 중 하나를 입력 클럭 신호로 수신하고, 상기 입력 클럭 신호 및 제1 제어 신호에 기초하여 상기 입력 클럭 신호가 정수 분주된 제1 분주 클럭 신호를 생성하는 정수 분주기;
    상기 제1 분주 클럭 신호, 및 정수 값 및 분수 값을 포함하는 주파수 제어 워드에 기초하여, 델타-시그마 변조 신호를 생성하는 델타-시그마 변조기;
    상기 주파수 제어 워드의 상기 정수 값과 상기 델타-시그마 변조 신호를 더하여 상기 제1 제어 신호를 생성하는 제1 가산기;
    상기 복수의 클럭 신호들, 상기 제1 분주 클럭 신호 및 상기 델타-시그마 변조기의 양자화 노이즈를 나타내는 양자화 에러 신호의 제1 부분에 대응하는 제2 제어 신호에 기초하여, 상기 입력 클럭 신호가 분수 분주된 제2 분주 클럭 신호를 생성하는 위상 쉬프터;
    상기 주파수 제어 워드의 상기 분수 값에서 상기 델타-시그마 변조 신호를 감산하여 차이 신호를 생성하는 제2 가산기;
    상기 차이 신호를 적분하여 상기 델타-시그마 변조기의 상기 양자화 노이즈를 나타내는 상기 양자화 에러 신호를 생성하고, 상기 양자화 에러 신호의 상기 제1 부분과 다른 제2 부분에 대응하는 제3 제어 신호에 기초하여 디지털 제어 워드를 생성하는 양자화 노이즈 제거기; 및
    상기 제2 분주 클럭 신호 및 상기 디지털 제어 워드에 기초하여 상기 입력 클럭 신호가 분수 분주된 최종 분주 클럭 신호를 생성하는 디지털-시간 변환기를 포함하고,
    상기 제1 분주 클럭 신호에 상기 델타-시그마 변조기의 상기 양자화 노이즈에 대응하는 시간 지연을 더하여 상기 최종 분주 클럭 신호가 생성되며,
    상기 시간 지연이 (M+K)(M, K는 각각 자연수)개의 비트들을 포함하는 디지털 값으로 표현되는 경우에, 상기 위상 쉬프터는 상기 (M+K)개의 비트들 중 상위 M개의 비트들에 대응하는 코스(coarse) 시간 지연을 생성하고, 상기 디지털-시간 변환기는 상기 (M+K)개의 비트들 중 하위 K개의 비트들에 대응하는 파인(fine) 시간 지연을 생성하는 분수 분주기.
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