KR101709942B1 - 프랙셔널-ｎ 위상동기루프, 이의 동작 방법 및 이를 포함하는 장치들 - Google Patents

프랙셔널-ｎ 위상동기루프, 이의 동작 방법 및 이를 포함하는 장치들 Download PDF

Info

Publication number
KR101709942B1
KR101709942B1 KR1020100088202A KR20100088202A KR101709942B1 KR 101709942 B1 KR101709942 B1 KR 101709942B1 KR 1020100088202 A KR1020100088202 A KR 1020100088202A KR 20100088202 A KR20100088202 A KR 20100088202A KR 101709942 B1 KR101709942 B1 KR 101709942B1
Authority
KR
South Korea
Prior art keywords
phase
signal
clock signal
sigma
delta modulator
Prior art date
Application number
KR1020100088202A
Other languages
English (en)
Other versions
KR20120026160A (ko
Inventor
신종신
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020100088202A priority Critical patent/KR101709942B1/ko
Priority to US13/228,520 priority patent/US9094023B2/en
Publication of KR20120026160A publication Critical patent/KR20120026160A/ko
Application granted granted Critical
Publication of KR101709942B1 publication Critical patent/KR101709942B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
    • H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
    • H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
    • H03L7/0996—Selecting a signal among the plurality of phase-shifted signals produced by the ring oscillator
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/0014—Carrier regulation
    • H04L2027/0044—Control loops for carrier regulation
    • H04L2027/0053—Closed loops
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/0014—Carrier regulation
    • H04L2027/0044—Control loops for carrier regulation
    • H04L2027/0063—Elements of loops
    • H04L2027/0069—Loop filters
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L27/00—Modulated-carrier systems
    • H04L27/0014—Carrier regulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

프랙셔널-N 위상동기루프가 개시된다. 상기 프랙셔널-N 위상동기루프는 기준 클락 신호의 위상과 피드백 클락 신호의 위상의 차이를 검출하고 검출된 차이에 응답하여 복수의 위상 클락 신호들을 출력하는 위상 조절 회로; 위상 선택 신호에 응답하여 상기 위상 조절 회로로부터 출력되는 상기 복수의 위상 클락 신호들 중 어느 하나를 선택하여 출력하는 위상 선택기; 상기 위상 선택기로부터 출력되는 위상 클락 신호를 순차적으로 서로 다른 N개 이상의 정수들(N은 2이상의 정수) 각각으로 분주하여 생성된 시그마-델타 모듈레이터 동작 클락 신호를 사용하여 상기 위상 선택 신호를 생성하는 제어 회로; 및 상기 위상 클락 신호를 정수로 분주하여 상기 피드백 클락 신호를 생성하는 제1디바이더를 포함한다.

Description

프랙셔널-Ｎ 위상동기루프, 이의 동작 방법 및 이를 포함하는 장치들{Fractional-N phase locked loop, method thereof, and devices having the same}
본 발명의 개념에 따른 실시 예는 위상동기루프에 관한 것으로, 특히, 넓은 주파수 합성 영역을 가지면서도, 정확한 위상 클락 신호를 생성할 수 있는 프랙셔널-N 위상동기루프, 이의 동작 방법 및 이를 포함하는 장치들에 관한 것이다.
위상동기루프(phase locked loop)는 안정된 주파수 갖는 신호를 발생하거나, 정확하게 주파수를 가변하는데 이용된다. 상기 위상동기루프는 상기 안정된 주파수를 유지하기 위해서 적은 지터(jitter)를 가져야 한다.
본 발명이 이루고자 하는 기술적인 과제는 넓은 주파수 합성 영역을 가지면서, 정확한 위상 클락 신호를 생성할 수 있는 프랙셔널-N 위상동기루프, 이의 동작 방법 및 이를 포함하는 장치들을 제공하는 것이다.
본 발명의 실시 예에 따른 프랙셔널-N 위상동기루프는 기준 클락 신호의 위상과 피드백 클락 신호의 위상의 차를 검출하고 검출된 위상차에 응답하여 복수의 위상 클락 신호들을 출력하는 위상 조절 회로; 위상 선택 신호에 응답하여 상기 위상 조절 회로로부터 출력되는 상기 복수의 위상 클락 신호들 중 어느 하나를 선택하여 출력하는 위상 선택기; 상기 위상 선택기로부터 출력되는 위상 클락 신호를 순차적으로 서로 다른 N개 이상의 정수들(N은 2이상의 정수) 각각으로 분주하여 생성된 시그마-델타 모듈레이터 동작 클락 신호를 사용하여 상기 위상 선택 신호를 생성하는 제어 회로; 및 상기 위상 클락 신호를 정수로 분주하여 상기 피드백 클락 신호를 생성하는 제1디바이더를 포함한다.
상기 위상 조절 회로는 상기 기준 클락 신호의 위상과 상기 피드백 클락 신호의 위상의 차를 검출하여 검출된 차이에 상응하는 위상 검출 신호를 생성하는 위상 주파수 검출기; 상기 위상 검출 신호에 따라 전류를 출력하거나 수신하는 전하 펌프; 상기 전류에 따라 전압을 상승시키거나 하강시키는 루프 필터; 및 상기 전압에 따라 상기 복수의 위상 클락 신호들을 출력하는 다위상 전압 제어 오실레이터를 포함한다.
상기 제어 회로는 상기 N이 2일 때, 분주 제어 신호에 응답하여 상기 위상 클락 신호를 순차적으로 서로 다른 2개의 정수들 각각으로 분주하여 상기 시그마-델타 모듈레이터 동작 클락 신호를 생성하는 제2디바이더; 상기 시그마-델타 모듈레이터 동작 클락 신호에 의해 동작하며, 제1시그마-델타 모듈레이터 입력 신호와 미리 설정된 복수의 문턱 신호들에 따라 위상 조절기 입력 신호를 생성하는 제1시그마-델타 모듈레이터; 상기 위상 조절기 입력 신호에 따라 상기 위상 선택 신호를 생성하는 위상 조절기; 및 상기 시그마-델타 모듈레이터 동작 클락 신호에 의해 동작하며, 제2시그마-델타 모듈레이터 입력 신호와 미리 설정된 문턱 신호에 따라 상기 분주 제어 신호를 생성하는 제2시그마-델타 모듈레이터를 포함한다.
상기 분주 제어 신호는 데이터 '0' 또는 데이터 '1'이며, 상기 제2시그마-델타 모듈레이터의 상기 미리 설정된 문턱 신호에 따라 상기 데이터 '0'과 상기 데이터 '1'의 출력 빈도가 결정된다.
실시 예에 따라 상기 제2디바이더는 듀얼 모듈러스 디바이더로 구현될 수 있다.
실시 예에 따라 상기 제2시그마-델타 모듈레이터는 1차 시그마-델타 모듈레이터로 구현될 수 있다.
본 발명의 실시 예에 따른 무선 통신 장치는 상기 프랙셔널-N 위상동기루프;상기 프랙셔널-N 위상동기루프로부터 출력되는 신호에 응답하여 송신 동작을 수행하는 송신기; 상기 프랙셔널-N 위상동기루프로부터 출력되는 신호에 응답하여 수신 동작을 수행하는 수신기; 및 상기 송신기와 상기 수신기의 동작을 제어하는 프로세서를 포함한다.
본 발명의 실시 예에 따른 프랙셔널-N 위상동기루프의 동작 방법은 기준 클락 신호와 피드백 클락 신호의 위상차를 검출하고 검출된 위상차에 응답하여 복수의 위상 클락 신호들을 출력하는 단계; 위상 선택 신호에 응답하여 복수의 위상 클락 신호들 중 어느 하나를 선택하여 출력하는 단계; 선택된 위상 클락 신호를 순차적으로 서로 다른 N개 이상의 정수들(N은 2이상의 정수) 각각으로 분주하여 생성된 시그마-델타 모듈레이터 동작 클락 신호를 사용하여 상기 위상 선택 신호를 생성하는 단계; 및 상기 위상 클락 신호를 정수로 분주하여 상기 피드백 클락 신호를 생성하는단계를 포함한다.
상기 복수의 위상 클락 신호들을 출력하는 단계는 상기 기준 클락 신호와 상기 피드백 클락 신호의 위상차를 검출하여 검출된 위상차에 해당하는 위상 검출 신호를 생성하는 단계; 상기 위상 검출 신호에 따라 출력단으로 전류를 소싱하거나 상기 출력단으로부터 전류를 싱킹하는 단계; 상기 전류에 따라 전압을 상승시키거나 하강시키는 단계; 및 상기 전압에 따라 상기 복수의 위상 클락 신호들을 출력하는 단계를 포함한다.
상기 위상 선택 신호를 생성하는 단계는 상기 N이 2일 때, 분주 제어 신호에 응답하여 상기 위상 클락 신호를 순차적으로 서로 다른 2개의 정수들 각각으로 분주하여 상기 시그마-델타 모듈레이터 동작 클락 신호를 생성하는 단계; 상기 시그마-델타 모듈레이터 동작 클락 신호를 사용하여 동작하며, 제1시그마-델타 모듈레이터 입력 신호와 미리 설정된 복수의 문턱 신호들에 따라 위상 조절기 입력 신호를 생성하는 단계; 상기 위상 조절기 입력 신호에 따라 상기 위상 선택 신호를 생성하는 단계; 및 상기 시그마-델타 모듈레이터 동작 클락 신호에 의해 동작하며, 제2시그마-델타 모듈레이터 입력 신호와 미리 실정된 문턱 신호에 따라 상기 분주 제어 신호를 생성하는 단계를 포함한다.
상기 분주 제어 신호는 데이터 '0' 또는 데이터 '1'이며, 상기 제2시그마-델타 모듈레이터의 미리 설정된 문턱 신호에 따라 상기 데이터 '0'과 상기 데이터 '1'의 출력 빈도가 결정된다.
본 발명의 실시 예에 따른 프랙셔널-N 위상동기루프는 보조 시그마-델타 모듈레이터를 사용하여 넓은 주파수 합성 영역을 가지면서, 정확한 위상 클락 신호를 생성할 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 프랙셔널-N 위상동기루프의 블락도를 나타낸다.
도 2는 도 1에 도시된 제2시그마-델타 모듈레이터의 블록도를 나타낸다.
도 3은 도 1에 도시된 제1시그마-델타 모듈레이터의 블록도를 나타낸다.
도 4는 본 발명의 실시 예에 따른 프랙셔널-N 위상동기루프의 동작을 설명하기 위한 타이밍도이다.
도 5는 본 발명의 실시 예에 따른 프랙셔널-N 위상동기루프의 알고리즘을 설명하기 위한 흐름도이다.
도 6은 도 1에 도시된 프랙셔널-N 위상동기루프를 포함하는 무선 통신 장치의 실시 예를 나타내는 블록도이다.
도 7은 도 1에 도시된 프랙셔널-N 위상동기루프를 포함하는 반도체 장치의 실시 예를 나타내는 블록도이다.
도 8은 도 7에 도시된 반도체 장치를 포함하는 반도체 시스템의 블락도이다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나, 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 가진다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 프랙셔널-N 위상동기루프의 블락도를 나타낸다.
도 1을 참조하면, 프랙셔널-N 위상동기루프(10)는 위상 조절 회로(20), 위상 선택기(30), 제어 회로(40), 및 제1디바이더(90)를 포함한다.
위상 조절 회로(20)는 기준 클락 신호(CLKREF)의 위상과 피드백 클락 신호(CLKFB)의 위상의 차이를 검출하고 검출된 차이에 응답하여 복수의 위상 클락 신호들(F1,F2,..., 및 FN)을 출력한다.
위상 조절 회로(20)는 위상 주파수 검출기(phase frequency detector; 21), 전하 펌프(charge pump; 23), 루프 필터(loop filter; 25), 다위상 전압 제어 오실레이터(multi-phase voltages controlled oscillator; 27)를 포함한다.
위상 주파수 검출기(21)는 기준 클락 신호(CLKREF)의 위상과 피드백 클락 신호(CLKFB)의 위상의 차이를 검출하고 검출된 차이에 상응하는 위상 검출 신호(UP 또는 DOWN)를 생성한다. 예컨대, 피드백 클락 신호(CLKFB)의 위상이 기준 클락 신호(CLKREF)의 위상보다 뒤질(lag)때, 위상 주파수 검출기(21)는 제1위상 검출 신호(UP)를 출력한다. 그러나 피드백 클락 신호(CLKFB)의 위상이 기준 클락 신호(CLKREF)의 위상보다 앞설(lead)때, 위상 주파수 검출기(21)는 제2위상 검출 신호(DOWN)를 출력한다.
전하 펌프(23)는 위상 검출 신호(UP 또는 DOWN)에 응답하여 전원으로부터 출력된 전류를 출력단으로 소싱(sourcing)하거나 상기 출력단으로부터 접지로 전류를 싱킹(sinking)한다.
위상 주파수 검출기(21)가 제1위상 검출 신호(UP)를 출력할 때 전하 펌프 (23)는 전원으로부터 출력된 전류를 루프 필터(25)로 소싱하고 위상 주파수 검출기(21)가 제2위상 검출 신호(DOWN)를 출력할 때 전하 펌프(23)는 루프 필터(25)로부터 전류를 접지로 싱킹한다.
루프 필터(25)는 소싱되는 전류에 따라 출력 전압을 상승시키거나 싱킹되는 전류에 따라 상기 출력 전압을 하강시킨다. 예컨대, 루프 필터(25)는 소싱 또는 싱킹되는 전류에 따라 가변하는 전압을 생성한다. 또한, 루프 필터(25)는 전하 펌프 (23)로부터 출력된 전류에 포함된 글리치(glitch)를 제거하고 전압 오버 슈트 (voltage over-shoot)를 방지함으로써 지터(gitter)를 제거할 수 있다.
실시 예에 따라 전하 펌프(23)와 루프 필터(25)는 하나의 전하 펌프로 구현될 수 있다. 이 경우 상기 하나의 전하 펌프는 위상 검출 신호(UP 또는 DOWN)에 응답하여 가변하는 전압을 출력할 수 있다.
다위상 전압 제어 오실레이터(voltage controlled oscillator, VCO ; 27)는 루프 필터(25)로부터 출력되는 전압에 따라 복수의 위상 클락 신호들(F1, F2, ..., 및 FN)을 출력한다. 예컨대, 다위상 전압 제어 오실레이터(27)는 링 오실레이터(ring oscillator)로 구현될 수 있다. 복수의 위상 클락 신호들(F1, F2, ..., 및 FN) 각각의 진폭이 서로 같고, 위상은 서로 다르다. 위상 주파수 검출기(21)가 업 제어 신호(UP)를 출력할 때, 다위상 전압 제어 오실레이터(27)는 각각이 높은 주파수를 갖는 복수의 위상 클락 신호들(F1, F2, ..., 및 FN)을 출력하고, 위상 주파수 검출기(21)가 다운 제어 신호(DOWN)를 출력할 때, 다위상 전압 제어 오실레이터(27)는 각각이 낮은 주파수를 갖는 복수의 위상 클락 신호들(F1, F2, ..., 및 FN)을 출력한다.
위상 선택기(30)는 위상 선택 신호(SELPH)에 응답하여 다위상 전압 제어 오실레이터(27)로부터 출력되는 복수의 위상 클락 신호들(F1, F2, ..., 및 FN) 중에서 어느 하나를 위상 클락 신호(CLKFB0)로서 출력한다. 위상 선택 신호(SELPH)는 멀티-비트 디지털 신호들일 수 있다. 출력 클락 신호(CLKOUT)의 주파수 합성은 기준 클락 신호(CLKREF)의 주파수와 분수(fractional)의 곱셈 결과에 따라 수행될 수 있다. 상기 분수 중에서 정수 부분은 제1디바이더(90)에 의해 계산될 수 있고, 소수 부분은 위상 선택기(30)에 의하여 계산될 수 있다.
제어 회로(40)는 위상 선택기(30)로부터 출력되는 위상 클락 신호(CLKFB0)를 순차적으로 서로 다른 N개 이상의 정수들(N은 2이상의 정수) 각각으로 분주하여 생성된 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)를 사용하여 위상 선택 신호(SELPH)를 생성한다.
제어 회로(40)는 제2디바이더(50), 제2시그마-델타 모듈레이터(60), 제1시그마-델타 모듈레이터(70), 및 위상 조절기(80)를 포함한다.
상기 N이 2일 때, 제2디바이더(50)는 분주 제어 신호(SELAD)에 응답하여 위상 클락 신호(CLKFB0)를 순차적으로 서로 다른 2개의 정수들 각각으로 분주하여 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)를 생성한다. 실시 예에 따라 제2디바이더(50)는 듀얼 모듈러스 디바이더(dual modulus divider)로 구현될 수 있다.
제2시그마-델타 모듈레이터(60)는 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)를 사용하여 동작하며, 제2시그마-델타 모듈레이터 입력 신호(Ka)와 미리 설정된 문턱 신호에 따라 분주 제어 신호(SELAD)를 생성한다.
제2시그마-델타 모듈레이터(60)는 1차 시그마-델타 모듈레이터로 구현될 수 있다. 실시 예에 따라, 제2시그마-델타 모듈레이터(60)는 2차 이상의 시그마-델타 모듈레이터로 구현될 수 있다.
제2시그마-델타 모듈레이터(60)는 보조 시그마-델타 모듈레이터(auxiliary SDM)로 불릴 수 있다.
도 2는 도 1에 도시된 제2시그마-델타 모듈레이터의 블록도를 나타낸다.
도 1과 도 2를 참조하면, 제2시그마-델타 모듈레이터(60)는 가산기(adder; 61), 양자화기(quantizer; 63), 리셋 회로(65), 피드백 회로(67)를 포함한다.
가산기(61)는 제2시그마-델타 모듈레이터 입력 신호(Ka)와 피드백 신호(R1*Z-1)를 가산하여 가산 신호(w1)를 출력한다.
양자화기(63)는 가산기(61)로부터 출력되는 가산 신호(w1)와 미리 설정된 문턱 신호를 비교한다. 실시 예에 따라 양자화기(63)는 비교기로 구현될 수 있다.
가산 신호(w1)의 레벨이 상기 미리 설정된 문턱 신호의 레벨을 초과할 때, 양자화기(63)는 캐리(carry)를 발생하고, 데이터 1을 출력한다. 그러나, 가산 신호(w1)의 레벨이 상기 미리 설정된 문턱 신호의 레벨을 초과하지 않을 때, 양자화기(63)는 데이터 0을 출력한다.
양자화기(63)가 캐리를 발생할 때, 리셋 회로(65)는 가산기(61)로부터 출력되는 가산 신호(w1)를 리셋시킨다.
피드백 회로(67)는 리셋 회로(65)로부터 출력되는 신호(R1)에 피드백 이득(Z-1)을 곱하여 피드백 신호(R1*Z-1)를 출력한다.
표 1은 제2시그마-델타 모듈레이터 입력 신호(Ka)가 1이고, 미리 설정된 문턱 신호의 레벨이 4일 때, 제2시그마-델타 모듈레이터(60)의 각 신호의 상태를 나타내는 표이다. 실시 예에 따라 제2시그마-델타 모듈레이터 입력 신호(Ka) 또는 상기 미리 설정된 문턱 신호의 레벨은 변경될 수 있다.
CLKSDM 0 1 2 3 4 5 6 7 8 9
Ka 1 1 1 1 1 1 1 1 1 1
w1 1 2 3 0 1 2 3 0 1 2
R1*Z-1 0 1 2 3 0 1 2 3 0 1
SELAD 0 0 0 1 0 0 0 1 0 0
표 1을 참조하면, 가산 신호(w1)가 상기 미리 설정된 문턱 신호의 레벨 4를 초과할 때, 캐리(carry)가 생성되며, 분주 제어 신호(SELAD)는 데이터 1이다.
따라서 제2시그마-델타 모듈레이터(60)는 분주 제어 신호(SELAD)가 데이터 0을 3번 가질 때마다, 분주 제어 신호(SELAD)는 데이터 1을 1번 가진다. 즉, 제2시그마-델타 모듈레이터(60)는 0.25 확률로 데이터 1을 갖는 분주 제어 신호(SELAD)를 출력한다.
제2시그마-델타 모듈레이터 입력 신호(Ka)가 1보다 작을 때, 분주 제어 신호(SELAD)가 데이터 1을 출력하는 확률은 증가하며, 제2시그마-델타 모듈레이터 입력 신호(Ka)가 1보다 클 때, 분주 제어 신호(SELAD)가 데이터 1을 출력하는 확률은 감소한다. 즉, 제2시그마-델타 모듈레이터(60)는 상기 미리 설정된 문턱 신호에 따라 데이터 0과 데이터 1의 출력 빈도를 결정한다.
따라서 제2디바이더(50)는 상기 N이 2일 때, 분주 제어 신호(SELAD)에 응답하여 위상 클락 신호(CLKFB0)를 순차적으로 서로 다른 2개의 정수들 각각으로 분주하여 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)를 생성한다.
예컨대, 서로 다른 2개의 정수들 각각이 3과 4 라고 하면, 분주 제어 신호(SELAD)가 데이터 0일 때, 제2디바이더(50)는 데이터 0을 갖는 분주 제어 신호(SELAD)에 응답하여 위상 클락 신호(CLKFB0)를 분주비 3으로 분주하고, 분주 제어 신호(SELAD)가 데이터 1일 때, 제2디바이더(50)는 데이터 1을 갖는 분주 제어 신호(SELAD)에 응답하여 위상 클락 신호(CLKFB0)를 분주비 4로 분주한다. 분주 제어 신호(SELAD)로서 데이터 1이 출력될 확률은 0.25이므로, 제2디바이더(50)는 위상 클락 신호(CLKFB0)를 분주비 3으로 3번 분주하고, 분주비 4로 1번 분주하여, 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)를 생성한다.
도 3은 도 1에 도시된 제1시그마-델타 모듈레이터의 블록도를 나타낸다.
도 1과 도 3을 참조하면, 제1시그마-델타 모듈레이터(70)는 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)에 의해 동작하며, 제1시그마-델타 모듈레이터 입력 신호(Km)와 미리 설정된 복수의 문턱 신호들에 따라 위상 조절기 입력 신호(SELCT)를 생성한다.
도 3의 제1시그마-델타 모듈레이터(70)는 2차 시그마-델타 모듈레이터이다. 실시 예에 따라 제1시그마-델타 모듈레이터(70)는 2차 이상의 시그마-델타 모듈레이터로 구현될 수 있다.
제1시그마-델타 모듈레이터(70)는 복수의 감산기들(71과 74), 복수의 스케일링 블록들(73, 76, 77, 및 78), 복수의 적분기들(72와 75), 및 양자화기(79)를 포함한다.
복수의 스케일링 블록들(73, 76, 77, 및 78) 각각은 자신의 입력 신호를 증폭하거나 감쇠(attenuation)시킬 수 있다. 복수의 스케일링 블록들(73, 76, 77, 및 78) 각각의 이득(G1~G4)은 0과 1 사이의 값을 가진다.
제1감산기(71)는 제2시그마-델타 모듈레이터 입력 신호(Ka)로부터 제4스케일링 블록(78)의 출력 신호를 감산하고 감산 결과를 제1적분기(72)로 출력한다. 제1적분기(72)는 제1감산기(71)에 의한 감산결과를 적분한다.
제1스케일링 블록(73)은 제1적분기(72)에 의해 적분된 신호를 증폭 이득(G1)에 따라 증폭하고, 제2감산기(74)는 제1스케일링 블록(73)의 출력 신호로부터 제3스케일링 블록(77)의 출력 신호를 감산한다. 제2적분기(75)는 제2감산기(74)에 의한 감산 결과를 적분한다.
제2스케일링 블록(76)은 제2적분기(75)에 의해 적분된 신호를 증폭 이득(G2)에 따라 증폭하고, 양자화기(79)는 제2스케일링 블록(76)에 의하여 증폭된 신호를 미리 설정된 복수의 문턱 신호들 각각과 비교하여 위상 조절기 입력 신호(SELCT)를 생성한다. 양자화기(79)는 3-레벨을 가지는 양자화기일 수 있다. 상기 미리 설정된 복수의 문턱 신호들은 제1문턱 신호와 제2문턱 신호를 포함한다.
양자화기(79)의 입력 신호의 레벨이 상기 제1문턱 신호의 레벨보다 낮을 때, 제1시그마-델타 모듈레이터(70)는 '00'인 위상 조절기 입력 신호(SELCT)를 출력한다.
양자화기(79)의 입력 신호의 레벨이 상기 제1문턱 신호의 레벨과 상기 제2문턱 신호의 레벨 사이일 때, 제1시그마-델타 모듈레이터(70)는 '01'인 위상 조절기 입력 신호(SELCT)를 출력한다.
양자화기(79)의 입력 신호의 레벨이 상기 제2문턱 신호의 레벨보다 높을 때 , 제1시그마-델타 모듈레이터(70)는 '11'인 위상 조절기 입력 신호(SELCT)를 출력한다.
위상 조절기(80)는 위상 조절기 입력 신호(SELCT)에 따라 위상 선택 신호(SELPH)를 생성한다.
위상 조절기 입력 신호(SELCT)가 '01'일 때, 위상 조절기(80)는 위상 선택 신호(SELPH)를 증가시키고, 위상 조절기 입력 신호(SELCT)가 '00'일 때, 위상 조절기(80)는 위상 선택 신호(SELPH)를 그대로 유지하며, 위상 조절기 입력 신호(SELCT)가 '10'일 때, 위상 조절기(80)는 위상 선택 신호(SELPH)를 감소시킨다. 실시 예에 따라, 위상 조절기 입력 신호(SELCT)에 따라 위상 조절기(80)의 동작은 달라질 수 있고, 위상 선택 신호(SELCT)도 달라질 수 있다.
제1디바이더(90)는 위상 클락 신호(CLKFB0)를 정수(예컨대, M)로 분주하고 피드백 클락 신호(CLKFB)를 생성한다. 제1디바이더(90)는 메인 디바이더(main divider)일 수 있다.
프랙셔널-N 위상동기루프(10)가 락(lock) 될 때, 기준 클락 신호(CLKREF)의 위상과 피드백 클락 신호(CLKFB)의 위상은 서로 동일하고, 위상 클락 신호(CLKFB0)의 주파수는 피드백 클락 신호(CLKFB)의 주파수의 M배이다. 제2시그마-델타 모듈레이터(60)가 구현되지 않고, 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)의 주파수가 위상 클락 신호(CLKFB0)의 주파수를 임의의 정수(Ma)로 나눈 값일 때, 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)의 주파수(FSDM )는 수학식 1과 같다.
[수학식 1]
FSDM=Fref*M/MA
여기서 FSDM는 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)의 주파수를 나타내고, Fref는 기준 클락 신호(CLKREF)의 주파수를 나타내고, M은 제1디바이더(90)의 분주비를 나타내고, MA는 제2디바이더(50)가 위상 클락 신호(CLKFB0)의 주파수를 하나의 정수로 분주한다고 가정할 때의 분주비를 나타낸다.
또한, 프랙셔널-N 위상동기루프(10)의 출력 클락 신호(CLKOUT)의 주파수(Fclkout)는 수학식 2와 같다.
[수학식 2]
Fclkout=Fref*(M+(M*Km)/(MA*LC*N))
여기서 Fclkout은 출력 클락 신호(CLKOUT)의 주파수를 나타내고, Km은 제1시그마-델타 모듈레이터(70)의 입력 신호를 나타내고, LC는 제1시그마-델타 모듈레이터(70)의 문턱 신호를 나타내고, N은 다위상 전압 제어 오실레이터(27)로부터 생성된 복수의 위상들의 개수를 나타낸다.
제2디바이더(50)의 분주비(MA)가 임의의 고정된 값으로 설정되더라도, 위상 주파수 검출기(21)가 한 번 동작할 때마다 제1시그마-델타 모듈레이터(70)의 동작횟수, 즉, FSDM/Fref는 일정하지 않고, 제1디바이더(90)의 분주비(M)에 따라 달라진다.
또한, 제1시그마-델타 모듈레이터(70)의 입력 신호(Km)가 변화함에 따라 출력 클락 신호(CLKOUT)의 주파수의 변화량(ΔFclkout)도 변한다. 즉, 제1시그마-델타 모듈레이터(70)의 입력 신호(Km)가 1 만큼 변할 때, 출력 클락 신호(CLKOUT)의 주파수의 변화량(ΔFclkout)은 수학식 3과 같다.
[수학식 3]
ΔFclkout=(Fref*M)/(MA*N*LC)
수학식 3을 참조하면, 제1디바이더(90)의 분주비(M)와 제2디바이더(50)의 분주비(MA)가 변함에 따라 출력 클락 신호(CLKOUT)의 주파수의 변화량(ΔFout)은 달라진다. 따라서 출력 클락 신호(CLKOUT)를 생성하기 위해 필요한 주파수를 합성할 수 있는 최소 단위가 달라질 수 있다.
만약, 제2디바이더(50)의 분주비(MA)에 대한 제1디바이더(90)의 분주비(M)가 일정한 값을 갖는다면, 상술한 문제점은 해결될 수 있다.
제2디바이더(50)의 분주비(MA)에 대한 제1디바이더(90)의 분주비(M)를 일정한 값 R이라고 하면, 수학식 4와 같다.
[수학식 4]
M/MA=R
프랙셔널-N 위상동기루프(10)의 출력 클락 신호(CLKOUT)의 주파수는 수학식 5와 같다.
[수학식 5]
Fout=Fref*(M+R*Km)/(LC*N)
M과 R이 임의의 값으로 설정될 때, 제2디바이더(50)의 분주비(MA)는 수학식 6과 같다.
[수학식 6]
MA=M/R=MAN+MAF
즉, 제2디바이더(50)의 분주비(MA)는 제2디바이더(50)의 정수 분주비(MAN)와 소수 분주비(MAF)를 포함한다. 정수 분주비(MAN)와 소수 분주비(MAF)를 포함하는 제2디바이더(50)의 분주비(MA)를 구현하기 위해서는 도 1과 같이 제2시그마-델타 모듈레이터(60)가 필요하다. 따라서 제2시그마-델타 모듈레이터(60)를 사용함으로써 상술한 문제점은 해결될 수 있다.
도 4는 본 발명의 실시 예에 따른 프랙셔널-N 위상동기루프의 동작을 설명하기 위한 타이밍도이다. 도 4는 제1디바이더(90)의 분주비(M)가 13이고, 제2디바이더(50)의 분주비(MA)에 대한 제1디바이더(90)의 분주비(M), 즉 R이 4일 때, 위상 클락 신호(CLKFB0), 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM), 및 피드백 클락 신호(CLKFB)의 타이밍도이다.
도 1 내지 도 4를 참조하면, 제1디바이더(90)는 위상 클락 신호(CLKFB0)를 13으로 분주하여 피드백 클락 신호(CLKFB)를 생성하므로 위상 클락 신호(CLKFB0)의 주파수는 피드백 클락 신호(CLKFB)의 주파수의 13배이다.
제2시그마-델타 모듈레이터(60)는 분주 제어 신호(SELAD)가 데이터 '0'을 3번 가질 때마다, 분주 제어 신호(SELAD)는 데이터 '1'을 1번 출력한다. 즉제2시그마-델타 모듈레이터(60)는 0.25 확률로 데이터 '1'을 갖는 분주 제어 신호(SELAD)를 출력한다.
제2디바이더(50)는 분주 제어 신호(SELAD)에 응답하여 위상 클락 신호(CLKFB0)를 3과 4 각각으로 분주하여 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)를 생성한다.
시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)는 불균일한 주파수를 가진다. 그러나 위상 주파수 검출기(21)는 기준 클락 신호(CLKREF)의 위상과 피드백 클락 신호(CLKFB)의 위상의 차이를 검출하여 검출된 차이에 상응하는 위상 검출 신호를 생성한다. 상기 차이만이 주파수의 합성에 관여하므로, 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)가 불균일한 주파수를 갖는 것은 중요하지 않다.
따라서 위상 주파수 검출기(21)가 동작할 때마다 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)의 위상 시프트(phase shift)의 총 합이 같을 때, 프랙셔널-N 위상동기루프(10)는 균일한 주파수를 갖는 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)를 이용하는 위상동기루프의 동작과 같은 결과를 나타낸다.
위와 같은 관계는 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)가 기준 클락 신호(CLKREF)의 정수배인 경우에 항상 적용된다.
다위상 전압 제어 오실레이터(27)가 출력하는 복수의 위상 클락 신호들(F1, F2, ..., 및 FN)의 개수가 N개라면, 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)의 주파수(FSDM)가 Fref*N/2 될 때(여기서 Fref는 기준 클락 신호(CLKREF)의 주파수), 프랙셔널-N 위상동기루프(10)는 주파수 합성 영역에 제한 없이, 복수의 위상 클락 신호들(F1, F2, ..., 및 FN)을 생성할 수 있다. 이는 위상 조절기(80)가 -0.5~+0.5의 범위를 가지는 프랙셔널 값을 생성할 수 있기 때문이다.
도 5는 본 발명의 실시 예에 따른 프랙셔널-N 위상동기루프의 알고리즘을 설명하기 위한 흐름도이다.
도 1 내지 도 5를 참조하면, 위상 조절 회로(20)는 기준 클락 신호(CLKREF)의 위상과 피드백 클락 신호(CLKFB)의 위상의 차이를 검출하고 검출된 차이에 응답하여 복수의 위상 클락 신호들(F1,F2,..., 및 FN)을 출력한다((S10).
위상 선택기(30)는 위상 선택 신호(SELPH)에 응답하여 복수의 위상 클락 신호들(F1,F2,..., 및 FN) 중에서 어느 하나를 위상 클락 신호(CLKFBO)로서 출력한다(S20).
제어 회로(40)는 위상 선택기(30)로부터 출력된 위상 클락 신호(CLKFB0)를 서로 다른 N개 이상의 정수들(N은 2이상의 정수) 각각으로 분주하여 생성된 시그마-델타 모듈레이터 동작 클락 신호(CLKSDM)를 이용하여 위상 선택 신호(SELPH)를 생성한다(S30).
제1디바이더(90)는 위상 클락 신호(CLKFB0)를 정수로 분주하여 피드백 클락 신호(CLKFB)를 생성한다(S40).
도 6은 도 1에 도시된 프랙셔널-N 위상동기루프를 포함하는 무선 통신 장치의 실시 예를 나타내는 블록도이다.
도 6을 참조하면, 무선 통신 장치(600)는 보안 시스템, 셋-탑 박스, 이동 통신 장지, IT(information Technology) 장치, 또는 무선 통신 장치를 포함하는 컴퓨터 시스템일 수 있다.
무선 통신 장치(600)는 안테나(610), 듀플렉서(duplexer; 620), 송신기 (630), 수신기(640), 프랙셔널-N 위상동기루프(10) 및 프로세서(650)를 포함한다. 무선 통신 장치(100)는 설명의 편의를 위하여 일부분의 구성 요소들만을 도시하여 설명하였으나 다른 하드웨어 구성 요소들이 포함될 수 있다.
듀플렉서(620)는 안테나(610)를 통하여 무선 주파수 신호(RF)를 송신하거나 수신할 수 있다.
송신기(630)는 실제 정보(예컨대, 음성, 영상, 또는 데이터)를 가지고 있는 데이터 신호를 수신하여 이를 무선 주파수 신호(RF)로 변환하여 출력한다.
수신기(640)는 무선 주파수 신호(RF)를 수신하여 수신된 무선 주파수 신호(RF)를 상기 데이터 신호로 변환하여 출력한다.
송신기(630) 또는 수신기(640)는 도 1에 도시된 프랙셔널-N 위상동기루프(10)로부터 출력되는 신호에 응답하여 동작한다.
프로세서(650)는 송신기(630)의 동작 또는 수신기(640)의 동작을 제어한다.
실시 예에 따라, 프로세서(650)는 프랙셔널-N 위상 동기 루프(10)로부터 출력되는 신호에 응답하여 동작할 수 있다.
실시 예에 따라 무선 통신 장치(600)는 데이터 처리 유닛(660)을 더 포함할 수 있다. 데이터 처리 유닛(660)은 디스플레이 장치, 또는 입력장치를 의미하며, 프로세서(650)는 데이터 처리 유닛(660)을 제어할 수 있다.
도 7은 도 1에 도시된 프랙셔널-N 위상동기루프를 포함하는 반도체 장치의 실시 예를 나타내는 블록도이다.
도 7을 참조하면 반도체 장치(700)는 프랙셔널-N 위상동기루프(10), 메모리 어레이 (710), 로우 디코더(720), 컬럼 디코더(730), 입출력 회로(740), 어드레싱 회로 (750), 및 제어 회로(760)를 포함한다.
메모리 어레이(710)는 복수의 워드라인들, 복수의 비트라인들, 및 상기 복수의 워드라인들과 상기 복수의 비트 라인들 사이에 접속된 복수의 메모리 셀들을 포함한다. 상기 복수의 메모리 셀들 각각은 DRAM 또는 SDRAM과 같은 휘발성 메모리 셀로 구현될 수 있다.
또한, 상기 복수의 메모리 셀들 각각은 불휘발성 메모리 셀로 구현될 수 있다. 상기 불휘발성 메모리 셀은 EEPROM(Electrically Erasable Programmable Read-Only Memory), 플래시 메모리, MRAM(Magnetic RAM), 스핀전달토크 MRAM(Spin-Transfer Torque MRAM), Conductive bridging RAM(CBRAM), FeRAM (Ferroelectric RAM), OUM(Ovonic Unified Memory)라고도 불리는 PRAM(Phase change RAM), 저항 메모리(Resistive RAM: RRAM 또는 ReRAM), 나노튜브 RRAM(Nanotube RRAM), 폴리머 RAM(Polymer RAM: PoRAM), 나노 부유 게이트 메모리(Nano Floating Gate Memory: NFGM), 홀로그래픽 메모리 (holographic memory), 분자 전자 메모리 소자(Molecular Electronics Memory Device), 또는 절연 저항 변화 메모리(Insulator Resistance Change Memory)를 포함할 수 있다. 상기 불휘발성 메모리 셀은 하나의 비트 또는 다수의 비트들을 저장할 수 있다.
로우 디코더(720)는 어드레싱 회로(750)로부터 출력된 로우 어드레스를 수신하고 수신된 로우 어드레스를 디코딩하여 상기 복수의 워드라인들 중에서 어느 하나의 워드라인을 선택한다.
컬럼 디코더(730)는 어드레싱 회로(750)로부터 출력된 컬럼 어드레스를 수신하고 수신된 컬럼 어드레스를 디코딩하여 상기 복수의 비트라인들 중에서 어느 하나의 비트라인을 선택한다.
입출력 회로(740)는 로우 디코더(720)와 컬럼 디코더(730)에 의하여 선택된 적어도 하나의 메모리 셀에 데이터를 라이트할 수 있다. 또한, 입출력 회로 (740)는 로우 디코더(720)와 컬럼 디코더(730)에 의하여 선택된 적어도 하나의 메모리 셀로부터 데이터를 리드할 수 있다.
입출력 회로(740)는 리드 동작 시에 리드될 데이터(DATA)를 감지 증폭하기 위한 다수의 감지 증폭기들과 라이트 동작 시에 라이트될 데이터(DATA)를 드라이빙하기 위한 다수의 드라이버들을 포함할 수 있다.
어드레싱 회로(750)는 제어 회로(760)의 제어 하에 로우 어드레스와 컬럼 어드레스를 발생할 수 있다. 제어 회로(760)는 리드 동작 또는 라이트 동작을 수행하기 위하여 필요한 복수의 제어 신호들에 응답하여 어드레싱 회로(750)의 동작을 제어할 수 있는 복수의 동작 제어 신호들을 발생한다.
프랙셔널-N 위상동기루프(10)의 출력신호는 입출력 회로(740)로 전송된다.
도 8은 도 7에 도시된 반도체 장치를 포함하는 반도체 시스템의 블락도이다.
도 8을 참조하면, 반도체 시스템(800)은 PC, 포터블 컴퓨터, 포터블 이동 통신 장치, 또는 CE(consumer equipment)에 사용될 수 있다.
상기 포터블 이동 통신 장치는 이동 전화기, PDA, 또는 PMP를 포함한다. 반도체 시스템(800)은 메모리 카드 또는 e-북(book)일 수 있다. 반도체 시스템(800)은 게임기, 게임 컨트롤러, 네비게이터, 또는 전자 악기일 수 있다. CE(consumer equipment)는 디지털 TV, 홈 오토메이션 장치, 또는 디지털 카메라일 수 있다.
반도체 시스템(800)은 반도체 장치(700) 및 프로세서(810)를 포함한다. 따라서 반도체 장치(700)와 프로세서(810)는 버스(801)를 통하여 데이터를 주거나 받을 수 있다. 예컨대, 프로세서(810)는 반도체 장치(700)의 메모리 액세스 동작을 전반적으로 제어할 수 있다.
반도체 시스템(800)은 모듈(820)을 더 포함할 수 있다. 모듈(820)은 무선 통신 모듈일 수 있다. 따라서 모듈(820)은 프로세서(810)의 제어 하에 반도체 장치(700)에 저장된 데이터를 무선 통신을 통하여 외부로 전송할 수 있고 또한, 외부로부터 전송된 데이터를 반도체 장치(700)에 저장할 수 있다.
실시 예에 따라, 모듈(820)은 이미지 센서일 수 있다. 따라서 상기 이미지 센서는 이미지를 픽업하여 생성된 디지털 신호를 프로세서(810)의 제어 하에 반도체 장치(700)에 저장할 수 있고 반도체 장치(700)에 저장된 데이터를 인터페이스 (830)를 통하여 외부로 전송할 수 있다.
반도체 시스템(800)은 인터페이스(830)를 더 포함할 수 있다.
인터페이스(830)는 디스플레이 장치일 수 있다.
인터페이스(830)는 키보드, 마우스, 스캐너와 같은 입력 장치일 수 있고, 또한 프린터와 같은 출력 장치일 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10 ; 프랙셔널-N 위상동기루프
20 ; 위상 조절 회로
21 ; 위상 주파수 검출기
23 ; 전하 펌프
25 ; 루프 필터
27 ; 다위상 전압 제어 오실레이터
30 ; 위상 선택기
40 ; 제어 회로
50 ; 제2디바이더
60 ; 제2시그마-델타 모듈레이터
70 ; 제1시그마-델타 모듈레이터
80 ; 위상 조절기
90 ; 제1디바이더
600 ; 무선 통신 장치
700 ; 반도체 장치
800 ; 반도체 시스템

Claims (10)

  1. 기준 클락 신호의 위상과 피드백 클락 신호의 위상의 차이를 검출하고 검출된 차이에 응답하여 복수의 위상 클락 신호들을 출력하는 위상 조절 회로;
    위상 선택 신호에 응답하여 상기 위상 조절 회로로부터 출력되는 상기 복수의 위상 클락 신호들 중에서 어느 하나를 위상 클락 신호로서 출력하는 위상 선택기;
    상기 위상 클락 신호를 순차적으로 서로 다른 N개 이상의 정수들(N은 2이상의 정수) 각각으로 분주하여 생성된 시그마-델타 모듈레이터 동작 클락 신호를 사용하여 상기 위상 선택 신호를 생성하는 제어 회로; 및
    상기 위상 클락 신호를 정수로 분주하여 상기 피드백 클락 신호를 생성하는 제1디바이더를 포함하고,
    상기 시그마-델타 모듈레이터 동작 클락 신호는 불균일한 주파수를 가지는 프랙셔널-N 위상동기루프.
  2. 제1항에 있어서, 상기 위상 조절 회로는,
    상기 기준 클락 신호의 위상과 상기 피드백 클락 신호의 위상의 차이를 검출하고 검출된 차이에 상응하는 위상 검출 신호를 생성하는 위상 주파수 검출기;
    상기 위상 검출 신호에 따라 출력단으로 전류를 소싱하거나 상기 출력단으로부터 전류를 싱킹하는 전하 펌프;
    상기 전류에 따라 전압을 상승시키거나 하강시키는 루프 필터; 및
    상기 전압에 따라 상기 복수의 위상 클락 신호들을 출력하는 다위상 전압 제어 오실레이터를 포함하는 프랙셔널-N 위상동기루프.
  3. 제1항에 있어서, 상기 제어 회로는,
    상기 N이 2일 때, 분주 제어 신호에 응답하여 상기 위상 클락 신호를 순차적으로 서로 다른 2개의 정수들 각각으로 분주하여 상기 시그마-델타 모듈레이터 동작 클락 신호를 생성하는 제2디바이더;
    상기 시그마-델타 모듈레이터 동작 클락 신호에 의해 동작하며, 제1시그마-델타 모듈레이터 입력 신호와 미리 설정된 복수의 문턱 신호들에 따라 위상 조절기 입력 신호를 생성하는 제1시그마-델타 모듈레이터;
    상기 위상 조절기 입력 신호에 따라 상기 위상 선택 신호를 생성하는 위상 조절기; 및
    상기 시그마-델타 모듈레이터 동작 클락 신호에 의해 동작하며, 제2시그마-델타 모듈레이터 입력 신호와 미리 설정된 문턱 신호에 따라 상기 분주 제어 신호를 생성하는 제2시그마-델타 모듈레이터를 포함하는 프랙셔널-N 위상동기루프.
  4. 제3항에 있어서, 상기 분주 제어 신호는 데이터 '0' 또는 데이터 '1'이며, 상기 제2시그마-델타 모듈레이터의 상기 미리 설정된 문턱 신호에 따라 상기 데이터 '0'과 상기 데이터 '1'의 출력 빈도가 결정되는 프랙셔널-N 위상동기루프.
  5. 제3항에 있어서, 상기 제2디바이더는.
    듀얼 모듈러스 디바이더인 프랙셔널-N 위상동기루프.
  6. 제3항에 있어서, 상기 제2시그마-델타 모듈레이터는,
    1차 시그마-델타 모듈레이터인 프랙셔널-N 위상동기루프.
  7. 프랙셔널-N 위상동기루프;
    상기 프랙셔널-N 위상동기루프로부터 출력되는 신호에 응답하여 송신 동작을 수행하는 송신기;
    상기 프랙셔널-N 위상동기루프로부터 출력되는 신호에 응답하여 수신 동작을 수행하는 수신기; 및
    상기 송신기와 상기 수신기의 동작을 제어하는 프로세서를 포함하며,
    상기 프랙셔널-N 위상동기루프는,
    기준 클락 신호의 위상과 피드백 클락 신호의 위상의 차이를 검출하고 검출된 위상 차이에 응답하여 복수의 위상 클락 신호들을 출력하는 위상 조절 회로;
    위상 선택 신호에 응답하여 상기 위상 조절 회로로부터 출력되는 상기 복수의 위상 클락 신호들 중 어느 하나를 선택하여 출력하는 위상 선택기;
    상기 위상 선택기로부터 출력되는 위상 클락 신호를 순차적으로 서로 다른 N개 이상의 정수들(N은 2이상의 정수) 각각으로 분주하여 생성된 시그마-델타 모듈레이터 동작 클락 신호에 의해 동작하여 상기 위상 선택 신호를 생성하는 제어 회로; 및
    상기 위상 클락 신호를 정수로 분주하여 상기 피드백 클락 신호를 생성하는 제1디바이더를 포함하고,
    상기 시그마-델타 모듈레이터 동작 클락 신호는 불균일한 주파수를 가지는 무선 통신 장치.
  8. 제7항에 있어서, 상기 제어 회로는,
    상기 N이 2일 때, 분주 제어 신호에 응답하여 상기 위상 클락 신호를 순차적으로 서로 다른 N개 이상의 정수들(N은 2이상의 정수) 각각으로 분주하여 상기 시그마-델타 모듈레이터 동작 클락 신호를 생성하는 제2디바이더;
    상기 시그마-델타 모듈레이터 동작 클락 신호에 의해 동작하며, 제1시그마-델타 모듈레이터 입력 신호와 미리 설정된 복수의 문턱 신호들에 따라 위상 조절기 입력 신호를 생성하는 제1시그마-델타 모듈레이터;
    상기 위상 조절기 입력 신호에 따라 상기 위상 선택 신호를 생성하는 위상 조절기; 및
    상기 시그마-델타 모듈레이터 동작 클락 신호에 의해 동작하며, 제2시그마-델타 모듈레이터 입력 신호와 미리 설정된 문턱 신호에 따라 상기 분주 제어 신호를 생성하는 제2시그마-델타 모듈레이터를 포함하는 무선 통신 장치.
  9. 제8항에 있어서, 상기 분주 제어 신호는 데이터 '0' 또는 데이터 '1'이며, 상기 제2시그마-델타 모듈레이터의 미리 설정된 문턱 신호에 따라 상기 데이터 '0'과 상기 데이터 '1'의 출력 빈도가 결정되는 무선 통신 장치.
  10. 기준 클락 신호와 피드백 클락 신호의 위상차를 검출하고 검출된 위상차에 응답하여 복수의 위상 클락 신호들을 출력하는 단계;
    위상 선택 신호에 응답하여 복수의 위상 클락 신호들 중 어느 하나를 선택하여 출력하는 단계;
    선택된 위상 클락 신호를 순차적으로 서로 다른 N개 이상의 정수들(N은 2이상의 정수) 각각으로 분주하여 생성된 시그마-델타 모듈레이터 동작 클락 신호를 사용하여 상기 위상 선택 신호를 생성하는 단계; 및
    상기 위상 클락 신호를 정수로 분주하여 상기 피드백 클락 신호를 생성하는단계를 포함하고,
    상기 시그마-델타 모듈레이터 동작 클락 신호는 불균일한 주파수를 가지는 프랙셔널-N 위상동기루프의 동작 방법.
KR1020100088202A 2010-09-09 2010-09-09 프랙셔널-ｎ 위상동기루프, 이의 동작 방법 및 이를 포함하는 장치들 KR101709942B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020100088202A KR101709942B1 (ko) 2010-09-09 2010-09-09 프랙셔널-ｎ 위상동기루프, 이의 동작 방법 및 이를 포함하는 장치들
US13/228,520 US9094023B2 (en) 2010-09-09 2011-09-09 Fractional-N phase locked loop, operation method thereof, and devices having the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100088202A KR101709942B1 (ko) 2010-09-09 2010-09-09 프랙셔널-ｎ 위상동기루프, 이의 동작 방법 및 이를 포함하는 장치들

Publications (2)

Publication Number Publication Date
KR20120026160A KR20120026160A (ko) 2012-03-19
KR101709942B1 true KR101709942B1 (ko) 2017-02-24

Family

ID=45806722

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100088202A KR101709942B1 (ko) 2010-09-09 2010-09-09 프랙셔널-ｎ 위상동기루프, 이의 동작 방법 및 이를 포함하는 장치들

Country Status (2)

Country Link
US (1) US9094023B2 (ko)
KR (1) KR101709942B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220321134A1 (en) * 2021-03-30 2022-10-06 Maxio Technology (Hangzhou) Co., Ltd. Frequency dividing circuit, frequency dividing method and phase locked loop

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10205459B2 (en) * 2012-09-11 2019-02-12 Intel Corporation Multi-phase fractional divider
US9641113B2 (en) 2014-02-28 2017-05-02 General Electric Company System and method for controlling a power generation system based on PLL errors
US10931291B1 (en) * 2020-07-06 2021-02-23 Amazon Technologies, Inc. System for multiple PLL synchronization
US11784651B2 (en) * 2021-10-27 2023-10-10 Nxp B.V. Circuitry and methods for fractional division of high-frequency clock signals
US20230155650A1 (en) * 2021-11-15 2023-05-18 Qualcomm Incorporated Heterogenous beamforming capability with mixed beamforming architecture
KR20230079723A (ko) 2021-11-29 2023-06-07 삼성전자주식회사 위상 쉬프터를 포함하는 분수 분주기 및 이를 포함하는 분수 분주형 위상 고정 루프

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090221235A1 (en) 2008-02-29 2009-09-03 Qualcomm Incorporated Dynamic reference frequency for fractional-n phase-locked loop

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10207544A1 (de) * 2002-02-22 2003-09-18 Infineon Technologies Ag Verfahren zum Abgleichen eines Zwei-Punkt-Modulators und Zwei-Punkt-Modulator mit einer Abgleichvorrichtung
TWI223505B (en) * 2003-06-03 2004-11-01 Realtek Semiconductor Corp Circuit and method to spread spectrum by using phase modulation technique
US7049852B2 (en) 2004-02-02 2006-05-23 Melanson John L Fractional-integer phase-locked loop system with a fractional-frequency-interval phase frequency detector
DE602005012562D1 (de) * 2004-08-06 2009-03-19 St Microelectronics Sa Frequenzsynthetiser Architektur
US7362835B2 (en) * 2005-02-04 2008-04-22 Mediatek Incorporation Clock generator circuit and related method for generating output clock signal
KR100712527B1 (ko) * 2005-08-18 2007-04-27 삼성전자주식회사 지터를 감소시킨 분산 스펙트럼 클럭 발생기
TW200721688A (en) 2005-11-25 2007-06-01 Realtek Semiconductor Corp Phase lock circuit
KR100824049B1 (ko) * 2007-01-31 2008-04-22 고려대학교 산학협력단 구분 선형 변조 방식을 이용한 클럭 발생기 및 구분 선형변조 방식을 이용한 클럭 발생 방법
US7548123B2 (en) * 2007-07-13 2009-06-16 Silicon Laboratories Inc. Dividerless PLL architecture
TWI345881B (en) 2007-12-03 2011-07-21 Ind Tech Res Inst Spread spectrum clock generating appartus
US20090160493A1 (en) * 2007-12-20 2009-06-25 Texas Instruments Incorporated System and Method for Generating a Spread-Spectrum Clock Signal
US7911247B2 (en) * 2008-02-26 2011-03-22 Qualcomm Incorporated Delta-sigma modulator clock dithering in a fractional-N phase-locked loop
US7911241B1 (en) * 2009-10-29 2011-03-22 Stmicroelectronics Design And Application Gmbh Frequency synthesizer circuit comprising a phase locked loop
US8278982B2 (en) * 2009-12-29 2012-10-02 Analog Devices, Inc. Low noise fractional divider using a multiphase oscillator

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090221235A1 (en) 2008-02-29 2009-09-03 Qualcomm Incorporated Dynamic reference frequency for fractional-n phase-locked loop

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220321134A1 (en) * 2021-03-30 2022-10-06 Maxio Technology (Hangzhou) Co., Ltd. Frequency dividing circuit, frequency dividing method and phase locked loop
US11595051B2 (en) * 2021-03-30 2023-02-28 Maxio Technology (Hangzhou) Co., Ltd. Frequency dividing circuit, frequency dividing method and phase locked loop

Also Published As

Publication number Publication date
US20120063521A1 (en) 2012-03-15
KR20120026160A (ko) 2012-03-19
US9094023B2 (en) 2015-07-28

Similar Documents

Publication Publication Date Title
KR101709942B1 (ko) 프랙셔널-ｎ 위상동기루프, 이의 동작 방법 및 이를 포함하는 장치들
US10075175B2 (en) Apparatus and method for automatic bandwidth calibration for phase locked loop
US10211842B2 (en) Quantization noise cancellation for fractional-N phased-locked loop
US8269565B2 (en) Spread spectrum clock generators and electronic devices including the same
US8704566B2 (en) Hybrid phase-locked loop architectures
US7675370B2 (en) Dynamic calibration techniques for digitally controlled oscillator
US9692395B2 (en) Frequency divider, clock generating apparatus, and method capable of calibrating frequency drift of oscillator
EP3208943B1 (en) Fractional frequency synthesizer
US20090083567A1 (en) Apparatus and method for clock generation with piecewise linear modulation
US9225345B2 (en) Charge pump calibration for dual-path phase-locked loop
US7696829B2 (en) Frequency synthesizer and method
CN111327313A (zh) 用于数控振荡器的装置及相关方法
US7696831B2 (en) Phase locked loop and method for controlling the same
WO2016032665A1 (en) Foreground and background bandwidth calibration techniques for phase-locked loops
JP2024520565A (ja) サンプリング位相ロックループ
US8130048B2 (en) Local oscillator
US9432028B2 (en) Clock data recovery circuit and a method of operating the same
US7603095B2 (en) Apparatus and method of switching intervals
KR20140108369A (ko) 고조파 락을 방지할 수 있는 위상 동기 루프 및 이를 포함하는 장치들
CN113114227A (zh) 多相位时钟信号相位差检测电路与方法、数字相位调制系统
US20150130542A1 (en) Device and method for controlling output amplitude of voltage control oscillator in electronic device
WO2018067406A1 (en) Apparatus and methods for frequency tuning of rotary traveling wave oscillators
JP2009260767A (ja) 増幅回路及び増幅回路を備えた電子機器

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20200131

Year of fee payment: 4