CN111327313A - 用于数控振荡器的装置及相关方法 - Google Patents

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Abstract

本申请公开了用于数控振荡器的装置及相关方法。一种装置包括数控振荡器(DCO)，所述数控振荡器包括与第一电容器串联耦接的电感器。所述DCO还包括：与所述串联耦接的电感器和第一电容器并联耦接的第二电容器；与所述第二电容器并联耦接的第一反相器；以及背对背耦接到所述第一反相器的第二反相器。所述DCO还包括用于改变所述第一电容器的电容的数模转换器(DAC)。

Description

用于数控振荡器的装置及相关方法
相关申请的交叉引用
本申请与以下美国专利申请相关：于2018年12月14日提交的标题为“Apparatusfor Digital Frequency Synthesizers and Associated Methods(用于数字式频率合成器的装置及相关方法)”的美国专利申请号16/221,426，代理人案卷号SILA408；以及于2018年12月14日提交的标题为“Apparatus for Time-to-Digital Converters andAssociated Methods(用于时间数字转换器的装置及相关方法)”的美国专利申请号16/221,430，代理人案卷号SILA409。
技术领域
本公开整体涉及信号生成装置和方法，并且更具体地，涉及包括数控振荡器(DCO)的装置及相关方法。
背景技术
随着诸如Wi-Fi、蓝牙和移动或无线物联网(IoT)设备的无线技术的日益普及，越来越多的设备或系统集成了RF电路，诸如接收器和/或发射器。为了减小成本、尺寸和材料清单，并提高此类设备或系统的可靠性，已将各种电路或功能集成到集成电路(IC)中。例如，IC通常包括接收器和/或发射器电路。通常，接收器和/或发射器电路使用一个或多个信号来执行各种功能，诸如时钟电路(例如，模数转换器(ADC))、图像抑制校准、将射频(RF)信号混合到基带或中频(IF)、将基带或IF信号混合到RF信号等。
本节中的描述和任何对应的附图均作为背景信息材料包括在内。本节中的材料不应被认为是承认此类材料构成了本专利申请的现有技术。
发明内容
根据示例性实施例设想了各种装置和相关方法。根据一个示例性实施例，一种装置包括数控振荡器(DCO)，所述数控振荡器包括与第一电容器串联耦接的电感器。所述DCO还包括：与所述串联耦接的电感器和第一电容器并联耦接的第二电容器；与所述第二电容器并联耦接的第一反相器；以及背对背耦接到所述第一反相器的第二反相器。所述DCO还包括用于改变所述第一电容器的电容的数模转换器(DAC)。更具体地，为了对DCO的输出信号的频率进行相对精细的频率控制，改变第一电容器的电容。更具体地，DAC改变第二电容器的电容以对DCO的输出信号进行相对粗略的频率控制。
根据另一个示例性实施例，一种装置包括DCO，所述DCO包括：具有第一端子和第二端子的第一电容器；具有第一端子和第二端子的第一电感器，其中所述第一端子被点状化(dotted)并耦接到所述第一电容器的所述第一端子；以及具有第一端子和第二端子的第二电感器，其中所述第一端子被点状化并耦接到所述第一电容器的所述第二端子。所述DCO还包括以Π-配置耦接的一组电容器，其中所述Π-配置的第一端子耦接到所述第一电感器的所述第二端子，并且所述Π-配置的所述第二端子耦接到所述第二电感器的所述第二端子。
根据另一个示例性实施例，一种装置包括DCO，所述DCO包括：具有第一端子和第二端子的第一电容器；具有第一端子和第二端子的第一电感器，其中所述第一端子被点状化并耦接到所述第一电容器的所述第一端子；以及具有第一端子和第二端子的第二电感器，其中所述第一端子被点状化，并且其中所述第二端子耦接到所述第一电容器的所述第二端子。所述DCO还包括以Π-配置耦接的一组电容器，其中所述Π-配置的第一端子耦接到所述第一电感器的所述第二端子，并且所述Π-配置的所述第二端子耦接到所述第二电感器的所述第一端子。
附图说明
附图仅示出示例性实施例并因此不应视为限制本申请或权利要求的范围。本领域普通技术人员将理解，所公开的概念使其适用于其他等效的实施例。在附图中，在一个以上附图中使用的相同标号表示相同、相似或等效的功能、部件或块。
图1A和图1B示出了根据一个示例性实施例的DFS的电路布置。
图2示出了根据一个示例性实施例的TDC的电路布置。
图3示出了根据一个示例性实施例的TDC的时序图。
图4示出了根据一个示例性实施例的粗略TDC(C-TDC或CTDC)的电路布置。
图5A示出了常规TDC的电路布置。
图5B示出了根据一个示例性实施例的精细TDC(F-TDC或FTDC)的电路布置。
图6示出了根据一个示例性实施例的数字环路滤波器的电路布置。
图7示出了根据一个示例性实施例的DFS的各种电路块的传递函数的图示。
图8示出了根据另一个示例性实施例的DFS的各种电路块的传递函数的图示。
图9示出了根据另一个示例性实施例的DFS的各种电路块的传递函数的图示。
图10示出了根据一个示例性实施例的与∑-Δ调制器(SDM)的第一操作模式有关的图示。
图11示出了根据一个示例性实施例的与SDM的另一个操作模式有关的图示。
图12示出了根据一个示例性实施例的与SDM的另一个操作模式有关的图示。
图13示出了根据一个示例性实施例的SDM的第一操作模式的电路布置。
图14示出了根据一个示例性实施例的SDM的另一个操作模式的电路布置。
图15示出了根据一个示例性实施例的SDM的另一个操作模式的电路布置。
图16示出了常规电感器-电容器(LC)振荡器的电路布置。
图17示出了根据一个示例性实施例的单端数控电感器-电容器(LC)振荡器(DCO)的电路布置。
图18示出了根据一个示例性实施例的用于控制单端DCO的电路布置。
图19示出了根据一个示例性实施例的差模DCO的电路布置。
图20示出了根据另一个示例性实施例的差模DCO的电路布置。
图21示出了根据一个示例性实施例的包括DFS的RF接收器的电路布置。
图22示出了根据一个示例性实施例的包括DFS的RF接收器的电路布置。
图23示出了根据一个示例性实施例的包括DFS的RF接收器的电路布置。
图24示出了根据一个示例性实施例的包括DFS的RF发射器的电路布置。
图25示出了根据一个示例性实施例的RF通信系统的电路布置。
图26示出了根据一个示例性实施例的包括接收器的IC的电路布置，该接收器包括一个或多个DFS。
图27示出了根据一个示例性实施例的包括发射器的IC的电路布置，该发射器包括一个或多个DFS。
具体实施方式
本公开的一个方面涉及DFS。根据各种实施例的DFS可以用在各种装置、子系统、系统、模块、IC等中。并非限制，示例包括RF接收器、RF发射器和RF收发器。
从面积角度来看，DFS是有益的，因为环路滤波器(模拟实施方式中的电荷泵、电容器和电阻器)是数字地实现的。较少数量的电路包括DFS中的严格的模拟或混合信号部件，诸如TDC和DCO。与频率合成器的常规模拟方法相比，DFS提供了更低的面积、对半导体制造工艺变化的更高抗扰性、更容易的可编程性、以及向新技术节点的更快速移植。
根据示例性实施例的DFS采用具有残余消除(residue cancellation)的分数N型锁相环(PLL)。分数分频器控制是通过∑-Δ调制器(SDM)来实现。在TDC的输出处通过数字减法器执行残余消除。相比之下，模拟PLL通常使用DAC来实现残余消除。在模拟系统中，残余DAC、相位检测器和电荷泵的线性和增益对模拟合成器的性能具有相对较高的影响。在根据各种实施例的DFS中，较少的参数(诸如TDC的增益和线性)对DFS性能具有相对较高的影响。另外，可以在数字域中完全补偿TDC的增益误差。如以下更详细描述的，在残余消除之后，RMS相位误差的测量被用于数字地调整残余路径的增益，以增加或最大化残余消除并最小化DFS的RMS相位误差。
如上所述，本公开的另一个方面涉及TDC。关于数字环路滤波器，如示例性实施例中所使用的，参考输入信号(refclk)与反馈时钟或信号之间的相位误差被转换为数字输出并用于锁定DFS。在示例性实施例中，通过TDC来执行误差信号到数字信号的这种转换。
根据示例性实施例的TDC可以是任意长的环路，因为延迟线被实现为环。信号沿线路传播，但可以绕回多次以使得可以实现更长的总延迟。每次信号绕回时，一串锁存器中的另一个锁存器被设置以计数完成多少个周期。此类TDC可以产生相对精细的步长，例如，在40nm半导体制造节点中达到22ps，即使在锁定位置附近使用这种精细分辨率也是如此。另一方面，较大的相位误差可以容许粗略TDC。因此，在示例性实施例中，CTDC与精细TDC(FTDC或F-TDC)一起使用，从而可以跨越整个2π范围。根据需要，可以使用本领域普通技术人员已知的游标技术作为此类TDC的增强。
根据各种实施例的TDC提供许多益处。首先，它们使用全数字电路，从而减小尺寸/电路面积并提高简便性。其次，下面详细描述的绕回结构的使用节省了面积和时钟信号功率。此外，示例性实施例中的粗略TDC(CTDC或C-TDC)节省尺寸/电路面积、减小功耗、并减小或最小化抖动累积(与采用所有精细步长来覆盖整个2π范围的设计相比)。
如上所述，本公开的另一个方面涉及DCO。关于数字环路滤波器，如根据示例性实施例的DFS中所使用的，环路滤波器的数字输出(或从数字环路滤波器的输出信号导出的信号)控制振荡器(通常是LC振荡器)。在示例性实施例中，LC压控振荡器(VCO)电路中包括数模转换器(DAC)。通过使用DAC的输出信号来改变LC谐振回路(LC tank)的电容，可以实现控制VCO的频率。换句话说，数字环路滤波器的数字输出信号用于对LC谐振回路的电容值以及因此VCO的输出频率进行数字编程。
用于对LC振荡器的频率进行数控的常规技术不能通过电容器选择来实现精细的频率分辨率，因为电容器将是相对较小并且难以实现的，如上所述。在常规实施方式中，被切换(以改变LC谐振回路的电容)的电容器将在大约aF(即10-15F)的范围内以获得相对精细的频率分辨率。如以下详细描述的，根据示例性实施例的DCO拓扑使用两个电感器和两组电容器。这种拓扑提供了相对较宽的调谐范围和相对较细的频率步长，其一起通过可行电容器尺寸选择使得合理的DCO频率控制字的合理尺寸成为可能。
可替代常规方法利用∑-Δ调制器来驱动可切换电容器。然后，使用调制器的一密度来实现电容器的分数值，该分数值是实际电容的0到1倍。用于实现分数电容器的有效值的∑-Δ调制使用数字硬件，该数字硬件消耗功率，使用附加的电路面积，并且可能在时钟输出中引入开关杂散(spur)。根据示例性实施例的DCO不采用∑-Δ调制器，并且在锁定状况下，很少触发有效的相对较小电容器(相对较低的电容)以维持DFS的锁相。
图1A示出了根据一个示例性实施例的DFS 10的电路布置。DFS 10采用负反馈回路。更具体地说，如上所述，TDC 1005将参考时钟refclk和由多模分频器(MMD)1045提供的反馈时钟fbclk之间的相位差转换为数字值。MMD 1045将DFS 10的输出信号的标称(或期望)频率(标记为“LO”)除以可为整数或整数加分数的数字。负反馈环路致使MMD输出信号的平均频率与参考信号的频率相同。负反馈环路的作用是使DFS 10的输出信号中的频率和相位误差最小化。
TDC 1005的输出信号被提供给减法器1015。缩放电路1055(如下所述)的输出信号被提供给减法器1015的另一个输入。这两个信号之间的差(即减法器1015的输出信号)被提供给数字环路滤波器1020，其对减法器1015的输出信号进行数字滤波。在示例性实施例中，如本领域普通技术人员所理解的，数字环路滤波器1020可以具有期望的阶数，诸如一阶滤波器、二阶滤波器等。对于给定的实施方式，滤波器阶数的选择和所得的电路取决于多种因素，诸如设计规范、性能规范、成本、IC或器件面积、可用技术(例如，半导体制造技术)、目标市场、目标终端用户等，如本领域普通技术人员将理解的。在数字环路滤波器1020的输出处的已滤波信号驱动DCO 1025。DCO 1025包括DAC 1030，其转换数字环路滤波器1020的输出以对DCO 1025的VCO电路中的电容器阵列进行编程。
DCO 1025的输出信号被提供给分频器1035。分频器1035将其输入信号的频率除以期望值，诸如所示示例中的2(因此标记为“Div 2”)，尽管也可以根据期望而使用其他值。分频器1035的输出信号构成DFS 10的输出信号(标记为“LO”)。如上所述，DFS 10的输出信号驱动MMD 1045。
应注意，如本领域普通技术人员所理解的，取决于DFS 10的输出信号的期望频率和refclk的可用频率，可以在一些实施例中省略分频器1035。此外，应注意，在一些实施例中，MMD 1045可以是任选的。具体地，如果DFS 10的期望输出频率等于(或者在实际实施方式中几乎等于)参考频率，则可以省略MMD 1045，并且将DFS 10的输出信号反馈到TDC 1005的输入。
DFS 10的整数值和分数值被提供给SDM 1060(例如，如果期望为64.3的总值，则提供给SDM 1060的整数(N)值和分数(n)值分别为N＝64和n＝0.3)。作为响应，SDM 1060生成输出信号sdbits和残余信号。输出信号sdbits被提供给延迟电路1050，其使sdbits延迟期望的延迟值。已延迟信号用于控制MMD 1045，即为MMD 1045选择期望模量。在示例性实施例中，选择由延迟电路1050提供的延迟以匹配缩放电路1055的延迟。
来自SDM 1060的残余信号被提供给缩放电路1055。缩放电路1055将残余信号乘以从x1至x4中选择的表示缩放值的值(或者根据期望的其他值和/或数值)。缩放值对残余值进行缩放以匹配TDC 1005的增益。如上所述，缩放电路1055的输出被提供给减法器1015。
缩放电路1055的输出也被提供给最小均方(LMS)自适应电路1040。TDC 1005的输出也被提供给LMS自适应电路1040。LMS自适应电路1040的输出用于选择缩放电路1055中的缩放值，例如，在所示示例中的x1至x4中的一个。因此，围绕LMS自适应电路1040和缩放电路1055形成反馈回路，其中响应于TDC 1005的输出处的相位误差水平和来自缩放电路1055的已缩放残余，LMS自适应电路1040引起缩放电路1055的增益(缩放因子)的改变以减小或最小化残余对DFS 10的影响(即，执行残余消除)。换句话说，TDC 1005的输出处的相位误差水平用于选择缩放电路1055的增益(缩放因子)以引起残余或残余影响的消除。换句话说，选择或设置缩放电路1055的增益或缩放因子以减小或消除归因于残余信号的相位误差。
在理想锁定状况下，来自TDC 1005的相位误差将恰好等于通过已缩放残余预测的值(即缩放电路1055的输出)，即TDC 1005的输出等于缩放电路1055的输出，这导致减法器1015的零输出。然而，在实际实施方式中，TDC 1005中的增益误差致使减法器1015的输出是有限的，即非零。LMS自适应电路1040跟踪来自TDC 1005的相位误差的量值(TDC 1005的输出信号)相对于已缩放残余(缩放电路1055的输出)，并且以相对缓慢的方式(以允许变化在各种电路中解决)递增或递减缩放电路1055的增益，以便将已缩放残余和TDC相位误差之间的差驱动为零(或者在实际实施方式中接近零)。因此，LMS自适应电路使用最小均方技术与反馈相结合，以通过改变缩放电路1055的增益来将减法器1015的输出驱动为零(或接近零)。以这种方式，缩放电路1055作为适应或自适应缩放电路操作。
在一些实施例中，每次相位测量都会发生增量增益变化(即，参考时钟refclk的每个周期有一次)，并且将增量增益变化选择为相对较小，例如小于缩放电路1055的标称缩放因子或增益的1％。在一些实施例中，可以在DFS操作期间启用或禁用LMS自适应电路1040的适应或自适应功能。例如，在一些实施例中，为了防止LMS适应的发散，如果TDC相位误差(TDC 1005的输出)相对较大，则可以禁用LMS自适应电路1040，这指示DFS尚未实现锁相。
减法器1015的输出被提供给残余误差电路1010。当DFS 10中的反馈环路被锁定时，数字环路滤波器1020的输入应具有零值。残余误差电路1010产生输出信号，该输出信号大致表示抖动的方差(variance)(减法器1015的输出的绝对值总和，例如通过使用集成/转储技术获得)，即来自SDM 1060的残余信号与TDC 1005的增益之间的增益匹配的度量。抖动表示SDM 1060的量化抖动。残余误差电路1010的输出信号被提供给抖动监测器电路1017。通过检查减法器1015的输出处的抖动方差(如由残余电路1010测量并由抖动监测器电路1017监测的)，如上所述，可以获得参考信号的质量和/或LMS适应函数的收敛性的量度。DFS10(或包括DFS 10的系统或装置中的另一个模块或电路)可以使用有抖动监测器电路1017进行的监测来确定LO相位噪声的潜在劣化而无需直接相位噪声测量。另外，如果DFS 10未实现LMS自适应功能，则所监测的抖动可用于校准残余校准电路1005，如下面结合图1B所述。
图1B示出了根据另一个示例性实施例的DFS 10的电路布置。图1B中的DFS 10与图1A中的DFS 10相似，但是使用不同的残余消除技术。更具体地，再次参考图1B，残余误差电路1010的输出被提供给校准电路1065。校准电路1065使用残余误差电路1010的输出(大致是抖动的方差)来选择缩放电路1055的缩放比例或增益，使得引起残余消除(减少或取消或消除残余对DFS 10的影响)。在一些实施例中，校准电路1065可以使用固件中包括或包含的信息或数据，诸如在DFS 10或包括DFS 10的设备(例如IC)的设计、制造、测试和/或操作期间确定的信息。这种信息或数据随后在DFS 10的操作期间用于残余消除。
图2示出了根据示例性实施例的TDC 1005的电路布置。TDC 1005包括C-TDC 1100和F-TDC 1105，它们一起覆盖相位误差值的整个2π范围。C-TDC 1100涵盖参考时钟refclk的整个周期的范围。F-TDC 1105实现以锁定位置为中心的范围，诸如SDM 1060的量化抖动保持在该范围内。信号refclk驱动C-TDC 1100的输入。来自F-TDC 1105中的延迟电路1110的信号fbdel驱动C-TDC 1100的另一个输入。由延迟电路1110生成的延迟是F-TDC 1105的输出值的范围的一半。C-TDC 1100的输出包括信号ctdc(在所示示例中具有2至7位，尽管可以根据需要使用其他值)和早期(early)/晚期(late)信号。C-TDC 1100的两个输出信号都被提供给控制电路1115。
信号refclk也驱动F-TDC 1105的输入。信号fbclk(见图1A或1B)驱动延迟电路1110。如上所述，信号fbclk的延迟版本被提供为信号fbdel。F-TDC 1105的输出包括信号ftdc(在所示示例中具有0到5位，尽管可以根据需要使用其他值)，该信号被提供给控制电路1115。使用信号ctdc和ftdc以及早期/晚期信号，控制电路1115生成TDC 1005的输出信号，其包括tdc信号和符号位信号(即signbit)。在所示的示例中，tdc信号具有0到11位，但也可以根据需要使用其他值。
参照图3，可以更好地理解控制电路1115的操作，该图示出了根据示例性实施例的TDC的时序图。更具体地说，该图示出了C-TDC和F-TDC输出信号的范围，其与refclk、fbdel和fbclk信号有关。还指示了对应于早期和晚期的值的范围。锁定状况(或理想状态)被指示在早期和晚期范围之间的边界处。
因此，图3示出了C-TDC在被指示为“C-TDC范围”的范围内引起许多相位步长，从而使fbclk信号的频率更接近refclk的频率。F-TDC在被指示为“F-TDC范围”的范围内引起许多附加相位步长，从而使fbclk信号的频率更接近refclk信号的频率并最终进入锁相。应注意，“C-TDC范围”跨越了“F-TDC范围”。换句话说，“C-TDC范围”被分为两个范围，一个范围在“F-TDC范围”之下或之前或前面，并且另一个范围在“F-TDC范围”之上或之后或后面。此外，应注意，在各个实施例中，一个或多个C-TDC相位步长(由C-TDC 1100采取的一个或多个相位步长)大于一个或多个F-TDC相位步长(由C-TDC 1105采取的一个或多个相位步长)，因此标签分别为“粗略”TDC(C-TDC)和“精细”TDC(F-TDC)。在一些实施例中，一个或多个C-TDC相位步长与一个或多个F-TDC相位步长的比率是整数。在一些实施例中，一个或多个C-TDC相位步长与一个或多个F-TDC相位步长的比率是非整数。
图4示出了根据示例性实施例的C-TDC 1100的电路布置。refclk和fbdel信号驱动D型触发器1210的D输入和时钟输入。如上所述，触发器1210的输出构成早期/晚期信号(二进制逻辑值0指示fbdel信号是早期，而二进制逻辑值1指示fbdel信号是晚期)。refclk和fbdel信号也驱动控制电路1205的输入。作为响应，控制电路1205生成重置信号，该重置信号用于将同步计数器1220重置为初始计数值。控制电路1205还为振荡器1215生成使能信号。响应于使能信号(即，当使能信号被断言时)，振荡器1215将时钟信号提供给同步计数器1220。
更具体地说，控制电路1205在refclk(或fbdel)的上升沿出现处启用振荡器1215。控制电路1205在fbdel(或refclk)的上升沿处停止(解除断言使能信号)振荡器1215。同步计数器1220的输出与早期/晚期信号一起构成ctdc信号。
图5A示出了常规TDC的电路布置。TDC包括由输入信号(例如，fbclk)馈送的延迟电路链、由时钟信号(例如，refclk)馈送的触发器链、以及温度计至二进制编码器。电路的操作是本领域普通技术人员已知的。在用于实现图5A所示TDC的常规方法中，通过使一个时钟信号(CLK1)通过延迟线并使用第二时钟信号(CLK2)来控制触发器的采样动作，可以测量两个时钟信号之间的相位差(或时间差)并且将其量化为离散值。本质上，第二时钟信号中的转变拍摄了延迟元件输出的快照，并定位了第一时钟信号已传播到延迟线中的距离。然后可以将该位置编码为二进制输出，该二进制输出表示两个时钟信号之间的相对时间延迟。如果期望相对较大的延迟范围，则直接方法就是简单地级联更多的延迟级并添加更多的触发器。然而，这样做会增加芯片面积，需要通过第二时钟信号来驱动更多的触发器，其中对应的额外电容性负载会增加功耗，以及随着第二时钟信号被分配给更多的触发器，会有更复杂的时钟偏斜管理。
代替扩展延迟线和相关触发器的长度，可以创建再循环延迟线和相关触发器。从概念上讲，当发生第一个时钟转变时，它被发射到延迟电路或包含多个延迟单元或元件的延迟线中的第一延迟元件中。第一时钟信号通过延迟线传播，并且当到达最后延迟元件时，该最后延迟元件的输出信号的反相版本被馈送到第一个延迟元件中，并且同时绕回计数器(wrap counter)记录通过延迟元件发生了一次往返。第一时钟信号继续传播并环绕延迟线，直到第二时钟同时对绕回计数值和延迟元件的所有状态进行采样。然后，编码器电路组合触发器样本并生成二进制输出。如以下详细描述的，图5B示出了该概念的一种实施方式。
更具体地说，在图5B中示出了再循环F-TDC的单端实施例。最初，将多路复用器(MUX)设置到一个位置，即位置“0”，并且第一时钟信号(例如，fbclk)转变进入第一延迟单元。当第一时钟信号到达最后延迟单元时，该延迟单元信号的输出信号被反相，并且MUX自动重新配置为选择具有另一个位置(如位置“1”)的再循环信号。MUX保持在该位置，直到第二时钟信号(例如refclk)对延迟单元和绕回计数器的输出进行采样为止。在采样完成后，重置信号清除绕回计数器，将MUX设置为位置“0”，并将所有延迟元件设置为其重置电平(例如，“0”)。
参照图5B，参考信号refclk驱动以级联方式或链式耦接的D型触发器1275的时钟输入。触发器1275的输出被提供给编码器逻辑电路1270。编码器逻辑电路1270的输出构成F-TDC 1105的输出，即ftdc信号(见图2)。
再次参考图5B，触发器1275的D输入由MUX 1255的输出信号和该信号的延迟版本驱动。更具体地说，将MUX 1255的输出信号提供给第一触发器1275的D输入。以级联或链式方式耦接的一组延迟电路的输出驱动其余触发器1275的相应D输入。最后延迟电路1110的输出驱动反相器1250的输入。反相器1250的输出驱动MUX 1255的一个输入，以及绕回计数器1265的时钟输入。作为响应，绕回计数器1265对信号已经通过延迟电路1110传播的次数进行计数。绕回计数器1265的输出被提供给编码器逻辑电路1270。编码器逻辑电路1270将绕回计数值(绕回计数器1265的输出)与触发器1275的状态(Q输出)进行组合以形成带符号的二进制输出字。如果绕回计数为偶数，则触发器1275的状态是由编码器逻辑电路1270进行温度计至二进制编码。然而，如果绕回计数为奇数，则在编码器逻辑电路1270中的温度计到二进制转换之前，触发器1275的状态在编码器逻辑电路1270中被反相。
信号fbclk驱动MUX 1255的第二输入。MUX 1255的选择信号由MUX控制电路1260提供。如果MUX 1255的选择信号具有二进制逻辑0值，则提供信号fbclk作为MUX 1255的输出信号。相反，如果选择信号具有二进制逻辑1值，则提供反相器1250的输出信号作为MUX1255的输出信号。MUX控制电路1260使用fbclk信号、refclk信号和反相器1250的输出信号来生成选择信号。
在示例性实施例中，诸如图5B所示的实施例，F-TDC 1105为再循环类型或以再循环方式操作。F-TDC 1105的再循环操作(包括MUX控制电路1260的操作)如下发生：最初，用refclk的下降沿重置F-TDC 1105，并且MUX 1255提供fbclk信号作为输出信号(即选择信号的二进制逻辑0值)。最初，fbclk时钟信号传播通过延迟电路1110中的延迟块(所有延迟线输出依次从0改变为1)。当信号到达最后延迟块时，将发生以下情况：(a)反相器1250向MUX1255提供二进制逻辑0；(b)绕回计数器1265递增，以指示已经发生了通过延迟电路1110的一个行程；(c)MUX 1255切换到位置1(提供反相器1250的输出信号)，并保持在该位置，直到F-TDC 1105被重置。然后，MUX 1255的输出通过延迟电路1110传播二进制逻辑零。如果出现第二绕回状况，则绕回计数器1265递增，并且MUX 1255通过延迟电路1110传播二进制逻辑1值。进一步的绕回致使绕回计数器1265递增，并且二进制逻辑值1和0交替传播通过延迟电路1110。
在refclk的上升沿上，对所有触发器1275和绕回计数器1265的输出值进行采样。编码器逻辑电路1270对绕回计数器1265的输出值(或计数)和触发器1275的输出信号进行编码，并产生表示两个时钟沿(fbclk和refclk)之间的时间(或相位差)的二进制字。在refclk的下降沿，F-TDC 1105中的整个电路被重置，并且过程如上所述继续。
图6示出了根据示例性实施例的数字环路滤波器1020的电路布置。环路滤波器1020的输入信号由信号“a”(其具有0到15位，即16位信号，尽管可以根据需要使用其他值)，以及例如由TDC 1005提供的signbit信号(即表示“a”信号的符号的信号)(参见图2)组成。再次参考图6，信号“a”和“signbit”信号被提供给一的补码电路1305。一的补码电路1305的输出驱动加法器1310的第一输入，而signbit信号构成加法器1310的进位(ci)输入。寄存器1325的输出，即信号yout(其在所示示例中具有0至15位，尽管可以根据需要使用其他大小或值)驱动加法器1310的第二输入。
加法器1310的输入总和以信号xout的形式提供，其在所示的示例中具有0到15位，但是根据需要可以使用其他大小或值。信号xout驱动寄存器1325的输入，并且信号refclk对寄存器1325计时钟。一的补码电路1305的输出由缩放电路1315缩放，该缩放电路1315将信号缩放2N。缩放电路1315的输出信号构成比例路径信号，并提供给加法器1320。将signbit信号作为进位(ci)提供给加法器1320。信号xout(加法器1310的输出)构成积分路径信号，并且还被提供给加法器1320。加法器1320的总和输出驱动寄存器1330的输入，其由信号refclk计时钟。寄存器1330的输出构成用于控制DCO 1025的数控信号(见图1A或图1B)。
再次参考图6，控制电路(未显示)检测上溢和下溢情况，并根据需要适当设置寄存器1330的输出。更具体地，如果加法器1320的进位输出(carry out)信号具有逻辑1信号并且加法器1320的进位输入(carry in)信号具有二进制逻辑0值，则存在上溢状况。因此，寄存器1330的输出被设置为全一(对于所示示例为0xFFFF)。相反，如果加法器1320的进位输入具有二进制逻辑1值，加法器1320的输出的前一个最高有效位(MSB)具有二进制0逻辑值，并且加法器1320的输出的新MSB具有二进制1逻辑值，则检测到下溢状况(负数)。因此，寄存器1330的输出被设置为全零(对于所示示例为0x0000)。
图7示出了根据示例性实施例的DFS的各种电路块的传递函数的图示。传递函数可用于导出DFS 10的整体传递函数。在所示的示例性实施例中，块1375表示TDC 1005的传递函数，块1378表示环路滤波器(图1中的数字环路滤波器1020)的积分路径，块1380表示环路滤波器的比例路径，块1382表示求和器或加法器，块1385表示VCO或DCO，并且块1388表示反馈路径电路。使用所示的传递函数，整体传递函数可以表示为：
Figure BDA0002280431080000131
其中KO＝2πKvcoTref
以及
Figure BDA0002280431080000132
并且其中Kvco表示DCO增益，Ko表示DCO相位改变，kD表示TDC增益，kP表示比例路径增益，kI表示积分路径增益，Tref表示参考时钟信号refclk的周期(例如，在BLE示例中为26ns)，并且ΔTDC是F-TDC1105的标称相位步长大小(例如，在BLE示例中为22ps)。
图8示出了根据另一个示例性实施例的DFS的各种电路块的传递函数的图示。更具体地，该图示出了包括SDM和残余消除(例如，如图1A或1B所示)的DFS中的各个块的传递函数。再次参考图8，其中一些块与图7中的块相同，即1375、1378、1380、1382和1385。块1400表示MMD，块1405表示SDM，并且块1408和1410表示对SDM误差输出的处理以产生残余。残余由块1412缩放。应注意，适配kDD增益以随工艺和温度补偿TDC增益变化的LMS自适应技术在该图中未显示以方便演示。块1405、1408和1410对应于图1A和图1B中的SDM 1060和延迟电路1050。使用图8所示的传递函数，整体传递函数可以被表示为：
Figure BDA0002280431080000141
假设kI＝1；kP＝32、64和128；以及refclk频率为38.4MHz(例如，用于蓝牙低功耗(BLE)应用的DFS的实施方式)，VCO或DCO频率范围(2·N·refclk)的范围为4200-5700MHz，这意味着N值为54-74。使用这些值，并假设KVCO为约5kHz/LSB，并根据kD的上述公式，应使用22.2ps的TDC步长大小。
图9示出了根据另一个示例性实施例的DFS的各种电路块的传递函数的图示。本示例中的DFS使用三阶PLL，如块1390的添加所指示(比较图7和图9)。块1390是一阶低通滤波器，其用于减少来自求和块1382的输出的高频纹波以降低DCO输出处产生的相位噪声和杂散，即块1385。改变参数β以改变低通滤波器的转折频率，即块1390。在图9中，块1378实现积分路径，块1380实现比例路径，并且通过求和块1382将二者组合。块1378、1380、1382和1390作为一组被表示为环路滤波器，即，图1A和图1B中的数字环路滤波器1020。使用所示的传递函数，整体传递函数可以表示为：
Figure BDA0002280431080000142
在示例性实施例中，可以使用二阶或三阶SDM，它们可以具有2、3、4、或输出电平的数量的其他值。如本领域普通技术人员将理解的，在选择图1A和图1B中的SDM 1060的设计和性能参数时，需要进行许多折衷。如本领域普通技术人员将理解的，对于给定实施方式，此类参数的选择以及所得的电路取决于多种因素。这些因素包括设计规格、性能规格、成本、IC或设备面积、可用技术(诸如半导体制造技术)、目标市场、目标终端用户等。
例如，使用三阶SDM导致低于6.7MHz的较低量化噪声(例如，使用上述BLE示例)，但数字环路滤波器1020在其传递函数中将使用额外极点(pole)来抑制更高频率水平的量化噪声。另一方面，使用二阶SDM将允许更简单和更宽的带宽数字环路滤波器1020。相对于输出电平，输出电平的较高数量(例如4)将适应来自SDM 1060的响相对较大抖动抑制。另一方面，使用较低数量(例如2)会减小FTDC 1105的范围(见图2)，从而导致减小的功耗、减小的电路面积/尺寸、以及减小的累积抖动。
作为说明，并仅作为示例，对于适应BLE参数和规范的实施例，可以使用具有1位输出的二阶SDM 1060。这样的选择将适应用于传输调制的相对较高带宽，将减少或最小化MMD1045的切换步长(参见图1A或图1B)，并且将减少或最小化FTDC 1105的范围(与多位SDM相反)。取决于n的值(DFS的分数除法/分频(divide)参数)，这样的SDM将具有三个模式。三个模式如下：
模式0：0.25<n<0.75
模式1：n≤0.25
模式2:n≥0.75
使用上述模式保持使分数部分(n)相对接近50％的水平以便减少或最小化SDM1060的输出信号(图1A或图1B中的sdbit)中的杂散和音调输出。图10示出了模式0中的操作。在此模式中，SDM 1060的输出信号sdbits在值N和N+1之间切换。图11示出了模式1中的操作。在此模式中，SDM 1060的输出信号sdbits在值N-1和N+1之间切换。图12示出了模式2中的操作。在此模式中，SDM 1060的输出信号sdbits在值N和N+2之间切换。
为了实现模式0、1和2，对SDM 1060的电路和/或操作参数进行了一些改变。图13示出了根据示例性实施例的以模式0操作的SDM 1060的电路布置。如上所述，SDM 1060接收n和N的值作为输入信号。分数值(n)被提供给加法器1060A，该加法器在第二个输入处接收常数-0.5。加法器1060A的输出处的总和驱动加法器1060B的输入，而加法器1060B的第二输入端接收1位数字-数字转换器(DDC)1060K的输出，该输出由缩放电路1060M乘以-0.5。DDC1060K在其输出处生成+1或-1值，具体取决于其输入信号的值。
加法器1060B的输出处的总和驱动积分器1060C的输入。积分器1060C的输出构成SDM 1060的残余输出，并且还提供给加法器1060D。由缩放电路1060L乘以-1.0的DDC 1060K的输出驱动加法器1060D的另一个输入。输出加法器1060D处的总和驱动积分器1060F的输入，该积分器的输出驱动加法器1060G的一个输入。如本领域普通技术人员将理解的那样，加法器1060G的另一个输入由伪随机二进制序列(PRBS)抖动电路1060E的输出来驱动(用于在SDM 1060中破坏周期性循环或限制循环以消除或减少杂散或使量化器1060H的输入信号看起来更像噪声)。
加法器1060G的输出处的总和驱动量化器1060H的输入(例如，通过使用比较器来实现，如本领域技术人员将理解)。量化器1060H的输出作为输入信号被提供给DDC 1060K。加法器1060G的输出处的总和被量化器1060H量化为单个位，并然后被提供给延迟电路1060I。延迟电路1060I的延迟输出驱动加法器1060J的一个输入。输入值N驱动加法器1060J的第二输入。加法器1060J的输出处的总和被提供作为SDM 1060的输出并用于驱动MMD1045。在所示的情况下(即模式0)，如上所述，输出在N和N+1之间切换。
图14示出了根据示例性实施例的以模式1操作的SDM 1060的电路布置。在这种模式中，增益为0.5的缩放电路1060N由输入信号n驱动，其输出驱动加法器1060A的输入。加法器1060A的第二输入由值0驱动。此外，缩放电路1060P将积分器1060C的输出缩放2.0，并且将所得的缩放值提供为残余输出。缩放电路1060Q将延迟电路1060I的输出缩放2.0，并将所得值提供给加法器1060J。向加法器1060J的第三输入被提供-1.0的值。
图15示出了根据示例性实施例的以模式2操作的SDM 1060的电路布置。在该模式中，缩放电路1060N的增益为0.5，与模式1的情况相同。然而，加法器1060A的第二输入由值-0.5驱动。类似于模式1，缩放电路1060P将积分器1060C的输出缩放2.0，并且将所得的缩放值提供为残余输出。另外，类似于模式1，缩放电路1060Q将延迟电路1060I的输出缩放2.0，并将所得值提供给加法器1060J。向加法器1060J的第三输入被提供0的值。
如上所述，本公开的一个方面涉及DCO。在示例性实施例中，DAC包括在DCO中(见图1A或图1B)以编程(或设置或配置或调整)VCO中使用的LC谐振回路的有效电容。图16示出了常规LC振荡器1600的电路布置，其包括电感器L、电容器C、以及背对背反相器1605和1610。考虑到上述BLE示例的背景中的这种简单LC谐振回路振荡器，BLE调制使用±250kHz或约±102ppm的频率偏差。假设使用6位来控制电容器C的值，则最低有效位(LSB)的值的变化将引起约7.8kHz的频率变化，即约3.2ppm。3.2ppm的频率变化意味着电容中的±6.4ppm。假设电容器C的标称值为1pF，则电容中的±6.4ppm意味着±6.4aF的步长，这关于当前的制造技术可能不可行。
根据示例性实施例的DCO使用的拓扑与常规VCO的拓扑不同(参见图16)。图17示出了根据示例性实施例的单端DCO 1025的电路布置(未示出DAC 1030)。DCO 1025包括电容器C。然而，代替简单的电感器，DCO 1025使用与电容器Cx串联耦接的电感器L以实现有效的电感Leff。换句话说，电感器L和电容器Cx的组合提供了有效的电感Leff，其与电容器C一起形成LC谐振回路。反相器1605背对背地耦接到反相器1610。反相器1605和反相器1610与电容器C并联耦接以及与串联耦接的电感器L和电容器Cx并联耦接。
通过改变电容器C和Cx的值，可以改变LC谐振回路的振荡频率。如上所述，所示的拓扑结构提供了相对较宽的调谐范围和相对较细的频率步长，其一起通过可行的电容器尺寸选择使电容器Cx的DAC控制字的合理尺寸成为可能。在DCO 1025中，Leff的值可以表示为：
Figure BDA0002280431080000171
或者
Figure BDA0002280431080000172
电容器Cx的步长变化可表示为：
Figure BDA0002280431080000173
输出频率的步长变化由下式给出：
Figure BDA0002280431080000174
电容器Cx的步长变化可因此表示为：
Figure BDA0002280431080000175
假设电容器C的电容为1pF并且电容器Cx的电容为20pF，ΔCx的值约为1.52fF，其比图17所示的电路中的对应步长变化大了约380倍。因此，图17中所示的DCO拓扑将更易于实现。
图18示出了根据示例性实施例的用于控制单端DCO 1025的频率的电路布置。更具体地，该图示出了DAC 1030接收一组控制信号(来自数字环路滤波器1020，如图1A或1B所示)，并使用该组控制信号来改变电容器C和Cx的电容。假设那些电容器实现为变容二极管，DAC 1030可以驱动模拟电压以控制或改变电容器C和Cx的电容。可替代地，代替使用DAC1030，控制电路包括逻辑电路和开关以编程电容器C和Cx的离散电容值。通常，如本领域普通技术人员将理解的，电容器C和Cx可以多种方式通过可编程(离散电容步长变化)和变容二极管电容器的组合来实现。如本领域普通技术人员将理解的，对于给定实施方式的实现的选择取决于多种因素。这些因素包括设计规格、性能规格、成本、IC或设备面积、可用技术(诸如半导体制造技术)、目标市场、目标终端用户等。
使用上面讨论的BLE示例，假设频率调谐范围为±10％(±100,000ppm)以及DCO输出信号的频率分辨率(或步长)为约3.2ppm，DAC 1030将必须在该组控制信号中使用约16位的信号。总位数在C和Cx之间分配，即一些位用于改变电容器C的电容，并且该组控制位中的其余位用于改变电容器Cx的电容。
在示例性实施例中，电容器C和Cx提供的总电容中可能存在不连续性。在给定该假设的情况下，电容器C和Cx的电容值被设计为重叠(例如，使用非基数(non-radix)2的电容器C和Cx的电容值)。此外，可以设计电容器Cx，使得分数值(n)的分数除法(由MMD 1045(见图1A或1B)实现)值不会引起电容器C中的变化。因此，以BLE为例，电容器Cx的变化应覆盖2.45GHz中的至少38.4MHz的频率范围，或15,600ppm。电容器Cx的电容中的2ppm分辨率表示电容值中的7,800个步长。因此，将分配13位以改变电容器Cx的电容值。将分配附加的四位以改变电容器C的电容值。图18示出了此配置。
然而，应注意对于该组控制位中的位总数的选择，对电容器C和电容器Cx的位分配、以及给定实施方式的其他这样的参数和所得电路取决于各种因素，如本领域普通技术人员将理解的。这样的因素包括设计规格、性能规格、成本、IC或设备面积、可用技术(诸如半导体制造技术)、目标市场、目标终端用户等。因此，图18中所示的示例仅是示意性的，并且可以根据需要使用其他DCO实现。
在一些应用中，可以根据需要使用差模DCO代替单端DCO。图19示出了根据示例性实施例的差模DCO 1025的电路布置(未示出DAC 1030)。在该拓扑中，电感器L是通过使用串联耦接的两个电感器La和Lb来实现的，如图所示。此外，电容器Cx是通过使用以Π-配置(或pi配置以表示大写希腊字母pi)耦接的三个电容器来实现的，其包括电容器Cxa、Cxb和Cxc。在所示的实施例中，电容器Cxb具有固定值，并且电容器Cxa和Cxc的电容由DAC 1030(未示出)改变，如上所述。应注意，电阻器表示电感La和Lb的寄生串联电阻和/或实现电容器Cx的电容器的有效串联电阻以对DCO 1025中的无源损耗进行建模。在一些情况下，如本领域普通技术人员将理解的，电阻器具有相对较小的值，并且可以从电路和/或设计计算中省略。
对于上面讨论的BLE示例，部件的值如图19所示。注意两个电感器的点规定，其在概念上表示电感器中导体的匝被“缠绕”(或以某种方式在IC中实现等)的方向。对于图19中的拓扑，点规定表示电感器La中导体的匝沿电感器Lb中导体的匝的相反方向“缠绕”(例如，顺时针相对于逆时针)。使用该配置，电感器La的有效电感La-effective可以被表示为：
La-effective＝(La–M)＝L a(1-k),
其中M表示电感器La和Lb之间的互感，并且k表示电感器La和Lb之间的耦接系数。类似地，对于电感器Lb，电感器Lb的有效电感Lb-valid可以被表示为
Lb-effective＝(Lb–M)＝L b(1-k)。
可以改变电感La和Lb的点规定以实现差模DCO的替代示例性实施例。图20示出了用于该拓扑的电路布置(未示出DAC 1030)。电路配置与图19中所示的实施例类似，不同之处在于电感La和Lb的点规定表示电感La中导体的匝与电感Lb中导体的匝沿相同方向“缠绕”。使用此配置，电感器La和Lb的有效电感可以分别表示为：
La-effective＝(La+M)＝La(1+k),
以及
Lb-effective＝(Lb+M)＝Lb(1+k).
从以上描述中，可以注意到，图19所示的DCO拓扑中的电感L的值比图20所示的DCO拓扑中的电感L的值更低。另一方面，图20所示的DCO拓扑更不易受干扰信号的干扰，这些干扰信号会以电路的共模信号的形式出现在VCO中。在选择图19中的拓扑与图20中的拓扑时，可以考虑上述因素。然而，除此之外或替代地，如本领域普通技术人员将理解的，拓扑的选择可以是基于其他参数或因素。对于给定的实施方式或情况，这样的因素包括设计规格、性能规格、成本、IC或设备面积、可用技术(诸如半导体制造技术)、目标市场、目标终端用户等。
如上所述，但不限于，根据示例性实施例的DFS(包括TDC和/或DCO)可用于多种应用中。示例包括RF接收器、RF发射器和RF收发器。图21示出了根据示例性实施例的包括DFS10的RF接收器100的电路布置。接收器100经由天线105接收RF信号。RF信号馈送低噪声放大器(LNA)120的输入。LNA 120提供RF信号的低噪声放大，并将放大的RF信号提供给混频器130。
混频器130使用LO 125提供的参考或本地振荡器(LO)频率来执行RF信号的频率变换或移位。例如，在一些实施例中，混频器30将RF信号频率变换到基带频率。作为另一个示例，在一些实施例中，混频器30将RF信号频率变换到中频(IF)。
混频器130提供变换后的输出信号作为一组两个信号，即同相(I)信号和正交(Q)信号。I和Q信号是模拟时域信号。模数转换器(ADC)135将I和Q信号转换为数字I和Q信号。在示例性实施例中，ADC 135可以使用各种信号转换技术。例如，在一些实施例中，ADC 135可以使用Δ-∑(或有时称为∑-Δ)模数转换。
ADC 135将数字I和Q信号提供给信号处理电路140。通常来说，信号处理电路140对数字I和Q信号进行处理，例如，数字信号处理(DSP)。信号处理电路140经由链路150向数据处理电路155提供信息，诸如已解调数据。数据处理电路155可以执行各种功能(例如，逻辑、算术等)。例如，数据处理电路155可以在程序、例程或算法(无论是在软件、固件、硬件或组合中)中使用已解调数据来执行期望的控制或数据处理任务。
在一些实施例中，数据处理电路155可以执行对其他电路、子系统或系统(未示出)的控制。在一些实施例中，数据处理电路155可以将数据(在处理之后，根据需要，例如为滤波)提供给另一个电路(未示出)，诸如换能器、显示器等。
在示例性实施例中，链路150可以采用多种形式。例如，在一些实施例中，链路150可以构成许多导体或耦接机构，诸如电线、电缆、印刷电路板(PCB)迹线等。通过链路150，信号处理电路140和数据处理电路155可以根据需要交换信息，诸如已解调数据、控制信息或信号、状态信号等。
接收器100包括可用于执行图像抑制校准的图像抑制(IR)校准电路165，如上所述。接收器100还包括控制器160。控制器160使用输出信号160A来控制IR校准电路165的操作。控制器160还使用输出信号160B来控制DFS 10的操作，例如，致使DFS 10向接收器提供输出信号10A作为测试音调。通常在策略位置处将测试音调注入接收路径电路中。在图21所示的示例性实施例中，由DFS 10输出的测试音调被施加在低噪声放大器(LNA)120的输入处。在模数转换器(ADC)135之后驻留的IR校准电路165利用LMS技术(或另一种技术)来校准接收路径电路的图像抑制。
如上所述，根据各种实施例的DFS可用于为ADC 135计时钟。图22示出了这种布置。在这种情况下，DFS 10响应于来自控制器160的控制信号160B向ADC 135提供输出信号10A。ADC 135使用DFS 10的输出信号10A作为时钟信号以便执行模数转换。
如上所述，根据各种实施例的DFS可用于执行混合操作。图23示出了这种布置。在该实施例中，省略了LO 125(见图4-5)。相反，DFS 10的输出信号10A被用作LO信号。DFS 10响应于来自控制器160的控制信号160B向ADC 135提供输出信号10A。混频器130使用输出信号10A将RF信号与输出信号10A混合，以便生成提供给ADC 135的I和Q(同相和正交)信号。
如上所述，根据各种实施例的DFS可以在RF发射器中使用。图24示出了根据示例性实施例的包括DFS 10的RF发射器(TX)200的电路布置。数据处理电路155将数字信号提供给数模转换器(DAC)202。DAC 202将数字信号转换为模拟信号并将模拟信号提供给混频器204。
响应于来自控制器160的控制信号160B，DFS 10生成具有期望频率(通常在RF范围内)的输出信号10A。混频器204将DAC 202的输出信号与DFS 10的输出信号10A混合。混频器204的所得输出信号204A可以被提供给功率放大器(未示出)，或者可以作为发射器200的操作的一部分被进一步处理。
应注意，图中所示和上述的RF接收器100和RF发射器200仅构成示例。如本领域普通技术人员将理解的，根据各种实施例的DFS可以在各种RF接收器(例如，直接转换、低中频(low-IF)等)和RF发射器(直接转换、偏移PLL等)中使用。
还应注意，根据各种实施例的DFS也可以在RF收发器中使用。例如，通过将包括一个或多个DFS的RF接收器的功能和/或电路与包括一个或多个DFS的RF发射器的功能和/或电路相结合，可以实现RF收发器，如本领域普通技术人员将会理解的。如本领域普通技术人员将理解的，在一些实施例中，可以在RF接收器与RF发射器之间共享一个或多个DFS。
此外，根据需要，根据各种实施例的包括DFS的RF接收器、RF发射器和/或RF收发器可以用于各种通信布置、系统、子系统、网络等中。图25示出了根据示例性实施例的RF通信系统300的电路布置。
系统300包括耦接到天线105A的发射器200。发射器200经由天线105A发射RF信号。如上所述，RF信号可以由接收器100接收。此外或可替代地，收发器310A和/或收发器310B可以(经由接收器100)接收所发射的RF信号。
除了接收能力外，收发器310A和收发器310B还可以发射RF信号。接收器100可以在独立接收器中，或者经由非发射收发器的接收器电路来接收所发射的RF信号。
还考虑具有不同配置和/或功能的其他系统或子系统。例如，在一些示例性实施例中，两个或更多个收发器(例如，收发器310A和收发器310B)可以形成网络，诸如自组织网络、网状网络等。作为另一个示例，在一些示例性实施例中，收发器310A和收发器310B可以例如连同发射器200形成网络的一部分。
RF接收器和RF发射器(诸如上述的RF接收器100和RF发射器200)可用于各种电路、模块、子系统和/或系统中。例如，在一些实施例中，此类RF接收器可以集成在诸如MCU的IC中。图26示出了根据示例性实施例的包括RF接收器100的IC的电路布置，该RF接收器100包括一个或多个DFS(例如，如图21-23所示)。
电路布置包括构成或包括MCU的IC 550。IC 550包括使用链路560彼此通信的多个块(例如，(一个或多个)处理器565、数据转换器605、I/O电路585等)。在示例性实施例中，链路560可以构成耦接机制，诸如总线，用于传送信息(诸如数据、命令、状态信息等)的一组导体或半导体元件(例如，迹线、设备等)。
IC 550可以包括链路560，该链路耦接到一个或多个处理器565、时钟电路575和功率/电源(power)管理电路或电源管理单元(PMU)580。在一些实施例中，(一个或多个)处理器565可以包括用于提供信息处理(或数据处理或计算)功能的电路或块，诸如中央处理单元(CPU)、算术逻辑单元(ALU)等。在一些实施例中，此外或替代地，(一个或多个)处理器565可以包括一个或多个DSP。DSP可以根据需要提供各种信号处理功能，例如算术功能、滤波、延迟块等。在一些实施例中，可以根据需要使用(一个或多个)处理器565中的一些电路来实施或实现接收器100的各部分的功能(诸如上述那些)。
再次参考图26，时钟电路575可以生成一个或多个时钟信号，其促进或控制IC 550中一个或多个块的操作时序。时钟电路575也可以根据需要控制使用链路560的操作的时序。在一些实施例中，时钟电路575可以经由链路560向IC 550中的其他块提供一个或多个时钟信号。
在某些实施例中，PMU 580可能会降低装置(例如IC 550)的时钟速度，关闭时钟，降低功率，关闭电源，禁用(或关闭电源或将其置于较低功耗或睡眠或非活动或空闲状态)，启用(或加电或将其置于较高功耗或正常或活动状态)，或相对于电路的一部分或电路的所有部件(诸如IC 550中的一个或多个模块)的上述任意组合。另外，响应于从非活动状态到活动状态的转变(包括但不限于，当(一个或多个)处理器565从低功率或空闲或睡眠状态转换到正常操作状态时)，PMU 580可以打开时钟，增加时钟速率，打开电源，增加功率或前述的任意组合。
链路560可以通过串行接口595耦接到一个或多个电路600。通过串行接口595，耦接到链路560的一个或多个电路或块可以与电路600通信。如本领域普通技术人员将理解的，电路600可以使用一个或多个串行协议(诸如SMBUS、I2C、SPI等)进行通信。
链路560可以通过I/O电路585耦接到一个或多个外围设备590。通过I/O电路585，一个或多个外围设备590可以耦接到链路560，并因此可以与耦接到链路560的一个或多个块(例如，(一个或多个)处理器565、存储器电路625等)进行通信。
在示例性实施例中，外围设备590可以包括各种电路、块等。示例包括I/O设备(小键盘、键盘、扬声器、显示设备、存储设备、计时器、传感器等)。应注意，在一些实施例中，一些外围设备590可以在IC 550的外部。示例包括小键盘、扬声器等。
在一些实施例中，相对于一些外围设备，I/O电路585可以被旁路。在这样的实施例中，一些外围设备590可以不使用I/O电路585而耦接到链路560并与链路560通信。在一些实施例中，如上所述，此类外围设备可以在IC 550的外部。
链路560可以经由(一个或多个)数据转换器605耦接到模拟电路620。(一个或多个)数据转换器605可以包括一个或多个ADC 605A和/或一个或多个DAC 605B。
ADC 605A从模拟电路620接收(一个或多个)模拟信号，并将(一个或多个)模拟信号转换为数字格式，它们将该数字格式传送到耦接到链路560的一个或多个块。相反，(一个或多个)DAC 605B从耦接到链路560的一个或多个模块接收(一个或多个)数字信号，并将(一个或多个)数字信号转换为模拟格式，它们将该模拟格式传送到模拟电路620。
模拟电路620可以包括提供和/或接收模拟信号的各种电路。如本领域普通技术人员将理解的，示例包括传感器、换能器等。在一些实施例中，模拟电路620可以根据需要与IC550外部的电路通信以形成更复杂的系统、子系统、控制块或系统、反馈系统和信息处理块。
控制电路570耦接到链接560。因此，控制电路570可以通过提供控制信息或信号来与耦接到链路560的各个块进行通信和/或控制各个块的操作。在一些实施例中，控制电路570还从耦接到链路560的各个块接收状态信息或信号。此外，在一些实施例中，控制电路570促进(或控制或监督)耦接到链路560的各个块之间的通信或协作。
在一些实施例中，控制电路570可以启动或响应重置操作或信号。如本领域普通技术人员将理解的，重置操作可以引起对耦接至IC 550的链路560的一个或多个块等的重置。例如，控制电路570可以致使PMU 580和诸如RF接收器10的电路重置到初始状态或已知状态。
在示例性实施例中，控制电路570可以包括各种类型和电路块。在一些实施例中，控制电路570可以包括逻辑电路、有限状态机(FSM)或其他电路以执行诸如上述操作的操作。
通信电路640耦接到链路560并且还耦接到IC 550外部的电路或模块(未示出)。通过通信电路640，耦接到链路560的各个块(或通常为IC 550)可以经由一个或多个通信协议与外部电路或块(未示出)进行通信。通信的示例包括USB、以太网等。在示例性实施例中，如本领域普通技术人员将理解的，取决于诸如给定应用的设计或性能规格的因素，可以使用其他通信协议。
如前所述，存储器电路625耦接到链路560。因此，存储器电路625可以与耦接到链路560的一个或多个块(诸如(一个或多个)处理器365、控制电路570、I/O电路585等)通信。
存储器电路625为IC 550中的各种信息或数据(诸如操作数、标志、数据、指令等)提供存储，如本领域普通技术人员将理解的。存储器电路625可以根据期望支持各种协议，诸如双倍数据速率(DDR)、DDR2、DDR3、DDR4等。
在某些实施例中，由存储器电路625进行的存储读取和/或写入操作涉及使用IC550中的一个或多个块，诸如(一个或多个)处理器565。在一些情况下，直接内存访问(DMA)布置(未示出)允许提高存储器操作的性能。更具体地，DMA(未示出)提供了一种用于直接在数据的源或目的地与存储器电路625之间执行存储器读取和写入操作的机制，而不是通过诸如(一个或多个)处理器565的块。
存储器电路625可以包括各种存储器电路或块。在所示的实施例中，存储器电路625包括非易失性(NV)存储器635。此外或替代地，存储器电路625可以包括易失性存储器(未示出)，诸如随机存取存储器(RAM)。NV存储器635可用于存储与IC 550中的一个或多个块的性能、控制或配置有关的信息。例如，NV存储器635可以根据期望存储与RF接收器100和/或与RF接收器100的初始或正在进行的配置或控制有关的配置信息(包括RF接收器100中包括的(一个或多个)DFS)。
如所述的，根据各种实施例的DFS也可以在RF发射器中使用。此类RF发射器可以被包括在各种电子电路中，诸如IC。图27示出了根据示例性实施例包括RF发射器200的IC 500的电路布置，该RF发射器200包括一个或多个DFS。如上所述，RF发射器200可以耦接到IC550中的各种块和电路并与其一起操作。
上述和示例性实施例中使用的各种电路和块可以通过各种方式并使用各种电路元件或模块来实现。例如，DFS 10、TDC 1005、MMD 1045、减法器1015、缩放电路1055、数字环路滤波器1020、DCO 1025、DAC 1030、分频器1035、SDM 1060、延迟电路1050、LMS自适应电路1040、残余误差电路1010、抖动监测器电路1017、C-TDC 1100、F-TDC 1105、延迟电路1110、控制电路1115、触发器1210、控制电路1205、同步计数器1220、振荡器1215、触发器1275、编码器逻辑电路1270、MUX 1255、反相器1250、绕回计数器1265、MUX控制电路1260、一的补码电路1305、加法器1310、寄存器1325、缩放电路1315、加法器1320、寄存器1330、加法器1060A、加法器1060B、DDC 1060K、积分器1060C、加法器1060D、积分器1060F、加法器1060G、PRBS抖动电路1060E、量化器1060H、延迟电路1060I、加法器1060J、缩放电路1060N、缩放电路1060P、缩放电路1060Q、反相器1605、反相器1610、以及图21-27所示的包含数字或混合信号电路的各种块通常可以根据期望使用门、数字多路复用器(MUX)、锁存器、触发器、寄存器、有限状态机(FSM)、处理器、可编程逻辑(例如、现场可编程门阵列(FPGA)或其他类型的可编程逻辑)、算术逻辑单元(ALU)、标准单元、定制单元、定制模拟单元等来实现、并且如本领域普通技术人员将理解的。
此外，根据需要，可以包括模拟电路或混合信号电路或两者，例如，功率转换器、分立器件(晶体管、电容器、电阻器、电感器、二极管等)等。上面的块和电路中的模拟电路可以根据期望使用偏置电路、去耦电路、耦接电路、电源电路、电流镜、电流和/或电压源、滤波器、放大器、转换器、信号处理电路(例如乘法器)、检测器、换能器、分立部件(晶体管、二极管、电阻器、电容器、电感器)、模拟MUX等来实现，并且如本领域普通技术人员将理解的。除了如上所述的模拟电路和数字电路之外，并且如本领域普通技术人员将会理解的，混合信号电路还可以包括模数转换器(ADC)、数模转换器(DAC)等。如本领域普通技术人员将理解的，对于给定实施方式的电路的选择取决于多种因素。这样的因素包括设计规格、性能规格、成本、IC或设备面积、可用技术(诸如半导体制造技术)、目标市场、目标终端用户等。
参考附图，本领域普通技术人员将注意到，所示的各个框可能主要描绘了概念功能和信号流。实际的电路实施方式可能包含或可能不包含用于各个功能块的可单独识别的硬件，并且可能或可能不使用所示的特定电路。例如，可以根据需要将各种块的功能组合到一个电路块中。此外，可以根据需要实现几个电路块中的单个块的功能。电路实施方式的选择取决于各种因素，诸如给定实施方式的特定设计和性能规格。除了本公开中的实施例之外，其他修改和替代实施例对于本领域普通技术人员将是明显的。因此，本公开内容向本领域技术人员教导了根据示例性实施例的实现所公开的概念的方式，并且仅被解释为示例性的。如本领域普通技术人员将理解的，在适用的情况下，附图可能按比例绘制或者，也可能未按比例绘制。
显示和描述的特定形式和实施例仅构成示例性实施例。在不脱离本公开的范围的情况下，本领域技术人员可以对部件的形状、大小和布置进行各种改变。例如，本领域技术人员可以用等同的元件代替示出和描述的元件。而且，在不脱离本公开的范围的情况下，本领域技术人员可以独立于其他特征的使用来使用所公开概念的某些特征。

Claims (20)

1.一种装置，包括：
数控振荡器即DCO，所述数控振荡器包括：
与第一电容器串联耦接的电感器；
与所述串联耦接的电感器和第一电容器并联耦接的第二电容器；
与所述第二电容器并联耦接的第一反相器；
背对背耦接到所述第一反相器的第二反相器；以及
用于改变所述第一电容器的电容的数模转换器即DAC。
2.根据权利要求1所述的装置，其中所述DAC响应于第一组位而改变所述第一电容器的电容。
3.根据权利要求2所述的装置，其中所述DAC响应于第二组位而改变所述第二电容器的电容。
4.根据权利要求3所述的装置，其中所述第一电容器的电容值和所述第二电容器的电容值重叠。
5.根据权利要求4所述的装置，其中所述第一电容器的电容值和所述第二电容器的电容值是非基数2。
6.根据权利要求1所述的装置，其中串联耦接的电感器和第一电容器包括有效电感。
7.根据权利要求6所述的装置，其中所述有效电感和所述第二电容器形成电感器-电容器谐振回路即LC谐振回路。
8.根据权利要求7所述的装置，其中所述LC谐振回路以及所述第一反相器和第二反相器形成具有振荡频率的振荡器。
9.根据权利要求1所述的装置，其中所述DCO的振荡频率取决于所述第一电容器的电容值。
10.根据权利要求9所述的装置，其中所述振荡频率还取决于所述第二电容器的电容值。
11.一种装置，包括：
数控振荡器即DCO，所述数控振荡器包括：
具有第一端子和第二端子的第一电容器；
具有第一端子和第二端子的第一电感器，其中所述第一端子被点状化并耦接到所述第一电容器的所述第一端子；
具有第一端子和第二端子的第二电感器，其中所述第一端子被点状化并耦接到所述第一电容器的所述第二端子；以及
以Π-配置耦接的电容器组，其中所述Π-配置的第一端子耦接到所述第一电感器的所述第二端子，并且所述Π-配置的所述第二端子耦接到所述第二电感器的所述第二端子。
12.根据权利要求11所述的装置，其中所述DCO还包括：
与所述电容器并联耦接的第一反相器；以及
背对背耦接到所述第一反相器的第二反相器。
13.根据权利要求12所述的装置，其中所述DCO还包括数模转换器即DAC以响应于第一组位来改变所述第一电容器的电容。
14.根据权利要求13所述的装置，其中所述DAC进一步响应于第二组位而改变所述电容器组的电容。
15.根据权利要求11所述的装置，其中所述电容器组包括一组三个电容器。
16.一种装置，包括：
数控振荡器即DCO，所述数控振荡器包括：
具有第一端子和第二端子的第一电容器；
具有第一端子和第二端子的第一电感器，其中所述第一端子被点状化并耦接到所述第一电容器的所述第一端子；
具有第一端子和第二端子的第二电感器，其中所述第一端子被点状化，并且其中所述第二端子耦接到所述第一电容器的所述第二端子；以及
以Π-配置耦接的电容器组，其中所述Π-配置的第一端子耦接到所述第一电感器的所述第二端子，并且所述Π-配置的所述第二端子耦接到所述第二电感器的所述第一端子。
17.根据权利要求16所述的装置，其中所述DCO还包括：
与所述电容器并联耦接的第一反相器；以及背对背耦接到所述第一反相器的第二反相器。
18.根据权利要求17所述的装置，其中所述DCO还包括数模转换器即DAC以响应于第一组位来改变所述第一电容器的电容。
19.根据权利要求18所述的装置，其中所述DAC进一步响应于第二组位而改变所述电容器组的电容。
20.根据权利要求16所述的装置，其中所述电容器组包括一组三个电容器。
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