KR20220082705A - 자동 주파수 보정 및 잠금 감지 회로 및 이를 포함하는 위상 고정 루프 - Google Patents

자동 주파수 보정 및 잠금 감지 회로 및 이를 포함하는 위상 고정 루프 Download PDF

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KR20220082705A
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Abstract

자동 주파수 보정 및 잠금 감지 회로는 주파수 에러 생성기, 자동 주파수 보정 신호 생성기 및 잠금 플래그 생성기를 포함한다. 주파수 에러 생성기는 기준 주파수 신호 및 출력 주파수 신호에 기초하여, 출력 주파수 신호의 주파수와 목표 주파수의 차이를 나타내는 주파수 에러 신호를 생성한다. 자동 주파수 보정 신호 생성기는 주파수 에러 신호 및 제1 클럭 신호에 기초하여, 출력 주파수 신호에 대한 제1 보정 동작의 결과를 나타내는 자동 주파수 보정 결과 신호 및 제1 보정 동작의 완료를 나타내는 자동 주파수 보정 완료 신호를 생성한다. 잠금 플래그 생성기는 주파수 에러 신호, 자동 주파수 보정 완료 신호 및 제2 클럭 신호에 기초하여, 출력 주파수 신호에 대한 제2 보정 동작의 완료를 나타내는 잠금 완료 신호를 생성한다. 주파수 에러 생성기는 자동 주파수 보정 신호 생성기 및 잠금 플래그 생성기에 의해 공유된다.

Description

자동 주파수 보정 및 잠금 감지 회로 및 이를 포함하는 위상 고정 루프{AUTOMATIC FREQUENCY CALIBRATION AND LOCK DETECTION CIRCUIT AND PHASE LOCKED LOOP INCLUDING THE SAME}
본 발명은 반도체 집적 회로에 관한 것으로서, 더욱 상세하게는 자동 주파수 보정 및 잠금 감지 회로, 및 상기 자동 주파수 보정 및 잠금 감지 회로를 포함하는 위상 고정 루프에 관한 것이다.
메모리, 통신 장치, 또는 그래픽 장치와 같은 주변 장치들의 속도 및 데이터 전송율의 개선에도 불구하고, 주변 장치들의 동작 속도는 프로세서들의 동작 속도를 따라 잡을 수 없었고, 항상 새로운 프로세서들과 그들의 주변 장치들 간에는 속도 차이가 존재해 왔다. 따라서, 고성능 디지털 시스템에서는 주변 장치들의 대폭적인 속도 개선이 요구되어 왔다.
예를 들어, 메모리 장치와 메모리 컨트롤러 간의 데이터 전송과 같이 클럭 신호에 동기시켜 데이터를 전송하는 입출력 방식에서는, 버스의 부하가 커지고 전송 주파수가 빨라짐에 따라 클럭 신호와 데이터 간의 시간적 동기를 이루는 것이 매우 중요하다. 이러한 목적으로 사용될 수 있는 회로는 위상 고정 루프(Phase Locked Loop; PLL), 지연 고정 루프(Delay Locked Loop; DLL) 등이 있다. 이러한 위상 고정 루프 및 지연 고정 루프는 다양한 응용 회로에서 사용되고 있다.
본 발명의 일 목적은 구성요소 공유를 통해 회로 면적이 감소될 수 있는 자동 주파수 보정 및 잠금 감지 회로를 제공하는 것이다.
본 발명의 다른 목적은 상기 자동 주파수 보정 및 잠금 감지 회로를 포함하는 위상 고정 루프를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 자동 주파수 보정 및 잠금 감지 회로는 주파수 에러 생성기, 자동 주파수 보정 신호 생성기 및 잠금 플래그 생성기를 포함한다. 상기 주파수 에러 생성기는 기준 주파수 신호 및 출력 주파수 신호에 기초하여, 상기 출력 주파수 신호의 주파수와 목표 주파수의 차이를 나타내는 주파수 에러 신호를 생성한다. 상기 자동 주파수 보정 신호 생성기는 상기 주파수 에러 신호 및 제1 클럭 신호에 기초하여, 상기 출력 주파수 신호에 대한 제1 보정 동작의 결과를 나타내는 자동 주파수 보정 결과 신호 및 상기 제1 보정 동작의 완료를 나타내는 자동 주파수 보정 완료 신호를 생성한다. 상기 잠금 플래그 생성기는 상기 주파수 에러 신호, 상기 자동 주파수 보정 완료 신호 및 제2 클럭 신호에 기초하여, 상기 출력 주파수 신호에 대한 제2 보정 동작의 완료를 나타내는 잠금 완료 신호를 생성한다. 상기 주파수 에러 생성기는 상기 자동 주파수 보정 신호 생성기 및 상기 잠금 플래그 생성기에 의해 공유된다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 위상 고정 루프는 자동 주파수 보정 및 잠금 감지 회로, 제어 회로, 커패시터 뱅크 어레이 및 전압 제어 발진기를 포함한다. 상기 자동 주파수 보정 및 잠금 감지 회로는 기준 주파수 신호 및 출력 주파수 신호에 기초하여, 상기 출력 주파수 신호에 대한 제1 보정 동작의 결과를 나타내는 자동 주파수 보정 결과 신호 및 상기 출력 주파수 신호에 대한 제2 보정 동작의 완료를 나타내는 잠금 완료 신호를 생성한다. 상기 제어 회로는 상기 기준 주파수 신호 및 상기 출력 주파수 신호에 기초하여 전압 제어 신호를 생성한다. 상기 커패시터 뱅크 어레이는 상기 자동 주파수 보정 결과 신호에 기초하여 적어도 일부가 선택적으로 활성화된다. 상기 전압 제어 발진기는 상기 커패시터 뱅크 어레이 및 상기 전압 제어 신호에 기초하여 상기 출력 주파수 신호를 생성한다. 상기 자동 주파수 보정 및 잠금 감지 회로는 주파수 에러 생성기, 자동 주파수 보정 신호 생성기 및 잠금 플래그 생성기를 포함한다. 상기 주파수 에러 생성기는 상기 기준 주파수 신호 및 상기 출력 주파수 신호에 기초하여, 상기 출력 주파수 신호의 주파수와 목표 주파수의 차이를 나타내는 주파수 에러 신호를 생성한다. 상기 자동 주파수 보정 신호 생성기는 상기 주파수 에러 신호 및 제1 클럭 신호에 기초하여, 상기 자동 주파수 보정 결과 신호 및 상기 제1 보정 동작의 완료를 나타내는 자동 주파수 보정 완료 신호를 생성한다. 상기 잠금 플래그 생성기는 상기 주파수 에러 신호, 상기 자동 주파수 보정 완료 신호 및 제2 클럭 신호에 기초하여, 상기 잠금 완료 신호를 생성한다. 상기 주파수 에러 생성기는 상기 자동 주파수 보정 신호 생성기 및 상기 잠금 플래그 생성기에 의해 공유된다.
상기와 같은 본 발명의 실시예들에 따른 자동 주파수 보정 및 잠금 감지 회로 및 위상 고정 루프에서는, 유사한 구조를 가지는 자동 주파수 보정 회로 및 잠금 감지 회로가 일부 구성요소를 공유하도록 구현될 수 있다. 구체적으로, 자동 주파수 보정 기능을 수행하는 자동 주파수 보정 신호 생성기 및 잠금 감지 기능을 수행하는 잠금 플래그 생성기는 주파수 에러 생성기를 공유할 수 있다. 따라서, 회로 면적이 감소되면서 동일한 성능 및 기능을 수행하도록 자동 주파수 보정 및 잠금 감지 회로 및 위상 고정 루프를 효과적으로 구현할 수 있다.
도 1은 본 발명의 실시예들에 따른 자동 주파수 보정 및 잠금 감지 회로를 나타내는 블록도이다.
도 2a 및 2b는 도 1의 자동 주파수 보정 및 잠금 감지 회로의 동작을 설명하기 위한 도면들이다.
도 3 및 4는 도 1의 자동 주파수 보정 및 잠금 감지 회로에 포함되는 주파수 에러 생성기의 예들을 나타내는 블록도들이다.
도 5 및 6은 도 1의 자동 주파수 보정 및 잠금 감지 회로에 포함되는 자동 주파수 보정 신호 생성기의 예들을 나타내는 블록도들이다.
도 7은 본 발명의 실시예들에 따른 자동 주파수 보정 및 잠금 감지 회로를 나타내는 블록도이다.
도 8은 본 발명의 실시예들에 따른 위상 고정 루프를 나타내는 블록도이다.
도 9는 도 8의 위상 고정 루프에 포함되는 커패시터 뱅크 어레이의 일 예를 나타내는 회로도이다.
도 10은 도 8의 위상 고정 루프에 포함되는 제어 회로의 일 예를 나타내는 블록도이다.
도 11a 및 11b는 도 8의 위상 고정 루프의 동작을 설명하기 위한 도면들이다.
도 12는 본 발명의 실시예들에 따른 위상 고정 루프를 나타내는 블록도이다.
도 13은 도 12의 위상 고정 루프에 포함되는 제어 회로의 일 예를 나타내는 블록도이다.
도 14는 본 발명의 실시예들에 따른 자동 주파수 보정 및 잠금 감지 방법을 나타내는 순서도이다.
도 15는 도 14의 자동 주파수 보정 결과 신호 및 자동 주파수 보정 완료 신호를 생성하는 단계의 일 예를 나타내는 순서도이다.
도 16은 도 15의 제1 보정 동작이 완료되었는지 판단하는 단계의 일 예를 나타내는 순서도이다.
도 17은 도 14의 잠금 완료 신호를 생성하는 단계의 일 예를 나타내는 순서도이다.
도 18은 본 발명의 실시예들에 따른 위상 고정 루프를 포함하는 집적 회로를 나타내는 블록도이다.
도 19는 본 발명의 실시예들에 따른 디지털 처리 시스템을 나타내는 블록도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 자동 주파수 보정 및 잠금 감지 회로를 나타내는 블록도이다.
도 1을 참조하면, 자동 주파수 보정(automatic frequency calibration; AFC) 및 잠금 감지(lock detection; LD) 회로(100)는 주파수 에러 생성기(200), 자동 주파수 보정 신호 생성기(300) 및 잠금 플래그 생성기(400)를 포함한다. 자동 주파수 보정 및 잠금 감지 회로(100)는 타이밍 생성기(500)를 더 포함할 수 있다.
자동 주파수 보정 및 잠금 감지 회로(100)는 위상 고정 루프(phase locked loop; PLL)에 포함될 수 있다. 상기 위상 고정 루프는 출력 주파수 신호(FVCO)를 생성하며, 출력 주파수 신호(FVCO)가 원하는 주파수(즉, 목표 주파수)를 가지도록 보정 동작을 수행할 수 있다. 자동 주파수 보정 및 잠금 감지 회로(100)는 상기 위상 고정 루프가 출력 주파수 신호(FVCO)를 생성하는데 있어서, 초기 보정 동작에 대응하는 자동 주파수 보정 기능 및 보정 동작의 완료를 나타내는 잠금 감지 기능을 수행하는데 이용될 수 있다. 상기 위상 고정 루프의 구체적인 구조 및 동작에 대해서는 도 8 등을 참조하여 후술하도록 한다.
주파수 에러 생성기(200)는 기준 주파수 신호(FREF), 출력 주파수 신호(FVCO), 제1 분주 제어 신호(DIV1) 및 제2 분주 제어 신호(DIV2)에 기초하여 주파수 에러 신호(FREQ_ERROR)를 생성한다. 주파수 에러 생성기(200)의 구체적인 구조에 대해서는 도 3 및 4를 참조하여 후술하도록 한다.
출력 주파수 신호(FVCO)는 자동 주파수 보정 및 잠금 감지 회로(100)를 포함하는 상기 위상 고정 루프에 의해 생성되어 제공될 수 있다.
기준 주파수 신호(FREF)는 출력 주파수 신호(FVCO)의 주파수를 검출하는데 이용될 수 있다. 예를 들어, 기준 주파수 신호(FREF)를 기초로 출력 주파수 신호(FVCO)의 에지들(edges)(예를 들어, 상승 에지들 또는 하강 에지들)을 카운트하여 출력 주파수 신호(FVCO)의 주파수를 검출할 수 있다.
주파수 에러 신호(FREQ_ERROR)는 출력 주파수 신호(FVCO)의 주파수와 상기 목표 주파수의 차이를 나타낼 수 있다. 예를 들어, 주파수 에러 신호(FREQ_ERROR)는 디지털 코드일 수 있다.
제1 분주 제어 신호(DIV1)는 정수 값(K 또는 K')(K는 2 이상의 자연수)을 포함할 수 있다. 예를 들어, 제1 분주 제어 신호(DIV1)는 기준 주파수 신호(FREF)를 분주하거나, 상기 목표 주파수에 대응하는 주파수 문턱 값을 결정하는데 이용될 수 있다.
제2 분주 제어 신호(DIV2)는 정수 값(N)(N은 2 이상의 자연수)을 포함할 수 있다. 예를 들어, 제2 분주 제어 신호(DIV2)는 상기 목표 주파수에 대응하는 상기 주파수 문턱 값을 결정하는데 이용될 수 있다. 제2 분주 제어 신호(DIV2)는 자동 주파수 보정 및 잠금 감지 회로(100)를 포함하는 상기 위상 고정 루프에서 이용되는 분주 제어 신호와 실질적으로 동일할 수 있다. 다시 말하면, 자동 주파수 보정 및 잠금 감지 회로(100)를 포함하는 상기 위상 고정 루프는 정수-N(integer-N) 위상 고정 루프일 수 있다.
자동 주파수 보정 신호 생성기(300)는 주파수 에러 신호(FREQ_ERROR) 및 제1 클럭 신호(CLK1)에 기초하여 자동 주파수 보정 결과 신호(AFC_OUT) 및 자동 주파수 보정 완료 신호(AFC_DONE)를 생성한다. 자동 주파수 보정 결과 신호(AFC_OUT)는 출력 주파수 신호(FVCO)에 대한 제1 보정 동작의 결과를 나타내고, 자동 주파수 보정 완료 신호(AFC_DONE)는 상기 제1 보정 동작의 완료를 나타낸다. 자동 주파수 보정 신호 생성기(300)의 구체적인 구조에 대해서는 도 5 및 6을 참조하여 후술하도록 한다.
상기 제1 보정 동작은 출력 주파수 신호(FVCO)가 상기 목표 주파수에 근접한 제1 주파수를 가지도록 출력 주파수 신호(FVCO)의 주파수를 보정하는 대략적(coarse) 보정 동작을 나타낼 수 있다. 예를 들어, 상기 제1 보정 동작의 결과를 나타내는 자동 주파수 보정 결과 신호(AFC_OUT)는 자동 주파수 보정 및 잠금 감지 회로(100)를 포함하는 상기 위상 고정 루프에 포함되는 커패시터 뱅크 어레이에 제공되며, 상기 커패시터 뱅크 어레이에 포함되는 복수의 커패시터들 중 적어도 일부를 활성화하는 방식으로 상기 제1 보정 동작이 수행될 수 있다.
일 실시예에서, 상기 제1 보정 동작은 자동 주파수 보정 및 잠금 감지 회로(100)를 포함하는 상기 위상 고정 루프에 포함되는 제1 루프에 의해 수행될 수 있다. 예를 들어, 상기 제1 루프는 주파수 에러 생성기(200), 자동 주파수 보정 신호 생성기(300) 및 상기 커패시터 뱅크 어레이 등을 포함할 수 있다. 다시 말하면, 주파수 에러 생성기(200) 및 자동 주파수 보정 신호 생성기(300)에 의해 상기 제1 보정 동작이 수행될 수 있다. 상기 제1 보정 동작이 상기 자동 주파수 보정 기능에 대응할 수 있다. 상기 제1 루프의 구조에 대해서는 도 8 등을 참조하여 후술하도록 한다.
잠금 플래그 생성기(400)는 주파수 에러 신호(FREQ_ERROR), 자동 주파수 보정 완료 신호(AFC_DONE) 및 제2 클럭 신호(CLK2)에 기초하여 잠금 완료 신호(LOCK_DONE)를 생성한다. 잠금 완료 신호(LOCK_DONE)는 출력 주파수 신호(FVCO)에 대한 제2 보정 동작의 완료를 나타낸다.
상기 제2 보정 동작은 상기 제1 보정 동작이 완료된 이후에 수행되며, 출력 주파수 신호(FVCO)가 상기 목표 주파수를 가지도록 출력 주파수 신호(FVCO)의 주파수를 보정하는 정밀한(fine) 보정 동작을 나타낼 수 있다. 예를 들어, 잠금 완료 신호(LOCK_DONE)가 활성화된 경우에, 자동 주파수 보정 및 잠금 감지 회로(100)를 포함하는 상기 위상 고정 루프가 출력 주파수 신호(FVCO)에 대해 수행하는 상기 보정 동작이 종료될 수 있다.
일 실시예에서, 상기 제2 보정 동작은 자동 주파수 보정 및 잠금 감지 회로(100)를 포함하는 상기 위상 고정 루프에 포함되고 상기 제1 루프와 다른 제2 루프에 의해 수행될 수 있다. 상기 제2 보정 동작의 완료를 확인하는 동작이 상기 잠금 감지 기능에 대응할 수 있다. 상기 제2 루프의 구조에 대해서는 도 8 등을 참조하여 후술하도록 한다.
본 발명의 실시예에서, 주파수 에러 생성기(200)는 자동 주파수 보정 신호 생성기(300) 및 잠금 플래그 생성기(400)에 의해 공유될 수 있다. 주파수 에러 생성기(200) 및 자동 주파수 보정 신호 생성기(300)는 자동 주파수 보정 회로를 형성하고, 주파수 에러 생성기(200) 및 잠금 플래그 생성기(400)는 잠금 감지 회로를 형성할 수 있다.
타이밍 생성기(500)는 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2) 및 제1 분주 제어 신호(DIV1)를 생성할 수 있다. 타이밍 생성기(500)는 사용자 설정 신호(U_SET)에 기초하여 제1 분주 제어 신호(DIV1)에 포함되는 정수 값(K 또는 K')을 설정 및 변경할 수 있다. 예를 들어, 정수 값(K 또는 K')은 상기 제1 보정 동작을 수행하는 경우 및 상기 제2 보정 동작을 수행하는 경우에 다르게 설정될 수 있으며, 이에 대해서는 도 2a 및 2b를 참조하여 후술하도록 한다.
자동 주파수 보정 기능 및 잠금 감지 기능은 각각 위상 고정 루프가 넓은(wide) 주파수 출력을 가지면서 그 출력의 잠금(locking) 여부를 판단하는데 필요한 중요한 기능이다. 자동 주파수 보정 기능을 수행하는 자동 주파수 보정 회로는, 위상 고정 루프의 전압 제어 발진기(voltage controlled oscillator; VCO)와 연결되는 커패시터 뱅크 어레이를 이용하여 coarse하게 주파수를 조절하는데 사용되며, 커패시터 뱅크 어레이를 적절하게 조절하기 위한 신호를 생성하여 목표 주파수에 근접한 주파수를 찾는데 사용될 수 있다. 자동 주파수 보정 기능이 수행된 이후에, 위상 고정 루프는 fine하게 주파수를 조절하여 정확한 목표 주파수를 가지는 출력을 생성할 수 있다. 잠금 감지 기능을 수행하는 잠금 감지 회로는, 위상 고정 루프의 출력이 상기 목표 주파수에 도달하였는지 판단하여 최종적으로 잠금 플래그(lock flag)를 생성하는데 이용될 수 있다.
이 때, 자동 주파수 보정 기능은 위상 고정 루프의 동작 초기에만 수행되며, 이후에는 위상 고정 루프가 재시동(또는 재작동)하기 전까지는 수행되지 않는다. 다시 말하면, 자동 주파수 보정 기능은 foreground 보정 기능으로서 동작 초기에 커패시터 뱅크 어레이를 설정하기 위한 coarse 비트를 찾은 이후에는 동작하지 않는다. 일반적으로 자동 주파수 보정 회로는 복수의 플립플롭들을 포함하여 구현되며, 따라서 자동 주파수 보정 회로는 위상 고정 루프 내에서 상대적으로 넓은 면적을 차지하며, 그에 비해 사용되는 시간은 많지 않아 비효율적인 문제가 있었다.
본 발명의 실시예들에 따른 자동 주파수 보정 및 잠금 감지 회로(100)에서는, 유사한 구조를 가지는 자동 주파수 보정 회로 및 잠금 감지 회로가 일부 구성요소를 공유하도록 구현될 수 있다. 구체적으로, 상기 자동 주파수 보정 기능을 수행하는 자동 주파수 보정 신호 생성기(300) 및 상기 잠금 감지 기능을 수행하는 잠금 플래그 생성기(400)는 주파수 에러 생성기(200)를 공유할 수 있다. 따라서, 회로 면적이 감소되면서 동일한 성능 및 기능을 수행하도록 자동 주파수 보정 및 잠금 감지 회로(100)를 효과적으로 구현할 수 있다.
예를 들어, 주파수 에러 생성기(200)의 주파수 에러 해상도(resolution)가 X(X는 2 이상의 자연수)비트인 경우에, 주파수 에러 생성기(200)는 X개(또는 그 이상)의 플립플롭들을 포함할 수 있다. 이 때, 자동 주파수 보정 회로 및 잠금 감지 회로가 각각 주파수 에러 생성기를 포함하는 종래 기술에서는 2*X개의 플립플롭들이 필요하지만, 본 발명의 실시예들에 따라 주파수 에러 생성기(200)를 공유하도록 자동 주파수 보정 및 잠금 감지 회로(100)를 구현하는 경우에는 X개의 플립플롭들만이 사용되어 회로 면적을 감소시킬 수 있다.
도 2a 및 2b는 도 1의 자동 주파수 보정 및 잠금 감지 회로의 동작을 설명하기 위한 도면들이다.
도 2a를 참조하면, 상기 제1 보정 동작이 수행되는 제1 동작 구간에서, 자동 주파수 보정 신호 생성기(300)는 활성화되고 잠금 플래그 생성기(400)는 비활성화될 수 있다. 도 2a 및 이후의 도면에서, 비활성화된 구성요소들을 점선으로 도시하였다.
구체적으로, 상기 제1 보정 동작이 수행되는 상기 제1 동작 구간에서, 주파수 에러 생성기(200)는 기준 주파수 신호(FREF), 출력 주파수 신호(FVCO), 정수 값(K)을 가지는 제1 분주 제어 신호(DIV1) 및 제2 분주 제어 신호(DIV2)에 기초하여 주파수 에러 신호(FREQ_ERROR)를 생성하며, 자동 주파수 보정 신호 생성기(300)는 주파수 에러 신호(FREQ_ERROR) 및 제1 클럭 신호(CLK1)에 기초하여 자동 주파수 보정 결과 신호(AFC_OUT) 및 자동 주파수 보정 완료 신호(AFC_DONE)를 생성할 수 있다. 자동 주파수 보정 완료 신호(AFC_DONE)는 제1 논리 레벨(예를 들어, "0")을 가지도록 비활성화되어 잠금 플래그 생성기(400)를 비활성화시킬 수 있다.
도 2b를 참조하면, 상기 제2 보정 동작이 수행되고 상기 제1 동작 구간 이후의 제2 동작 구간에서, 자동 주파수 보정 신호 생성기(300)는 비활성화되고 잠금 플래그 생성기(400)는 활성화될 수 있다.
구체적으로, 상기 제1 보정 동작이 완료되면, 자동 주파수 보정 완료 신호(AFC_DONE)는 제2 논리 레벨(예를 들어, "1")을 가지도록 활성화되어 잠금 플래그 생성기(400)를 활성화시킬 수 있다. 자동 주파수 보정 완료 신호(AFC_DONE)를 활성화시킨 이후에 자동 주파수 보정 신호 생성기(300)는 비활성화될 수 있다.
상기 제2 보정 동작이 수행되는 상기 제2 동작 구간에서, 주파수 에러 생성기(200)는 기준 주파수 신호(FREF), 출력 주파수 신호(FVCO), 정수 값(K')을 가지는 제1 분주 제어 신호(DIV1) 및 제2 분주 제어 신호(DIV2)에 기초하여 주파수 에러 신호(FREQ_ERROR)를 생성하며, 잠금 플래그 생성기(400)는 주파수 에러 신호(FREQ_ERROR) 및 제2 클럭 신호(CLK2)에 기초하여 잠금 완료 신호(LOCK_DONE)를 생성할 수 있다.
일 실시예에서, 상기 제1 동작 구간에서 제1 분주 제어 신호(DIV1)의 정수 값(K)과 상기 제2 동작 구간에서 제1 분주 제어 신호(DIV1)의 정수 값(K')은 서로 다르게 설정될 수 있다. 다시 말하면, 상기 제1 보정 동작을 수행하는 경우 및 상기 제2 보정 동작을 수행하는 경우에 제1 분주 제어 신호(DIV1)의 정수 값(K 또는 K')이 서로 다를 수 있다.
제1 분주 제어 신호(DIV1)의 정수 값(K 또는 K')은 출력 주파수 신호(FVCO)의 주파수를 카운트하는 시간과 관련될 수 있다. 예를 들어, 도 3, 11a, 11b 등을 참조하여 후술하는 것처럼, 제1 분주 제어 신호(DIV1)의 정수 값(K 또는 K')을 이용하여 기준 주파수 신호(FREF)를 분주하고, 분주된 기준 주파수 신호(FREF/K 또는 FREF/K')에 대응하는 시간 동안 출력 주파수 신호(FVCO)의 에지들을 카운트하는 방식으로 출력 주파수 신호(FVCO)의 주파수를 검출할 수 있다. 다시 말하면, 정수 값(K 또는 K')에 따라서 출력 주파수 신호(FVCO)의 주파수를 관측하고 주파수 에러를 생성하는데 소요되는 시간이 달라질 수 있다. 따라서, 사용자 설정 신호(U_SET)를 기초로 제1 분주 제어 신호(DIV1)의 정수 값(K 또는 K')을 조절하여 출력 주파수 신호(FVCO)의 주파수 검출 시간을 조절하고, 이를 통해 주파수 에러의 ppm 값을 조절할 수 있다.
일 실시예에서, 정수 값(K')은 정수 값(K)보다 클 수 있다. 예를 들어, 상기 제1 보정 동작(즉, 대략적 보정 동작)이 수행되는 상기 제1 동작 구간에서는, 기준 주파수 신호(FREF)를 K 분주하여 획득된 분주된 기준 주파수 신호(FREF/K)에 대응하는 제1 시간 동안 출력 주파수 신호(FVCO)의 주파수를 관측하여 대략적인 주파수 에러 값을 가지는 주파수 에러 신호(FREQ_ERROR)를 생성할 수 있다. 또한, 상기 제2 보정 동작(즉, 정밀한 보정 동작)이 수행되는 상기 제2 동작 구간에서는, 기준 주파수 신호(FREF)를 K' 분주하여 획득된 분주된 기준 주파수 신호(FREF/K')에 대응하고 상기 제1 시간보다 긴 제2 시간 동안 출력 주파수 신호(FVCO)의 주파수를 관측하여 정밀한 주파수 에러 값을 가지는 주파수 에러 신호(FREQ_ERROR)를 생성할 수 있다.
다만 본 발명은 이에 한정되지 않으며, 상기 제1 동작 구간에서 제1 분주 제어 신호(DIV1)의 정수 값(K)과 상기 제2 동작 구간에서 제1 분주 제어 신호(DIV1)의 정수 값(K')은 서로 동일하게 설정될 수도 있다.
도 3 및 4는 도 1의 자동 주파수 보정 및 잠금 감지 회로에 포함되는 주파수 에러 생성기의 예들을 나타내는 블록도들이다.
도 3을 참조하면, 주파수 에러 생성기(200a)는 주파수 카운터(210) 및 디지털 비교기(220)를 포함할 수 있다.
주파수 카운터(210)는 기준 주파수 신호(FREF), 출력 주파수 신호(FVCO), 제1 분주 제어 신호(DIV1) 및 제2 분주 제어 신호(DIV2)에 기초하여 주파수 카운트 신호(FCNT) 및 주파수 문턱 신호(FTHV)를 생성할 수 있다.
주파수 카운트 신호(FCNT)는 출력 주파수 신호(FVCO)에 대한 카운트 값(F)을 나타낼 수 있다. 주파수 문턱 신호(FTHV)는 출력 주파수 신호(FVCO)에 대한 상기 목표 주파수를 나타내며, 상기 목표 주파수를 나타내는 주파수 문턱 값(TH)을 포함할 수 있다. 예를 들어, 주파수 카운트 신호(FCNT) 및 주파수 문턱 신호(FTHV)는 디지털 코드일 수 있다.
일 실시예에서, 주파수 카운터(210)는 제1 분주 제어 신호(DIV1)를 기초로 기준 주파수 신호(FREF)를 분주하여 분주된 기준 주파수 신호(예를 들어, FREF/K)를 생성하고, 분주된 기준 주파수 신호(FREF/K)를 기초로 출력 주파수 신호(FVCO)의 주파수를 카운트하여 주파수 카운트 신호(FCNT)를 생성할 수 있다. 예를 들어, 주파수 카운터(210)는 분주된 기준 주파수 신호(FREF/K)의 하나의 주기에 포함되는 상승 에지와 하강 에지의 사이에서 출력 주파수 신호(FVCO)의 상승 에지들의 개수 또는 하강 에지들의 개수를 카운트하여 주파수 카운트 신호(FCNT)를 생성할 수 있다.
일 실시예에서, 제1 분주 제어 신호(DIV1) 및 제2 분주 제어 신호(DIV2)에 기초하여 주파수 문턱 신호(FTHV)에 포함되고 상기 목표 주파수를 나타내는 주파수 문턱 값(TH)이 결정될 수 있다. 예를 들어, 제1 분주 제어 신호(DIV1)에 포함되는 정수 값(K) 및 제2 분주 제어 신호(DIV2)에 포함되는 정수 값(N)에 기초하여 주파수 문턱 값(TH)이 결정될 수 있다. 주파수 문턱 값(TH)을 결정하는 구체적인 방식에 대해서는 도 11a, 11b 등을 참조하여 후술하도록 한다.
일 실시예에서, 주파수 문턱 값(TH)은 주파수 에러 생성기(200a)에 의해 내부적으로 결정되며, 예를 들어 주파수 카운터(210)에 의해 설정될 수 있다.
디지털 비교기(220)는 주파수 카운트 신호(FCNT) 및 주파수 문턱 신호(FTHV)를 비교하여 주파수 에러 신호(FREQ_ERROR)를 생성할 수 있다. 주파수 에러 신호(FREQ_ERROR)는 주파수 카운트 신호(FCNT)의 카운트 값(F)과 주파수 문턱 신호(FTHV)의 주파수 문턱 값(TH)의 차이를 나타낼 수 있다.
도 4를 참조하면, 주파수 에러 생성기(200b)는 그레이 코드(Gray code) 주파수 카운터(212), 디지털 비교기(220) 및 그레이-이진 변환기(230)를 포함할 수 있다.
주파수 카운터(210)가 그레이 코드 주파수 카운터(212)로 변경되고 이에 따라 그레이-이진 변환기(230)를 더 포함하는 것을 제외하면, 주파수 에러 생성기(200b)는 도 3의 주파수 에러 생성기(200a)와 실질적으로 동일할 수 있다. 이하 도 3과 중복되는 설명은 생략한다.
그레이 코드 주파수 카운터(212)는 그레이 코드에 기초하여 주파수 카운트 신호(FCNT') 및 주파수 문턱 신호(FTHV')를 생성할 수 있다. 그레이 코드 형태의 주파수 카운트 신호(FCNT') 및 주파수 문턱 신호(FTHV')를 출력하는 것을 제외하면, 그레이 코드 주파수 카운터(212)의 동작은 도 3의 주파수 카운터(210)의 동작과 실질적으로 동일할 수 있다.
디지털 비교기(220)는 그레이 코드 형태의 주파수 카운트 신호(FCNT') 및 주파수 문턱 신호(FTHV')를 비교하여 그레이 코드 형태의 주파수 에러 신호(FREQ_ERROR')를 생성할 수 있다.
그레이-이진 변환기(230)는 디지털 비교기(220)의 출력인 그레이 코드 형태의 주파수 에러 신호(FREQ_ERROR')를 그레이-이진(Gray-to-binary) 변환하여 일반적인 이진 코드 형태의 주파수 에러 신호(FREQ_ERROR)를 생성할 수 있다.
그레이 코드는 가중치가 없는 코드이기 때문에 연산에는 부적당하지만, 일반적인 이진 코드와는 다르게 연속하는 두 개의 값이 하나의 비트만 다르도록 구현되기 때문에, 입출력 코드로 사용되는 경우에 데이터 에러를 감소시킬 수 있다.
본 발명의 실시예들에 따른 주파수 에러 생성기를 이용하여 주파수 에러 값을 생성하는 경우에, 기준 주파수 신호(FREF)와 출력 주파수 신호(FVCO)에 대한 클럭 신호들이 비동기(asynchronous)의 관계를 가지기 때문에, 현실적으로는 의도치 않은 글리치(glitch)로 인한 오차(error)가 발생할 수 있다. 예를 들어, "01111(2)"에서 "10000(2)"로 출력 값이 천이(transition)하는 경우에, 모든 비트들이 "0"에서 "1"로 또는 "1"에서 "0"으로 변하게 되는데, 이 때 비트들 간에 스큐(skew)가 존재하면 순간적으로 오차가 발생할 수 있다.
상기와 같은 오차 발생을 방지하기 위해 그레이 코드 기반의 그레이 코드 주파수 카운터(212)를 이용하여 주파수 카운트 신호(FCNT')를 생성할 수 있다. 출력 주파수 신호(FVCO)에 대한 카운트 동작을 수행하는 경우에, 그레이 코드의 형태로 카운트 값을 증가시켜 가면서 카운트 동작을 수행을 하며, 이 때 항상 카운트 값의 하나의 비트만 변하기 때문에, 카운트 값이 증가할 때 비트들 간의 스큐로 인해 생길 수 있는 글리치를 방지할 수 있다. 따라서 기준 주파수 신호(FREF)가 어떠한 랜덤한 순간에 카운트 값을 래치(latch)하더라도 글리치를 캡쳐하게 되는 경우는 발생하지 않을 수 있다. 이와 함께, 디지털 비교기(220)의 뒷단에 그레이-이진 변환기(230)를 배치하여, 최종적으로 출력되는 주파수 에러 신호(FREQ_ERROR)는 일반적인 이진 코드의 형태로 자동 주파수 보정 신호 생성기(300) 및 잠금 플래그 생성기(400)에 제공할 수 있다.
도 5 및 6은 도 1의 자동 주파수 보정 및 잠금 감지 회로에 포함되는 자동 주파수 보정 신호 생성기의 예들을 나타내는 블록도들이다.
도 5를 참조하면, 자동 주파수 보정 신호 생성기(300a)는 유한 상태 머신(finite state machine; FSM)(310)을 포함할 수 있다.
유한 상태 머신(310)은 주파수 에러 신호(FREQ_ERROR) 및 제1 클럭 신호(CLK1)에 기초하여 자동 주파수 보정 결과 신호(AFC_OUT) 및 자동 주파수 보정 완료 신호(AFC_DONE)를 생성할 수 있다.
구체적으로, 유한 상태 머신(310)은 주파수 에러 신호(FREQ_ERROR)의 값, 즉 출력 주파수 신호(FVCO)의 주파수와 상기 목표 주파수의 차이가 0에 수렴하도록 자동 주파수 보정 결과 신호(AFC_OUT)를 변경시키는 상기 제1 보정 동작을 수행할 수 있다. 자동 주파수 보정 결과 신호(AFC_OUT)에 기초하여 상기 커패시터 뱅크 어레이에 포함되는 상기 복수의 커패시터들 중 활성화되는 커패시터들의 개수가 조절될 수 있다.
또한, 유한 상태 머신(310)은 상기 제1 보정 동작이 완료되는 경우에, 즉 출력 주파수 신호(FVCO)가 상기 목표 주파수에 근접한 상기 제1 주파수를 가지는 경우에, 자동 주파수 보정 완료 신호(AFC_DONE)를 활성화시킬 수 있다.
도 6을 참조하면, 자동 주파수 보정 신호 생성기(300b)는 연속 근사 레지스터(successive approximation register; SAR)(320)를 포함할 수 있다.
연속 근사 레지스터(320)는 주파수 에러 신호(FREQ_ERROR) 및 제1 클럭 신호(CLK1)에 기초하여 자동 주파수 보정 결과 신호(AFC_OUT) 및 자동 주파수 보정 완료 신호(AFC_DONE)를 생성할 수 있다.
구체적으로, 연속 근사 레지스터(320)는 주파수 에러 신호(FREQ_ERROR)를 기초로 이진 탐색(binary search) 알고리즘을 수행하여 상기 제1 보정 동작을 수행할 수 있다. 예를 들어, 자동 주파수 보정 결과 신호(AFC_OUT)의 LSB(least significant bit)가 정해질 때까지 알고리즘이 반복 수행될 수 있다(즉, 루프가 반복적으로 수행될 수 있다). 자동 주파수 보정 결과 신호(AFC_OUT)의 LSB가 결정되면, 상기 제1 보정 동작이 완료된 것으로 판단하며, 자동 주파수 보정 완료 신호(AFC_DONE)를 활성화시킬 수 있다.
이진 탐색 알고리즘은 반구간 탐색(half-interval search), 로그 탐색(logarithmic search) 또는 이진 절단(binary chop)이라고 부를 수 있으며, 정렬된 배열 내에서 대상 값의 위치를 찾는 탐색 알고리즘이다. 이진 탐색에서는, 목표 값을 배열의 중간 성분과 비교하여, 동일하지 않은 경우 절반이 제거되고 나머지 절반에서 검색이 계속되며, 다시 중간 성분을 목표 값과 비교하고 목표 값을 찾을 때까지 반복하는 방식으로 수행된다.
도 7은 본 발명의 실시예들에 따른 자동 주파수 보정 및 잠금 감지 회로를 나타내는 블록도이다. 이하 도 1과 중복되는 설명은 생략한다.
도 7을 참조하면, 자동 주파수 보정 및 잠금 감지 회로(102)는 주파수 에러 생성기(202), 자동 주파수 보정 신호 생성기(300) 및 잠금 플래그 생성기(400)를 포함한다. 자동 주파수 보정 및 잠금 감지 회로(102)는 타이밍 생성기(500)를 더 포함할 수 있다.
주파수 에러 생성기(202)의 구성이 일부 변경되는 것을 제외하면, 자동 주파수 보정 및 잠금 감지 회로(102)는 도 1의 자동 주파수 보정 및 잠금 감지 회로(100)와 실질적으로 동일할 수 있다.
주파수 에러 생성기(202)는 기준 주파수 신호(FREF), 출력 주파수 신호(FVCO), 제1 분주 제어 신호(DIV1) 및 제2 분주 제어 신호(DIV2')에 기초하여 주파수 에러 신호(FREQ_ERROR)를 생성한다.
제2 분주 제어 신호(DIV2')는 정수 값(N) 및 분수 값(또는 소수 값)(FR)을 포함할 수 있다. 제2 분주 제어 신호(DIV2')는 자동 주파수 보정 및 잠금 감지 회로(102)를 포함하는 상기 위상 고정 루프에서 이용되는 분주 제어 신호와 실질적으로 동일할 수 있다. 다시 말하면, 자동 주파수 보정 및 잠금 감지 회로(102)를 포함하는 상기 위상 고정 루프는 분수-N(fractional-N) 위상 고정 루프일 수 있다.
도 8은 본 발명의 실시예들에 따른 위상 고정 루프를 나타내는 블록도이다.
도 8을 참조하면, 위상 고정 루프(1000)는 자동 주파수 보정 및 잠금 감지 회로(1100), 제어 회로(1200), 커패시터 뱅크 어레이(1300) 및 전압 제어 발진기(voltage controlled oscillator; VCO)(1400)를 포함한다.
자동 주파수 보정 및 잠금 감지 회로(1100)는 본 발명의 실시예들에 따른 자동 주파수 보정 및 잠금 감지 회로이며, 예를 들어 도 1의 자동 주파수 보정 및 잠금 감지 회로(100)일 수 있다.
자동 주파수 보정 및 잠금 감지 회로(1100)는 기준 주파수 신호(FREF), 출력 주파수 신호(FVCO), 제1 분주 제어 신호(DIV1) 및 제2 분주 제어 신호(DIV2)에 기초하여 자동 주파수 보정 결과 신호(AFC_OUT), 자동 주파수 보정 완료 신호(AFC_DONE) 및 잠금 완료 신호(LOCK_DONE)를 생성한다.
도 1을 참조하여 상술한 것처럼, 자동 주파수 보정 결과 신호(AFC_OUT)는 출력 주파수 신호(FVCO)에 대한 상기 제1 보정 동작의 결과를 나타내고, 자동 주파수 보정 완료 신호(AFC_DONE)는 상기 제1 보정 동작의 완료를 나타내며, 잠금 완료 신호(LOCK_DONE)는 출력 주파수 신호(FVCO)에 대한 상기 제2 보정 동작의 완료를 나타낸다. 제1 분주 제어 신호(DIV1) 및 자동 주파수 보정 완료 신호(AFC_DONE)는 자동 주파수 보정 및 잠금 감지 회로(1100)에서 내부적으로 생성 및 이용되는 신호일 수 있다.
또한, 제2 분주 제어 신호(DIV2)는 정수 값(N)을 포함하고, 제어 회로(1200)에서 이용되는 분주 제어 신호이며, 따라서 위상 고정 루프(1000)는 정수-N 위상 고정 루프일 수 있다.
제어 회로(1200)는 기준 주파수 신호(FREF), 출력 주파수 신호(FVCO) 및 제2 분주 제어 신호(DIV2)에 기초하여 전압 제어 신호(VCTRL)를 생성한다. 전압 제어 신호(VCTRL)는 상기 제2 보정 동작의 결과를 나타내며, 전압 제어 신호(VCTRL)에 기초하여 전압 제어 발진기(1400)가 출력 주파수 신호(FVCO)의 주파수를 정밀하게 조절할 수 있다. 제어 회로(1200)의 구체적인 구조에 대해서는 도 10을 참조하여 후술하도록 한다.
커패시터 뱅크 어레이(1300)는 전압 제어 발진기(1400)와 연결되며, 자동 주파수 보정 결과 신호(AFC_OUT)에 기초하여 적어도 일부가 선택적으로 활성화될 수 있다. 커패시터 뱅크 어레이(1300)에 기초하여 전압 제어 발진기(1400)가 출력 주파수 신호(FVCO)의 주파수를 대략적으로 조절할 수 있다. 커패시터 뱅크 어레이(1300)의 구체적인 구조에 대해서는 도 9를 참조하여 후술하도록 한다.
전압 제어 발진기(1400)는 커패시터 뱅크 어레이(1300) 및 전압 제어 신호(VCTRL)에 기초하여 출력 주파수 신호(FVCO)를 생성하고 출력 주파수 신호(FVCO)가 상기 목표 주파수를 가지도록 조절한다.
일 실시예에서, 자동 주파수 보정 및 잠금 감지 회로(1100), 커패시터 뱅크 어레이(1300) 및 전압 제어 발진기(1400)는 상기 제1 보정 동작(즉, 대략적 보정 동작)을 수행하는 제1 루프를 형성할 수 있다. 일 실시예에서, 제어 회로(1200) 및 전압 제어 발진기(1400)는 상기 제2 보정 동작(즉, 정밀한 보정 동작)을 수행하는 제2 루프를 형성할 수 있다.
본 발명의 실시예들에 따른 위상 고정 루프(1000)는, 상기 자동 주파수 보정 기능을 수행하는 자동 주파수 보정 신호 생성기(300) 및 상기 잠금 감지 기능을 수행하는 잠금 플래그 생성기(400)가 주파수 에러 생성기(200)를 공유하도록 구현된 자동 주파수 보정 및 잠금 감지 회로(1100)를 포함할 수 있다. 따라서, 회로 면적이 감소되면서 동일한 성능 및 기능을 수행하도록 위상 고정 루프(1000)를 효과적으로 구현할 수 있다.
예를 들어, 주파수 에러 생성기(200)의 크기는 주파수 에러 생성기(200)에 포함되는 플립플롭들의 개수에 비례하며, 플립플롭들의 개수는 주파수 에러를 표현하는 비트 자릿수에 따라서 결정될 수 있다. 예를 들어, 주파수 에러 생성기(200)가 14비트의 해상도로 설계되는 경우에, 카운터에 14개, 캡쳐(capture)에 2*14개, 디지털 비교기에 14개의 플립플롭들이 사용되어 총 56개의 플립플롭들을 포함할 수 있다. 본 발명의 실시예들에 따라 주파수 에러 생성기(200)를 공유하도록 자동 주파수 보정 및 잠금 감지 회로(100)를 구현하는 경우, 및 14비트의 해상도로 설계되는 경우에, 하나의 위상 고정 루프 IP(intellectual property)당 56개의 플립플롭들을 줄이는 효과를 볼 수 있다.
또한, 도 19를 참조하여 후술하는 것처럼, 본 발명의 실시예들에 따른 위상 고정 루프(1000)는 RF(radio frequency) 칩 또는 RFIC에 포함되며, 일반적으로 RF 칩은 Bluetooth, WIFI, baseband, GNSS(global navigation satellite system) 외에도 다른 주파수를 갖는 오실레이터(local oscillator; LO) 별로 각각 위상 고정 루프 IP를 사용하기 때문에, 십 수개의 위상 고정 루프를 포함할 수 있다. 따라서, 본 발명의 실시예들에 따른 위상 고정 루프(1000)를 적용하는 경우에, 기존 대비 수백 개의 플립플롭들을 제거할 수 있어 칩의 면적이 크게 감소될 수 있다.
도 9는 도 8의 위상 고정 루프에 포함되는 커패시터 뱅크 어레이의 일 예를 나타내는 회로도이다.
도 9를 참조하면, 커패시터 뱅크 어레이(1300a)는 복수의 커패시터 회로들(1310, 1320, 1330)을 포함할 수 있다. 복수의 커패시터 회로들(1310, 1320, 1330)은 제1 노드(N1)와 제2 노드(N2) 사이에 병렬 연결될 수 있다.
복수의 커패시터 회로들(1310, 1320, 1330) 각각은 제1 노드(N1)와 제2 노드(N2) 사이에 직렬 연결되는 적어도 하나의 커패시터 및 적어도 하나의 스위치를 포함할 수 있다.
구체적으로, 제1 커패시터 회로(1310)는 제1 커패시터(C1) 및 제1 스위치 제어 신호(SC1)에 기초하여 온/오프되는 제1 스위치(S1)를 포함할 수 있다. 제2 커패시터 회로(1320)는 제2 커패시터(C2) 및 제2 스위치 제어 신호(SC2)에 기초하여 온/오프되는 제2 스위치(S2)를 포함할 수 있다. 제X(X는 2 이상의 자연수) 커패시터 회로(1330)는 제X 커패시터(CX) 및 제X 스위치 제어 신호(SCX)에 기초하여 온/오프되는 제X 스위치(SX)를 포함할 수 있다. 다만 본 발명은 이에 한정되지 않으며, 커패시터 및 스위치의 개수는 실시예에 따라서 다양하게 변경될 수 있다.
실시예에 따라서, 스위치 제어 신호들(SC1, SC2, SCX)은 자동 주파수 보정 결과 신호(AFC_OUT)와 실질적으로 동일한 신호일 수도 있고, 자동 주파수 보정 결과 신호(AFC_OUT)에 기초하여 생성되는 제어 신호일 수도 있다.
도 8을 참조하여 상술한 것처럼, 커패시터 뱅크 어레이(1300)는 전압 제어 발진기(1400)와 연결되며, 따라서 제1 노드(N1) 및 제2 노드(N2) 중 적어도 하나는 전압 제어 발진기(1400)와 연결될 수 있다. 예를 들어, 제1 노드(N1)는 전압 제어 발진기(1400)에 포함되는 발진 노드(oscillation node)와 연결되고, 제2 노드(N2)는 접지 전압과 연결될 수 있다. 다만 본 발명은 이에 한정되지 않을 수 있다.
자동 주파수 보정 결과 신호(AFC_OUT)를 기초로(즉, 스위치 제어 신호들(SC1, SC2, SCX)을 기초로) 스위치들(S1, S2, SX)을 온/오프하여 복수의 커패시터 회로들(1310, 1320, 1330)을 활성화/비활성화시킬 수 있다. 예를 들어, 스위치들(S1, S2, SX)이 모두 턴 온되는 경우에, 복수의 커패시터 회로들(1310, 1320, 1330) 및 복수의 커패시터 회로들(1310, 1320, 1330)에 포함되는 커패시터들(C1, C2, CX)이 모두 활성화되며(즉, 전압 제어 발진기(1400)와 전기적으로 연결되며), 활성화된 커패시터 회로들(1310, 1320, 1330) 및 커패시터들(C1, C2, CX)의 개수에 기초하여 전압 제어 발진기(1400)가 출력 주파수 신호(FVCO)를 생성/조절할 수 있다.
도 10은 도 8의 위상 고정 루프에 포함되는 제어 회로의 일 예를 나타내는 블록도이다.
도 10을 참조하면, 제어 회로(1200a)는 위상 주파수 검출기(1210), 차지 펌프(1220), 루프 필터(1230) 및 분주기(1240)를 포함할 수 있다.
위상 주파수 검출기(1210)는 기준 주파수 신호(FREF) 및 분주된 출력 주파수 신호(FDIV)에 기초하여 위상 검출 신호를 생성할 수 있다.
분주된 출력 주파수 신호(FDIV)는 전압 제어 발진기(1400)로부터 출력되는 출력 주파수 신호(FVCO)가 피드백된 피드백 주파수 신호일 수 있다. 기준 주파수 신호(FREF)는 크리스탈(crystal) 등을 이용하여 생성되어 고정된 주파수를 가지므로, 기준 주파수 신호(FREF)의 주파수는 분주된 출력 주파수 신호(FDIV)의 주파수에 대한 기준 주파수(즉, 목표 주파수)로서 사용된다.
일 실시예에서, 상기 위상 검출 신호는 제1 위상 검출 신호(UP) 및 제2 위상 검출 신호(DN)를 포함할 수 있다. 예를 들어, 분주된 출력 주파수 신호(FDIV)의 위상이 기준 주파수 신호(FREF)의 위상보다 늦는(lag) 경우에, 위상 주파수 검출기(1210)는 출력 주파수 신호(FVCO)의 위상을 제1 방향으로 조절하기 위한 제1 위상 검출 신호(UP)를 생성할 수 있다. 다른 예에서, 분주된 출력 주파수 신호(FDIV)의 위상이 기준 주파수 신호(FREF)의 위상보다 앞서는(lead) 경우에, 위상 주파수 검출기(1210)는 출력 주파수 신호(FVCO)의 위상을 상기 제1 방향과 반대되는 제2 방향으로 조절하기 위한 제2 위상 검출 신호(DN)를 생성할 수 있다.
일 실시예에서, 위상 주파수 검출기(1210)는 뱅뱅 타입의 위상 주파수 검출기(Bang-Bang Phase Frequency Detector)로 구현될 수 있으나, 본 발명은 이에 한정되지 않을 수 있다.
차지 펌프(1220)는 상기 위상 검출 신호에 기초하여 제어 전류(ICON)를 생성하며, 제어 전류(ICON)를 루프 필터(1230)에 제공할 수 있다.
일 실시예에서, 차지 펌프(1220)는 상기 위상 검출 신호에 기초하여 전원으로부터 출력된 전류(즉, 제어 전류(ICON))를 출력단으로 소싱(sourcing)하거나 상기 출력단으로부터 접지로 전류를 싱킹(sinking)할 수 있다. 예를 들어, 위상 주파수 검출기(1210)가 제1 위상 검출 신호(UP)를 출력하는 경우에, 차지 펌프(1220)는 전원으로부터 출력된 전류를 루프 필터(1230)로 소싱할 수 있다. 다른 예에서, 위상 주파수 검출기(1210)가 제2 위상 검출 신호(DN)를 출력하는 경우에, 차지 펌프(1220)는 루프 필터(1230)로부터 전류를 접지로 싱킹할 수 있다.
루프 필터(1230)는 제어 전류(ICON)에 기초하여 전압 제어 신호(VCTRL)를 생성하고 이를 일정하게 유지시킬 수 있다.
일 실시예에서, 루프 필터(1230)는 소싱되는 전류에 따라 출력 전압(즉, 전압 제어 신호(VCTRL))을 상승시키거나 싱킹되는 전류에 따라 상기 출력 전압을 하강시킬 수 있다. 예를 들어, 루프 필터(1230)는 소싱 또는 싱킹되는 전류에 따라 가변하는 전압을 생성할 수 있다. 또한, 루프 필터(1230)는 차지 펌프(1220)로부터 출력된 전류에 포함된 글리치(glitch)를 제거하고 전압 오버슈트(voltage overshoot)를 방지함으로써 지터(gitter)를 제거할 수 있다.
일 실시예에서, 차지 펌프(1220) 및 루프 필터(1230)는 하나의 차지 펌프 회로로 구현될 수 있다. 이 경우, 상기 하나의 전하 펌프 회로는 상기 위상 검출 신호에 응답하여 가변하는 전압 제어 신호(VCTRL)를 생성할 수 있다.
전압 제어 발진기(1400)는 전압 제어 신호(VCTRL)에 상응하는 위상 및 주파수를 가지는 출력 주파수 신호(FVCO)를 생성할 수 있다.
분주기(1240)는 제2 분주 제어 신호(DIV2)를 기초로 출력 주파수 신호(FVCO)를 분주하여 분주된 출력 주파수 신호(FDIV)를 생성할 수 있다. 예를 들어, 분주기(1240)는 제2 분주 제어 신호(DIV2)의 정수 값(N)을 기초로 출력 주파수 신호(FVCO)를 N 분주하여 분주된 출력 주파수 신호(FDIV)를 생성하며, 정수-N 분주기라고 부를 수 있다.
도 11a 및 11b는 도 8의 위상 고정 루프의 동작을 설명하기 위한 도면들이다.
도 11a 및 11b에서, "FVCO"는 출력 주파수 신호를 나타내고, "FREF/K"는 기준 주파수 신호를 K만큼 분주한 분주된 기준 주파수 신호를 나타낸다. "F<M-1:0>"은 주파수 카운트 신호(FCNT)에 대응하는 M비트의 디지털 코드를 나타내고, "TH<M-1:0>"은 주파수 문턱 신호(FTHV)에 대응하는 M비트의 디지털 코드를 나타내며, "FREQ_ERROR<M-1:0>"은 주파수 에러 신호(FREQ_ERROR)에 대응하는 M비트의 디지털 코드를 나타낸다. "TH"는 주파수 문턱 신호(FTHV)에 포함되는 주파수 문턱 값을 나타내며, "F[n-2]", "F[n-1]", "F[n]", "F[n+1]", "F[n+2]"는 주파수 카운트 신호(FCNT)에 포함되고 카운트 동작의 결과인 카운트 값을 나타낸다.
도 11a를 참조하면, 자동 주파수 보정 신호 생성기(300)가 연속 근사 레지스터(도 6의 320)를 포함하여 구현되는 경우에 상기 제1 보정 동작(즉, 대략적 보정 동작 또는 자동 주파수 보정 동작)이 수행되는 과정을 나타내고 있다.
기준 주파수 신호(FREF)의 분주 값인 정수 값(K)은 설계자에 의해 미리 설정되는 값일 수 있다. 상기 제1 보정 동작을 수행하기 전에, 먼저 제1 분주 제어 신호(DIV1)의 정수 값(K) 및 제2 분주 제어 신호(DIV2)의 정수 값(N)에 기초하여 주파수 문턱 값(TH)을 하기의 [수학식 1] 및 [수학식 2]와 같이 결정할 수 있다. 이 때, 주파수 에러 신호(FREQ_ERROR)의 코드 길이(즉, M)는 주파수 문턱 값(TH)을 포함하며 부호(signed) 표현이 가능해야 하기 때문에 하기의 [수학식 3]과 같은 조건을 만족하도록 결정될 수 있다.
[수학식 1]
Figure pat00001
[수학식 2]
Figure pat00002
[수학식 3]
Figure pat00003
연속 근사 레지스터(320)를 이용한 이진 탐색을 수행하기 위해, K 분주된 기준 주파수 신호(FREF/K)의 반(half)주기 동안 출력 주파수 신호(FVCO)의 상승 에지들의 개수를 카운트하며, 카운트 값 및 주파수 에러 값을 획득하는 루프를 수행할 수 있다. 상기 루프는 자동 주파수 보정 결과 신호(AFC_OUT)의 LSB가 결정될 때까지 반복적으로 수행될 수 있다. 도 11a에서는 (n-2)번째 루프, (n-1)번째 루프 및 n번째 루프(즉, 최종 루프)를 예시적으로 도시하였다.
구체적으로, (n-2)번째 루프에서, K 분주된 기준 주파수 신호(FREF/K)의 반주기에 대응하는 상승 에지와 하강 에지 사이의 구간에서(즉, 시간 t1 내지 t2에서) 출력 주파수 신호(FVCO)의 상승 에지들의 개수를 카운트하여 카운트 값(F[n-2])을 획득하고, 주파수 문턱 값(TH)과 카운트 값(F[n-2])의 차이를 나타내는 주파수 에러 값(TH-F[n-2])을 획득할 수 있다. 카운트 값(F[n-2])이 주파수 문턱 값(TH)보다 크며, 이에 따라 출력 주파수 신호(FVCO)의 주파수가 상기 목표 주파수보다 높은 것으로 판단되므로, "DECREASE_AFC_OUT" 값을 생성하여 자동 주파수 보정 결과 신호(AFC_OUT)의 값을 감소시키고 출력 주파수 신호(FVCO)의 주파수를 감소시킬 수 있다. 이 때, 자동 주파수 보정 결과 신호(AFC_OUT)의 LSB가 아직 결정되지 않았으며, 따라서 자동 주파수 보정 완료 신호(AFC_DONE)는 비활성화될 수 있다.
이후에, (n-1)번째 루프에서, K 분주된 기준 주파수 신호(FREF/K)의 반주기에 대응하는 상승 에지와 하강 에지 사이의 구간에서(즉, 시간 t3 내지 t4에서) 출력 주파수 신호(FVCO)의 상승 에지들의 개수를 카운트하여 카운트 값(F[n-1])을 획득하고, 주파수 문턱 값(TH)과 카운트 값(F[n-1])의 차이를 나타내는 주파수 에러 값(TH-F[n-1])을 획득할 수 있다. 카운트 값(F[n-1])이 주파수 문턱 값(TH)보다 작으며, 이에 따라 출력 주파수 신호(FVCO)의 주파수가 상기 목표 주파수보다 낮은 것으로 판단되므로, "INCREASE_AFC_OUT" 값을 생성하여 자동 주파수 보정 결과 신호(AFC_OUT)의 값을 증가시키고 출력 주파수 신호(FVCO)의 주파수를 증가시킬 수 있다. (n-2)번째 루프에서와 유사하게, 자동 주파수 보정 결과 신호(AFC_OUT)의 LSB가 아직 결정되지 않았으며, 따라서 자동 주파수 보정 완료 신호(AFC_DONE)는 비활성화될 수 있다.
이후에, n번째 루프에서, K 분주된 기준 주파수 신호(FREF/K)의 반주기에 대응하는 상승 에지와 하강 에지 사이의 구간에서(즉, 시간 t5 내지 t6에서) 출력 주파수 신호(FVCO)의 상승 에지들의 개수를 카운트하여 카운트 값(F[n])을 획득하고, 주파수 문턱 값(TH)과 카운트 값(F[n])의 차이를 나타내는 주파수 에러 값(TH-F[n])을 획득할 수 있다. 카운트 값(F[n])이 주파수 문턱 값(TH)보다 크며, 이에 따라 출력 주파수 신호(FVCO)의 주파수가 상기 목표 주파수보다 높은 것으로 판단되므로, "DECREASE_AFC_OUT" 값을 생성하여 자동 주파수 보정 결과 신호(AFC_OUT)의 값을 감소시키고 출력 주파수 신호(FVCO)의 주파수를 감소시킬 수 있다. 다만, (n-2)번째 루프 및 (n-1)번째 루프와 다르게, 자동 주파수 보정 결과 신호(AFC_OUT)의 LSB가 결정되었으며, 따라서 자동 주파수 보정 완료 신호(AFC_DONE)는 활성화되고 상기 제1 보정 동작은 종료될 수 있다("SAR_FINISHED").
도 11b를 참조하면, 상기 제1 보정 동작이 완료된 이후에, 상기 제2 보정 동작(즉, 정밀한 보정 동작)이 수행됨에 따라 상기 잠금 감지 동작이 수행되는 과정을 나타내고 있다. 도 11b는 K'=K인 경우를 예시하고 있다.
도 11a를 참조하여 상술한 것과 유사하게, 상기 잠금 감지 동작을 수행하기 위해, K 분주된 기준 주파수 신호(FREF/K)의 반주기 동안 출력 주파수 신호(FVCO)의 상승 에지들의 개수를 카운트하며, 카운트 값 및 주파수 에러 값을 획득하는 루프를 수행할 수 있다. 상기 루프는 상기 카운트 값이 주파수 문턱 값(TH)과 일치될 때까지 반복적으로 수행될 수 있다. 도 11b에서는 도 11a의 n번째 루프 이후에 수행되는 (n+1)번째 루프, (n+2)번째 루프 및 (n+3)번째 루프를 예시적으로 도시하였다.
구체적으로, (n+1)번째 루프에서, K 분주된 기준 주파수 신호(FREF/K)의 반주기에 대응하는 상승 에지와 하강 에지 사이의 구간에서(즉, 시간 t7 내지 t8에서) 출력 주파수 신호(FVCO)의 상승 에지들의 개수를 카운트하여 카운트 값(F[n])을 획득하고, 주파수 문턱 값(TH)과 카운트 값(F[n])의 차이를 나타내는 주파수 에러 값(TH-F[n])을 획득할 수 있다. 이 때, 카운트 값(F[n])은 n번째 루프에서의 카운트 값(F[n])과 실질적으로 동일하며, 주파수 에러 값(TH-F[n]), 즉 주파수 에러 신호(FREQ_ERROR)의 MSB(most significant bit)부터 두번째 비트까지를 나타내는 "FREQ_ERROR<M-1:1>"은 "11111...10"의 값을 가질 수 있다. 카운트 값(F[n])이 아직 주파수 문턱 값(TH)과 일치되지 않았으며, 따라서 잠금 완료 신호(LOCK_DONE)는 비활성화될 수 있다.
이후에, (n+2)번째 루프에서, K 분주된 기준 주파수 신호(FREF/K)의 반주기에 대응하는 상승 에지와 하강 에지 사이의 구간에서(즉, 시간 t9 내지 t10에서) 출력 주파수 신호(FVCO)의 상승 에지들의 개수를 카운트하여 카운트 값(F[n+1])을 획득하고, 주파수 문턱 값(TH)과 카운트 값(F[n+1])의 차이를 나타내는 주파수 에러 값(TH-F[n+1])을 획득할 수 있다. 이 때, "FREQ_ERROR<M-1:1>"은 "00000...01"의 값을 가질 수 있다. (n+1)번째 루프에서와 유사하게, 카운트 값(F[n+1])이 아직 주파수 문턱 값(TH)과 일치되지 않았으며, 따라서 잠금 완료 신호(LOCK_DONE)는 비활성화될 수 있다.
이후에, (n+3)번째 루프에서, K 분주된 기준 주파수 신호(FREF/K)의 반주기에 대응하는 상승 에지와 하강 에지 사이의 구간에서(즉, 시간 t11 내지 t12에서) 출력 주파수 신호(FVCO)의 상승 에지들의 개수를 카운트하여 카운트 값(F[n+2])을 획득하고, 주파수 문턱 값(TH)과 카운트 값(F[n+2])의 차이를 나타내는 주파수 에러 값(TH-F[n+2])을 획득할 수 있다. 이 때, "FREQ_ERROR<M-1:1>"은 "00000...00"의 값을 가질 수 있다. 따라서, 카운트 값(F[n+1])이 주파수 문턱 값(TH)과 일치된 것으로 판단하여, 잠금 완료 신호(LOCK_DONE)는 활성화되고 상기 잠금 감지 동작은 완료되며("LOCKED") 상기 제2 보정 동작은 종료될 수 있다.
일 실시예에서, 주파수 에러 신호(FREQ_ERROR)의 MSB부터 두번째 비트까지를 나타내는 "FREQ_ERROR<M-1:1>"의 모든 비트들이 "1"이거나 모든 비트들이 "0"인 경우, 즉 상기 주파수 에러 값이 "-2", "-1", "0" 또는 "1"이 되는 경우에, 상기 제2 보정 동작 및 상기 잠금 감지 동작이 완료된 것으로 판단하여 잠금 완료 신호(LOCK_DONE)를 활성화시킬 수 있다.
본 발명의 실시예들에 따른 위상 고정 루프(1000)에서는, 정수 값(K)에 의해 최종적으로 잠금된 출력 주파수 신호(FVCO)의 주파수 에러 값이 결정되며, 상기 주파수 에러 값은 하기의 [수학식 4]와 같이 표현될 수 있다.
[수학식 4]
Figure pat00004
이 때, 정수 값(N)은 위상 고정 루프(1000)의 사양(specification)에 의해 결정되며, 한번 결정되면 변경되지 않을 수 있다. 상기의 [수학식 4]에 따르면, 설계자에 의해 설정된 정수 값(K)이 증가할수록 상기 주파수 에러 값이 감소할 수 있다. 그러나 기준 주파수 신호(FREF) 주기의 K번 동안 출력 주파수 신호(FVCO)를 카운트하므로, 정수 값(K)이 커지면 잠금 시간(lock time)이 길어질 수 있다. 또한, 회로 구현을 위해서는 상기의 [수학식 3]의 조건을 만족해야 하는데, 정수 값(K)이 커지면 주파수 에러 신호(FREQ_ERROR)의 코드 길이인 M값이 커져서 내부의 플립플롭들의 개수도 증가할 수 있고 이에 따라 회로 면적이 증가할 수 있다. 자동 주파수 보정 회로 및 잠금 감지 회로가 각각 주파수 에러 생성기를 포함하는 종래 기술에서는 M비트의 자릿수가 1 증가할 때마다 플립플롭들의 개수가 2개씩 증가하는 반면, 본 발명의 실시예들에 따라 주파수 에러 생성기(200)를 공유하도록 자동 주파수 보정 및 잠금 감지 회로(100)를 구현하는 경우에는 M비트의 자릿수가 1 증가할 때 플립플롭들의 개수도 1개씩 증가할 수 있다. 따라서, 높은 주파수 정확도(frequency accuracy)를 요구하는 위상 고정 루프도 면적 효율적으로 구현할 수 있다.
도 12는 본 발명의 실시예들에 따른 위상 고정 루프를 나타내는 블록도이다. 이하 도 8과 중복되는 설명은 생략한다.
도 12를 참조하면, 위상 고정 루프(1002)는 자동 주파수 보정 및 잠금 감지 회로(1102), 제어 회로(1202), 커패시터 뱅크 어레이(1300) 및 전압 제어 발진기(1400)를 포함한다.
자동 주파수 보정 및 잠금 감지 회로(1102) 및 제어 회로(1202)의 구성이 일부 변경되는 것을 제외하면, 위상 고정 루프(1002)는 도 8의 위상 고정 루프(1000)와 실질적으로 동일할 수 있다.
자동 주파수 보정 및 잠금 감지 회로(1102)는 본 발명의 실시예들에 따른 자동 주파수 보정 및 잠금 감지 회로이며, 예를 들어 도 8의 자동 주파수 보정 및 잠금 감지 회로(102)일 수 있다.
자동 주파수 보정 및 잠금 감지 회로(1102)는 기준 주파수 신호(FREF), 출력 주파수 신호(FVCO), 제1 분주 제어 신호(DIV1) 및 제2 분주 제어 신호(DIV2')에 기초하여 자동 주파수 보정 결과 신호(AFC_OUT), 자동 주파수 보정 완료 신호(AFC_DONE) 및 잠금 완료 신호(LOCK_DONE)를 생성한다.
제2 분주 제어 신호(DIV2')는 정수 값(N) 및 분수 값(FR)을 포함하고, 제어 회로(1202)에서 이용되는 분주 제어 신호이며, 따라서 위상 고정 루프(1002)는 분수-N 위상 고정 루프일 수 있다.
일 실시예에서, 위상 고정 루프(1002)는 분수-N 위상 고정 루프인 경우에, 상기의 [수학식 1] 및 [수학식 2]에 기초하여 주파수 문턱 값(TH)을 결정하는데 있어서 정수 값(N) 및 분수 값(FR)이 함께 이용될 수 있다.
제어 회로(1202)는 기준 주파수 신호(FREF), 출력 주파수 신호(FVCO) 및 제2 분주 제어 신호(DIV2')에 기초하여 전압 제어 신호(VCTRL)를 생성한다. 제어 회로(1202)의 구체적인 구조에 대해서는 도 13을 참조하여 후술하도록 한다.
도 13은 도 12의 위상 고정 루프에 포함되는 제어 회로의 일 예를 나타내는 블록도이다. 이하 도 10과 중복되는 설명은 생략한다.
도 13을 참조하면, 제어 회로(1202a)는 위상 주파수 검출기(1210), 차지 펌프(1220), 루프 필터(1230), 분주기(1242) 및 시그마 델타 모듈레이터(1244)를 포함할 수 있다.
분주기(1242)의 구성이 일부 변경되고 시그마 델타 모듈레이터(1244)를 더 포함하는 것을 제외하면, 제어 회로(1202a)는 도 10의 제어 회로(1200a)와 실질적으로 동일할 수 있다.
분주기(1242) 및 시그마 델타 모듈레이터(1244)는 제2 분주 제어 신호(DIV2')를 기초로 출력 주파수 신호(FVCO)를 분주하여 분주된 출력 주파수 신호(FDIV')를 생성할 수 있다. 예를 들어, 분주기(1242) 및 시그마 델타 모듈레이터(1244)는 제2 분주 제어 신호(FDIV')의 정수 값(N) 및 분수 값(FR)을 기초로 출력 주파수 신호(FVCO)를 N 분주하여 분주된 출력 주파수 신호(FDIV')를 생성하며, 분수-N 분주기라고 부를 수 있다.
도 14는 본 발명의 실시예들에 따른 자동 주파수 보정 및 잠금 감지 방법을 나타내는 순서도이다.
도 1, 8 및 14를 참조하면, 본 발명의 실시예들에 따른 자동 주파수 보정 및 잠금 감지 방법에서, 위상 고정 루프(1000)를 활성화시킨다(단계 S100). 예를 들어, 위상 고정 루프(1000) 및 이를 포함하는 집적 회로 및/또는 칩이 파워 온(power on) 될 수 있다.
상기 제1 보정 동작을 수행하여 자동 주파수 보정 결과 신호(AFC_OUT) 및 자동 주파수 보정 완료 신호(AFC_DONE)를 생성한다(단계 S200). 예를 들어, 단계 S200은 주파수 에러 생성기(200) 및 자동 주파수 보정 신호 생성기(300)에 의해 수행되며, 자동 주파수 보정 및 잠금 감지 회로(1100), 커패시터 뱅크 어레이(1300) 및 전압 제어 발진기(1400)를 포함하는 상기 제1 루프에 의해 수행될 수 있다. 단계 S200에 대해서는 도 15 및 16을 참조하여 후술하도록 한다.
상기 제2 보정 동작 및 상기 잠금 감지 동작을 수행하여 잠금 완료 신호(LOCK_DONE)를 생성한다(단계 S300). 예를 들어, 단계 S300은 주파수 에러 생성기(200) 및 잠금 플래그 생성기(400)에 의해 수행되며, 제어 회로(1200) 및 전압 제어 발진기(1400)를 포함하는 상기 제2 루프에 의해 수행될 수 있다. 단계 S300에 대해서는 도 17을 참조하여 후술하도록 한다.
도 15는 도 14의 자동 주파수 보정 결과 신호 및 자동 주파수 보정 완료 신호를 생성하는 단계의 일 예를 나타내는 순서도이다.
도 1, 3, 14 및 15를 참조하면, 자동 주파수 보정 결과 신호(AFC_OUT) 및 자동 주파수 보정 완료 신호(AFC_DONE)를 생성하는데 있어서(단계 S200), 분주 값을 초기화하고(단계 S210), 주파수 문턱 값(TH)을 설정할 수 있다(단계 S220). 예를 들어, 제1 분주 제어 신호(DIV1)의 정수 값(K)을 설정하고, 제2 분주 제어 신호(DIV2)의 정수 값(N)을 초기화하며, 상기의 [수학식 1]에 기초하여 주파수 문턱 값(TH)을 획득할 수 있다. 다른 예에서, 제2 분주 제어 신호(DIV2')의 정수 값(N) 및 분수 값(FR)을 초기화하고 이에 기초하여 주파수 문턱 값(TH)을 획득할 수도 있다.
분주된 기준 주파수 신호(FREF/K)를 기초로 출력 주파수 신호(FVCO)의 주파수를 카운트하여 카운트 값(F)을 포함하는 주파수 카운트 신호(FCNT)를 생성하고(단계 S230), 카운트 값(F)과 주파수 문턱 신호(FTHV)에 포함되는 주파수 문턱 값(TH)을 기초로 상기 주파수 에러 값을 연산하여 주파수 에러 신호(FREQ_ERROR)를 생성하며(단계 S240), 주파수 에러 신호(FREQ_ERROR)에 기초하여 자동 주파수 보정 결과 신호(AFC_OUT)를 생성할 수 있다.
또한, 자동 주파수 보정 결과 신호(AFC_OUT)에 기초하여 상기 제1 보정 동작이 완료되었는지 판단할 수 있다(단계 S250). 상기 제1 보정 동작이 완료되지 않은 경우에(단계 S250: 아니오), 단계 S230, S240 및 S250이 다시 수행될 수 있다. 상기 제1 보정 동작이 완료된 경우에(단계 S250: 예), 활성화된 자동 주파수 보정 완료 신호(AFC_DONE)를 생성할 수 있다(단계 S260).
도 16은 도 15의 제1 보정 동작이 완료되었는지 판단하는 단계의 일 예를 나타내는 순서도이다.
도 1, 3, 15 및 16을 참조하면, 상기 제1 보정 동작이 완료되었는지 판단하는데 있어서(단계 S250), 자동 주파수 보정 신호 생성기(300)가 연속 근사 레지스터(320)를 포함하여 구현되는 경우에 이진 탐색을 수행하고(단계 S252), 자동 주파수 보정 결과 신호(AFC_OUT)의 LSB가 결정되었는지 확인할 수 있다(단계 S254).
자동 주파수 보정 결과 신호(AFC_OUT)의 LSB가 결정되지 않은 경우에(단계 S254: 아니오), 상기 제1 보정 동작이 완료되지 않은 것으로 판단하고 단계 S230을 다시 수행할 수 있다. 자동 주파수 보정 결과 신호(AFC_OUT)의 LSB가 결정된 경우에(단계 S254: 예), 상기 제1 보정 동작이 완료된 것으로 판단하고 단계 S260을 수행할 수 있다.
일 실시예에서, 도 15 및 16의 동작은 도 11a를 참조하여 상술한 것처럼 수행될 수 있다.
도 17은 도 14의 잠금 완료 신호를 생성하는 단계의 일 예를 나타내는 순서도이다.
도 17을 참조하면, 잠금 완료 신호(LOCK_DONE)를 생성하는데 있어서(단계 S300), 분주된 기준 주파수 신호(FREF/K')를 기초로 상기 제2 보정 동작의 결과 생성된 출력 주파수 신호(FVCO)의 주파수를 카운트하여 카운트 값(F)을 포함하는 주파수 카운트 신호(FCNT)를 생성하고(단계 S310), 카운트 값(F)과 주파수 문턱 신호(FTHV)에 포함되는 주파수 문턱 값(TH)을 기초로 상기 주파수 에러 값을 연산하여 주파수 에러 신호(FREQ_ERROR)를 생성할 수 있다(단계 S320). 단계 S310 및 S320은 각각 도 15의 단계 S230 및 S240과 유사할 수 있다.
또한, 상기 제2 보정 동작이 완료되었는지 판단할 수 있다(단계 S330). 상기 제2 보정 동작이 완료되지 않은 경우에(단계 S330: 아니오), 단계 S310, S320 및 S330이 다시 수행될 수 있다. 상기 제2 보정 동작이 완료된 경우에(단계 S330: 예), 활성화된 잠금 완료 신호(LOCK_DONE)를 생성할 수 있다(단계 S340). 예를 들어, "FREQ_ERROR<M-1:1>"의 모든 비트들이 "1"이거나 모든 비트들이 "0"인 경우에 상기 제2 보정 동작이 완료된 것으로 판단할 수 있다.
일 실시예에서, 도 17의 동작은 도 11b를 참조하여 상술한 것처럼 수행될 수 있다.
한편, 본 발명의 실시예들은 컴퓨터로 판독 가능한 매체에 저장된 컴퓨터로 판독 가능한 프로그램 코드를 포함하는 제품 등의 형태로 구현될 수도 있다. 상기 컴퓨터로 판독 가능한 프로그램 코드는 다양한 컴퓨터 또는 다른 데이터 처리 장치의 프로세서로 제공될 수 있다. 상기 컴퓨터로 판독 가능한 매체는 컴퓨터로 판독 가능한 신호 매체 또는 컴퓨터로 판독 가능한 기록 매체일 수 있다. 상기 컴퓨터로 판독 가능한 기록 매체는 명령어 실행 시스템, 장비 또는 장치 내에 또는 이들과 접속되어 프로그램을 저장하거나 포함할 수 있는 임의의 유형적인 매체일 수 있다. 예를 들어, 상기 컴퓨터로 판독 가능한 매체는 비일시적(non-transitory) 저장 매체의 형태로 제공될 수 있다. 여기서, 비일시적은 저장 매체가 신호(signal)를 포함하지 않으며 실재(tangible)한다는 것을 의미할 뿐 데이터가 저장 매체에 반영구적 또는 임시적으로 저장됨을 구분하지 않는다.
도 18은 본 발명의 실시예들에 따른 위상 고정 루프를 포함하는 집적 회로를 나타내는 블록도이다.
도 18을 참조하면, 집적 회로(2000)는 위상 고정 루프(2100) 및 내부 회로(2200)를 포함한다.
위상 고정 루프(2100)는 본 발명의 실시예들에 따른 위상 고정 루프일 수 있다. 위상 고정 루프(2100)는 상기 자동 주파수 보정 기능을 수행하는 자동 주파수 보정 신호 생성기(300) 및 상기 잠금 감지 기능을 수행하는 잠금 플래그 생성기(400)가 주파수 에러 생성기(200)를 공유하도록 구현된 자동 주파수 보정 및 잠금 감지 회로(AFC/LD)를 포함함으로써, 회로 면적이 감소되면서 동일한 성능 및 기능을 수행하도록 효과적으로 구현될 수 있다.
내부 회로(2200)는 위상 고정 루프(2100)로부터 출력되는 출력 주파수 신호에 기초하여 동작하거나, 그 밖에 특정한 동작을 수행할 수 있다.
도 19는 본 발명의 실시예들에 따른 디지털 처리 시스템을 나타내는 블록도이다.
도 19를 참조하면, 디지털 처리 시스템(3000)은 마스터 장치(3100) 및 슬레이브 장치들(3200, 3300, 3400, 3500, 3600, 3700, 3800, 3900)을 포함할 수 있다.
일 실시예에서, 디지털 처리 시스템(3000)은 PC(personal computer), 노트북(laptop), 휴대폰(mobile phone), 스마트 폰(smart phone), 태블릿(tablet) PC, MP3 플레이어, PDA(personal digital assistant), EDA(enterprise digital assistant), PMP(portable multimedia player), 디지털 카메라(digital camera), 음악 재생기(music player), 휴대용 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(internet of things;) 기기, IoE(internet of everything:) 기기, e-북(e-book), VR(virtual reality) 기기, AR(augmented reality) 기기 등과 같은 임의의 전자 시스템으로 구현될 수 있다.
마스터 장치(3100)는 능동적으로 각 슬레이브 장치들(3200~3900)을 제어하는 컨트롤러 회로 또는 프로세서일 수 있다. 예를 들어, 마스터 장치(3100)는 베이스밴드 모뎀 프로세서 칩(baseband modem processor chip), 모뎀의 기능과 애플리케이션 프로세서(application processor; AP)의 기능을 함께 수행할 수 있는 칩, AP, 또는 모바일 AP로 구현될 수 있으나, 이에 한정되는 것은 아닐 수 있다.
슬레이브 장치들(3200~3900)은 마스터 장치(3100)의 제어에 의해 수동적으로 동작하는 임의의 장치일 수 있다. 예를 들어, 슬레이브 장치들(3200~3900)은 RFIC(radio frequency integrated circuit)(3200), PMIC(power management integrated circuit)(3300), 전력 공급 모듈(power supply module)(3400), 제2 RFIC(3500), 센서(3600), 지문 인식(fingerprint recognition) 칩(3700), 터치 스크린 컨트롤러(touch screen controller)(3800) 및 DDI(digital display interface 또는 display driver integrated circuit) 칩(3900) 등을 포함할 수 있다.
RFIC(3200)는 적어도 하나의 연결 칩을 포함할 수 있다. 예를 들어, 상기 연결 칩은 이동 통신(cellular)을 위한 칩(3210), WLAN(wireless local area network) 통신을 위한 칩(3220), 블루투스(Bluetooth; BT) 통신을 위한 칩(3230), GNSS(global navigation satellite system) 통신을 위한 칩(3240), FM(frequency modulation) 오디오/비디오 신호를 처리하기 위한 칩(3250), NFC(near field communication)를 위한 칩(3260), 및/또는 Wi-Fi 통신을 위한 칩을 포함할 수 있으나, 이에 한정되는 것은 아닐 수 있다.
RFIC(3200)는 적어도 하나의 위상 고정 루프(3270)를 포함할 수 있다. 위상 고정 루프(3270)는 본 발명의 실시예들에 따른 위상 고정 루프이며, 주파수 에러 생성기(200)를 공유하도록 구현된 자동 주파수 보정 및 잠금 감지 회로(AFC/LD)를 포함함으로써, 회로 면적이 감소되면서 동일한 성능 및 기능을 수행하도록 효과적으로 구현될 수 있다. 실시예에 따라서, 위상 고정 루프(3270)는 각 연결 칩마다 대응하도록 형성될 수 있다.
본 발명의 실시예들은 자동 주파수 보정 및 잠금 감지 회로 및 위상 고정 루프를 포함하는 임의의 전자 장치 및 시스템에 유용하게 이용될 수 있다. 예를 들어, 본 발명의 실시예들은 PC(Personal Computer), 서버 컴퓨터(server computer), 데이터 센터(data center), 워크스테이션(workstation), 노트북(laptop), 핸드폰(cellular), 스마트 폰(smart phone), MP3 플레이어, PDA(Personal Digital Assistant), PMP(Portable Multimedia Player), 디지털 TV, 디지털 카메라, 포터블 게임 콘솔(portable game console), 네비게이션(navigation) 기기, 웨어러블(wearable) 기기, IoT(Internet of Things) 기기, IoE(Internet of Everything) 기기, e-북(e-book), VR(Virtual Reality) 기기, AR(Augmented Reality) 기기, 드론(drone) 등과 같은 전자 시스템에 더욱 유용하게 적용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (10)

  1. 기준 주파수 신호 및 출력 주파수 신호에 기초하여, 상기 출력 주파수 신호의 주파수와 목표 주파수의 차이를 나타내는 주파수 에러 신호를 생성하는 주파수 에러 생성기;
    상기 주파수 에러 신호 및 제1 클럭 신호에 기초하여, 상기 출력 주파수 신호에 대한 제1 보정 동작의 결과를 나타내는 자동 주파수 보정 결과 신호 및 상기 제1 보정 동작의 완료를 나타내는 자동 주파수 보정 완료 신호를 생성하는 자동 주파수 보정 신호 생성기; 및
    상기 주파수 에러 신호, 상기 자동 주파수 보정 완료 신호 및 제2 클럭 신호에 기초하여, 상기 출력 주파수 신호에 대한 제2 보정 동작의 완료를 나타내는 잠금 완료 신호를 생성하는 잠금 플래그 생성기를 포함하고,
    상기 주파수 에러 생성기는 상기 자동 주파수 보정 신호 생성기 및 상기 잠금 플래그 생성기에 의해 공유되는 자동 주파수 보정 및 잠금 감지 회로.
  2. 제 1 항에 있어서,
    상기 제1 보정 동작이 수행되는 제1 동작 구간에서, 상기 자동 주파수 보정 신호 생성기는 활성화되고 상기 잠금 플래그 생성기는 비활성화되며,
    상기 제2 보정 동작이 수행되고 상기 제1 동작 구간 이후의 제2 동작 구간에서, 상기 자동 주파수 보정 신호 생성기는 비활성화되고 상기 잠금 플래그 생성기는 활성화되는 것을 특징으로 하는 자동 주파수 보정 및 잠금 감지 회로.
  3. 제 2 항에 있어서,
    상기 자동 주파수 보정 완료 신호는 상기 제1 동작 구간에서 비활성화되어 상기 잠금 플래그 생성기를 비활성화시키고, 상기 제2 동작 구간에서 활성화되어 상기 잠금 플래그 생성기를 활성화시키는 것을 특징으로 하는 자동 주파수 보정 및 잠금 감지 회로.
  4. 제 1 항에 있어서, 상기 주파수 에러 생성기는,
    상기 기준 주파수 신호, 상기 출력 주파수 신호, 제1 분주 제어 신호 및 제2 분주 제어 신호에 기초하여, 상기 출력 주파수 신호에 대한 카운트 값을 나타내는 주파수 카운트 신호 및 상기 목표 주파수를 나타내는 주파수 문턱 신호를 생성하는 주파수 카운터; 및
    상기 주파수 카운트 신호 및 상기 주파수 문턱 신호를 비교하여 상기 주파수 에러 신호를 생성하는 디지털 비교기를 포함하는 것을 특징으로 하는 자동 주파수 보정 및 잠금 감지 회로.
  5. 제 4 항에 있어서, 상기 주파수 카운터는,
    상기 제1 분주 제어 신호를 기초로 상기 기준 주파수 신호를 분주하여 분주된 기준 주파수 신호를 생성하고, 상기 분주된 기준 주파수 신호를 기초로 상기 출력 주파수 신호의 주파수를 카운트하여 상기 주파수 카운트 신호를 생성하는 것을 특징으로 하는 자동 주파수 보정 및 잠금 감지 회로.
  6. 제 4 항에 있어서,
    상기 제1 분주 제어 신호 및 상기 제2 분주 제어 신호에 기초하여 상기 주파수 문턱 신호에 포함되고 상기 목표 주파수를 나타내는 주파수 문턱 값이 결정되는 것을 특징으로 하는 자동 주파수 보정 및 잠금 감지 회로.
  7. 제 4 항에 있어서,
    상기 주파수 카운터는 그레이 코드(Gray code)에 기초하여 상기 주파수 카운트 신호 및 상기 주파수 문턱 신호를 생성하는 그레이 코드 주파수 카운터인 것을 특징으로 하는 자동 주파수 보정 및 잠금 감지 회로.
  8. 제 7 항에 있어서, 상기 주파수 에러 생성기는,
    상기 디지털 비교기의 출력을 그레이-이진(Gray-to-binary) 변환하여 상기 주파수 에러 신호를 생성하는 그레이-이진 변환기를 더 포함하는 것을 특징으로 하는 자동 주파수 보정 및 잠금 감지 회로.
  9. 제 4 항에 있어서,
    상기 제1 클럭 신호, 상기 제2 클럭 신호 및 상기 제1 분주 제어 신호를 생성하는 타이밍 생성기를 더 포함하는 것을 특징으로 하는 자동 주파수 보정 및 잠금 감지 회로.
  10. 기준 주파수 신호 및 출력 주파수 신호에 기초하여, 상기 출력 주파수 신호에 대한 제1 보정 동작의 결과를 나타내는 자동 주파수 보정 결과 신호 및 상기 출력 주파수 신호에 대한 제2 보정 동작의 완료를 나타내는 잠금 완료 신호를 생성하는 자동 주파수 보정 및 잠금 감지 회로;
    상기 기준 주파수 신호 및 상기 출력 주파수 신호에 기초하여 전압 제어 신호를 생성하는 제어 회로;
    상기 자동 주파수 보정 결과 신호에 기초하여 적어도 일부가 선택적으로 활성화되는 커패시터 뱅크 어레이; 및
    상기 커패시터 뱅크 어레이 및 상기 전압 제어 신호에 기초하여 상기 출력 주파수 신호를 생성하는 전압 제어 발진기(voltage controlled oscillator; VCO)를 포함하고,
    상기 자동 주파수 보정 및 잠금 감지 회로는,
    상기 기준 주파수 신호 및 상기 출력 주파수 신호에 기초하여, 상기 출력 주파수 신호의 주파수와 목표 주파수의 차이를 나타내는 주파수 에러 신호를 생성하는 주파수 에러 생성기;
    상기 주파수 에러 신호 및 제1 클럭 신호에 기초하여, 상기 자동 주파수 보정 결과 신호 및 상기 제1 보정 동작의 완료를 나타내는 자동 주파수 보정 완료 신호를 생성하는 자동 주파수 보정 신호 생성기; 및
    상기 주파수 에러 신호, 상기 자동 주파수 보정 완료 신호 및 제2 클럭 신호에 기초하여, 상기 잠금 완료 신호를 생성하는 잠금 플래그 생성기를 포함하고,
    상기 주파수 에러 생성기는 상기 자동 주파수 보정 신호 생성기 및 상기 잠금 플래그 생성기에 의해 공유되는 위상 고정 루프.
KR1020210014722A 2020-12-10 2021-02-02 자동 주파수 보정 및 잠금 감지 회로 및 이를 포함하는 위상 고정 루프 KR20220082705A (ko)

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