CN114629495A - 自动频率校准和锁定检测电路以及包括其的锁相环 - Google Patents

自动频率校准和锁定检测电路以及包括其的锁相环 Download PDF

Info

Publication number
CN114629495A
CN114629495A CN202111414987.8A CN202111414987A CN114629495A CN 114629495 A CN114629495 A CN 114629495A CN 202111414987 A CN202111414987 A CN 202111414987A CN 114629495 A CN114629495 A CN 114629495A
Authority
CN
China
Prior art keywords
frequency
signal
calibration
output
automatic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202111414987.8A
Other languages
English (en)
Inventor
林白民
金昇辰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020210014722A external-priority patent/KR20220082705A/ko
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN114629495A publication Critical patent/CN114629495A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/095—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using a lock detector
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L2207/00—Indexing scheme relating to automatic control of frequency or phase and to synchronisation
    • H03L2207/06—Phase locked loops with a controlled oscillator having at least two frequency control terminals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/14—Conversion to or from non-weighted codes
    • H03M7/16—Conversion to or from unit-distance codes, e.g. Gray code, reflected binary code
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
    • H03M7/30—Compression; Expansion; Suppression of unnecessary data, e.g. redundancy reduction
    • H03M7/40—Conversion to or from variable length codes, e.g. Shannon-Fano code, Huffman code, Morse code

Abstract

一种自动频率校准和锁定检测电路包括频率误差生成器电路、自动频率校准信号生成器电路和锁定标志生成器电路。所述频率误差生成器电路基于参考频率信号和输出频率信号生成频率误差信号。所述频率误差信号表示所述输出频率信号的频率与目标频率之间的差。所述自动频率校准信号生成器电路基于所述频率误差信号和第一时钟信号生成自动频率校准输出信号和自动频率校准完成信号。所述锁定标志生成器电路基于所述频率误差信号、所述自动频率校准完成信号和第二时钟信号生成锁定完成信号。所述频率误差生成器电路由所述自动频率校准信号生成器电路和所述锁定标志生成器电路共享。

Description

自动频率校准和锁定检测电路以及包括其的锁相环
相关申请的交叉引用
本申请要求于2020年12月10日向韩国知识产权局(KIPO)提交的韩国专利申请No.10-2020-0172456和于2021年2月2日向韩国知识产权局(KIPO)提交的韩国专利申请No.10-2021-0014722的优先权，这些韩国专利申请的内容通过引用整体地并入本文。
技术领域
发明构思的至少一些示例实施例总体上涉及半导体集成电路，并且更具体地涉及自动频率校准和锁定检测电路以及包括自动频率校准和锁定检测电路的锁相环。
背景技术
不管诸如存储器、通信装置或图形装置的外围装置的速度和数据传输速率的提高，在一些情况下，外围装置的工作速度尚未跟上处理器的工作速度。此外，常常存在新微处理器与其外围装置之间的速度差异。因此，已要求一些高性能数字系统显著地提高外围装置的速度。
例如，像存储器装置与存储器控制器之间的数据传输一样，在通过使时钟信号同步来传输数据的输入和输出方法中，总线的负载增加并且传输频率变得更快。因此，在时间上使时钟信号和数据同步是非常重要的。为此，使用了锁相环(PLL)电路、延迟锁定环(DLL)电路等。PLL和DLL被用在各种应用电路中。
发明内容
发明构思的至少一个示例实施例提供一种能够通过共享组件减小电路面积的自动频率校准和锁定检测电路。
发明构思的至少一个示例实施例提供一种包括自动频率校准和锁定检测电路的锁相环。
根据发明构思的至少一些示例实施例，一种自动频率校准和锁定检测电路包括频率误差生成器电路、自动频率校准信号生成器电路和锁定标志生成器电路。所述频率误差生成器电路被配置为基于参考频率信号和输出频率信号生成频率误差信号。所述频率误差信号表示所述输出频率信号的频率与目标频率之间的差。所述自动频率校准信号生成器电路被配置为基于所述频率误差信号和第一时钟信号生成自动频率校准输出信号和自动频率校准完成信号。所述自动频率校准输出信号表示对所述输出频率信号的第一校准操作的结果。所述自动频率校准完成信号表示所述第一校准操作的完成。所述锁定标志生成器电路被配置为基于所述频率误差信号、所述自动频率校准完成信号和第二时钟信号生成锁定完成信号。所述锁定完成信号表示对所述输出频率信号的第二校准操作的完成。所述频率误差生成器电路由所述自动频率校准信号生成器电路和所述锁定标志生成器电路共享。
根据发明构思的至少一些示例实施例，一种锁相环包括自动频率校准和锁定检测电路、控制电路、电容器组阵列和压控振荡器(VCO)电路。所述自动频率校准和锁定检测电路被配置为基于参考频率信号和输出频率信号生成自动频率校准输出信号和锁定完成信号。所述自动频率校准输出信号表示对所述输出频率信号的第一校准操作的结果。所述锁定完成信号表示对所述输出频率信号的第二校准操作的完成。所述控制电路被配置为基于所述参考频率信号和所述输出频率信号生成电压控制信号。所述电容器组阵列的至少一部分基于所述自动频率校准输出信号被选择性地启用。所述压控振荡器电路被配置为基于所述电容器组阵列和所述电压控制信号生成所述输出频率信号。所述自动频率校准和锁定检测电路包括频率误差生成器电路、自动频率校准信号生成器电路和锁定标志生成器电路。所述频率误差生成器电路被配置为基于所述参考频率信号和所述输出频率信号生成频率误差信号。所述频率误差信号表示所述输出频率信号的频率与目标频率之间的差。所述自动频率校准信号生成器电路被配置为基于所述频率误差信号和第一时钟信号生成所述自动频率校准输出信号和自动频率校准完成信号。所述自动频率校准完成信号表示所述第一校准操作的完成。所述锁定标志生成器电路被配置为基于所述频率误差信号、所述自动频率校准完成信号和第二时钟信号生成所述锁定完成信号。所述频率误差生成器电路由所述自动频率校准信号生成器电路和所述锁定标志生成器电路共享。
根据发明构思的至少一些示例实施例，一种自动频率校准和锁定检测电路包括频率计数器、数字比较器电路、自动频率校准信号生成器电路、锁定标志生成器电路和定时生成器电路。所述频率计数器电路被配置为基于参考频率信号、输出频率信号、第一分频控制信号和第二分频控制信号生成频率计数信号和频率阈值信号。所述频率计数信号表示所述输出频率信号的计数值。所述频率阈值信号表示目标频率。所述数字比较器电路被配置为通过将所述频率计数信号与所述频率阈值信号进行比较来生成频率误差信号。所述频率误差信号表示所述输出频率信号的频率与所述目标频率之间的差。所述自动频率校准信号生成器电路被配置为基于所述频率误差信号和第一时钟信号生成自动频率校准输出信号和自动频率校准完成信号。所述自动频率校准输出信号表示对所述输出频率信号的第一校准操作的结果。所述自动频率校准完成信号表示所述第一校准操作的完成。所述锁定标志生成器电路被配置为基于所述频率误差信号、所述自动频率校准完成信号和第二时钟信号生成锁定完成信号。所述锁定完成信号表示对所述输出频率信号的第二校准操作的完成。所述定时生成器电路被配置为生成所述第一时钟信号、所述第二时钟信号和所述第一分频控制信号。在执行所述第一校准操作的第一操作阶段期间，所述自动频率校准信号生成器电路被启用并且所述锁定标志生成器电路被禁用。在继所述第一操作阶段之后的执行所述第二校准操作的第二操作阶段期间，所述自动频率校准信号生成器电路被禁用并且所述锁定标志生成器电路被启用。所述频率计数器电路被配置为通过基于所述第一分频控制信号对所述参考频率信号进行分频来生成分频后的参考频率信号，并且通过基于所述分频后的参考频率信号对所述输出频率信号的频率进行计数来生成所述频率计数信号。包括在所述频率阈值信号中并且对应于所述目标频率的频率阈值基于所述第一分频控制信号和所述第二分频控制信号被确定。
在根据发明构思的至少一些示例实施例的自动频率校准和锁定检测电路及锁相环中，自动频率校准电路和锁定检测电路可共享具有类似配置的一些组件。例如，频率误差生成器电路可由执行自动频率校准功能的自动频率校准信号生成器电路和执行锁定检测功能的锁定标志生成器电路共享。因此，可高效地实现自动频率校准和锁定检测电路及锁相环，使得自动频率校准和锁定检测电路及锁相环以减小的电路面积执行相同的性能和功能。
附图说明
通过参考附图详细地描述发明构思的示例实施例，发明构思的示例实施例的上述及其他特征和优点将变得更加明显。附图旨在描绘发明构思的示例实施例，而不应当被解释为限制权利要求的预期范围。除非明显地说明，否则不应认为附图按比例绘制。
图1是示出了根据发明构思的至少一些示例实施例的自动频率校准和锁定检测电路的框图。
图2A和图2B是用于描述图1的自动频率校准和锁定检测电路的操作的图。
图3和图4是示出了包括在图1的自动频率校准和锁定检测电路中的频率误差生成器的示例的框图。
图5和图6是示出了包括在图1的自动频率校准和锁定检测电路中的自动频率校准信号生成器的示例的框图。
图7是示出了根据发明构思的至少一些示例实施例的自动频率校准和锁定检测电路的框图。
图8是示出了根据发明构思的至少一些示例实施例的锁相环的框图。
图9是示出了包括在图8的锁相环中的电容器组阵列的示例的电路图。
图10是示出了包括在图8的锁相环中的控制电路的示例的框图。
图11A和图11B是用于描述图8的锁相环的操作的图。
图12是示出了根据发明构思的至少一些示例实施例的锁相环的框图。
图13是示出了包括在图12的锁相环中的控制电路的示例的框图。
图14是示出了根据发明构思的至少一些示例实施例的自动频率校准和锁定检测方法的流程图。
图15是示出了在图14中生成自动频率校准输出信号和自动频率校准完成信号的示例的流程图。
图16是示出了在图15中确定第一校准操作是否完成的示例的流程图。
图17是示出了在图14中生成锁定完成信号的示例的流程图。
图18是示出了包括根据发明构思的至少一些示例实施例的锁相环的集成电路的框图。
图19是示出了根据发明构思的至少一些示例实施例的数字处理系统的框图。
具体实施方式
如在发明构思的领域中传统的那样，在附图中按功能块、单元和/或模块描述和示出实施例。本领域的技术人员将理解，这些块、单元和/或模块由诸如逻辑电路、分立组件、微处理器、硬连线电路、存储器元件、布线连接等的电子(或光)电路以物理方式实现，所述电子(或光)电路可使用基于半导体的制作技术或其他制造技术来形成。在块、单元和/或模块由微处理器或类似物实现的情况下，它们可使用软件(例如，微码)来编程以执行本文讨论的各种功能并且可任选地由固件和/或软件驱动。或者，每个块、单元和/或模块可由专用硬件实现，或者被实现为用于执行一些功能的专用硬件和用于执行其他功能的处理器(例如，一个或多个编程的微处理器和相关联电路系统)的组合。另外，在不脱离发明构思的范围的情况下，实施例的每个块、单元和/或模块可在物理上分成两个或更多个相互作用且分立的块、单元和/或模块。此外，在不脱离发明构思的范围的情况下，实施例的块、单元和/或模块可在物理上组合成更复杂的块、单元和/或模块。
图1是示出了根据发明构思的至少一些示例实施例的自动频率校准和锁定检测电路的框图。
参考图1，自动频率校准(AFC)和锁定检测(LD)电路100包括频率误差生成器200、自动频率校准信号生成器300和锁定标志生成器400。自动频率校准和锁定检测电路100还可包括定时生成器500。根据发明构思的至少一些示例实施例，频率误差生成器200、自动频率校准信号生成器300、锁定标志生成器400和定时生成器500中的每一者可由电路和/或电路系统实施。因此，在本说明书中，也可将频率误差生成器200、自动频率校准信号生成器300、锁定标志生成器400和定时生成器500分别称为频率误差生成器电路200、自动频率校准信号生成器电路300、锁定标志生成器电路400和定时生成器电路500。
自动频率校准和锁定检测电路100可被包括在锁相环(PLL)中。锁相环可生成输出频率信号FVCO，并且可执行校准操作(或校正操作或补偿操作)，使得输出频率信号FVCO具有期望频率(例如，目标频率)。当锁相环生成输出频率信号FVCO时，自动频率校准和锁定检测电路100可用于执行与初始校准操作相对应的自动频率校准功能(或自动频率校准操作)和表示校准操作的完成的锁定检测功能(或锁定检测操作)。将参考图8至图13描述锁相环的详细配置和操作。
频率误差生成器200基于参考频率信号FREF、输出频率信号FVCO、第一分频控制信号DIVl和第二分频控制信号DIV2生成频率误差信号FREQ_ERROR。将参考图3和图4描述频率误差生成器200的详细配置。
输出频率信号FVCO可由包括自动频率校准和锁定检测电路100的锁相环生成和提供。
参考频率信号FREF可用于检测或感测输出频率信号FVCO的频率。例如，可通过基于参考频率信号FREF对输出频率信号FVCO的边沿(例如，上升沿或下降沿)进行计数来检测输出频率信号FVCO的频率。
频率误差信号FREQ_ERROR可表示输出频率信号FVCO的频率与目标频率之间的差。例如，频率误差信号FREQ_ERROR可以是数字码。
第一分频控制信号DIVl可包括整数K或K'，其中K和K'是大于或等于2的正整数。例如，第一分频控制信号DIV1可用于对参考频率信号FREF进行分频或者确定与目标频率相对应的频率阈值。
第二分频控制信号DIV2可包括整数N，其中N是大于或等于2的正整数。例如，第二分频控制信号DIV2可用于确定与目标频率相对应的频率阈值。第二分频控制信号DIV2可与在包括自动频率校准和锁定检测电路100的锁相环中使用的分频控制信号相同或基本上相同。换句话说，包括自动频率校准和锁定检测电路100的锁相环可以是整数N锁相环。
自动频率校准信号生成器300基于频率误差信号FREQ_ERROR和第一时钟信号CLK1生成自动频率校准输出信号(或自动频率校准结果信号)AFC_OUT和自动频率校准完成信号(或自动频率校准结束信号)AFC_DONE。自动频率校准输出信号AFC_OUT表示对输出频率信号FVCO的第一校准操作的结果。自动频率校准完成信号AFC_DONE表示第一校准操作的完成。将参考图5和图6描述自动频率校准信号生成器300的详细配置。
第一校准操作可以是用于校准输出频率信号FVCO的频率使得输出频率信号FVCO具有接近于目标频率的第一频率的粗略校准操作。例如，可将表示第一校准操作的结果的自动频率校准输出信号AFC_OUT提供给被包括在包括自动频率校准和锁定检测电路100的锁相环中的电容器组阵列。例如，根据发明构思的至少一些示例实施例，第一校准操作可包括启用被包括在电容器组阵列中的多个电容器中的至少一部分电容器或一些电容器。
根据发明构思的至少一些示例实施例，第一校准操作可由被包括在包括自动频率校准和锁定检测电路100的锁相环中的第一环执行。例如，第一环可包括频率误差生成器200、自动频率校准信号生成器300、电容器组阵列等。换句话说，第一校准操作可由频率误差生成器200和自动频率校准信号生成器300执行。第一校准操作可对应于自动频率校准功能。将参考图8至图13描述第一环的配置。
锁定标志生成器400基于频率误差信号FREQ_ERROR、自动频率校准完成信号AFC_DONE和第二时钟信号CLK2生成锁定完成信号(或锁定结束信号)LOCK_DONE。锁定完成信号LOCK_DONE表示对输出频率信号FVCO的第二校准操作的完成。
第二校准操作可在第一校准操作完成之后被执行，并且可以是用于校准输出频率信号FVCO的频率使得输出频率信号FVCO具有目标频率的精细校准操作。例如，当锁定完成信号LOCK_DONE被激活时，可终止由包括自动频率校准和锁定检测电路100的锁相环对输出频率信号FVCO执行的校准操作。
根据发明构思的至少一些示例实施例，第二校准操作可由第二环执行，第二环与第一环不同并且被包括在包括自动频率校准和锁定检测电路100的锁相环中。检查第二校准操作的完成的操作可对应于锁定检测功能。将参考图8至图13描述第二环的配置。
在根据发明构思的至少一些示例实施例的自动频率校准和锁定检测电路100中，频率误差生成器200可由自动频率校准信号生成器300和锁定标志生成器400共享。例如，根据发明构思的至少一些示例实施例，频率误差生成器的前述共享可指单个频率误差生成器(例如，频率误差生成器200)向自动频率校准信号生成器300和锁定标志生成器400两者提供频率误差信号FREQ_ERROR而不是对于自动频率校准信号生成器300和锁定标志生成器400中的每一者要求频率误差生成器(即，不是总共要求至少两个频率误差生成器)。频率误差生成器200和自动频率校准信号生成器300可形成自动频率校准电路，并且频率误差生成器200和锁定标志生成器400可形成锁定检测电路。
定时生成器500可生成第一时钟信号CLKl、第二时钟信号CLK2和第一分频控制信号DIVl。定时生成器500可基于用户设置信号U_SET设置和改变被包括在第一分频控制信号DIV1中的整数K或K'。例如，可在第一校准操作被执行时以及在第二校准操作被执行时不同地设置整数K或K'，将参考图2A和图2B对此进行描述。
自动频率校准功能和锁定检测功能是在锁相环具有宽频率输出时检查锁相环的输出是否被锁定所需要的重要功能。执行自动频率校准功能的自动频率校准电路可用于使用连接到锁相环中的压控振荡器(VCO)的电容器组阵列来粗略地(或概略地或近似地)控制或调整输出的频率，并且可用于通过生成用于控制电容器组阵列的信号来检测或找到接近于目标频率的频率。在自动频率校准功能被执行之后，锁相环可精细地(或精确地或准确地)控制或调整输出的频率，并且可生成具有准确的目标频率的输出。执行锁定检测功能的锁定检测电路可用于检查锁相环的输出是否达到目标频率并且最终生成锁定标志信号。
可仅在锁相环的初始操作时间执行上述自动频率校准功能，然后，自动频率校准功能可不被执行直到锁相环被重新启动或重置。换句话说，自动频率校准功能可以是前台校准功能，并且在初始操作时间检测或找到用于设置电容器组阵列的粗略位之后可以不操作。通常，自动频率校准电路可包括多个触发器并且会在锁相环内具有相对较大的面积，因此会存在效率低的问题，这是因为自动频率校准电路没有太多的时间被使用。
在根据发明构思的至少一些示例实施例的自动频率校准和锁定检测电路100中，自动频率校准电路和锁定检测电路可共享具有类似配置的一些组件。例如，频率误差生成器200可由执行自动频率校准功能的自动频率校准信号生成器300和执行锁定检测功能的锁定标志生成器400共享。因此，可高效地实现自动频率校准和锁定检测电路100，使得自动频率校准和锁定检测电路100以减小的电路面积执行相同的性能和功能。
例如，如果频率误差生成器200的频率误差分辨率是X位，其中X是大于或等于2的正整数，则频率误差生成器200可包括X个(或更多个)触发器。在自动频率校准电路和锁定检测电路中的每一者包括频率误差生成器的常规技术中，会需要2*X个触发器。当根据发明构思的至少一些示例实施例实现自动频率校准和锁定检测电路100使得频率误差生成器200由自动频率校准信号生成器300和锁定标志生成器400共享时，可仅使用X个触发器，因此可减小电路面积。
图2A和图2B是用于描述图1的自动频率校准和锁定检测电路的操作的图。
参考图2A，在执行第一校准操作的第一操作阶段期间，可启用或激活自动频率校准信号生成器300，并且可禁用或去激活(deactivate)锁定标志生成器400。在图2A和后续附图中，被禁用组件由虚线示出。
例如，在执行第一校准操作的第一操作阶段期间，频率误差生成器200可基于参考频率信号FREF、输出频率信号FVCO、第二分频控制信号DIV2和包括整数K的第一分频控制信号DIV1生成频率误差信号FREQ_ERROR，并且自动频率校准信号生成器300可基于频率误差信号FREQ_ERROR和第一时钟信号CLK1生成自动频率校准输出信号AFC_OUT和自动频率校准完成信号AFC_DONE。自动频率校准完成信号AFC_DONE可被去激活以具有第一逻辑电平(例如，“0”)，并且可基于具有第一逻辑电平的自动频率校准完成信号AFC_DONE来禁用锁定标志生成器400。
参考图2B，在继第一操作阶段之后的执行第二校准操作的第二操作阶段期间，可禁用自动频率校准信号生成器300，并且可启用锁定标志生成器400。
例如，当第一校准操作完成时，自动频率校准完成信号AFC_DONE可被激活以具有第二逻辑电平(例如，“1”)，并且可基于具有第二逻辑电平的自动频率校准完成信号AFC_DONE来启用锁定标志生成器400。在自动频率校准完成信号AFC_DONE被激活之后，可禁用自动频率校准信号生成器300。
在执行第二校准操作的第二操作阶段期间，频率误差生成器200可基于参考频率信号FREF、输出频率信号FVCO、第二分频控制信号DIV2和包括整数K'的第一分频控制信号DIVl生成频率误差信号FREQ_ERROR，并且锁定标志生成器400可基于频率误差信号FREQ_ERROR和第二时钟信号CLK2生成锁定完成信号LOCK_DONE。
根据发明构思的至少一些示例实施例，在第一操作阶段期间第一分频控制信号DIVl中的整数K和在第二操作阶段期间第一分频控制信号DIVl中的整数K'可被彼此不同地设置。换句话说，在执行第一校准操作的同时第一分频控制信号DIV1中的整数K可不同于在执行第二校准操作的同时第一分频控制信号DIV1中的整数K'。
第一分频控制信号DIVl中的整数K或K'可与用于对输出频率信号FVCO的频率进行计数的时间间隔相关联或相关。例如，如将参考图3、图11A和图11B所描述的，可通过基于第一分频控制信号DIV1中的整数K或K'对参考频率信号FREF进行分频并且通过在与分频后的参考频率信号(例如，FREF/K或FREF/K')相对应的时间间隔内对输出频率信号FVCO中的边沿进行计数，来检测输出频率信号FVCO的频率。换句话说，观察输出频率信号FVCO的频率并且生成频率误差所需要的时间间隔可取决于整数K或K'而变化。因此，可通过基于用户设置信号U_SET调整第一分频控制信号DIV1中的整数K或K'来控制用于检测输出频率信号FVCO的频率的时间间隔，从而可控制频率误差的ppm值。
根据发明构思的至少一些示例实施例，整数K'可大于整数K。例如，在执行第一校准操作(例如，粗略校准操作)的第一操作阶段期间，可通过在第一时间间隔内观察输出频率信号FVCO的频率来生成具有粗略频率误差值的频率误差信号FREQ_ERROR，第一时间间隔对应于通过将参考频率信号FREF除以整数K获得的分频后的参考频率信号(例如，FREF/K)。例如，在执行第二校准操作(例如，精细校准操作)的第二操作阶段期间，可通过在第二时间间隔内观察输出频率信号FVCO的频率来生成具有精细频率误差值的频率误差信号FREQ_ERROR，第二时间间隔对应于通过将参考频率信号FREF除以整数K'获得的分频后的参考频率信号(例如，FREF/K')。第二时间间隔可比第一时间间隔长。
然而，发明构思的至少一些示例实施例不限于此，并且在第一操作阶段期间第一分频控制信号DIVl中的整数K和在第二操作阶段期间第一分频控制信号DIVl中的整数K'可被设置为彼此相等。
图3和图4是示出了包括在图1的自动频率校准和锁定检测电路中的频率误差生成器的示例的框图。
参考图3，频率误差生成器200a可包括频率计数器210和数字比较器220。根据发明构思的至少一些示例实施例，频率计数器210和数字比较器220中的每一者可由电路和/或电路系统实施。因此，在本说明书中，也可将频率计数器210和数字比较器220分别称为频率计数器电路210和数字比较器电路220。
频率计数器210可基于参考频率信号FREF、输出频率信号FVCO、第一分频控制信号DIV1和第二分频控制信号DIV2生成频率计数信号FCNT和频率阈值信号FTHV。
频率计数信号FCNT可表示输出频率信号FVCO的计数值F。频率阈值信号FTHV可表示目标频率，并且可包括与目标频率相对应的频率阈值TH。例如，频率计数信号FCNT和频率阈值信号FTHV中的每一者可以是数字码。
根据发明构思的至少一些示例实施例，频率计数器210可通过基于第一分频控制信号DIVl对参考频率信号FREF进行分频来生成分频后的参考频率信号(例如，FREF/K)，并且可通过基于分频后的参考频率信号FREF/K对输出频率信号FVCO的频率进行计数来生成频率计数信号FCNT。例如，频率计数器210可通过在分频后的参考频率信号FREF/K的一个周期中包括的上升沿与下降沿之间的时间间隔期间对输出频率信号FVCO的上升沿或下降沿的数量进行计数，来生成频率计数信号FCNT。
根据发明构思的至少一些示例实施例，可基于第一分频控制信号DIV1和第二分频控制信号DIV2确定或设置被包括在频率阈值信号FTHV中并且对应于目标频率的频率阈值TH。例如，可基于包括在第一分频控制信号DIV1中的整数K和包括在第二分频控制信号DIV2中的整数N来确定频率阈值TH。将参考图11A和图11B描述确定频率阈值TH的详细方案。
根据发明构思的至少一些示例实施例，频率阈值TH可由频率误差生成器200a在内部确定，并且例如，可由频率计数器210设置。
数字比较器220可通过将频率计数信号FCNT与频率阈值信号FTHV进行比较来生成频率误差信号FREQ_ERROR。频率误差信号FREQ_ERROR可表示频率计数信号FCNT的计数值F与频率阈值信号FTHV的频率阈值TH之间的差。
参考图4，频率误差生成器200b可包括格雷(Gray)码频率计数器212、数字比较器220和格雷-二进制转换器230。根据发明构思的至少一些示例实施例，格雷码频率计数器212、数字比较器220和格雷-二进制转换器230中的每一者可由电路和/或电路系统实施。因此，在本说明书中，也可将格雷码频率计数器212、数字比较器220和格雷-二进制转换器230分别称为格雷码频率计数器电路212、数字比较器电路220和格雷-二进制转换器电路230。
除了图3中的频率计数器210用格雷码频率计数器212替换并且频率误差生成器200b还包括格雷-二进制转换器230以外，频率误差生成器200b可与图3的频率误差生成器200a相同或基本上相同。将省略与图3重复的描述。
格雷码频率计数器212可基于格雷码生成频率计数信号FCNT'和频率阈值信号FTHV'。除了格雷码频率计数器212以格雷码的形式输出频率计数信号FCNT'和频率阈值信号FTHV'以外，格雷码频率计数器212的操作可与图3中的频率计数器210的操作相同或基本上相同。
数字比较器220可通过将格雷码形式的频率计数信号FCNT'与格雷码形式的频率阈值信号FTHV'进行比较来生成格雷码形式的频率误差信号FREQ_ERROR'。
格雷-二进制转换器230可通过对数字比较器220的输出(例如，格雷码形式的频率误差信号FREQ_ERROR')执行格雷-二进制转换来生成一般二进制码形式的频率误差信号FREQ_ERROR。
由于格雷码没有权重值，所以格雷码可能不适于计算。然而，与一般二进制码不同，格雷码可被实现为使得两个连续值相差仅一个位，数据错误可在格雷码被用作输入/输出(I/O)码时被减少。
当使用根据发明构思的至少一些示例实施例的频率误差生成器来生成频率误差值时，与参考频率信号FREF和输出频率信号FVCO相关联的时钟信号可能不同步或者可能彼此异步，因此可能发生由于意外毛刺而导致的错误。例如，当输出值从“01111(2)”转变为“10000(2)”时，所有位可从“0”改变为“1”，或从“1”改变为“0”，因此如果在位之间存在偏斜，则可能会发生瞬时错误。
为了减少或防止这种错误的发生，可使用格雷码频率计数器212来生成格雷码形式的频率计数信号FCNT'。当对输出频率信号FVCO执行计数操作时，计数值可以以格雷码的形式增加，因此，因为在计数值中总是仅一个位发生改变，所以可减少或防止在增加计数值的同时由于位之间的偏斜而发生的毛刺。因此，即使计数值在任何随机时刻被锁存，也不会捕获到毛刺。另外，格雷-二进制转换器230可设置在数字比较器220的输出级，并且最终输出的频率误差信号FREQ_ERROR可以以一般二进制码的形式提供给自动频率校准信号生成器300和锁定标志生成器400。
图5和图6是示出了包括在图1的自动频率校准和锁定检测电路中的自动频率校准信号生成器的示例的框图。
参考图5，自动频率校准信号生成器300a可包括有限状态机(FSM)310。根据发明构思的至少一些示例实施例，FSM 310可由电路和/或电路系统实施。因此，在本说明书中，也可将FSM 310称为FSM电路310。
有限状态机310可基于频率误差信号FREQ_ERROR和第一时钟信号CLKl生成自动频率校准输出信号AFC_OUT和自动频率校准完成信号AFC_DONE。
例如，有限状态机310可执行用于改变自动频率校准输出信号AFC_OUT使得频率误差信号FREQ_ERROR的值(例如，输出频率信号FVCO的频率与目标频率之间的差)收敛到零的第一校准操作。可基于自动频率校准输出信号AFC_OUT调整包括在电容器组阵列中的多个电容器当中被启用的电容器的数量。
另外，当第一校准操作完成时，例如，当输出频率信号FVCO具有接近于目标频率的第一频率时，有限状态机310可激活自动频率校准完成信号AFC_DONE。
参考图6，自动频率校准信号生成器300b可包括逐次逼近寄存器(SAR)320。根据发明构思的至少一些示例实施例，SAR 320可由电路和/或电路系统实施。因此，在本说明书中，也可将SAR 320称为SAR电路320。
逐次逼近寄存器320可基于频率误差信号FREQ_ERROR和第一时钟信号CLKl生成自动频率校准输出信号AFC_OUT和自动频率校准完成信号AFC_DONE。
例如，逐次逼近寄存器320可通过基于频率误差信号FREQ_ERROR执行二分搜索算法来执行第一校准操作。例如，可重复地执行算法(例如，可重复地执行循环)直到自动频率校准输出信号AFC_OUT的最低有效位(LSB)被确定为止。当自动频率校准输出信号AFC_OUT的LSB被确定时，可确定第一校准操作完成，并且可激活自动频率校准完成信号AFC_DONE。
在计算机科学中，也称为半间隔搜索、对数搜索或二分截断的二分搜索是在排序数组内找到目标值的位置的搜索算法。在二分搜索中，可将目标值与数组的中间元素进行比较。如果它们不相等，则消除目标不能存在于其中的一半并且在剩余一半上继续搜索，再次取中间元素与目标值进行比较，并且重复这个直到目标值被找到为止。如果搜索因剩余一半为空而结束，则目标不在数组中。
图7是示出了根据发明构思的至少一些示例实施例的自动频率校准和锁定检测电路的框图。将省略与图1重复的描述。
参考图7，自动频率校准和锁定检测电路102包括频率误差生成器202、自动频率校准信号生成器300和锁定标志生成器400。如上面关于频率误差生成器200所讨论的，根据发明构思的至少一些示例实施例，频率误差生成器202可由电路和/或电路系统实施，因此，在本说明书中也可被称为频率误差生成器电路202。自动频率校准和锁定检测电路102还可包括定时生成器500。
除了频率误差生成器202的配置被部分地改变以外，自动频率校准和锁定检测电路102可与图1的自动频率校准和锁定检测电路100相同或基本上相同。
频率误差生成器202基于参考频率信号FREF、输出频率信号FVCO、第一分频控制信号DIV1和第二分频控制信号DIV2'生成频率误差信号FREQ_ERROR。
第二分频控制信号DIV2'可包括整数N和分数(或小数)FR。第二分频控制信号DIV2'可与在包括自动频率校准和锁定检测电路102的锁相环中使用的分频控制信号相同或基本上相同。换句话说，包括自动频率校准和锁定检测电路102的锁相环可以是分数N锁相环。
图8是示出了根据发明构思的至少一些示例实施例的锁相环的框图。
参考图8，锁相环1000包括自动频率校准和锁定检测电路1100、控制电路1200、电容器组阵列1300和压控振荡器(VCO)1400。根据发明构思的至少一些示例实施例，VCO 1400可由电路和/或电路系统实施，因此，在本说明书中，也可将VCO 1400称为VCO电路1400。
自动频率校准和锁定检测电路1100基于参考频率信号FREF、输出频率信号FVCO、第一分频控制信号DIV1和第二分频控制信号DIV2，生成自动频率校准输出信号AFC_OUT、自动频率校准完成信号AFC_DONE和锁定完成信号LOCK_DONE。
自动频率校准和锁定检测电路1100可以是根据发明构思的至少一些示例实施例的自动频率校准和锁定检测电路，并且可以是例如图1的自动频率校准和锁定检测电路100。
如参考图1所描述的，自动频率校准输出信号AFC_OUT表示对输出频率信号FVCO的第一校准操作的结果，自动频率校准完成信号AFC_DONE表示第一校准操作的完成，并且锁定完成信号LOCK_DONE表示对输出频率信号FVCO的第二校准操作的完成。第一分频控制信号DIV1和自动频率校准完成信号AFC_DONE可由自动频率校准和锁定检测电路1100在内部生成和使用。
在图8的示例中，第二分频控制信号DIV2可包括整数N，并且可以是在控制电路1200中使用的分频控制信号。因此，锁相环1000可以是整数N锁相环。
控制电路1200基于参考频率信号FREF、输出频率信号FVCO和第二分频控制信号DIV2生成电压控制信号VCTRL。电压控制信号VCTRL表示第二校准操作的结果。压控振荡器1400可基于电压控制信号VCTRL精细地调整输出频率信号FVCO的频率。将参考图10描述控制电路1200的详细配置。
电容器组阵列1300连接到压控振荡器1400，并且电容器组阵列1300的至少一部分基于自动频率校准输出信号AFC_OUT被选择性地启用。压控振荡器1400可基于电容器组阵列1300粗略地调整输出频率信号FVCO的频率。将参考图9描述电容器组阵列1300的详细配置。
压控振荡器1400基于电容器组阵列1300和电压控制信号VCTRL生成输出频率信号FVCO，并且调整输出频率信号FVCO以具有目标频率。
根据发明构思的至少一些示例实施例，自动频率校准和锁定检测电路1100、电容器组阵列1300以及压控振荡器1400可形成执行第一校准操作(例如，粗略校准操作)的第一环。根据发明构思的至少一些示例实施例，控制电路1200和压控振荡器1400可形成执行第二校准操作(例如，精细校准操作)的第二环。
根据发明构思的至少一些示例实施例的锁相环1000可包括自动频率校准和锁定检测电路1100，其中，频率误差生成器200由执行自动频率校准功能的自动频率校准信号生成器300和执行锁定检测功能的锁定标志生成器400共享。因此，可高效地实现锁相环1000，使得锁相环1000以减小的电路面积执行相同的性能和功能。
例如，频率误差生成器200的大小可与包括在频率误差生成器200中的触发器的数量成比例，并且触发器的数量可取决于表示频率误差的位数(例如，取决于频率误差分辨率)被确定。例如，如果频率误差生成器200被设计有14位的分辨率，则14个触发器可用于计数器，2*14个触发器可用于捕获，14个触发器可用于数字比较强，并且因此频率误差生成器200可包括总共56个触发器。当根据发明构思的至少一些示例实施例实现自动频率校准和锁定检测电路1100并且频率误差生成器200被设计有14位的分辨率时，在单个锁相环知识产权(IP)中56个触发器可被减少，这是因为频率误差生成器200由自动频率校准信号生成器300和锁定标志生成器400共享。
另外，如将参考图19所描述的，根据发明构思的至少一些示例实施例的锁相环1000可被包括在射频(RF)芯片或射频集成电路(RFIC)中。通常，RF芯片(或RFIC)可包括诸如蓝牙、无线保真(WiFi)、基带、全球导航卫星系统(GNSS)等的各种功能块，这些功能块中的每一个功能块可包括具有不同频率的本地振荡器(LO)中的相应一者，单独的锁相环可用于每个本地振荡器，因此RF芯片可包括多个(例如，若干个或几十个)锁相环。因此，当根据发明构思的至少一些示例实施例的锁相环1000被应用于或采用到RF芯片(或RFIC)时，与常规RF芯片相比，可去除多个(例如，数百个)触发器，所以RF芯片可具有减小的大小或面积。
图9是示出了包括在图8的锁相环中的电容器组阵列的示例的电路图。
参考图9，电容器组阵列1300a可包括多个电容器电路1310、1320和1330。多个电容器电路1310、1320和1330可并联连接在第一节点Nl与第二节点N2之间。
多个电容器电路1310、1320和1330中的每一个电容器电路可包括串联连接在第一节点Nl与第二节点N2之间的至少一个电容器和至少一个开关。
例如，第一电容器电路1310可包括第一电容器C1和基于第一开关控制信号SC1导通或断开的第一开关S1。第二电容器电路1320可包括第二电容器C2和基于第二开关控制信号SC2导通或断开的第二开关S2。第X电容器电路1330可包括第X电容器CX和基于第X开关控制信号SCX导通或断开的第X开关SX，其中X是大于或等于2的正整数。然而，发明构思的至少一些示例实施例不限于此，并且可根据发明构思的至少一些示例实施例不同地改变电容器和开关的数量。
根据发明构思的至少一些示例实施例，开关控制信号SC1、SC2和SCX可与自动频率校准输出信号AFC_OUT相同或基本上相同。根据发明构思的至少一些其他示例实施例，开关控制信号SC1、SC2和SCX可以是基于自动频率校准输出信号AFC_OUT而生成的控制信号。
如参考图8所描述的，电容器组阵列1300a可连接到压控振荡器1400，因此第一节点Nl和第二节点N2中的至少一个可连接到压控振荡器1400。例如，第一节点N1可连接到包括在压控振荡器1400中的振荡节点，并且第二节点N2可连接到接地电压，但是发明构思的至少一些示例实施例不限于此。
可通过基于自动频率校准输出信号AFC_OUT(例如，基于开关控制信号SC1、SC2和SCX)使开关S1、S2和SX导通或断开，来启用或禁用多个电容器电路1310、1320和1330。例如，当所有开关S1、S2和SX都被导通时，可启用所有电容器电路1310、1320和1330以及包括在电容器电路1310、1320和1330中的所有电容器C1、C2和CX(例如，所有电容器电路1310、1320和1330以及所有电容器C1、C2和CX都可电连接到压控振荡器1400)。压控振荡器1400可基于被启用的电容器电路和/或电容器的数量来生成和/或调整输出频率信号FVCO。
图10是示出了包括在图8的锁相环中的控制电路的示例的框图。
参考图10，控制电路1200a可包括相位频率检测器1210、电荷泵1220、环路滤波器1230和分频器1240。根据发明构思的至少一些示例实施例，相位频率检测器1210、电荷泵1220、环路滤波器1230和分频器1240中的每一者可由电路和/或电路系统实施。因此，在本说明书中，也可将相位频率检测器1210、电荷泵1220、环路滤波器1230和分频器1240分别称为相位频率检测器电路1210、电荷泵电路1220、环路滤波器电路1230和分频器电路1240。
分频器1240可通过对输出频率信号FVCO进行分频来生成分频后的输出频率信号FDIV。相位频率检测器1210可基于参考频率信号FREF和分频后的输出频率信号FDIV生成相位检测信号。
分频后的输出频率信号FDIV可以是从中反馈从压控振荡器1400输出的输出频率信号FVCO的反馈频率信号。参考频率信号FREF可例如由使用晶体材料的晶体振荡器生成，并且可具有固定频率。因此，可将参考频率信号FREF的频率用作用于分频后的输出频率信号FDIV的频率的参考频率(例如，目标频率)。
根据发明构思的至少一些示例实施例，相位检测信号可包括第一相位检测信号UP和第二相位检测信号DN。例如，当分频后的输出频率信号FDIV的相位滞后于参考频率信号FREF的相位时，相位频率检测器1210可生成用于朝向第一方向调整输出频率信号FVCO的相位的第一相位检测信号UP。例如，当分频后的输出频率信号FDIV的相位领先于参考频率信号FREF的相位时，相位频率检测器1210可生成用于朝向与第一方向相反的第二方向调整输出频率信号FVCO的相位的第二相位检测信号DN。
根据发明构思的至少一些示例实施例，可将相位频率检测器1210实现为bang-bang相位频率检测器，但是发明构思的至少一些示例实施例不限于此。
电荷泵1220可基于相位检测信号生成控制电流ICON，并且可将控制电流ICON提供给环路滤波器1230。
根据发明构思的至少一些示例实施例，电荷泵1220基于相位检测信号，可将从电源输出的电流(例如，控制电流ICON)流出(source)到输出端，或者可将来自输出端的电流流入(sink)到地。例如，当相位频率检测器1210输出第一相位检测信号UP时，电荷泵1220可将从电源输出的电流流出到环路滤波器1230。例如，当相位频率检测器1210输出第二相位检测信号DN时，电荷泵1220可将来自环路滤波器1230的电流流入到地。
环路滤波器1230可基于控制电流ICON生成电压控制信号VCTRL，并且可使电压控制信号VCTRL维持到恒定电压电平。
根据发明构思的至少一些示例实施例，环路滤波器1230可基于流出电流增加输出电压(例如，电压控制信号VCTRL)，或者可基于流入电流降低输出电压。例如，环路滤波器1230可生成基于流出电流或流入电流而变化的电压。例如，环路滤波器1230可通过从自电荷泵1220输出的电流输出中去除毛刺并且通过减小或防止电压过冲来消除抖动。
根据发明构思的至少一些示例实施例，电荷泵1220可包括环路滤波器1230。在此示例中，电荷泵1220可生成基于相位检测信号而变化的电压控制信号VCTRL。
压控振荡器1400可生成具有与电压控制信号VCTRL相对应的相位和频率的输出频率信号FVCO。
分频器1240可通过基于第二分频控制信号DIV2对输出频率信号FVCO进行分频来生成分频后的输出频率信号FDIV。例如，分频器1240可通过基于第二分频控制信号DIV2中的整数N将输出频率信号FVCO除以N，来生成分频后的输出频率信号FDIV。例如，可将分频器1240称为整数N分频器。
图11A和图11B是用于描述图8的锁相环的操作的图。
在图11A和图11B中，“FVCO”表示输出频率信号，并且“FREF/K”表示通过将参考频率信号除以K获得的分频后的参考频率信号。“F<M-1:0>”表示与频率计数信号FCNT相对应的M位的数字码，“TH<M-1:0>”表示与频率阈值信号FTHV相对应的M位的数字码，并且“FREQ_ERROR<M-1:0>”表示与频率误差信号FREQ_ERROR相对应的M位的数字码，其中M是正整数。“TH”表示包括在频率阈值信号FTHV中的频率阈值，并且“F[n-2]”、“F[n-1]”、“F[n]”、“F[n+1]”和“F[n+2]”中的每一者表示被包括在频率计数信号FCNT中并且对应于计数操作的结果的计数值。
参考图11A，示出了当自动频率校准信号生成器300包括图6中的逐次逼近寄存器320时执行第一校准操作(例如，粗略校准操作或自动频率校准操作)的过程。
作为用于参考频率信号FREF的分频值的整数K可以是由设计者预设(或预先设置)的值。在执行第一校准操作之前，可基于公式1和公式2，例如基于第一分频控制信号DIV1中的整数K和第二分频控制信号DIV2中的整数N，来确定或设置频率阈值TH。另外，由于频率误差信号FREQ_ERROR应当包括频率阈值TH并且应当被实现为表达符号(例如，+或-)，所以可将频率误差信号FREQ_ERROR的码长度(例如，M)确定为满足公式3中的条件。
[公式1]
Figure BDA0003375527970000211
[公式2]
∴
Figure BDA0003375527970000212
[公式3]
Figure BDA0003375527970000213
为了使用逐次逼近寄存器320来执行二分搜索，可通过在分频后的参考频率信号FREF/K的周期的一半期间对输出频率信号FVCO的上升沿的数量进行计数来执行用于获得计数值和频率误差值的循环。可重复地执行该循环直到自动频率校准输出信号AFC_OUT的LSB被确定为止。在图11A中，作为示例示出了第(n-2)循环、第(n-1)循环和第n循环(例如，最终循环)，其中n是大于或等于3的正整数。
例如，在第(n-2)循环中，可通过在对应于分频后的参考频率信号FREF/K的周期的一半的上升沿与下降沿之间的时间间隔(例如，从时间点t1到时间点t2)期间对输出频率信号FVCO的上升沿的数量进行计数来获得计数值F[n-2]，并且可获得表示频率阈值TH与计数值F[n-2]之间的差的频率误差值TH-F[n-2]。计数值F[n-2]可大于频率阈值TH，因此可检查输出频率信号FVCO的频率高于目标频率。因此，可生成“DECREASE_AFC_OUT”的值，并且可基于“DECREASE_AFC_OUT”的值减小自动频率校准输出信号AFC_OUT的值和输出频率信号FVCO的频率。另外，自动频率校准输出信号AFC_OUT的LSB可能仍未被确定，因此自动频率校准完成信号AFC_DONE可被去激活。
然后，在第(n-1)循环中，可通过在对应于分频后的参考频率信号FREF/K的周期的一半的上升沿与下降沿之间的时间间隔(例如，从时间点t3到时间点t4)期间对输出频率信号FVCO的上升沿的数量进行计数来获得计数值F[n-1]，并且可获得表示频率阈值TH与计数值F[n-1]之间的差的频率误差值TH-F[n-1]。计数值F[n-1]可小于频率阈值TH，因此可检查输出频率信号FVCO的频率低于目标频率。因此，可生成“INCREASE_AFC_OUT”的值，并且自动频率校准输出信号AFC_OUT的值和输出频率信号FVCO的频率可基于“INCREASE_AFC_OUT”的值增加。另外，与第(n-2)循环一样，自动频率校准输出信号AFC_OUT的LSB可能仍未被确定，并且因此自自动频率校准完成信号AFC_DONE可被去激活。
然后，在第n循环中，可通过在对应于分频后的参考频率信号FREF/K的周期的一半的上升沿与下降沿之间的时间间隔(例如，从时间点t5到时间点t6)期间对输出频率信号FVCO的上升沿的数量进行计数来获得计数值F[n]，并且可获得表示频率阈值TH与计数值F[n]之间的差的频率误差值TH-F[n]。计数值F[n]可大于频率阈值TH，因此可检查输出频率信号FVCO的频率高于目标频率。因此，可生成“DECREASE_AFC_OUT”的值，并且自动频率校准输出信号AFC_OUT的值和输出频率信号FVCO的频率可基于“DECREASE_AFC_OUT”的值减小。另外，与第(n-2)循环和第(n-1)循环不同，自动频率校准输出信号AFC_OUT的LSB可被确定。结果，自动频率校准完成信号AFC_DONE可被激活，并且可如通过“SAR_FINISHED”所示出的那样完成第一校准操作。
参考图11B，示出了当在第一校准操作完成之后执行第二校准操作(例如，精细校准操作)时执行锁定检测操作的过程。图11B示出了K'＝K的示例。
与参考图11A所描述的一样，为了执行锁定检测操作，可通过在分频后的参考频率信号FREF/K的周期的一半期间对输出频率信号FVCO的上升沿的数量进行计数，来执行用于获得计数值和频率误差值的循环。可重复地执行该循环直到计数值变得等于频率阈值TH为止。在图11B中，作为示例示出了继图11A中的第n循环之后执行的第(n+1)循环、第(n+2)循环和第(n+3)循环。
例如，在第(n+1)循环中，可通过在对应于分频后的参考频率信号FREF/K的周期的一半的上升沿与下降沿之间的时间间隔(例如，从时间点t7到时间点t8)期间对输出频率信号FVCO的上升沿的数量进行计数来获得计数值F[n]，并且可获得表示频率阈值TH与计数值F[n]之间的差的频率误差值TH-F[n]。例如，第(n+1)循环中的计数值F[n]可与第n循环中的计数值F[n]相同或基本上相同。频率误差值TH-F[n]，例如表示从频率误差信号FREQ_ERROR的最高有效位(MSB)到第二位的“FREQ_ERROR<M-1:1>”，可具有“11111...10"的值。可检查计数值F[n]仍未变得等于频率阈值TH，并且因此锁定完成信号LOCK_DONE可被去激活。
然后，在第(n+2)循环中，可通过在对应于分频后的参考频率信号FREF/K的周期的一半的上升沿与下降沿之间的时间间隔(例如，从时间点t9到时间点t10)期间对输出频率信号FVCO的上升沿的数量进行计数来获得计数值F[n+1]，并且可获得表示频率阈值TH与计数值F[n+1]之间的差的频率误差值TH-F[n+1]。频率误差值TH-F[n+1]，例如"FREQ_ERROR<M-1:1>"，可具有“00000...01"的值。与第(n+1)循环一样，可检查计数值F[n+1]仍未变得等于频率阈值TH，并且因此锁定完成信号LOCK_DONE可被去激活。
然后，在第(n+3)循环中，可通过在对应于分频后的参考频率信号FREF/K的周期的一半的上升沿与下降沿之间的时间间隔(例如，从时间点t11到时间点t12)期间对输出频率信号FVCO的上升沿的数量进行计数来获得计数值F[n+2]，并且可获得表示频率阈值TH与计数值F[n+2]之间的差的频率误差值TH-F[n+2]。频率误差值TH-F[n+2]，例如“FREQ_ERROR<M-1:1>”，可具有“00000...00”的值，因此可检查计数值F[n+2]变得等于频率阈值TH。因此，锁定完成信号LOCK_DONE可被激活，可如通过“被锁定”所示出的那样完成锁定检测操作，并且可完成第二校准操作。
根据发明构思的至少一些示例实施例，当表示从频率误差信号FREQ_ERROR的MSB到第二位的“FREQ_ERROR<M-1:1>”的所有位都是“1”或“0”时，例如，当频率误差值变为“-2”、“-1”、“0”或“1”时，可确定第二校准操作和锁定检测操作完成，并且锁定完成信号LOCK_DONE可被激活。
在根据发明构思的至少一些示例实施例的锁相环1000中，可基于整数K确定被最终锁定的输出频率信号FVCO的频率误差值。例如，可将频率误差值确定为满足公式4。
[公式4]
Figure BDA0003375527970000241
整数N可由锁相环1000的规格确定，并且一旦被确定就不能改变。根据公式4，当由设计者设置的整数K增加时，频率误差值可减小。另外，可在参考频率信号FREF的周期的K倍期间对输出频率信号FVCO进行计数，因此当整数K增加时，锁定时间可增加。此外，对于电路实现方式应当满足公式3中的条件，当整数K增加时与频率误差信号FREQ_ERROR的码长度相对应的整数M可增加，因此触发器的数量和电路面积也可增加。在自动频率校准电路和锁定检测电路中的每一者包括频率误差生成器的常规技术中，每当整数M增加1时，触发器的数量可增加2。当根据发明构思的至少一些示例实施例实现自动频率校准和锁定检测电路100使得频率误差生成器200由自动频率校准信号生成器300和锁定标志生成器400共享时，每当整数M增加1时触发器的数量可增加1。因此，需要高频率准确度的锁相环可用面积高效的结构来实现。
图12是示出了根据发明构思的至少一些示例实施例的锁相环的框图。将省略与图8重复的描述。
参考图12，锁相环1002包括自动频率校准和锁定检测电路1102、控制电路1202、电容器组阵列1300和压控振荡器1400。
除了自动频率校准和锁定检测电路1102及控制电路1202的配置被部分地改变以外，锁相环1002可与图8的锁相环1000相同或基本上相同。
自动频率校准和锁定检测电路1102基于参考频率信号FREF、输出频率信号FVCO、第一分频控制信号DIV1和第二分频控制信号DIV2'生成自动频率校准输出信号AFC_OUT、自动频率校准完成信号AFC_DONE和锁定完成信号LOCK_DONE。
自动频率校准和锁定检测电路1102可以是根据发明构思的至少一些示例实施例的自动频率校准和锁定检测电路，并且可以是例如图7的自动频率校准和锁定检测电路102。
在图12的示例中，第二分频控制信号DIV2'可包括整数N和分数FR，并且可以是在控制电路1202中使用的分频控制信号。因此，锁相环1002可以是分数N锁相环。
根据发明构思的至少一些示例实施例，如果锁相环1002是分数N锁相环，则可在基于公式1和公式2确定频率阈值TH时一起使用整数N和分数FR两者。
控制电路1202基于参考频率信号FREF、输出频率信号FVCO和第二分频控制信号DIV2'生成电压控制信号VCTRL。将参考图13描述控制电路1202的详细配置。
图13是示出了包括在图12的锁相环中的控制电路的示例的框图。将省略与图10重复的描述。
参考图13，控制电路1202a可包括相位频率检测器1210、电荷泵1220、环路滤波器1230、分频器1242和Σ-Δ(sigma-delta)调制器1244。
除了控制电路1202a还包括Σ-Δ调制器1244并且分频器1242的配置被部分地改变以外，控制电路1202a可与图10的控制电路1200a相同或基本上相同。根据发明构思的至少一些示例实施例，分频器1242和Σ-Δ调制器1244中的每一者可由电路和/或电路系统实施。因此，在本说明书中，也可将分频器1242和Σ-Δ调制器1244分别称为分频器电路1242和Σ-Δ调制器电路1244。
分频器1242和Σ-Δ调制器1244可通过基于第二分频控制信号DIV2'对输出频率信号FVCO进行分频来生成分频后的输出频率信号FDIV'。例如，分频器1242和Σ-Δ调制器1244可通过基于第二分频控制信号DIV2'中的整数N和分数FR对输出频率信号FVCO进行分频来生成分频后的输出频率信号FDIV'。例如，可将包括分频器1242和Σ-Δ调制器1244的电路称为分数N分频器。
图14是示出了根据发明构思的至少一些示例实施例的自动频率校准和锁定检测方法的流程图。
参考图1、图8和图14，在根据发明构思的至少一些示例实施例的自动频率校准和锁定检测方法中，锁相环1000被启用(步骤S100)。例如，锁相环1000以及包括锁相环1000的集成电路和/或芯片可被上电。
通过执行第一校准操作来生成自动频率校准输出信号AFC_OUT和自动频率校准完成信号AFC_DONE(步骤S200)。例如，步骤S200可由频率误差生成器200和自动频率校准信号生成器300执行，并且可由包括自动频率校准和锁定检测电路1100、电容器组阵列1300和压控振荡器1400的第一环执行。将参考图15和图16描述步骤S200。
通过执行第二校准操作和锁定检测操作来生成锁定完成信号LOCK_DONE(步骤S300)。例如，步骤S200可由频率误差生成器200和锁定标志生成器400执行，并且可由包括控制电路1200和压控振荡器1400的第二环执行。将参考图17描述步骤S300。
图15是示出了在图14中生成自动频率校准输出信号和自动频率校准完成信号的示例的流程图。
参考图1、图3、图14和图15，当生成自动频率校准输出信号AFC_OUT和自动频率校准完成信号AFC_DONE(步骤S200)时，可初始化分频值(步骤S210)，并且可设置频率阈值TH(步骤S220)。例如，可设置第一分频控制信号DIV1中的整数K，可初始化第二分频控制信号DIV2中的整数N，并且可基于公式1获得频率阈值TH。又如，可初始化第二分频控制信号DIV2'中的整数N和分数FR，并且可基于整数N和分数FR获得频率阈值TH。
可基于分频后的参考频率信号FREF/K对输出频率信号FVCO的频率进行计数(步骤S230)，并且可基于步骤S230中的计数操作生成包括计数值F的频率计数信号FCNT。可基于计数值F和包括在频率阈值信号FTHV中的频率阈值TH来计算频率误差值(步骤S240)，并且可基于步骤S240生成包括频率误差值的频率误差信号FREQ_ERROR。可基于频率误差信号FREQ_ERROR生成自动频率校准输出信号AFC_OUT。
另外，可基于自动频率校准输出信号AFC_OUT来检查第一校准操作是否完成(步骤S250)。当第一校准操作未完成(步骤S250：否)时，可再次执行步骤S230、S240和S250。当第一校准操作完成(步骤S250：是)时，可生成被激活的自动频率校准完成信号AFC_DONE(步骤S260)。
图16是示出了在图15中确定第一校准操作是否完成的示例的流程图。
参考图1、图3、图15和图16，当确定第一校准操作是否完成(步骤S250)时，可执行二分搜索(步骤S252)，并且可检查自动确定频率校准输出信号AFC_OUT的LSB是否被确定(步骤S254)。例如，当自动频率校准信号生成器300包括逐次逼近寄存器320时，可执行步骤S252和S254。
当自动频率校准输出信号AFC_OUT的LSB未被确定(步骤S254：否)时，可确定第一校准操作未完成，并且可再次执行步骤S230。当自动频率校准输出信号AFC_OUT的LSB被确定(步骤S254：是)时，可确定第一校准操作完成，并且可执行步骤S260。
根据发明构思的至少一些示例实施例，可如参考图11A所描述的那样执行图15和图16的操作。
图17是示出了在图14中生成锁定完成信号的示例的流程图。
参考图1、图3、图14和图17，当生成锁定完成信号LOCK_DONE(步骤S300)时，可基于分频后的参考频率信号FREF/K对输出频率信号FVCO的频率进行计数(步骤S310)，并且可基于步骤S310中的计数操作来生成包括计数值F的频率计数信号FCNT。可基于计数值F和包括在频率阈值信号FTHV中的频率阈值TH来计算频率误差值(步骤S320)，并且可基于步骤S320生成包括频率误差值的频率误差信号FREQ_ERROR。步骤S310和S320可分别类似于图15中的步骤S230和S240。
另外，可检查第二校准操作是否完成(步骤S330)。当第二校准操作未完成(步骤S330：否)时，可再次执行步骤S310、S320和S330。当第二校准操作完成(步骤S330：是)时，可生成被激活的锁定完成信号LOCK_DONE(步骤S340)。例如，当“FREQ_ERROR<M-1:1>”的所有位都为“1”或“0”时，可确定第二校准操作完成。
根据发明构思的至少一些示例实施例，可如参考图11B所描述的那样执行图17的操作。
如本领域的技术人员将理解的，可将发明构思的至少一些示例实施例实施为系统、方法、计算机程序产品、和/或在具有在其上实施的计算机可读程序代码的一个或多个计算机可读介质中实施的计算机程序产品。可将计算机可读程序代码提供给通用计算机、专用计算机或其他可编程数据处理设备的处理器。计算机可读介质可以是计算机可读信号介质或计算机可读存储介质。计算机可读存储介质可以是能够包含或存储程序以供指令执行系统、设备或装置使用或连同指令执行系统、设备或装置一起使用的任何有形介质。例如，计算机可读介质可以是非暂时性计算机可读介质。
图18是示出了包括根据发明构思的至少一些示例实施例的锁相环的集成电路的框图。
参考图18，集成电路2000包括锁相环2100和内部电路2200。
锁相环2100可以是根据发明构思的至少一些示例实施例的锁相环。例如，锁相环2100可包括自动频率校准和锁定检测电路AFC/LD，其中频率误差生成器200由执行自动频率校准功能的自动频率校准信号生成器300和执行锁定检测功能的锁定标志生成器400共享。因此，可高效地实现锁相环2100，使得锁相环2100以减小的电路面积执行相同的性能和功能。
内部电路2200可基于来自锁相环2100的输出频率信号被驱动或执行特定操作。
图19是示出了根据发明构思的至少一些示例实施例的数字处理系统的框图。
参考图19，数字处理系统3000包括主装置3100以及多个从装置3200、3300、3400、3500、3600、3700、3800和3900。
根据发明构思的至少一些示例实施例，数字处理系统3000可以是任何电子系统，诸如个人计算机(PC)、移动电话、智能电话、平板计算机、膝上型计算机、个人数字助理(PDA)、企业数字助理(EDA)、便携式多媒体播放器(PMP)、数码相机、便携式游戏机、音乐播放器、摄像机、视频播放器、导航装置、可穿戴装置、物联网(IoT)装置、万物互联(IoE)装置、电子书阅读器、虚拟现实(VR)装置、增强现实(AR)装置、机器人装置、无人机等。
主装置3100可以是能够主动地控制多个从装置3200、3300、3400、3500、3600、3700、3800和3900的控制器电路或处理器。例如，可将主装置3100实现作为基带调制解调器处理器芯片、能够充当调制解调器和应用处理器(AP)两者的芯片、AP或移动AP，但是发明构思的至少一些示例实施例不限于此。
从装置3200、3300、3400、3500、3600、3700、3800和3900中的每一个从装置可以是能够基于主装置3100的控制被动地操作的各种电路或装置之一。例如，从装置3200、3300、3400、3500、3600、3700、3800和3900可包括射频集成电路(RFIC)3200、电源管理集成电路(PMIC)3300、电源模块3400、辅RFIC(例如，WLAN)3500、传感器3600、指纹识别芯片3700、触摸屏控制器1800以及显示驱动器集成电路或数字显示接口(DDI)3900。
RFIC 3200可包括至少一个连接芯片。例如，连接芯片可包括用于移动通信的芯片3210、用于无线局域网(WLAN)(例如，WiFi)的芯片3220、用于蓝牙(BT)通信的芯片3230、用于全球导航卫星系统(GNSS)通信的芯片3240、用于处理调频(FM)音频/视频的芯片3250以及用于近场通信(NFC)的芯片3260，但是发明构思的至少一些示例实施例不限于此。
RFIC 3200还可包括至少一个锁相环3270。锁相环3270可以是根据发明构思的至少一些示例实施例的锁相环。例如，锁相环3270可包括自动频率校准和锁定检测电路AFC/LD，其中频率误差生成器200由自动频率校准信号生成器300和锁定标志生成器400共享。因此，可高效地实现锁相环3270，使得锁相环3270以减小的电路面积执行相同的性能和功能。
根据发明构思的至少一些示例实施例，锁相环3270可被形成为对应于每个连接芯片。
发明构思的至少一些示例实施例可被应用于包括自动频率校准和锁定检测电路及锁相环的各种电子装置和系统。例如，发明构思的至少一些示例实施例可被应用于诸如以下的系统：个人计算机(PC)、服务器计算机、数据中心、工作站、移动电话、智能电话、平板计算机、膝上型计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、便携式游戏机、音乐播放器、摄像机、视频播放器、导航装置、可穿戴装置、物联网(IoT)装置、万物互联(IoE)装置、电子书阅读器、虚拟现实(VR)装置、增强现实(AR)装置、机器人装置、无人机等。
上文示出了示例实施例并且不应被解释为其限制。尽管已经描述了一些示例实施例，但是本领域的技术人员将容易地理解，在实质上不脱离示例实施例的新颖教导和优点的情况下，许多修改在示例实施例中是可行的。因此，所有此类修改旨在被包括在如权利要求中所限定的示例实施例的范围内。因此，应当理解，上文示出了各种示例实施例并且不应被解释为限于所公开的特定示例实施例，并且对所公开的示例实施例以及其他示例实施例的修改旨在被包括在所附权利要求的范围内。

Claims (20)

1.一种自动频率校准和锁定检测电路，所述自动频率校准和锁定检测电路包括：
频率误差生成器电路，所述频率误差生成器电路被配置为基于参考频率信号和输出频率信号生成频率误差信号，所述频率误差信号表示所述输出频率信号的频率与目标频率之间的差；
自动频率校准信号生成器电路，所述自动频率校准信号生成器电路被配置为基于所述频率误差信号和第一时钟信号生成自动频率校准输出信号和自动频率校准完成信号，所述自动频率校准输出信号表示对所述输出频率信号的第一校准操作的结果，所述自动频率校准完成信号表示所述第一校准操作的完成；以及
锁定标志生成器电路，所述锁定标志生成器电路被配置为基于所述频率误差信号、所述自动频率校准完成信号和第二时钟信号生成锁定完成信号，所述锁定完成信号表示对所述输出频率信号的第二校准操作的完成，
其中，所述频率误差生成器电路由所述自动频率校准信号生成器电路和所述锁定标志生成器电路共享。
2.根据权利要求1所述的自动频率校准和锁定检测电路，其中：
在执行所述第一校准操作的第一操作阶段期间，所述自动频率校准信号生成器电路被启用并且所述锁定标志生成器电路被禁用，以及
在继所述第一操作阶段之后的执行所述第二校准操作的第二操作阶段期间，所述自动频率校准信号生成器电路被禁用并且所述锁定标志生成器电路被启用。
3.根据权利要求2所述的自动频率校准和锁定检测电路，其中，所述自动频率校准信号生成器电路和所述锁定检测电路被配置为使得，
在所述第一操作阶段期间，所述自动频率校准完成信号被去激活并且所述锁定标志生成器电路基于所述自动频率校准完成信号被禁用，以及
在所述第二操作阶段期间，所述自动频率校准完成信号被激活并且所述锁定标志生成器电路基于所述自动频率校准完成信号被启用。
4.根据权利要求2所述的自动频率校准和锁定检测电路，其中：
所述第一校准操作是用于校准所述输出频率信号的频率使得所述输出频率信号具有接近于所述目标频率的第一频率的粗略校准操作，以及
所述第二校准操是用于校准所述输出频率信号的频率使得所述输出频率信号具有所述目标频率的精细校准操作。
5.根据权利要求1所述的自动频率校准和锁定检测电路，其中，所述频率误差生成器电路包括：
频率计数器电路，所述频率计数器电路被配置为基于所述参考频率信号、所述输出频率信号、第一分频控制信号和第二分频控制信号生成频率计数信号和频率阈值信号，所述频率计数信号表示所述输出频率信号的计数值，所述频率阈值信号表示所述目标频率；以及
数字比较器电路，所述数字比较器电路被配置为通过将所述频率计数信号与所述频率阈值信号进行比较来生成所述频率误差信号。
6.根据权利要求5所述的自动频率校准和锁定检测电路，其中，所述频率计数器电路被配置为通过基于所述第一分频控制信号对所述参考频率信号进行分频来生成分频后的参考频率信号，并且通过基于所述分频后的参考频率信号对所述输出频率信号的频率进行计数来生成所述频率计数信号。
7.根据权利要求6所述的自动频率校准和锁定检测电路，其中，所述频率计数器电路被配置为：通过在所述分频后的参考频率信号的一个周期中包括的上升沿与下降沿之间的时间间隔期间对所述输出频率信号的上升沿或下降沿的数量进行计数，来生成所述频率计数信号。
8.根据权利要求5所述的自动频率校准和锁定检测电路，其中，所述频率误差生成器电路被配置为：使得包括在所述频率阈值信号中并且对应于所述目标频率的频率阈值基于所述第一分频控制信号和所述第二分频控制信号被确定。
9.根据权利要求5所述的自动频率校准和锁定检测电路，其中，所述频率计数器电路包括格雷码频率计数器电路，所述格雷码频率计数器电路被配置为基于格雷码生成所述频率计数信号和所述频率阈值信号。
10.根据权利要求9所述的自动频率校准和锁定检测电路，其中，所述频率误差生成器电路还包括：
格雷-二进制转换器电路，所述格雷-二进制转换器电路被配置为通过对所述数字比较器电路的输出执行格雷-二进制转换来生成所述频率误差信号。
11.根据权利要求5所述的自动频率校准和锁定检测电路，其中，当所述第一校准操作被执行时和当所述第二校准操作被执行时，所述第一分频控制信号被不同地设置。
12.根据权利要求5所述的自动频率校准和锁定检测电路，其中，所述第二分频控制信号包括整数。
13.根据权利要求12所述的自动频率校准和锁定检测电路，其中，所述第二分频控制信号还包括分数。
14.根据权利要求5所述的自动频率校准和锁定检测电路，还包括：
定时生成器电路，所述定时生成器电路被配置为生成所述第一时钟信号、所述第二时钟信号和所述第一分频控制信号。
15.根据权利要求1所述的自动频率校准和锁定检测电路，其中，所述自动频率校准信号生成器电路包括有限状态机电路。
16.根据权利要求15所述的自动频率校准和锁定检测电路，其中，所述自动频率校准信号生成器电路包括逐次逼近寄存器电路。
17.一种锁相环，所述锁相环包括：
自动频率校准和锁定检测电路，所述自动频率校准和锁定检测电路被配置为基于参考频率信号和输出频率信号生成自动频率校准输出信号和锁定完成信号，所述自动频率校准输出信号表示对所述输出频率信号的第一校准操作的结果，所述锁定完成信号表示对所述输出频率信号的第二校准操作的完成；
控制电路，所述控制电路被配置为基于所述参考频率信号和所述输出频率信号生成电压控制信号；
电容器组阵列，所述电容器组阵列的至少一部分基于所述自动频率校准输出信号被选择性地启用；以及
压控振荡器电路，所述压控振荡器电路被配置为基于所述电容器组阵列和所述电压控制信号生成所述输出频率信号，
其中，所述自动频率校准和锁定检测电路包括：
频率误差生成器电路，所述频率误差生成器电路被配置为基于所述参考频率信号和所述输出频率信号生成频率误差信号，所述频率误差信号表示所述输出频率信号的频率与目标频率之间的差；
自动频率校准信号生成器电路，所述自动频率校准信号生成器电路被配置为基于所述频率误差信号和第一时钟信号生成所述自动频率校准输出信号和自动频率校准完成信号，所述自动频率校准完成信号表示所述第一校准操作的完成；以及
锁定标志生成器电路，所述锁定标志生成器电路被配置为基于所述频率误差信号、所述自动频率校准完成信号和第二时钟信号生成所述锁定完成信号，并且
其中，所述频率误差生成器电路由所述自动频率校准信号生成器电路和所述锁定标志生成器电路共享。
18.根据权利要求17所述的锁相环，其中：
所述电容器组阵列包括并联连接在第一节点与第二节点之间的多个电容器电路，
所述多个电容器电路中的每一个电容器电路包括串联连接在所述第一节点与所述第二节点之间的至少一个电容器和至少一个开关，并且
所述多个电容器电路中的每一个电容器电路通过基于所述自动频率校准输出信号使所述至少一个开关导通或断开而被启用或禁用。
19.根据权利要求17所述的锁相环，其中，所述控制电路包括：
分频器电路，所述分频器电路被配置为通过对所述输出频率信号进行分频来生成分频后的输出频率信号；
相位频率检测器电路，所述相位频率检测器电路被配置为基于所述参考频率信号和所述分频后的输出频率信号生成相位检测信号；
电荷泵电路，所述电荷泵电路被配置为基于所述相位检测信号生成控制电流；以及
环路滤波器电路，所述环路滤波器电路被配置为基于所述控制电流生成所述电压控制信号。
20.一种自动频率校准和锁定检测电路，所述自动频率校准和锁定检测电路包括：
频率计数器电路，所述频率计数器电路被配置为基于参考频率信号、输出频率信号、第一分频控制信号和第二分频控制信号生成频率计数信号和频率阈值信号，所述频率计数信号表示所述输出频率信号的计数值，所述频率阈值信号表示目标频率；
数字比较器电路，所述数字比较器电路被配置为通过将所述频率计数信号与所述频率阈值信号进行比较来生成频率误差信号，所述频率误差信号表示所述输出频率信号的频率与所述目标频率之间的差；
自动频率校准信号生成器电路，所述自动频率校准信号生成器电路被配置为基于所述频率误差信号和第一时钟信号生成自动频率校准输出信号和自动频率校准完成信号，所述自动频率校准输出信号表示对所述输出频率信号的第一校准操作的结果，所述自动频率校准完成信号表示所述第一校准操作的完成；
锁定标志生成器电路，所述锁定标志生成器电路被配置为基于所述频率误差信号、所述自动频率校准完成信号和第二时钟信号生成锁定完成信号，所述锁定完成信号表示对所述输出频率信号的第二校准操作的完成；以及
定时生成器电路，所述定时生成器电路被配置为生成所述第一时钟信号、所述第二时钟信号和所述第一分频控制信号，
其中，在执行所述第一校准操作的第一操作阶段期间，所述自动频率校准信号生成器电路被启用并且所述锁定标志生成器电路被禁用，
其中，在继所述第一操作阶段之后的执行所述第二校准操作的第二操作阶段期间，所述自动频率校准信号生成器电路被禁用并且所述锁定标志生成器电路被启用，
其中，所述频率计数器电路被配置为通过基于所述第一分频控制信号对所述参考频率信号进行分频来生成分频后的参考频率信号，并且通过基于所述分频后的参考频率信号对所述输出频率信号的频率进行计数来生成所述频率计数信号，并且
其中，包括在所述频率阈值信号中并且对应于所述目标频率的频率阈值基于所述第一分频控制信号和所述第二分频控制信号被确定。
CN202111414987.8A 2020-12-10 2021-11-25 自动频率校准和锁定检测电路以及包括其的锁相环 Pending CN114629495A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR20200172456 2020-12-10
KR10-2020-0172456 2020-12-10
KR10-2021-0014722 2021-02-02
KR1020210014722A KR20220082705A (ko) 2020-12-10 2021-02-02 자동 주파수 보정 및 잠금 감지 회로 및 이를 포함하는 위상 고정 루프

Publications (1)

Publication Number Publication Date
CN114629495A true CN114629495A (zh) 2022-06-14

Family

ID=81897105

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202111414987.8A Pending CN114629495A (zh) 2020-12-10 2021-11-25 自动频率校准和锁定检测电路以及包括其的锁相环

Country Status (2)

Country Link
US (1) US11496137B2 (zh)
CN (1) CN114629495A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114629495A (zh) * 2020-12-10 2022-06-14 三星电子株式会社 自动频率校准和锁定检测电路以及包括其的锁相环
US11705909B1 (en) * 2022-07-11 2023-07-18 P-Duke Technology Co., Ltd. Frequency-locked circuit for variable frequency topology and frequency-locked method thereof

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5870002A (en) 1997-06-23 1999-02-09 Exar Corporation Phase-frequency lock detector
US6320469B1 (en) 2000-02-15 2001-11-20 Agere Systems Guardian Corp. Lock detector for phase-locked loop
US6762631B1 (en) 2001-11-06 2004-07-13 National Semiconductor Corporation Lock detection circuit for a phase locked loop circuit
US7082178B2 (en) 2001-12-14 2006-07-25 Seiko Epson Corporation Lock detector circuit for dejitter phase lock loop (PLL)
US7424082B2 (en) 2004-08-11 2008-09-09 Micron Technology, Inc. Digital lock detector for PLL
KR100723838B1 (ko) 2004-12-08 2007-05-31 한국전자통신연구원 주파수 합성 장치
US7271634B1 (en) * 2005-09-16 2007-09-18 Advanced Micro Devices, Inc. Delay-locked loop having a plurality of lock modes
US7425858B1 (en) * 2005-09-16 2008-09-16 Advanced Micro Devices, Inc. Delay line periodically operable in a closed loop
KR100891225B1 (ko) 2006-12-21 2009-04-01 동부일렉트로닉스 주식회사 이동통신용 위상고정루프의 분주회로
KR101180144B1 (ko) 2009-02-24 2012-09-05 광운대학교 산학협력단 위상고정루프 기반 주파수 합성기를 위한 자동주파수보정 장치 및 방법
TWI470937B (zh) 2009-09-04 2015-01-21 Mstar Semiconductor Inc 鎖相迴路之頻率校正裝置及頻率校正方法
US8358159B1 (en) * 2011-03-10 2013-01-22 Applied Micro Circuits Corporation Adaptive phase-locked loop (PLL) multi-band calibration
KR102210324B1 (ko) 2014-12-03 2021-02-01 삼성전자주식회사 디지털 위상 고정 루프 및 그 동작방법
US10097283B1 (en) * 2016-11-30 2018-10-09 Verily Life Sciences Llc Watch-crystal-based RF transmitter
KR102435034B1 (ko) 2017-06-21 2022-08-23 삼성전자주식회사 디지털 위상 고정 루프 및 디지털 위상 고정 루프의 동작 방법
US11038511B2 (en) * 2017-06-28 2021-06-15 Analog Devices International Unlimited Company Apparatus and methods for system clock compensation
TWI650958B (zh) * 2017-11-28 2019-02-11 財團法人工業技術研究院 無線接收機裝置、喚醒式接收機以及頻帶校正方法
FR3076128B1 (fr) * 2017-12-26 2021-09-10 Commissariat Energie Atomique Boucle a verrouillage de retard numerique
US11256287B2 (en) * 2019-06-13 2022-02-22 Intel Corporation Apparatus and method to maintain stable clocking
KR20220046065A (ko) * 2020-10-06 2022-04-14 삼성전자주식회사 레귤레이터 회로, 레귤레이터 회로를 포함하는 전자 장치, 및 레귤레이터 회로를 포함하는 프로세서
CN114629495A (zh) * 2020-12-10 2022-06-14 三星电子株式会社 自动频率校准和锁定检测电路以及包括其的锁相环

Also Published As

Publication number Publication date
US11496137B2 (en) 2022-11-08
US20220190834A1 (en) 2022-06-16

Similar Documents

Publication Publication Date Title
US10211842B2 (en) Quantization noise cancellation for fractional-N phased-locked loop
TWI504152B (zh) 高速鎖相迴路時鐘倍頻器
US11496137B2 (en) Automatic frequency calibration and lock detection circuit and phase locked loop including te same
US9564908B2 (en) Digital phase-locked loop and method of operating the same
US9559703B2 (en) System ready in a clock distribution chip
US7496170B2 (en) Digitally controlled oscillator having enhanced control resolution
US10707878B2 (en) Apparatus and system for digitally controlled oscillator
US11483006B2 (en) Multi-phase fractional divider
US9077351B2 (en) All-digital phase-locked loop for adaptively controlling closed-loop bandwidth, method of operating the same, and devices including the same
CN110720177A (zh) 用于改善锁定时间的装置和方法
US7692462B2 (en) Delay-locked loop and a stabilizing method thereof
US8981824B2 (en) Phase-locked loop, method of operating the same, and devices having the same
EP4170909A1 (en) Sub-sampling phase locked loop with compensated loop bandwidth and integrated circuit including the same
EP1618461B1 (en) Deskew system in a clock distribution network using a pll and a dll
CN115347867A (zh) 时钟产生电路和包括该时钟产生电路的无线通信设备
EP2647127B1 (en) Phase-locked loop control voltage determination
KR20220082705A (ko) 자동 주파수 보정 및 잠금 감지 회로 및 이를 포함하는 위상 고정 루프
US10187072B1 (en) Signal processing system and method thereof
US11777510B2 (en) Fractional divider with phase shifter and fractional phase locked loop including the same
US11469746B2 (en) Integrated device having phase interpolator and input controller thereof
CN109412583B (zh) 包括变抗器电路的振荡器及其操作方法
CN117176146A (zh) 提升跳频速度的方法及应用
KR20230056521A (ko) 루프 대역폭이 보상된 서브 샘플링 위상 고정 루프 및 이를 포함하는 집적 회로

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination