CN115347867A - 时钟产生电路和包括该时钟产生电路的无线通信设备 - Google Patents

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CN115347867A CN202210454288.4A CN202210454288A CN115347867A CN 115347867 A CN115347867 A CN 115347867A CN 202210454288 A CN202210454288 A CN 202210454288A CN 115347867 A CN115347867 A CN 115347867A
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Abstract

本公开涉及时钟产生电路和包括该时钟产生电路的无线通信设备。一种时钟产生电路包括：第一倍频器，被配置为基于具有第一频率的第一时钟信号产生具有第二频率的第二时钟信号；以及第二倍频器，被配置为基于第二时钟信号产生具有第三频率的第三时钟信号。第一倍频器包括：电路，被配置为控制第一时钟信号的占空比；延迟电路，被配置为接收占空比受控的时钟信号，并基于第二时钟信号的占空比延迟接收的信号以输出第一延迟时钟信号；以及XOR(异或)门，被配置为使用占空比受控的时钟信号和第一延迟时钟信号执行XOR计算以输出第二时钟信号。第二频率大于第一频率，并且第三频率大于第二频率。

Description

时钟产生电路和包括该时钟产生电路的无线通信设备
技术领域
本公开涉及时钟产生电路和包括该时钟产生电路的无线通信设备。
背景技术
通常，半导体集成电路(integrated circuit，IC)可以通过与时钟信号同步来操作。时钟信号可以从半导体集成电路的外部输入，或者可以通过被包括在半导体集成电路中的时钟产生器产生。半导体集成电路可能无法仅使用一个具有相同周期的时钟信号来执行其所有操作。时钟产生电路可以用于产生具有与输入时钟信号和参考时钟信号不同的周期的时钟信号。
例如，时钟产生电路可以包括锁相环电路以产生参考时钟信号。在这种情况下，当输入到时钟产生电路的输入时钟信号的频率低时，所产生的参考时钟信号的噪声可能会增加。也就是说，当输入到时钟产生电路的输入时钟信号的频率增加时，所产生的参考时钟信号的噪声可能会减少。然而，用于增加输入时钟信号频率的电路可能占据大的面积并消耗很多功率。
发明内容
本公开的至少一个实施例提供了一种降低功耗并降低时钟信号的噪声的时钟产生电路。
本公开的至少一个实施例提供了一种降低功耗并降低时钟信号的噪声的无线通信设备。
本公开的方面不限于上面提到的那些，并且本领域技术人员将从本公开的以下描述中清楚地理解本文没有提到的本公开的其他目的。
根据本公开的实施例，时钟产生电路包括第一倍频器(frequency multiplier)和第二倍频器。第一倍频器被配置为基于具有第一频率的第一时钟信号产生具有第二频率的第二时钟信号，并且第二倍频器被配置为基于第二时钟信号产生具有第三频率的第三时钟信号。第一倍频器包括：脉宽控制电路，被配置为控制第一时钟信号的占空比；第一延迟电路，被配置为接收占空比已被控制的第一时钟信号，并基于第二时钟信号的占空比来延迟所接收的第一时钟信号以输出第一延迟时钟信号，以及第一异或(exclusive OR)门，被配置为对占空比已被控制的第一时钟信号和第一延迟时钟信号执行异或计算，以输出第二时钟信号。第二频率大于第一频率，并且第三频率大于第二频率。
根据本公开的实施例，时钟产生电路包括脉宽控制电路、第一延迟电路、第一异或门、第二延迟电路和第二异或门。脉宽控制电路被配置为控制具有第一频率的输入时钟信号的占空比，以输出第一时钟信号。第一延迟电路被配置为延迟第一时钟信号以输出第一延迟时钟信号。第一异或门被配置为对第一时钟信号和第一延迟时钟信号执行异或计算，以输出具有第二频率的第二时钟信号。第二延迟电路，与第一异或门连接，并且被配置为延迟第二时钟信号以输出第二延迟时钟信号。第二异或门，与第一异或门连接，并且被配置为对第二时钟信号和第二延迟时钟信号执行异或计算，以输出具有第三频率的第三时钟信号。第二频率大于第一频率，并且第三频率大于第二频率。
根据本公开的实施例，时钟产生电路包括第一倍频器、第二倍频器和延迟控制电路。第一倍频器被配置为接收具有第一频率的第一时钟信号，并延迟第一时钟信号以输出具有第二频率的第二时钟信号。第二倍频器被配置为接收第二时钟信号并输出具有第三频率的第三时钟信号。延迟控制电路被配置为基于第二时钟信号的占空比来确定第一倍频器的第一时钟信号的延迟量，以允许第二时钟信号的占空比达到50％。第二频率大于第一频率，并且第三频率大于第二频率。
根据本公开的实施例，无线通信设备包括时钟产生电路、信号处理器、发送电路和接收电路。时钟产生电路被配置为接收第一时钟信号以产生输出时钟信号。信号处理器被配置为控制时钟产生电路。发送电路被配置为基于输出时钟信号，处理来自信号处理器的发送信号。接收电路被配置为基于输出时钟信号，处理外部接收信号，以将处理后的信号传送到信号处理器。时钟产生电路包括倍频器和锁相环电路，倍频器被配置为将具有第一频率的第一时钟信号转换为具有第三频率的第三时钟信号，锁相环电路被配置为通过固定第三时钟信号来产生输出时钟信号。倍频器延迟第一时钟信号以产生具有第二频率的第二时钟信号，延迟第二时钟信号以产生第三时钟信号，并控制第一时钟信号的延迟量以允许第二时钟信号的占空比达到50％。第二频率是第一频率的两倍，并且第三频率是第二频率的两倍。
附图说明
通过参考附图详细描述本公开的实施例，本公开的特征将变得更加明显，附图中：
图1是示出根据本公开的实施例的时钟产生电路的框图。
图2是示出根据本公开的实施例的图1的倍频器的框图。
图3是示出根据本公开的实施例的图2的倍频器的图。
图4是示出根据本公开的实施例的倍频器的框图。
图5是示出根据本公开的实施例的图4的倍频器的操作的时序图。
图6是示出根据本公开的实施例的图4的脉宽控制电路的框图。
图7是示出图4的脉宽控制电路的操作的时序图。
图8是示出根据本公开的实施例的图4的脉宽控制电路的操作的流程图。
图9是示出根据本公开的实施例的图4的第一延迟电路、第二延迟电路和延迟控制器的框图。
图10是示出根据本公开的实施例的图4的延迟控制器的框图。
图11和图12是示出根据本公开的实施例的图4的延迟控制器的操作的时序图。
图13是示出了本公开的时钟产生电路的功耗的图表。
图14是示出根据本公开的实施例的第一延迟电路、第二延迟电路和延迟控制器的框图。
图15是示出根据本公开的实施例的第一延迟电路、第二延迟电路和延迟控制器的框图。
图16是示出根据本公开的实施例的图15的第二延迟电路的操作的时序图。
图17是示出根据本公开的实施例的倍频器的框图。
图18是示出根据本公开的实施例的倍频器的框图。
图19是示出根据本公开的实施例的图18的第三二倍频器的框图。
图20是示出根据本公开的实施例的图19的第三二倍频器的操作的时序图。
图21是示出根据本公开的实施例的第三二倍频器的框图。
图22是示出根据本公开的实施例的电子系统的框图。
图23是示出根据本公开的实施例的无线通信设备的框图。
图24是示出根据本公开的实施例的应用处理器的框图。
具体实施方式
在下文中，将参考附图描述本公开的实施例。
在下文中，将参考图1至图3描述时钟产生电路10。
图1是示出根据本公开的实施例的时钟产生电路的框图。图2是示出图1的倍频器的框图。图3是示出图2的倍频器的图。
参考图1，时钟产生电路10可以包括时钟产生器100和倍频器200。倍频器200(例如，倍增器电路(multiplier circuit))可以连接到时钟产生器100。
时钟产生器100可以从倍频器200接收第三时钟信号S3，并且可以基于第三时钟信号S3产生具有特定频率的输出时钟信号Sout。例如，时钟产生器100可以包括锁相环(phaselocked loop，PLL)，但是本公开的实施例不限于此。此外，在一些实施例中，时钟产生器100可以被实现为通过半导体工艺制造的一个集成电路，并且可以包括至少一个包括集成电路的半导体封装，和其上封装有半导体封装的板。
时钟产生器100可以包括相位频率检测器(PFD)110、电压产生器120、压控振荡器(voltage controlled oscillator，VCO)130和分频器140(例如，分频器电路)。相位频率检测器110可以用相位检测器代替。压控振荡器130可以实现为环形VCO。输入时钟信号Sin可以以特定频率振动。例如，晶体振荡器可以产生输入时钟信号Sin，并向倍频器200提供所产生的输入时钟信号Sin。此外，输出时钟信号Sout可以具有电路所需的频率，即目标频率。也就是说，时钟产生电路10可以产生具有时钟产生电路10所需的抖动(jitter)特性的输出时钟信号Sout。
相位频率检测器110可以接收从倍频器200提供的第三时钟信号S3，并且可以接收来自分频器140的分频的时钟信号S_DIV。相位频率检测器110可以检测第三时钟信号S3和分频的时钟信号S_DIV的相位差和频率差，并且可以产生与检测到的相位差和频率差相对应的检测信号Det。例如，检测信号Det可以包括上升信号和下降信号。此外，当第三时钟信号S3的频率与分频的时钟信号S_DIV的频率相匹配时，相位频率检测器110可以根据第三时钟信号S3和分频的时钟信号S_DIV之间的相位差的符号来激活上升信号或下降信号。
电压产生器120可以从相位频率检测器110接收检测信号Det，并且可以基于检测信号Det产生控制电压Vctrl。控制电压Vctrl可以具有取决于由检测信号Det指示的相位差的振幅。例如，电压产生器120可以包括电荷泵和环路滤波器。当分频的时钟信号S_DIV的相位落后于第三时钟信号S3时，电压产生器120可以增加控制电压Vctrl的电平，并且当第三时钟信号S3的相位落后于分频的时钟信号S_DIV时，电压产生器120可以降低控制电压Vctrl的电平。因此，在环路被锁定的状态下，电压产生器120可以产生一定振幅的控制电压Vctrl。例如，当分频的时钟信号S_DIV与第三时钟信号S3同相时，环路可以被锁定。
压控振荡器130可以接收控制电压Vctrl，并且可以基于控制电压Vctrl，产生具有频率的输出时钟信号Sout。
输出时钟信号Sout可以被反馈到分频器140，并且分频器140可以对反馈输出时钟信号Sout进行分频以产生分频的时钟信号S_DIV。分频器140还可以向相位频率检测器110提供所产生的分频的时钟信号S_DIV。例如，分频器140可以根据第三时钟信号S3的频率和输出时钟信号Sout的目标频率之间的比率来分频输出时钟信号Sout。
倍频器200可以从外部接收输入时钟信号Sin，并且可以基于输入时钟信号Sin输出第三时钟信号S3。在这种情况下，第三时钟信号S3的频率可以大于输入时钟信号Sin的频率。也就是说，倍频器200可以增加输入时钟信号Sin的频率。倍频器200可以向时钟产生器100提供频率大于输入时钟信号Sin的频率的第三时钟信号S3，从而降低包括PLL电路的时钟产生器100中产生的噪声。尽管倍频器200被示为与时钟产生器100分离，但是在另一实施例中，倍频器200可以被实现为被包括在时钟产生器100中。
参考图2和图3，倍频器200可以包括第一二倍频器(frequency doubler)220(例如，二倍器电路(doubler circuit)或第一倍频器)、第二二倍频器240(例如，二倍器电路或第二倍频器)和延迟控制器260(例如，控制电路)。
第一二倍频器220可以接收输入时钟信号Sin，并将输入时钟信号Sin转换成第二时钟信号S2。第一二倍频器220可以基于来自延迟控制器260的第一控制信号CS1将输入时钟信号Sin转换成第二时钟信号S2。第一二倍频器220可以向第二二倍频器240提供所产生的第二时钟信号S2。在这种情况下，输入时钟信号Sin可以具有第一频率f1，并且第二时钟信号S2可以具有第二频率f2。在实施例中，第二频率f2大于第一频率f1。例如，第二频率f2可以是第一频率f1的两倍。也就是说，第一二倍频器220可以输出频率是输入时钟信号Sin的频率的两倍的第二时钟信号S2。
第二二倍频器240可以从第一二倍频器220接收第二时钟信号S2，并且可以将第二时钟信号S2转换成第三时钟信号S3。第二二倍频器240可以基于来自延迟控制器260的第二控制信号CS2将第二时钟信号S2转换成第三时钟信号S3。第二二倍频器240可以向时钟产生器100提供所产生的第三时钟信号S3。第三时钟信号S3可以具有第三频率f3。在实施例中，第三频率f3大于第一频率f1和第二频率f2。例如，第三频率f3可以是第二频率f2的两倍，并且可以是第一频率f1的四倍。也就是说，第二二倍频器240可以输出频率是第二时钟信号S2的频率的两倍的第三时钟信号S3。此外，第二二倍频器240可以向延迟控制器260提供通过监视第三时钟信号S3所产生的第二比较信号VC2。第二比较信号VC2可以以电压的形式实现，并且可以包括关于第二时钟信号S2的信息。
延迟控制器260可以基于从第二二倍频器240接收的第二比较信号VC2来产生第一控制信号CS1和第二控制信号CS2。延迟控制器260可以向第一二倍频器220提供第一控制信号CS1，并向第二二倍频器240提供第二控制信号CS2，以控制第一二倍频器220和第二二倍频器240。尽管延迟控制器260被示为与第一二倍频器220和第二二倍频器240分离，但是延迟控制器260可以被实现为第一二倍频器220和第二二倍频器240的一部分。这将在后面更详细地描述。
在下文中，将参考图4和图13描述倍频器200。
图4是示出根据本公开的实施例的倍频器的框图。图5是示出图4的倍频器的操作的时序图。
参考图4，第一二倍频器220可以包括脉宽控制(PWC)电路221、第一延迟电路222、异或门(XOR)223和第一监视电路MC1。
脉宽控制电路221可以接收输入时钟信号Sin，并基于第一比较信号VC1控制输入时钟信号Sin的占空比(duty cycle)。在这种情况下，占空比可以指示信号周期中逻辑高与逻辑低所占的比率。例如，当信号的周期是1秒，并且信号的逻辑高占据的时间是0.5秒时，相应信号的占空比可以是0.5。占空比可以表示为占空比率，但是本文使用术语占空比。脉宽控制电路221可以输出控制输入时钟信号Sin的占空比的第一时钟信号S1。例如，输入时钟信号Sin的占空比不需要为50％，但是第一时钟信号S1的占空比可以对应于大约50％。参考图5，第一时钟信号S1具有第一频率f1和第一周期T1。第一时钟信号S1的占空比可以是第一时间间隔TA/第一周期T1。由脉宽控制电路221控制的第一时钟信号S1的占空比可以是50％。
第一延迟电路222可以接收并延迟第一时钟信号S1，以产生第一延迟时钟信号S1’。第一延迟电路222可以基于从延迟控制器260接收的第一控制信号CS1来延迟第一时钟信号S1。也就是说，第一延迟电路222可以由延迟控制器260控制。第一延迟时钟信号S1’可以与第一时钟信号S1相差多达第二时间间隔TB。也就是说，第一时钟信号S1可以被延迟第二时间间隔TB，以产生第一延迟时钟信号S1’。第一延迟时钟信号S1’可以以与第一时钟信号S1相同的方式具有第一频率f1和第一周期T1，但是本公开的实施例不限于此。第一延迟电路222可以向异或门223提供所产生的第一延迟时钟信号S1’。
异或门223可以从脉宽控制电路221接收第一时钟信号S1，并且可以从第一延迟电路222接收第一延迟时钟信号S1’。异或门223可以由多个晶体管组成，以执行异或计算。也就是说，异或门223可以使用第一时钟信号S1和第一延迟时钟信号S1’执行异或计算。结果，异或门223可以输出第二时钟信号S2。第二时钟信号S2具有第二频率f2和第二周期T2。在实施例中，第二频率f2是第一频率f1的两倍。在本公开的实施例中，第二时钟信号S2的占空比保持在50％。也就是说，根据第一延迟电路222产生的第一延迟时钟信号S1’，第二时钟信号S2的占空比可以保持在50％。因此，从第一二倍频器220输出的第二时钟信号S2的占空比可以保持在50％。然而，根据本公开的实施例不限于此。
第一监视电路MC1可以包括第一分频器224、第一电阻器R1和R1’、第一电容器C1和第一比较器225(例如，比较器电路或运算放大器)。第一分频器224可以接收并分频第二时钟信号S2，以产生第二分频的时钟信号S2_DIV。可以通过第一电阻器R1和R1’以及第一电容器C1来产生分频的第二时钟信号S2_DIV的占空比信息。由第一分频器224产生的第二分频的时钟信号S2_DIV可以具有等于第三时间间隔TC的逻辑高时段。此时，可以根据第二时钟信号S2的上升沿产生第二分频的时钟信号S2_DIV。例如，第二分频的时钟信号S2_DIV的频率可以等于第一时钟信号S1的频率。也就是说，第一监视电路MC1可以分频第二时钟信号S2以监视第一时钟信号S1。
第一比较器225可以接收并比较来自第一分频器224的多个第二分频的时钟信号S2_DIV。通过第一电阻器R1和R1’以及第一电容器C1产生的第二分频的时钟信号S2_DIV的占空比信息可以作为电压传送到第一比较器225，并且第一比较器225可以比较这些电压。当一个第二分频的时钟信号S2_DIV大于其他第二分频的时钟信号S2_DIV时，第一比较器225可以输出1，而当一个第二分频的时钟信号S2_DIV小于其他第二分频的时钟信号S2_DIV时，第一比较器225可以输出0。也就是说，从第一比较器225输出的第一比较信号VC1可以对应于该值。第一比较信号VC1可以包括关于第一时钟信号S1的占空比的信息。第一比较信号VC1可以被传送到脉宽控制电路221，由此对第一时钟信号S1的反馈可以被执行。
图6是示出图4的脉宽控制电路的框图。图7是示出图4的脉宽控制电路的操作的时序图。图8是示出图4的脉宽控制电路的操作的流程图。
参考图6，脉宽控制电路221可以包括逐次逼近寄存器(successiveapproximation register，SAR)电路230、数字控制电路231、模拟控制电路232、第一开关SW1和第一开关SW1’。第一开关SW1和第一开关SW1’可以从第一监视电路MC1接收第一比较信号VC1，并且可以根据第一开关控制信号SWC1选择性地将第一比较信号VC1传送到SAR电路230和模拟控制电路232。例如，当第一开关控制信号SWC1为0时，第一比较信号VC1可以被提供给SAR电路230，并且当第一开关控制信号SWC1为1时，第一比较信号VC1可以被提供给模拟控制电路232。
SAR电路230可以基于第一比较信号VC1向数字控制电路231提供具有多个位的控制信号CS，以控制输入时钟信号Sin的占空比。
参考图6和图8，SAR电路230确定第一电压VP1是否大于第二电压VN1(S310)。SAR电路230可以开始按照最高有效位(most significant bit，MSB)的顺序比较所产生的代码。当第一电压VP1大于第二电压VN1时(S310-是)，第一比较器225可以输出1(S311)，并且已经接收到为1的第一比较信号VC1的SAR电路230可以将代码的当前位保持为1，并且产生代码的下一位为1(S312)。当第一电压VP1不大于第二电压VN1时(S310-否)，第一比较器225可以输出0(S313)，并且已经接收到为0的第一比较信号VC1的SAR电路230可以将代码的当前位改变为0，并且可以产生代码的下一位为1(S314)。也就是说，如图7所示，当第一电压VP1小于第二电压VN1时，第一比较器225可以输出0，并且SAR电路230可以产生代码0。
从SAR电路230向数字控制电路231提供的控制信号CS可以包括多个位。在这种情况下，控制信号CS可以对应于由SAR电路230产生的代码。例如，在图7的情况下，控制信号CS的MSB可以是与1相对应的代码。
数字控制电路231基于所产生的代码执行粗略调谐(S315)。例如，当所产生的代码是1时，数字控制电路231可以基于该代码控制输入时钟信号Sin的占空比。也就是说，数字控制电路231可以产生具有基于从SAR电路提供的控制信号CS控制的占空比的输入时钟信号Sin’。在这种情况下，控制信号CS可以是与六位相对应的代码，并且数字控制电路231可以通过六次占空比控制来输出输入时钟信号Sin’。
在执行粗略调谐之后，模拟控制电路232可以基于输入时钟信号Sin’执行精细调谐，以控制第一时钟信号S1的占空比(S316)。例如，模拟控制电路232可以使用模拟电压精确控制输入时钟信号Sin’。由于输入时钟信号Sin’的近似占空比是通过数字控制电路231来控制的，所以模拟控制电路232可以仅通过轻微的控制来输出第一时钟信号S1。也就是说，模拟控制电路232可以使用更少的功率，并且可以减少所产生的噪声。此时，模拟控制电路232可以从第一比较器225接收信号。此时，第一比较器225可以作为放大器工作。此外，当模拟控制电路232从第一比较器225接收信号时，模拟控制电路232可以连接到第三电容器C1’。
通过上述过程，脉宽控制电路221可以产生占空比已被控制的第一时钟信号S1。在这种情况下，第一时钟信号S1的占空比可以是50％。脉宽控制电路221可以基于输入时钟信号Sin和第一时钟信号S1来控制占空比，输入时钟信号Sin和第一时钟信号中的每一个都具有第一频率f1。也就是说，脉宽控制电路221可以基于第一频率f1消耗功率。
返回参考图4，第二二倍频器240可以连接到第一二倍频器220。第二二倍频器240可以接收第二时钟信号S2。
第二二倍频器240可以包括第二延迟电路242、异或门243和第二监视电路MC2。第二二倍频器240不包括像第一二倍频器220的脉宽控制电路221那样的脉宽控制电路。也就是说，第二二倍频器240不执行控制第二时钟信号S2的占空比的操作。由于第二二倍频器240不包括控制第二时钟信号S2的占空比的脉宽控制电路，所以可以降低第二二倍频器240的功耗。
第二延迟电路242可以接收第二时钟信号S2。此外，第二延迟电路242可以直接连接到第一二倍频器220。也就是说，第二延迟电路242可以直接连接到第一二倍频器220的异或门223。也就是说，第二二倍频器240在第二延迟电路242和异或门223之间不包括其他模块。
第二延迟电路242可以基于第二控制信号CS2延迟第二时钟信号S2，以产生第二延迟时钟信号S2’。第二延迟电路242可以基于从延迟控制器260接收的第二控制信号CS2来延迟第二时钟信号S2。也就是说，第二延迟电路242可以由延迟控制器260控制。第二延迟电路242可以向异或门243提供所产生的第二延迟时钟信号S2’。
异或门243可以直接连接到第一二倍频器220。也就是说，异或门243可以直接连接到第一二倍频器220的异或门223。此外，异或门243可以直接连接到第二延迟电路242。也就是说，第二二倍频器240在异或门243和异或门223之间不包括其他模块。
异或门243可以从第二延迟电路242接收第二延迟时钟信号S2’，并且可以从第一二倍频器220接收第二时钟信号S2。异或门243可以由多个晶体管组成，以执行异或计算。也就是说，异或门243可以使用第二时钟信号S2和第二延迟时钟信号S2’执行异或计算。结果，异或门243可以输出第三时钟信号S3。第三时钟信号S3具有第三频率f3和第三周期T3。在实施例中，第三频率f3是第二频率f2的两倍。在本公开的实施例中，第三时钟信号S3的占空比可以保持在50％。也就是说，根据第二延迟电路242产生的第二延迟时钟信号S2’，第三时钟信号S3的占空比可以保持在50％。然而，本公开的实施例不限于此，并且第三时钟信号S3的占空比不需要为50％。
第二监视电路MC2可以包括第二分频器244、第二电阻器R2和R2’、第二电容器C2和第二比较器245。第二分频器244可以接收并分频第三时钟信号S3。分频的第三时钟信号S3的占空比信息可以通过第二电阻器R2和R2’以及第二电容器C2产生。由第二分频器244产生的分频的时钟信号的频率可以与第二时钟信号S2的频率相同。因此，第二监视电路MC2可以分频第三时钟信号S3以监视第二时钟信号S2。
第二比较器245可以接收并比较来自第二分频器244的多个分频的时钟信号。第二比较器245可以向延迟控制器260提供第二比较信号VC2。第二比较信号VC2可以包括关于第二时钟信号S2的占空比的信息。因此，由于延迟控制器260基于第二比较信号VC2控制第一时钟信号S1和第二时钟信号S2的延迟量，所以对第二和第三时钟信号S2和S3的反馈可以被执行。这将被更详细地描述。
图9是示出图4的第一延迟电路、第二延迟电路和延迟控制器的框图。图10是示出图4的延迟控制器的框图。图11和图12是示出图4的延迟控制器的操作的时序图。
参考图9，第一延迟电路222可以包括数字延迟电路222a和模拟延迟电路222b。第二延迟电路242可以包括数字延迟电路242a。延迟控制器260可以包括累加(ACC)电路261、第二开关SW2和第二开关SW2’。第二开关SW2和第二开关SW2’可以由第二开关控制信号SWC2控制。例如，当第二开关控制信号SWC2为0(零或逻辑低)时，第二比较信号VC2可通过第二开关SW2传送到累加电路261，并且当第二开关控制信号SWC2为1(或逻辑高)时，第二比较信号VC2可通过第二开关SW2’传送到模拟延迟电路222b。
延迟控制器260可以包括累加电路261，并且可以输出第一控制信号CS1来控制第一延迟电路222，以及输出第二控制信号CS2来控制第二延迟电路242。例如，第一延迟电路222可以基于从累加电路261输出的第一控制信号CS1来延迟第一时钟信号S1，以产生第一延迟时钟信号S1’。第二延迟电路242可以基于从累加电路261输出的第二控制信号CS2来延迟第二时钟信号S2，以产生第二延迟时钟信号S2’。此时，第一控制信号CS1可以对应于5位，第二时钟信号CS2可以对应于4位。然而，本公开的实施例不限于此。
参考图10，第一延迟电路222和延迟控制器260通过累加第一时钟信号S1的延迟量来执行粗略调谐(S320)。参考图9和图11，第一时钟信号S1可以被输入到第一延迟电路222，然后被转换成第一延迟时钟信号S1’。也就是说，数字延迟电路222a可以基于第一控制信号CS1产生第一延迟时钟信号S1’。第一延迟时钟信号S1’可以是从第一时钟信号S1延迟多达第二时间间隔TB的信号。此时，第二时间间隔TB可以与由来自累加电路261的第一控制信号CS1控制的值相对应。第一二倍频器220可以基于第一时钟信号S1和第一延迟时钟信号S1’产生第二时钟信号S2。在实施例中，第二时钟信号S2具有小于50％的占空比。
第二时钟信号S2可以被输入到第二延迟电路242，然后被转换成第二延迟时钟信号S2’。也就是说，数字延迟电路242a可以基于第二控制信号CS2产生第二延迟时钟信号S2’。第二延迟时钟信号S2’可以是从第二时钟信号S2延迟多达第四时间间隔TD的信号。在这种情况下，第四时间间隔TD可以与由来自累加电路261的第二控制信号CS2控制的值相对应，并且可以小于第二时间间隔TB。例如，第四时间间隔TD可以比第二时间间隔TB小两倍，但是本公开的实施例不限于此。
第二二倍频器240可以基于第二时钟信号S2和第二延迟时钟信号S2’产生第三时钟信号S3。此时，第三时钟信号S3可能不具有倍频器200期望的频率。由第二监视电路MC2产生的第三分频的时钟信号S3_DIV可以是与第二时钟信号S2相同的波形。也就是说，第三分频的时钟信号S3_DIV的占空比可以是第五时间间隔TE和第二周期T2的比值，该比值等于第二时钟信号S2的占空比。第二监视电路MC2可以使用所产生的第一电压VP2和第二电压VN2输出第二比较信号VC2。第二比较信号VC2可以包括关于第三分频的时钟信号S3_DIV的占空比或者第二时钟信号S2的占空比的信息。
累加电路261可以接收第二比较信号VC2，并且可以基于所接收的第二比较信号VC2来累加第一时钟信号S1和第二时钟信号S2的延迟量。例如，累加电路261可以向数字延迟电路222a和数字延迟电路242a提供第一控制信号CS1和第二控制信号CS2，以具有大于先前延迟量的延迟量，从而延迟第一时钟信号S1和第二时钟信号S2。
累加电路261确定第二时钟信号S2的占空比(DC)是否大于或等于50％(S321)。例如，累加电路261可以继续增加第一时钟信号S1的延迟量。参考图12，第一延迟电路222的数字延迟电路222a可以基于第一控制信号CS1产生第一延迟时钟信号S1’。在这种情况下，第一延迟时钟信号S1’的延迟量可以对应于第二时间间隔TB。图12中的第二时间间隔TB可以大于图11中的第二时间间隔TB。也就是说，第二时间间隔TB可以通过累加电路261的操作而增加。当第二时钟信号S2的占空比达到50％或更高时(S321-是)，第一延迟电路222基于第一时钟信号S1执行精细调谐，以控制第二时钟信号S2的占空比(S322)。例如，数字延迟电路222a不执行延迟操作，并且数字延迟电路222b可以仅对第一时钟信号S1执行延迟操作。在这种情况下，由于第一时钟信号S1被数字延迟电路222a调整到第一延迟时钟信号S1’，模拟延迟电路222b可以仅执行轻微控制。因此，第一延迟电路222可以消耗更少的功率，并且可以产生很少噪声或没有噪声。此时，模拟延迟电路222b可以从第二比较器245接收信号。此时，第二比较器245可以作为放大器工作。此外，当模拟延迟电路222b从第二比较器245接收信号时，模拟延迟电路222b可以连接到第四电容器C2’。另外，当所产生的第二时钟信号S2的占空比不大于50％时(S321-否)，第一延迟电路222和第二延迟电路242可以继续产生第一控制信号CS1和第二控制信号CS2。
参考图9和图12，第二时钟信号S2可以具有50％的占空比。也就是说，具有50％占空比的第二时钟信号S2可以根据第一延迟时钟信号S1’的产生而产生。数字延迟电路242a可以产生延迟多达第四时间间隔TD的第二延迟时钟信号S2’。第二延迟时钟信号S2’也可以由第二控制信号CS2产生。基于第二时钟信号S2和第二延迟时钟信号S2’产生的第三时钟信号S3可以具有50％的占空比，但是本公开的实施例不限于此。第三时钟信号S3可以具有不同于50％的占空比。在这种情况下，第三时钟信号S3可以具有第三频率f3和第三周期T3。在这种情况下，第三频率f3可以是第二频率f2的两倍或第一频率f1的四倍。
图13是示出了本公开的时钟产生电路的功耗的图表。
参考图13，时钟产生电路10的倍频器200可以消耗功率。在这种情况下，与每个项目左侧相对应的图表是串联连接两个二倍频器的四倍频器(frequency quadrupler)的功耗，并且与每个项目右侧相对应的图表是根据本公开的实施例的倍频器200的功耗。
参考图4，被包括在第一二倍频器220中的脉宽控制电路221可以基于第一时钟信号S1进行操作。也就是说，脉宽控制电路221可以基于第一频率f1操作，并且根据P＝C*V^2*f公式，脉宽控制电路221可以消耗与第一频率f1相对应的功率P。然而，第二二倍频器240不包括脉宽控制电路221。也就是说，第二二倍频器240不包括消耗与第二频率f2相对应的功率的脉宽控制电路221，并且仅包括消耗与第二频率f2相对应的功率的第二延迟电路242。
返回参考图13，根据本公开的实施例的倍频器200的脉宽控制电路221的功耗可以小于串联连接两个二倍频器的四倍频器的脉宽控制电路的功耗。此外，根据本公开的实施例的倍频器200的功耗可以小于包括其中两个二倍频器串联连接的四倍频器的倍频器的功耗。也就是说，根据本公开的实施例的倍频器200可以消耗更少的功率，因此可以减少噪声的出现。
在下文中，将参考图14描述根据另一实施例的延迟控制器260和第二延迟电路242。
图14是示出根据实施例的第一延迟电路、第二延迟电路和延迟控制器的框图。为了描述方便，将简要描述或省略与使用图1至图13描述的元件相同的元件。
参考图14，延迟控制器260还可以包括第二开关SW2”，并且第二延迟电路242还可以包括模拟延迟电路242b。当第二开关控制信号SWC2为1时，第二开关SW2”可以操作。也就是说，第二开关SW2”可以与第一开关SW2’同时操作，并且模拟延迟电路222b和模拟延迟电路242b可以同时操作。模拟延迟电路242b可以接收第二比较信号VC2，并且可以接收先前由数字延迟电路242a控制的第二时钟信号S2。模拟延迟电路242b可以基于第二比较信号VC2和第二时钟信号S2产生第二延迟时钟信号S2’。此时，由于从数字延迟电路242a传送的第二时钟信号S2的延迟量已经被控制，模拟延迟电路242b可以对第二时钟信号S2执行轻微的延迟控制，以产生第二延迟时钟信号S2’。此外，模拟延迟电路242b可以对第二时钟信号S2执行更精细的调谐，以产生第二延迟时钟信号S2’。
在下文中，将参考图15和图16描述根据另一实施例的延迟控制器260和第二延迟电路242。
图15是示出根据实施例的第一延迟电路、第二延迟电路和延迟控制器的框图。图16是示出图15的第二延迟电路的操作的时序图。为了描述方便，将简要描述或省略与使用图1至图13描述的元件相同的元件。
参考图15，第二延迟电路242可以包括模拟延迟电路242b，并且不包括数字延迟电路。也就是说，第二延迟电路242可以仅使用模拟延迟电路242b来延迟第二时钟信号S2，以产生第二延迟时钟信号S2’。
在这种情况下，延迟控制器260的累加电路261向第一延迟电路222提供第一控制信号CS1，但是不向第二延迟电路242提供控制信号。也就是说，延迟控制器260可以控制第一延迟电路222，但是不控制第二延迟电路242。例如，如图15所示，延迟控制器260不向第二延迟电路242提供第二控制信号CS2。
参考图16，第二时钟信号S2可以由延迟控制器260和第一延迟电路222控制，以具有50％的占空比。也就是说，第二时钟信号S2可以由数字延迟电路222a和模拟延迟电路222b产生和控制。第二延迟电路242可以延迟第二时钟信号S2，以产生第二延迟时钟信号S2’。在这种情况下，第二延迟时钟信号S2’可以是从第二时钟信号S2延迟多达第四时间周期TD’的信号。第二延迟电路242的模拟延迟电路242b可以延迟第二时钟信号S2，而不受延迟控制器260的控制。也就是说，输出的第二延迟时钟信号S2’可以由模拟延迟电路242b随机控制。
基于第二时钟信号S2和第二延迟时钟信号S2’所产生的第三时钟信号S3可以具有第三频率f3和第三周期T3。第三时钟信号S3的占空比不需要为50％。然而，可以仅使用第三时钟信号S3的上升沿，并且第三时钟信号S3保持第三频率f3，由此时钟产生器100可以通过接收和固定第三时钟信号S3来产生输出时钟信号Sout。在实施例中，固定第三时钟信号S3意味着保持第三时钟信号S3的频率。
在下文中，将参考图17描述根据实施例的倍频器200。
图17是示出根据实施例的倍频器的框图。为了描述方便，将简要描述或省略与使用图1至图13描述的元件相同的元件。
参考图17，倍频器200还可以包括复用器MUX。复用器MUX可以连接到第一二倍频器220和第二二倍频器240。复用器MUX可以从第一二倍频器220接收第二时钟信号S2，并从第二二倍频器240接收第三时钟信号S3。在这种情况下，第二时钟信号S2可以具有第二频率f2，并且第三时钟信号S3可以具有第三频率f3。复用器MUX可以输出所接收的第三时钟信号S3和第二时钟信号S2之一。复用器MUX可以向时钟产生器100提供第三时钟信号S3和第二时钟信号S2之一。因此，时钟产生器100可以接收具有第二频率f2的第二时钟信号S2，并且可以接收具有第三频率f3的第三时钟信号S3。
在下文中，将参考图18至图21描述根据实施例的倍频器200’。
图18是示出根据实施例的倍频器的框图。图19是示出图18的第三二倍频器的框图。图20是示出图19的第三二倍频器的操作的时序图。图21是示出根据实施例的第三二倍频器的框图。为了描述方便，将简要描述或省略与使用图1至图13描述的元件相同的元件。
参考图18，倍频器200’还可以包括第三二倍频器280和延迟控制器260’。第三二倍频器280可以连接到第一二倍频器220和第二二倍频器240。例如，第三二倍频器280可以连接到第二二倍频器240，以从第二二倍频器240接收第三时钟信号S3。此外，第三二倍频器280可以基于来自延迟控制器260’的第三控制信号CS3将第三时钟信号S3转换成第四时钟信号S4。在这种情况下，第四时钟信号S4的频率可以大于第三时钟信号S3的频率。
参考图19和图20，第三二倍频器280可以包括第三延迟电路282和异或门283。
第三延迟电路282可以直接连接到第二二倍频器240。也就是说，第三延迟电路282可以直接连接到第二二倍频器240的异或门263，以接收第三时钟信号S3。在这种情况下，第三时钟信号S3可以具有第三频率f3和第三周期T3。此外，在这种情况下，第三时钟信号S3的占空比可以对应于50％。也就是说，第二二倍频器240可以将第三时钟信号S3的占空比维持在50％。第三延迟电路282可以使用从延迟控制器260’传送的第三控制信号CS3来延迟第三时钟信号S3，以输出第三延迟时钟信号S3’。在这种情况下，第三延迟时钟信号S3’可能比第三时钟信号S3延迟多达第六时间周期TF。延迟控制器260’可以基于第三分频的时钟信号S3_DIV产生第三控制信号CS3。在这种情况下，第三控制信号CS3可以对应于3位。
异或门283可以直接连接到第二二倍频器240和第三延迟电路282。异或门283可以从第二二倍频器240接收第三时钟信号S3，并且可以从第三延迟电路282接收第三延迟时钟信号S3’。异或门283可以对第三时钟信号S3和第三延迟时钟信号S3’执行异或计算，以产生第四时钟信号S4。在这种情况下，第四时钟信号S4可以具有50％的占空比，但是本公开的实施例不限于此。第四时钟信号S4具有第四频率f4和第四周期T4。第四频率f4可以是第三频率f3的两倍。也就是说，第四频率f4可以是第一频率f1的八倍。结果，倍频器200’可以产生具有第四频率f4的第四时钟信号S4，第四频率f4与输入时钟信号Sin的第一频率f1的八倍相对应。因此，由于第四时钟信号S4导致的噪声的产生可以被进一步减少。
参考图21，第三二倍频器280不从延迟控制器260’接收第三控制信号CS3。也就是说，延迟控制器260或延迟控制器260’只控制第一二倍频器220和第二二倍频器240，而不控制第三二倍频器280。第三延迟电路282的第三时钟信号S3的延迟量不需要由延迟控制器260’控制。此时，第三时钟信号S3的占空比可以保持在50％。也就是说，在延迟控制器260’的控制下，第二二倍频器240可以将第三时钟信号S3的占空比保持在50％。即使在这种情况下，从第三二倍频器280输出的第四时钟信号S4可以具有第四频率f4。
在下文中，将参考图22描述根据本公开的实施例的电子系统500。
图22是示出根据一些实施例的电子系统的框图。为了描述方便，将简要描述或省略与使用图1至图13描述的元件相同的元件。
参考图22，电子系统500可以是各种电子设备。当电子系统500对应于移动设备时，电子系统500可以是各种电子设备，诸如移动电话、智能电话、平板个人计算机(PC)、膝上型计算机、个人数字助理(PDA)、便携式多媒体播放器(PMP)、数码相机、音乐播放器、便携式游戏控制台和导航系统。
电子系统500可以包括时钟产生器510，该时钟产生器包括根据上述实施例实现的时钟产生电路10，并且还可以包括射频IC(RFIC)520、应用处理器(AP)530、通信处理器540、图像传感器550和智能卡560。然而，本公开的实施例不限于此，并且电子系统500可以仅包括上述组件的一部分，或者还可以包括其他附加组件。
在图22中，尽管时钟产生器510被示为共同设置在上述多个组件中，但是根据本公开的实施例的时钟产生器可以被单独设置以对应于多个组件中的每一个。根据一些实施例，时钟产生器510可以向一个或多个组件提供输出时钟信号，或者当时钟产生器510被多个组件时分使用时，时钟产生器可以顺序地向多个组件提供输出时钟信号。
从时钟产生器510产生的第一至第五输出时钟信号CLK1至CLK5可以分别提供给RFIC 520、AP 530、通信处理器540、图像传感器550和智能卡560。在这种情况下，第一至第五输出时钟信号CLK1至CLK5可以与由时钟产生电路10产生的输出时钟信号Sout相对应。此外，可以基于由倍频器200产生的具有第三频率f3的第三时钟信号S3来产生第一至第五输出时钟信号CLK1至CLK5。
RFIC 520、AP 530、通信处理器540、图像传感器550和智能卡560中的每一个可以包括使用来自时钟产生器510的第一至第五输出时钟信号CLK1至CLK5来执行信号处理的处理块(或电路)。例如，处理块可以包括模数转换(ADC)块、数模转换(DAC)块、接口块、数字块、调制解调器块、RF块等。此外，可以产生第一至第五输出时钟信号CLK1至CLK5，以针对RFIC 520、AP 530、通信处理器540、图像传感器550和智能卡560中的每一个所需的频率和抖动特性进行优化。例如，第一时钟信号CLK1和第二时钟信号CLK2可以具有相同的频率，并且具有彼此不同的抖动特性。此外，第一至第五输出时钟信号CLK1至CLK5中的至少一个根据时间具有相同的频率，但是其抖动特性可以变化。
在下文中，将参考图23描述根据本公开的实施例的无线通信设备600。
图23是示出根据一些实施例的无线通信设备的框图。为了描述方便，将简要描述或省略与使用图1至图13描述的部分重复的部分。
参考图23，无线通信设备600可以包括天线640，并且可以通过天线640发送或接收信号来与相关设备通信。其中无线通信系统600与相关设备通信的无线通信系统可以是使用蜂窝网络的无线通信系统，作为非限制性示例，诸如第五代(5G)无线系统、长期演进(LTE)系统、高级LTE系统、码分多址(CDMA)系统和全球移动通信系统(GSM)系统，或者可以是无线局域网(WLAN)系统或任何其他无线通信系统。
在实施例中，无线通信设备600可以包括信号处理器610、收发器620和收发双工器630。收发双工器630可以将通过天线640接收的信号作为RF输入信号RFin提供给收发器620，并且可以将从收发器620接收的RF输出信号RFout提供给天线640。
信号处理器610可以处理基带的收发信号。在一些实施例中，信号处理器610可以包括控制逻辑611，并且控制逻辑611可以控制收发器620。例如，控制逻辑611可以输出用于控制时钟产生器623的控制信号Ctrl_J。在这种情况下，时钟产生器623可以包括上述时钟产生电路10。
收发器620可以包括发送器621(例如，发送电路)、接收器622(例如，接收电路)和时钟产生器623，并且PLL被例示为时钟产生器623的示例。发送器621可以通过处理从信号处理器610接收的发送输入信号TXin来产生射频(RF)输出信号RFout。如图所示，发送器621可以包括可变增益放大器(VGA)、TX滤波器、TX混频器621_1和功率放大器(PA)，以处理发送输入信号TXin。接收器622可以处理RF输入信号RFin以产生接收输入信号RXin，从而向信号处理器610提供所产生的信号。为了处理RF输入信号RFin，接收器622可以包括低噪声放大器(LNA)、RX混频器622_1、可变增益放大器(VGA)和RX滤波器。
时钟产生器623可以产生具有用于采样发送输入信号TXin和RF输入信号RFin的频率的输出时钟信号，以向TX混频器621_1和RX混频器622_1提供所产生的输出时钟信号。时钟产生器623可以包括根据上述实施例的时钟产生电路10。
在下文中，将参考图24描述根据本公开的实施例的应用处理器700。
图24是示出根据本公开的实施例的应用处理器的框图。为了描述方便，将简要描述或省略与使用图1至图13描述的元件相同的元件。
参考图24，应用处理器700可以在片上系统(SoC)中实现，并且可以包括各种类型的电路块。作为示例，应用处理器700可以包括CPU 710、PLL 720和内部存储器730。应用处理器700还可以包括调制解调器模块740、全球导航卫星系统(GNSS)模块750和近场通信(NFC)模块760，作为用于执行不同类型的通信的模块的示例。除了图24所示的组件之外，应用处理器700还可以包括各种类型的通信模块，包括WLAN、蓝牙(BT)等。
CPU 710可以通过执行各种程序来控制应用处理器700的功能。此外，用于控制应用处理器700的操作的各种程序可以存储在内部存储器730中，并且可以由各种类型的处理器(诸如CPU 710、调制解调器模块740中的处理器和GNSS模块750中提供的处理器)执行。
PLL 720可以对应于根据上述实施例的时钟产生电路10。PLL 720可以向调制解调器模块740、GNSS模块750和NFC模块760提供输出时钟信号。尽管图24示出了在应用处理器700中提供一个PLL 720，但是可以在应用处理器700中提供多个PLL。
在总结详细描述时，本领域技术人员将意识到，在基本上不脱离本公开的原理的情况下，可以对这些实施例进行许多变化和修改。因此，本发明公开的实施例仅用于一般的和描述性的意义，而不是为了限制的目的。

Claims (20)

1.一种时钟产生电路，包括：
第一倍频器，被配置为基于具有第一频率的第一时钟信号产生具有第二频率的第二时钟信号；和
第二倍频器，被配置为基于所述第二时钟信号产生具有第三频率的第三时钟信号，
其中，所述第一倍频器包括：
脉宽控制电路，被配置为控制所述第一时钟信号的占空比；
第一延迟电路，被配置为接收所述占空比已被控制的所述第一时钟信号，并基于所述第二时钟信号的占空比来延迟所接收的第一时钟信号，以输出第一延迟时钟信号；和
第一异或门，被配置为对所述占空比已被控制的所述第一时钟信号和所述第一延迟时钟信号执行异或计算，以输出所述第二时钟信号，
其中，所述第二频率大于所述第一频率，并且所述第三频率大于所述第二频率。
2.根据权利要求1所述的时钟产生电路，其中，所述第二倍频器包括：
第二延迟电路，被配置为接收所述第二时钟信号，并延迟所述第二时钟信号以输出第二延迟时钟信号；
第二异或门，被配置为对所述第二时钟信号和所述第二延迟时钟信号执行异或计算，以输出所述第三时钟信号；和
监视电路，被配置为接收所述第三时钟信号以监视所述第二时钟信号的所述占空比。
3.根据权利要求2所述的时钟产生电路，其中，所述第一延迟电路包括：
数字延迟电路，被配置为基于来自所述监视电路的所述第二时钟信号的所述占空比来确定所述第一延迟时钟信号的延迟量；和
模拟延迟电路，被配置为确定所述第一延迟时钟信号的所述延迟量。
4.根据权利要求3所述的时钟产生电路，其中，所述第二时钟信号的所述占空比保持在50％。
5.根据权利要求3所述的时钟产生电路，其中，所述第二延迟电路基于来自所述监视电路的所述第二时钟信号的所述占空比来延迟所接收的第二时钟信号，以输出所述第二延迟时钟信号。
6.根据权利要求5所述的时钟产生电路，其中，所述第三时钟信号的占空比保持在50％。
7.根据权利要求1所述的时钟产生电路，还包括第三倍频器，所述第三倍频器被配置为基于所述第三时钟信号产生具有大于所述第一频率至所述第三频率的第四频率的第四时钟信号，其中，从所述第二倍频器输出的所述第三时钟信号的占空比保持在50％。
8.根据权利要求7所述的时钟产生电路，其中，所述第三倍频器接收所述第三时钟信号，并基于所述第二时钟信号的所述占空比延迟所接收的第三时钟信号，以输出所述第四时钟信号。
9.根据权利要求1所述的时钟产生电路，其中，所述第一倍频器包括监视电路，所述监视电路被配置为从所述第一异或门接收所述第二时钟信号，以监视所述第一时钟信号的所述占空比，并且
所述脉宽控制电路包括：
数字控制电路，被配置为基于来自所述监视电路的所述第一时钟信号的所述占空比来控制输入时钟信号的占空比；和
模拟控制电路，被配置为控制所述占空比已被控制的所述第一时钟信号的所述延迟量。
10.根据权利要求1所述的时钟产生电路，其中，所述脉宽控制电路和所述第一延迟电路通过使用具有所述第一频率的所述第一时钟信号来操作，并且所述第二倍频器通过使用具有所述第二频率的所述第二时钟信号来操作。
11.根据权利要求1所述的时钟产生电路，其中，所述第二频率是所述第一频率的两倍，并且所述第三频率是所述第二频率的两倍。
12.一种时钟产生电路，包括：
脉宽控制电路，被配置为控制具有第一频率的输入时钟信号的占空比，以输出第一时钟信号；
第一延迟电路，被配置为延迟所述第一时钟信号以输出第一延迟时钟信号；
第一异或门，被配置为对所述第一时钟信号和所述第一延迟时钟信号执行异或计算，以输出具有第二频率的第二时钟信号；
第二延迟电路，与所述第一异或门连接，并且被配置为延迟所述第二时钟信号以输出第二延迟时钟信号；和
第二异或门，与所述第一异或门连接，并且被配置为对所述第二时钟信号和所述第二延迟时钟信号执行异或计算，以输出具有第三频率的第三时钟信号，
其中，所述第二频率大于所述第一频率，并且所述第三频率大于所述第二频率。
13.根据权利要求12所述的时钟产生电路，其中，所述第一延迟电路基于所述第二时钟信号的占空比来延迟所述第一时钟信号，并且从所述第一异或门输出的所述第二时钟信号具有50％的占空比。
14.根据权利要求13所述的时钟产生电路，其中，所述第二延迟电路基于所述第二时钟信号的所述占空比来延迟所述第二时钟信号。
15.根据权利要求12所述的时钟产生电路，其中，所述脉宽控制电路控制所述输入时钟信号的占空比，以输出具有50％的占空比的第一时钟信号。
16.根据权利要求12所述的时钟产生电路，其中，所述脉宽控制电路和所述第一延迟电路通过使用具有所述第一频率的所述第一时钟信号来操作，并且所述第二延迟电路通过使用具有所述第二频率的所述第二时钟信号来操作。
17.根据权利要求12所述的时钟产生电路，还包括：
第三延迟电路，与所述第二异或门连接，并且被配置为延迟所述第三时钟信号以输出第三延迟时钟信号；和
第三异或门，与所述第二异或门连接，并且被配置为使用所述第三时钟信号和所述第三延迟时钟信号执行异或计算，以输出具有第四频率的第四时钟信号，
其中，所述第四频率大于所述第一频率至所述第三频率。
18.一种时钟产生电路，包括：
第一倍频器，被配置为接收具有第一频率的第一时钟信号并延迟所述第一时钟信号以输出具有第二频率的第二时钟信号；
第二倍频器，被配置为接收所述第二时钟信号并输出具有第三频率的第三时钟信号；和
延迟控制电路，被配置为基于所述第二时钟信号的占空比来确定所述第一倍频器的所述第一时钟信号的延迟量，以允许所述第二时钟信号的占空比达到50％，
其中，所述第二频率大于所述第一频率，并且所述第三频率大于所述第二频率。
19.根据权利要求18所述的时钟产生电路，其中，所述第二倍频器监视所述第三时钟信号，以向所述延迟控制电路提供关于所述第二时钟信号的占空比的信息。
20.根据权利要求18所述的时钟产生电路，其中，所述第二倍频器延迟所述第二时钟信号以输出所述第三时钟信号。
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