JP2006191372A - デュアルループｐｌｌおよび逓倍クロック発生装置 - Google Patents

Abstract

【課題】 初期起動においてロックアップ時間を短縮できるデュアルループＰＬＬ（Phase Looked Loop）を提供すること、および消費電力低減に寄与する逓倍クロック発生装置を提供すること。
【解決手段】 デュアルループＰＬＬは、位相を比較する位相比較器１を有する位相比較ループと、周波数を比較する周波数比較器７を有する周波数比較ループとを有するデュアルループＰＬＬを備え、周波数比較器７は、位相比較器１に用いる、外部基準クロックラインＣＬｅｘ１１から入力される基準クロック信号と異なる、キャリブレーションクロックラインＣＬｃａｌ１８から入力される入力信号を用いて周波数比較を行う。また、上記デュアルループＰＬＬを用いて、逓倍クロック発生装置を構成する。
【選択図】 図１

Description

本発明は、周波数比較ループと位相比較ループとを有するデュアルループＰＬＬ（Phase Looked Loop）、並びに、デュアルループＰＬＬを用いる逓倍クロック発生装置に関する。

従来、逓倍クロック発生装置等を構成するＰＬＬとして、周波数比較ループと位相比較器ループとを有し、電圧制御発振器のゲインを増加させずに広帯域な位相同期を得るデュアルループＰＬＬがある。例えば、非特許文献１にその一例が開示されている。

デュアルループＰＬＬは、広帯域化をしても、電圧制御発振器のゲインを小さくできるので、電圧制御発振器の入力電圧の変動が発振周波数に及ぼす影響を小さくできる利点を持つ。また、このデュアルループＰＬＬは、電圧制御発振器の特性が製造プロセスのばらつきによって変動しても、周波数比較により電圧制御発振器の特性を必要な特性に自立的に補正する機能を持っている。

図８は、従来のデュアルループＰＬＬの回路構成の一例を示す。図８に示すデュアルループＰＬＬは、位相比較器１ｐ、チャージポンプ２ｐ、位相比較ループ（Ｐ側）と周波数比較ループ（Ｆ側）とに切り替わる動作モード切替スイッチ３ｐ、ループフィルタ４ｐ、電圧制御発振器（ＶＣＯ）５ｐ、分周器６ｐ、周波数比較器７ｐ、アップダウンカウンタ８ｐ、ＶＣＯ特性制御回路９ｐ、基準電圧源（Ｖｒｅｆ）１０ｐ、外部基準クロックラインＣＬｅｘ１１ｐ、内部クロックラインＣＬｉｎ１２ｐ、周波数比較停止信号ラインＦＳＴＯＰ１３ｐ、ＰＬＬパワーオン制御ラインＰＯＮ１４ｐ、電圧制御発振器５ｐの出力ラインＯＵＴ１５ｐを備える。

以下、図８を参照しながら、デュアルループＰＬＬの動作を説明する。

先ず、デュアルループＰＬＬは、ＰＬＬパワーオン制御ラインＰＯＮ１４ｐにイネーブル信号を入力した状態で、動作モード切替スイッチ３ｐをＦ側にしてループフィルタ４ｐへの入力電圧を基準電圧源Ｖｒｅｆ１０ｐからの電圧として、位相比較器１ｐからのループをオープン状態とする。これにより、ループは周波数比較器７ｐ、アップダウンカウンタ８ｐ、ＶＣＯ特性制御回路９ｐ、電圧制御発振器５ｐおよび分周器６ｐを通る周波数比較ループが構成される。

前記周波数比較ループにおいて、電圧制御発振器５ｐの入力電圧には基準電圧源Ｖｒｅｆ１０ｐから一定の基準電圧が与えられ、電圧制御発振器５ｐは、周波数比較モードのみで動作する。この周波数比較モードでは、周波数比較器７ｐは、電圧制御発振器５ｐの出力周波数を分周器６ｐで分周した内部クロックラインＣＬｉｎ１２ｐの周波数と、外部基準クロックラインＣＬｅｘ１１ｐの周波数とを比較し、外部基準クロックラインＣＬｅｘ１１ｐの周波数が内部クロックラインＣＬｉｎ１２ｐの周波数よりも高い場合にはＵＰ信号を、低い場合にはＤＯＷＮ信号を出力する。ここで、ＵＰ信号とはアップダウンカウンタ８ｐのカウンタ値を上げるように動作させる信号であり、ＤＯＷＮ信号とは前記アップダウンカウンタ８ｐのカウンタ値を下げるように動作させる信号のことである。

アップダウンカウンタ８ｐは、前記周波数比較器７ｐからのＵＰ信号またはＤＯＷＮ信号を受けて、この信号に応じてカウント値を"１"だけ加算または減算する。ＶＣＯ特性制御回路９ｐは、前記アップダウンカウンタ８ｐのデジタル出力を受け、このデジタル出力値に応じて電圧制御発振器５ｐのＶ−Ｆ特性（入力電圧−出力周波数特性）をシフトさせて、電圧制御発振器５ｐの出力周波数を変化させる。これにより、内部クロックラインＣＬｉｎ１２ｐの周波数が増大もしくは減少して、外部基準クロックラインＣＬｅｘ１１ｐの周波数に近づくことになる。

前記の外部基準クロックラインＣＬｅｘ１１ｐと内部クロックラインＣＬｉｎ１２ｐとの周波数比較を行い、その結果に応じてアップダウンカウンタ８ｐのカウント値を変化させ、ＶＣＯ特性制御回路９ｐにより電圧制御発振器５ｐのＶ−Ｆ特性を変化させて内部クロックラインＣＬｉｎ１２ｐの周波数を外部基準クロックラインＣＬｅｘ１１ｐの周波数に近づけるという一連の動作は、この両周波数がほぼ一致し、周波数比較器７ｐから周波数比較停止信号ラインＦＳＴＯＰ１３ｐに信号が出力されるまで繰り返される。

周波数比較器７ｐから周波数比較停止信号ラインＦＳＴＯＰ１３ｐに周波数比較停止信号が出力されると、アップダウンカウンタ８ｐのカウント値は固定される。また、動作モード切替スイッチ３ｐは、Ｆ側からＰ側に切り替わり、チャージポンプ２ｐの出力側がループフィルタ４ｐの入力側に接続される。これにより、ループは、位相比較器１ｐ、チャージポンプ２ｐ、ループフィルタ４ｐ、電圧制御発振器５ｐおよび分周器６ｐを通る位相比較ループに切り替わる。

この位相比較ループでは、位相比較器１ｐは、外部基準クロックラインＣＬｅｘ１１ｐと内部クロックラインＣＬｉｎ１２ｐとの位相比較を行い、外部基準クロックラインＣＬｅｘ１１ｐの位相が内部クロックラインＣＬｉｎ１２ｐの位相に比べて速ければ、位相差に対応した時間だけＵＰ信号を出力し、遅ければ位相差に対応した時間だけＤＯＷＮ信号を出力する。チャージポンプ２ｐは、前記位相比較器１ｐからのＵＰ信号およびＤＯＷＮ信号に応じてループフィルタ４ｐを充電および放電する。ループフィルタ４ｐは、チャージポンプ２ｐからの充電および放電電流を積分して直流電圧に変換し、電圧制御発振器５ｐの入力電圧とする。この入力電圧により電圧制御発振器５ｐの出力周波数が変化させられる。

これらの一連の動作を繰り返すことにより、最終的に外部基準クロックラインＣＬｅｘ１１ｐの位相と内部クロックラインＣＬｉｎ１２ｐの位相とが同期して、電圧制御発振器５ｐの出力には、外部基準クロックラインＣＬｅｘ１１ｐに同期した信号（クロック）であって、その周波数がＮ逓倍（Ｎは分周器６ｐの分周比）された信号が得られる。
Ｙｉ−Ｃｈｅｎｇ Ｃｈａｎｇ， Ｅｄｗｉｎ Ｗ． Ｇｒｅｅｎｅｉｃｈ，"ＭＯＮＯＬＩＴＨＩＣ ＰＨＡＳＥ−ＬＯＣＫＥＤ ＬＯＯＰ ＣＩＲＣＵＩＴＳ ＷＩＴＨ ＣＯＡＲＳＥ−ＳＴＥＥＲＩＮＧ ＡＣＱＵＩＳＩＴＩＯＮ ＡＩＤ" Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ， １９９９． ４２ｎｄ Ｍｉｄｗｅｓｔ Ｓｙｍｐｏｓｉｕｍ ｏｎ ， Ｖｏｌｕｍｅ： １ ， １９９９ Ｐａｇｅ（ｓ）： ２８３ −２８６ ｖｏｌ． １

しかしながら、従来のデュアルループＰＬＬによる逓倍クロック発生装置では、周波数比較と位相比較を同一の基準クロックで実施しており、デュアルループＰＬＬ初期起動時においては、周波数比較動作および位相比較動作を行うことになり、ロックアップ時間が増大する。またロックアップ時間が増大すると消費電力の増大要因ともなる。携帯通信機器などのディジタルシステムにおいては、システムの消費電力を低減する手法としてクロックを間欠動作させる手法があるが、デュアルループＰＬＬを間欠動作させる場合、ロックアップ時間の短縮が課題となる。

本発明は、かかる点に鑑みてなされたものであり、初期起動においてロックアップ時間を短縮できるデュアルループＰＬＬを提供すること、および消費電力低減に寄与する逓倍クロック発生装置を提供することを目的とする。

本発明のデュアルループＰＬＬは、位相を比較する位相比較器を有する位相比較ループと、周波数を比較する周波数比較器を有する周波数比較ループとを備える構成を採り、前記周波数比較器は、前記位相比較器に用いる基準クロック入力信号と異なる入力信号を用いて周波数比較を行う。

本発明によれば、初期起動においてロックアップ時間を短縮できるデュアルループＰＬＬを提供すること、および消費電力低減に寄与する逓倍クロック発生装置を提供することができる。

以下、本発明の実施の形態について図面を参照して詳細に説明する。

（実施の形態１）
図１は、本発明の実施の形態１に係るデュアルループＰＬＬの構成の一例を示す図である。図１に示すデュアルループＰＬＬは、初期起動における周波数比較動作を位相比較に用いる基準クロック信号と異なる入力信号であらかじめ実施できる構成を具備する。

図１に示すデュアルループＰＬＬは、位相比較ループと周波数比較ループとを備える。位相比較ループは、位相比較器１、チャージポンプ２、位相比較ループ（Ｐ側）と周波数比較ループ（Ｆ側）とに切り替わる動作モード切替スイッチ３、ループフィルタ４、電圧を制御してクロックを発振する電圧制御発振器（ＶＣＯ）５、位相比較ループ内の第１の分周器６とから形成される。

また、周波数比較ループは、周波数比較器７、アップダウンカウンタ８、ＶＣＯ特性制御回路９、周波数比較ループ内の第２の分周器１６、並びに、前記電圧制御発振器５とから形成される。

さらに、図１に示すデュアルループＰＬＬは、基準電圧源Ｖｒｅｆ１０、外部基準クロックラインＣＬｅｘ１１、位相比較ループで用いる内部クロックラインＣＬｉｎ１２、周波数比較停止信号ラインＦＳＴＯＰ１３、ＰＬＬパワーオン制御ラインＰＯＮ１４、電圧制御発振器５の出力ラインＯＵＴ１５、周波数比較ループで用いる内部クロックラインＣＬｉｎ（２）１７、キャリブレーションクロックラインＣＬｃａｌ１８、リセット信号ラインＮＲ１９を備える。

周波数比較ループに第２の分周器１６を具備し、外部基準クロック信号と異なる信号であるキャリブレーションクロックラインＣＬｃａｌ１８を具備して外部基準クロックラインＣＬｅｘ１１からの信号入力を停止した状態でＰＬＬの周波数比較動作（ＰＬＬキャリブレーション動作）を実施できる。

すなわち、外部基準クロックラインＣＬｅｘ１１は、位相比較動作に用いられる基準クロックを入力するラインであり、キャリブレーションクロックラインＣＬｃａｌ１８は、周波数比較動作に用いられる基準クロックを入力するラインである。また、第１の分周器６は、位相比較ループ内部クロックラインＣＬｉｎ１２からの信号と外部基準クロックラインＣＬｅｘ１１から入力される信号との周波数が一致するように調整する。第２の分周器１６は、周波数比較ループ内部クロックラインＣＬｉｎ（２）１７からの信号とキャリブレーションクロックラインＣＬｃａｌ１８から入力される信号との周波数が一致するように調整する。

次いで、本実施の形態におけるＰＬＬ位相比較ループの構成および機能について図面を参照しながら説明する。図１において、ＰＬＬパワーオン制御ラインＰＯＮ１４にイネーブル信号"１"を入力した状態で、位相比較器１は、外部基準クロックラインＣＬｅｘ１１と内部クロックラインＣＬｉｎ１２の信号の両立ち上がりエッジもしくは両立ち下がりエッジを比較する。位相比較器１は、その比較結果であるＵＰ信号およびＤＯＷＮ信号をチャージポンプ２に入力する。

チャージポンプ２は、前記位相比較器１からのＵＰ信号およびＤＯＷＮ信号に応じてループフィルタ４を充電および放電する。ここでＵＰ信号とは電圧制御発振器５の出力周波数を上げるようにチャージポンプを動作させる信号であり、ＤＯＷＮ信号とは前記電圧制御発振器５の出力周波数を下げるようにチャージポンプを動作させる信号のことである。チャージポンプ２の出力は動作モード切替スイッチ３の入力に接続される。

動作モード切替スイッチ３は、Ｐ側とＦ側のいずれかが選択される。Ｐ側が選択された場合、チャージポンプ２の出力をループフィルタ４の入力に接続し位相比較ループを形成する。またＦ側が選択された場合、ループフィルタ４の入力を基準電圧源Ｖｒｅｆ１０に固定し周波数比較ループを形成する。

動作モード切替スイッチ３の初期状態はＦ側が選択されており、アップダウンカウンタ８からの周波数一致信号ＦＳＴＯＰ１３を制御信号として、Ｆ側からＰ側に切り替える機能を有している。さらに動作モード切替スイッチ３の出力側にはループフィルタ４が接続され、このループフィルタ４の出力は電圧制御発振器５に入力されて、その入力電圧により電圧制御発振器５の出力周波数を変化させる。

ループフィルタ４は、チャージポンプ２からの充電および放電電流を積分して直流電圧に変換し、電圧制御発振器５の入力電圧とする。この入力電圧により電圧制御発振器５の出力周波数が変化させられる。

電圧制御発振器５の出力信号は第１の分周器６により分周されて内部クロックラインＣＬｉｎ１２を介して位相比較器１に入力され、位相比較器１により再度外部基準クロックラインＣＬｅｘ１１の信号と比較される。すなわち位相比較ループは、動作モード切替スイッチ３がＰ側のときにデュアルループＰＬＬとして引き込み動作およびロック動作を行い、外部基準クロックラインＣＬｅｘ１１からの入力信号をＮ逓倍（Ｎは分周器６の分周比）して出力ラインＯＵＴ１５から出力する。

次に、本実施の形態における周波数比較ループの構成および機能について図面を参照しながら説明する。

図１において、周波数比較器７は、リセット信号ラインＮＲ１９により初期化され、キャリブレーションクロックラインＣＬｃａｌ１８からの信号と、電圧制御発振器５の出力を第２の分周器１６で分周した信号とを入力し、この両クロックの周波数を比較する。周波数比較器７は、比較結果の信号としてＵＰ信号又はＤＯＷＮ信号を出力する。ここで、ＵＰ信号とはアップダウンカウンタ８のカウンタ値を上げるように動作させる信号であり、ＤＯＷＮ信号とは前記アップダウンカウンタ８のカウンタ値を下げるように動作させる信号のことである。周波数比較器７は、アップダウンカウンタ８を動作させるクロック信号ＣＫを出力し、アップダウンカウンタ８から出力される周波数比較停止信号ラインＦＳＴＯＰ１３の信号を受けて周波数比較を停止する。

アップダウンカウンタ８は、リセット信号ラインＮＲ１９により初期化され、周波数比較器７のＵＰ信号およびＤＯＷＮ信号を受けてカウント値を更新する。

ＶＣＯ特性制御回路９は、前記アップダウンカウンタ８のカウント値を受け、このカウント値に基づいて、電圧制御発振器５のＶ−Ｆ特性（入力電圧−出力周波数特性）を制御する。

電圧制御発振器５の出力信号は、第２の分周器１６により分周され内部クロックラインＣＬｉｎ（２）１７を介して周波数比較器７に入力される。なお、電圧制御発振器５をパワーダウン状態から解除するためには、ＰＬＬパワーオン制御ラインＰＯＮ１４にはイネーブル信号"１"を入力しておく。

次に、周波数比較器７およびアップダウンカウンタ８の内部構成について図２、図３および図４を参照しながら説明する。図２は、本実施の形態のデュアルループＰＬＬの周波数比較器７およびアップダウンカウンタ８の構成の一例を示す図である。図３は、本実施の形態のデュアルループＰＬＬの周波数比較器７を構成するクロックカウンタの内部構成の一例を示す図である。図４は、本実施の形態のデュアルループＰＬＬのアップダウンカウンタ８を構成する入力制御回路の内部構成の一例を示す図である。なお、図２は、図１へ、周波数比較器７およびアップダウンカウンタ８の構成の一例を追加した図を示している。

まず、周波数比較器７について説明する。図２に示す周波数比較器７は、クロックカウンタ３０，３１、アップダウンカウンタ８の動作クロックＣＫを生成するためのＯＲ回路３２、前記クロックカウンタ３０および３１をリセットするためのＡＮＤ回路３３を備える。

また、図３に示すクロックカウンタ３０および３１の内部構成は、ｍビットカウンタ５０、前記ｍビットカウンタ５０の最上位ビットＡｍと最下位ビットＡ１を入力するＡＮＤ回路５１、前記ＡＮＤ回路５１の出力をデータ入力とするＤ型フリップフロップ回路５２を備える。さらに、図３のクロックカウンタ３０および３１は、ｍビットカウンタ５０の入力およびＤ型フリップフロップ回路５２のクロック入力に接続されるクロック入力ラインＣＫ５３、前記ｍビットカウンタ５０のリセット入力に接続されるリセット入力ラインＮＲ５４、ｍビットカウンタ５０の最上位ビットＡｍの値を出力する出力ラインＣ５５、ＡＮＤ回路５１の出力ラインＣＫＯ５６であり、Ｄ型フリップフロップ回路５２の出力ラインＮＲＯ５７を備える。

図２に示す周波数比較器７において、クロックカウンタ３０に入力されるキャリブレーションクロックラインＣＬｃａｌ１８およびクロックカウンタ３１に入力される内部クロックラインＣＬｉｎ（２）１７は、図３のクロック入力ラインＣＫ５３に相当する入力にそれぞれ接続される。図２のＡＮＤ回路３３の出力からクロックカウンタ３０およびクロックカウンタ３１への入力ラインは、図３のリセット入力ラインＮＲ５４に相当する入力にそれぞれ接続される。また、図２に示すクロックカウンタ３０およびクロックカウンタ３１のＮＲＯ出力それぞれ（図３では、Ｄ型フリップフロップ回路５２の出力ラインＮＲＯ５７に相当する出力）は、図２のＡＮＤ回路３３にリセット信号ラインＮＲ１９と共に入力される。さらに、図２に示すクロックカウンタ３０のＣ出力（図３の出力ラインＣ５５に相当する出力）は周波数比較器７のＵＰ信号出力に接続され、図２に示すクロックカウンタ３１のＣ出力（図３の出力ラインＣ５５に相当する出力）は周波数比較器７のＤＯＷＮ信号出力に接続される。図２に示すクロックカウンタ３０およびクロックカウンタ３１のＣＫＯ出力（図３の出力ラインＣＫＯ５６に相当する出力）は、図２のＯＲ回路３２に入力され、ＯＲ回路３２の出力は周波数比較器７のＣＫ出力に接続される。

図２に示すアップダウンカウンタ８は、入力制御回路４０、加算器４１、セレクタ４２、レジスタ４３を備える。入力制御回路４０は、ＵＰ信号、ＤＯＷＮ信号、ＣＫ信号を入力する。加算器４１は、入力制御回路４０からの出力とレジスタ４３の出力を入力とするｎ＋１ビットの加算器である。セレクタ４２は加算器４１からの出力とレジスタ４３からの出力を入力し、加算器４１の出力の最上位ビットを制御信号として選択する。レジスタ４３は、アップダウンカウンタ８のカウンタ値を保持するためのｎビットのレジスタである。

次いで、アップダウンカウンタ８の動作を説明する。入力制御回路４０は周波数比較器７のＯＲ回路３２からのクロック信号ＣＫに同期して動作し、周波数比較器７のクロックカウンタ３０からのＵＰ信号とクロックカウンタ３１からのＤＯＷＮ信号を入力する。入力制御回路４０は、周波数比較器７からＵＰ信号を受けた場合にはｎ＋１ビットの正値を出力し、周波数比較器７からＤＯＷＮ信号を受けた場合にはｎ＋１ビットの負値を出力する。また、周波数比較器７による周波数比較動作が１回完了すると、ＯＲ回路３２は、クロック信号ＣＫを１クロック生成し、入力制御回路４０は、出力するｎ＋１ビット値の絶対値を、１クロック毎に２分の１の大きさになるように制御し生成する。さらにレジスタ４３は、セレクタ４２の出力を受け、セレクタ４２の出力を周波数比較器７のＯＲ回路３２からのクロック信号ＣＫによってラッチする。また、レジスタ４３はアップダウンカウンタ８の１クロック前のカウント値を保持する。

ここで、アップダウンカウンタ８のカウント値がｎビットの場合、入力制御回路４０の出力および加算器４１の入出力のビット数はｎ＋１ビット、セレクタ４２の入出力およびレジスタ４３のビット数はｎビットで各々構成される。加算器４１の出力の最上位ビットであるｎ＋１ビット目は符号ビットとして利用される。このとき、レジスタ４３の出力を加算器４１に入力する部分で不足する１ビット分は、最上位ビットを"０"としてビット数合わせを行い、レジスタ４３から加算器４１へは常に正の値が入力されるようにする。さらに加算器４１の出力の最上位ビットすなわち符号ビットは、加算器４１の出力がオーバーフローした場合または負値となった場合に"１"となる。セレクタ４２は加算器４１の符号ビットを制御信号として入力し、前記符号ビットが"１"となった場合にレジスタ４３側を選択し、レジスタ４３の出力値をそのままレジスタ４３でラッチさせて、アップダウンカウンタ８のカウント値が誤った値になることを防止している。

次に、図４を用いて入力制御回路４０について説明する。前記アップダウンカウンタ８の入力制御回路４０は、図４に示すように、ｎ−１ビットの出力（Ｃ１〜Ｃｎ−１）を有する状態遷移回路６０と、ＯＲ回路６１と、Ｄ型フリップフロップ回路６２、ｎ−１個の論理回路６３とにより構成される。

状態遷移回路６０は、初期状態において出力の最上位ビットＣｎ−１が"１"、その他の下位ビットが全て"０"となっており、周波数比較器７からのクロック信号ＣＫを受ける毎に、"０"を出力しているビットの中で最上位ビットが"１"に遷移するように構成される。

ＯＲ回路６１は、周波数比較器７からのＤＯＷＮ信号およびＵＰ信号を受ける。前記ｎ−１個の論理回路６３の内部構成は相互に同一の構成であり、状態遷移回路６０のｎ−１ビット出力のｘビット目の出力Ｃｘ（ここでｘは２〜ｎ−１）がｎ−１個ある論理回路６３のｘ番目の論理回路６３のＡ入力にそれぞれ接続され、前記状態遷移回路６０のｘ−１ビット目の出力Ｃｘ−１が前記ｘ番目の論理回路６３のＢ入力にそれぞれ接続される。状態遷移回路６０のＣ１出力がＡ入力に接続される論理回路６３のＢ入力には"０"が固定入力される。Ｄ型フリップフロップ回路６２は、状態遷移回路６０の最下位ビットＣ１をデータ入力とし、周波数比較器７からのクロック信号ＣＫをクロック入力とする。

論理回路６３は、図４に示すように、ＡＮＤ回路７０と、セレクタ７１と、ＡＮＤ回路７２、７３により構成される。

ＡＮＤ回路７０はＯＲ回路６１の出力と周波数比較器７からのＤＯＷＮ信号とを入力する。

セレクタ７１は、ＡＮＤ回路７０の出力とＯＲ回路６１の出力を入力とし、ＡＮＤ回路７３の出力を制御信号として、前記制御信号が"１"のときＡＮＤ回路７０の出力を選択し、"０"のときＯＲ回路６１の出力を選択する。ＡＮＤ回路７２は、セレクタ７１の出力と、論理回路６３のＡ入力を入力とし、ＡＮＤ回路７２の出力が論理回路６３の出力となる。

ＡＮＤ回路７３は、論理回路６３のＡ入力とＢ入力を入力とし、ＡＮＤ回路７３の出力は前記セレクタ７１の制御信号となる。

また、入力制御回路４０はｎ＋１ビットの出力（Ｉ１〜Ｉｎ＋１）を有しており、最上位ビットＩｎ＋１は符号ビットとして使用され、最上位ビットＩｎ＋１とＩｎ番目のビットは、入力制御回路４０のＤＯＷＮ入力信号で構成される。Ｉｎ−１番目のビット以下の出力は、前記状態遷移回路６０のＣｘ出力（ここでｘは１〜ｎ−１）をＡ入力とするｎ−１個の論理回路６３のそれぞれの出力Ｉｘ（ここでｘは１〜ｎ−１）で構成される。さらに、Ｄ型フリップフロップ回路６２のデータ出力は、周波数比較停止信号ラインＦＳＴＯＰ１３と接続されるように構成される。

次に、本発明におけるデュアルループＰＬＬの周波数比較動作について説明する。図２に示す周波数比較器７では、キャリブレーションクロックラインＣＬｃａｌ１８からの信号と内部クロックラインＣＬｉｎ（２）１７とのうち周波数の高い方が、クロックカウンタ３０もしくは３１の内部に構成される図３に示すカウンタ５０の最上位ビットＡｍをいち早く"１"とするので、キャリブレーションクロックラインＣＬｃａｌ１８からの信号が内部クロックラインＣＬｉｎ（２）１７よりも高い場合には周波数比較器７のＵＰ信号が先に出力され、逆にキャリブレーションクロックラインＣＬｃａｌ１８からの信号が内部クロックラインＣＬｉｎ（２）１７よりも低い場合には周波数比較器７のＤＯＷＮ信号が先に出力される。

クロックカウンタ３０、３１からの信号ＣＫＯ５６は、図３に示すように、カウンタ５０の最上位ビットＡｍと最下位ビットＡ１とのＡＮＤ論理であるので、Ｃ信号（ＵＰ信号またはＤＯＷＮ信号）が出力された時点からＣＫ端子５３に入力される信号の１周期後に信号ＣＫＯ５６が出力される。さらに図２に示す周波数比較器７の出力信号であるクロック信号ＣＫは、クロックカウンタ３０、３１の出力信号ＣＫＯ５６のＯＲ論理であるので、ＵＰ信号が先に出力された場合にはキャリブレーションクロックラインＣＬｃａｌ１８からの信号の１クロック後にクロック信号ＣＫが出力され、ＤＯＷＮ信号が先に出力された場合には内部クロックラインＣＬｉｎ（２）１７の１周期後にクロック信号ＣＫが出力される。

クロックカウンタ３０、３１の信号ＮＲＯ５７は、図３に示すようにＤ型フリップフロップ回路５２のデータ出力であるから、信号ＣＫＯ５６が出力された時点からＣＫ端子５３に入力されるクロック信号の１周期後に出力される。これらの信号ＮＲＯ５７は、各々、図２に示すＡＮＤ回路３３に入力されて、リセット信号ラインＮＲ１９が"１"（リセットディスエーブル）の場合に、クロックカウンタ３０、３１自身にリセットをかける。

以上のように、周波数比較器７はＵＰ信号またはＤＯＷＮ信号を出力し、そのＵＰ信号またはＤＯＷＮ信号を出力した１周期後（１周期はキャリブレーションクロックラインＣＬｃａｌ１８からの信号または内部クロックラインＣＬｉｎ（２）１７のうち何れか速い方の周期）においてクロック信号ＣＫを出力し、そのクロック信号ＣＫを出力した１周期後（１周期はキャリブレーションクロックラインＣＬｃａｌ１８からの信号または内部クロックラインＣＬｉｎ（２）１７のうち何れか速い方の周期）においてリセット信号ＮＲＯを出力して、クロックカウンタ３０、３１をリセットし、新たに周波数比較を行う。さらに、周波数比較器７の動作は、アップダウンカウンタ８からの周波数比較停止信号ラインＦＳＴＯＰ１３の入力によってクロックカウンタ３０、３１の入力が遮断されるまで繰り返される。

次にアップダウンカウンタ８の動作について説明する。図２に示すアップダウンカウンタ８において、加算器４１は、入力制御回路４０の出力と、アップダウンカウンタ８の１クロック前のカウント値を保持しているレジスタ４３の出力とを加算し、その加算結果は、レジスタ４３が周波数比較器７のＯＲ回路３２からのクロック信号ＣＫを受けた時にレジスタ４３にラッチされる。

ここで、アップダウンカウンタ８の入力制御回路４０の出力内容について説明する。図４に示すように、ｎ−１個の論理回路６３の出力、すなわち、入力制御回路４０のビットＩ１〜Ｉｎ−１について、これら論理回路６３のうち、ＡＮＤ回路７３のＡ入力信号が"１"、Ｂ入力信号が"０"となっている論理回路６３は、ＵＰ信号およびＤＯＷＮ信号の何れかが"１"となると"１"を出力し、Ａ入力およびＢ入力の信号が共に"１"となっている論理回路６３は、ＵＰ信号のみが"１"のときに"０"を出力し、ＤＯＷＮ信号のみが"１"のときに"１"を出力する。また、Ａ入力およびＢ入力の信号が共に"０"となっている論理回路６３は、ＵＰ信号またはＤＯＷＮ信号に拘わらず"０"を出力する。ここで、状態遷移回路６０がリセット直後の初期状態（最上位ビットＣｎ−１のみが"１"となり、他のビットは"０"である状態）では、Ｉｎ−１番目のビットは"１"となり、Ｉｎ−１番目のビットよりも下位ビットは全て"０"となり、Ｉｎ−１番目のビットよりも上位ビットＩｎ、Ｉｎ＋１はＵＰ信号が入力されているときは"０"になり、ＤＯＷＮ信号が入力されているときは"１"になる。

すなわち、入力制御回路４０のｎ＋１ビット出力Ｉｎ＋１〜Ｉ１は、初期状態において、ＵＰ信号が"１"となったとき、降順に００１０…０（Ｉｎ−１が"１"で、その他のビットは"０"）となり、ＤＯＷＮ信号が"１"となったとき、降順に１１１０…０（Ｉｎ＋１、Ｉｎ、Ｉｎ−１が"１"で、その他のビットは"０"）となる。

その後、周波数比較器７からのクロック信号ＣＫが入力制御回路４０に入力されると、状態遷移回路６０は次の状態に遷移して、Ｃｎ−１番目のビットおよびＣｎ−２番目のビットが"１"、Ｃｎ−３番目のビット以降が"０"の出力状態となる。この状態での入力制御回路４０の出力Ｉｎ＋１〜Ｉ１は、ＵＰ信号が"１"となったとき降順に０００１０…０（Ｉｎ−２が"１"で、その他のビットは"０"）、ＤＯＷＮ信号が"１"となったとき降順に１１１１０…０（Ｉｎ＋１、Ｉｎ、Ｉｎ−１、Ｉｎ−２が"１"で、その他のビットは"０"）となる。入力制御回路４０に次のクロック信号ＣＫが入力された状態も同様に考えて行くと、入力制御回路４０の出力値の絶対値は、リセット信号が入力された初期状態からクロック信号ＣＫが入力される毎に、アップダウンカウンタ８の最大値２^Ｎ の４分の１、２^Ｎの８分の１（前回の２分の１）、２^Ｎの１６分の１（前回の２分の１）…、"１"と変化する。そして、この入力制御回路４０の出力は、ＵＰ信号が入力されたときは正値、ＤＯＷＮ信号が入力されたときは負値となる。ここで、初期状態での絶対値を最大値２^Ｎの２分の１とせず、４分の１としたのは、初期状態においてレジスタ４３の値を最大値２^Ｎの２分の１にセットするためである。

以上のように周波数比較器７によって周波数比較を行い、ＵＰ信号またはＤＯＷＮ信号がアップダウンカウンタ８に入力されると、入力制御回路４０の出力値は、ＵＰ信号が入力された場合には前回の２分の１の正値になり、ＤＯＷＮ信号が入力された場合には前回の２分の１の負値になる。そして、この入力制御回路４０の出力値とレジスタ４３のカウント値が加算器４１により加算され、その結果が再度レジスタ４３に入力される。レジスタ４３は、周波数比較器７からのＵＰ信号またはＤＯＷＮ信号の出力時から１周期（この１周期は、キャリブレーションクロックラインＣＬｃａｌ１８からの信号または内部クロックラインＣＬｉｎ（２）１７のうち何れか速い方の周期）だけ遅れて周波数比較器７からクロック信号ＣＫを受けると、この時点で前記加算器４１での加減算値をラッチする。

従ってアップダウンカウンタ８のカウント値は、ＵＰ信号が入力された場合には前回の２分の１だけアップし、ＤＯＷＮ信号が入力された場合には前回の加減算値の２分の１だけダウンすることになる。その後、周波数比較器７では、前記クロック信号ＣＫの出力時から１周期（この１周期もキャリブレーションクロックラインＣＬｃａｌ１８からの信号または内部クロックラインＣＬｉｎ（２）１７のうち何れか速い方の周期）後において、クロックカウンタ３０またはクロックカウンタ３１からリセット信号ＮＲＯが出力されて、クロックカウンタ３０、３１自身がリセットされる。

また、図２に示すＶＣＯ特性制御回路９は、前記アップダウンカウンタ８のカウント値の変化を受けて、このカウント値に応じて電圧制御発振器５のＶ−Ｆ特性を変化させる。電圧制御発振器５の出力周波数が変化するため、第２の分周器１６で分周した内部クロックラインＣＬｉｎ（２）１７の信号の周波数も変化することになる。

周波数比較ループでは、周波数比較器７においてキャリブレーションクロックラインＣＬｃａｌ１８からの信号と、変化した内部クロックラインＣＬｉｎ（２）１７からの信号との周波数比較を行い、その結果に応じてアップダウンカウンタ８のカウント値を２分の１の値のステップでアップまたはダウンさせる周波数比較動作が繰り返される。そして、アップダウンカウンタ８の入力制御回路４０内の状態遷移回路６０において、最下位ビットＣ１が"１"となった状態、すなわち、アップダウンカウンタ８が最終ステップ間隔となった状態で、周波数比較器７からクロック信号ＣＫが入力制御回路４０に入力されると、この入力制御回路４０内のＤ型フリップフロップ回路６２の出力に接続される周波数比較停止信号ラインＦＳＴＯＰ１３の信号が"１"となり、このＦＳＴＯＰ信号が周波数比較器７および動作モード切替スイッチ３に入力され、周波数比較器７は動作を停止し、動作モード切替スイッチ３がＦ側からＰ側に切り替わる。また、アップダウンカウンタ８のレジスタは値は保持される。このように周波数比較モードが終了して、動作モード切替スイッチ３によりＰＬＬの動作ループが位相比較ループに切り替わり、ＰＬＬは位相比較モードに移行する。

このように、本実施の形態のＰＬＬの周波数比較ループは、キャリブレーションクロックラインＣＬｃａｌ１８からの信号の周波数と、電圧制御発振器５の出力を第２の分周器１６で分周した周波数比較ループ内部クロック入力ＣＬｉｎ（２）１７の信号の周波数が等しくなるように電圧制御発振器５の発振レンジを調整し、その調整結果をアップダウンカウンタのカウンタ値として保持する機能を有する。

また、位相比較モードにおけるＰＬＬ動作は、前記位相比較ループの構成と機能で説明した位相比較ループによるＰＬＬ引き込み動作およびロック動作であるため説明は省略するが、引き込み動作完了後に外部基準クロックラインＣＬｅｘ１１からの入力信号をＮ逓倍（Ｎは分周器６の分周比）した信号を出力ラインＯＵＴ１５から得ることができる。また、ＰＬＬを停止させるためにＰＬＬパワーオン制御ラインＰＯＮ１４にディスエーブル信号"０"を入力して、ＰＬＬをパワーダウンさせても、アップダウンカウンタ８のレジスタが値を保持しているため、ＰＬＬパワーオン制御ラインＰＯＮ１４に再度イネーブル信号"１"を入力してＰＬＬを再起動させるときには、周波数比較動作は不要となる。

このように、本実施の形態のＰＬＬによれば、外部基準クロック入力信号が停止した状態においても周波数比較ループによる周波数比較動作を実施することができるため、基準クロック入力に先立って、あらかじめ周波数比較ループによるＰＬＬキャリブレーションを実施しておくことが可能になる。また基準クロック入力後は再度周波数比較ループによる周波数比較動作が不要になるため、初期起動におけるＰＬＬのロックアップ時間を短縮することができる。

また、周波数比較ループに第２の分周器を設けることで基準クロック入力信号と異なる入力信号で周波数比較ループによる周波数比較動作の実施を可能としており、この構成により基準クロック入力に先立って、あらかじめ周波数比較ループによるＰＬＬキャリブレーションを実施しておくことが可能になり、また基準クロック入力後は再度周波数比較ループによる周波数比較動作が不要になるため、初期起動におけるＰＬＬのロックアップ時間を短縮することができる。

（実施の形態２）
図５は、本発明の実施の形態２に係るデュアルループＰＬＬの構成の一例を示す図である。本実施の形態のデュアルループＰＬＬは、周波数比較ループによる周波数比較動作を完了してから位相比較動作開始までの間に、周波数比較ループと位相比較ループで共有される電圧制御発振器を停止させる装置を具備する。

図５に示すデュアルループＰＬＬは、図１に示すデュアルループＰＬＬに加え、発振器制御回路を備える。図５では、発振器制御回路は、ＥＸ−ＯＲ回路（排他的論理和回路）２０、ＯＲ回路（論理和回路）２１とから構成される例を示している。なお、図５において、図１と同じ符号の構成要素は、同じ名称、同様の機能を有するため説明を省略する。

ＥＸ−ＯＲ回路２０は、周波数比較停止信号ラインＦＳＴＯＰ１３およびリセット信号ラインＮＲ１９を入力とする。ＯＲ回路２１は、ＥＸ−ＯＲ回路２０の出力とＰＬＬパワーオン制御ラインＰＯＮ１４を入力とし、出力は電圧制御発振器５のイネーブル信号として電圧制御発振器５に接続される。

ＥＸ−ＯＲ回路２０およびＯＲ回路２１からなる発振器制御回路は、ＰＬＬパワーオン制御ラインＰＯＮ１４にディスエーブル信号を入力した状態、すなわちＰＬＬの動作を停止させた状態で周波数比較動作を可能にし、周波数比較ループの動作が始まると電圧制御発振器５をパワーダウンから復帰させ、周波数比較動作が完了すると電圧制御発振器５をパワーダウンさせる機能を有する。

すなわち、リセット信号ラインＮＲ１９にリセット解除信号"１"が入力されると周波数比較停止信号ラインＦＳＴＯＰ１３の信号が初期状態において"０"であることから、ＰＬＬパワーオン制御ラインＰＯＮ１４の信号にかかわらず電圧制御発振器５をパワーダウンから復帰させて周波数比較動作を開始し、周波数比較停止信号ラインＦＳＴＯＰ１３の信号が"１"になるとＥＸ−ＯＲ回路２０の出力が"０"となり電圧制御発振器５をパワーダウンさせる。

このように、本実施の形態のデュアルループＰＬＬによれば、初期起動後に周波数比較を行いアップダウンカウンタ８のレジスタ値を確定させた後に電圧制御発振器５の動作を停止することができ、周波数比較動作から位相比較動作までの時間を長く取った場合においてもデュアルループＰＬＬの消費電力を抑えることができる。

また、上記実施の形態１で説明したデュアルループＰＬＬのロックアップ時間短縮効果に加えて、初期起動後に周波数比較ループよる周波数比較動作を行いアップダウンカウンタのレジスタ値を確定させた後に電圧制御発振器の動作を停止することができる。このため、周波数比較動作から位相比較動作までの時間を長く取った場合においてもデュアルループＰＬＬの消費電力を抑えることができる。

（実施の形態３）
図６は、本発明の実施の形態３に係る逓倍クロック発生装置の構成の一例を示す図である。本実施の形態の逓倍クロック発生装置は、複数の基準クロック入力と複数の逓倍クロック出力を具備する。

図６に示す逓倍クロック発生装置は、第１のＰＬＬ１００と、第２のＰＬＬ２００とを備え、第２のＰＬＬ２００は、図１に一例として示したデュアルループＰＬＬの構成を採る。また、図６に示す逓倍クロック発生装置は、入力として、第１の基準クロック入力Ｆｒｅｆ（１）１０１、第２の基準クロック入力Ｆｒｅｆ（２）１０２、第２のＰＬＬ２００のパワーオン制御入力ＰＯＮ１０３、第２のＰＬＬ２００のリセット入力ＮＲ１０４を備える。また、出力として、第１のＰＬＬ１００の逓倍出力ＯＵＴ（１）１０５、第２のＰＬＬ２００の逓倍出力ＯＵＴ（２）１０６を備える。なお、図６において、図１と同じ符号のものは、同じ名称であり、同様の機能を有するため、説明を省略する。

また、図６に示す逓倍クロック発生装置は、第２のＰＬＬ２００のキャリブレーションクロックラインＣＬｃａｌ１８を第１のＰＬＬ基準クロック入力Ｆｒｅｆ（１）１０１と接続している。

図６に示す逓倍クロック発生装置は、第２の基準クロック入力Ｆｒｅｆ（２）１０２を停止している時においても、第２のＰＬＬ２００のパワーオン制御入力ＰＯＮ１０３にイネーブル信号を入力し、第１の基準クロック入力Ｆｒｅｆ（１）１０１から信号を入力し、第２のＰＬＬ２００のリセット入力ＮＲ１０４からリセット解除信号を入力することによって、第２のＰＬＬ２００の周波数比較ループによる電圧制御発振器５のＶ−Ｆ特性制御（ＰＬＬキャリブレーション）が実施できる。

また、第１の基準クロックとしては、ＲＴＣ（リアルタイムクロック）のようなシステム動作時に常に動作している基準クロックを選んでもよい。また、第２の基準クロックとしては間欠動作させる基準クロックを選んでもよい。この場合、本実施の形態における逓倍クロック発生装置によれば、常に動作している第１の基準クロック入力Ｆｒｅｆ（１）１０１からの信号で、第２の基準クロック入力Ｆｒｅｆ（２）１０２からの信号入力を停止したまま第２のＰＬＬ２００のキャリブレーションが実施できるため、第２のＰＬＬ２００初期起動時のロックアップ時間を短縮することができる。また、第２の基準クロック入力Ｆｒｅｆ（２）１０２は第２のＰＬＬ２００の起動が必要な時まで停止させることができる。

このように、本実施の形態の逓倍クロック発生装置によれば、第１の基準クロック入力Ｆｒｅｆ（１）１０１からの信号で、第２の基準クロック入力Ｆｒｅｆ（２）１０２からの信号入力を停止したまま、あらかじめ第２のＰＬＬ２００のキャリブレーションを実施しておくことができるため、第２のＰＬＬ２００初期起動時のロックアップ時間を短縮することができる。また、第２の基準クロック入力Ｆｒｅｆ（２）１０２に入力する信号を発生させる外部基準クロック発振器を第２のＰＬＬ２００の起動が必要な時まで停止させることができるためシステムの消費電力の低減に有効である。

なお、第１のＰＬＬ１００の構成は、図１または図５に示すデュアルループＰＬＬを用いた場合でもよいし、その他のＰＬＬを用いた場合であってもよい。

（実施の形態４）
図７は、本発明の実施の形態４に係る逓倍クロック発生装置の構成の一例を示す図である。本実施の形態の逓倍クロック発生装置は、図６の逓倍クロック発生装置の第２のＰＬＬ２００へ、図５で示した発振器制御回路を追加した構成を採る。

図７に示す逓倍クロック発生装置は、第１のＰＬＬ１００、第２のＰＬＬ２０１を備え、第２のＰＬＬ２０１は、図５に示すＥＸ−ＯＲ回路２０およびＯＲ回路２１を追加したものである。また、図７に示す逓倍クロック発生回路は、入力として、第１の基準クロック入力Ｆｒｅｆ（１）１０１、第２の基準クロック入力Ｆｒｅｆ（２）１０２、第２のＰＬＬのパワーオン制御入力ＰＯＮ１０３、第２のＰＬＬのリセット入力ＮＲ１０４を備える。また、出力として、第１のＰＬＬの逓倍出力ＯＵＴ（１）１０５、第２のＰＬＬの逓倍出力ＯＵＴ（２）１０６を備える。なお、図７において、図１、図５、図６と同じ符号のものは、同じ名称、同様の機能を有するため、説明を省略する。

本実施の形態における逓倍クロック発生装置が備える第２のＰＬＬ２０１は、図５に示すデュアルループＰＬＬであり、第２のＰＬＬ２０１のキャリブレーションクロックラインＣＬｃａｌ１８を第１の基準クロック入力Ｆｒｅｆ（１）１０１と接続している。

図７に示す逓倍クロック発生装置は、第２の基準クロック入力Ｆｒｅｆ（２）１０２を停止している時においても、第１の基準クロックＦｒｅｆ（１）１０１入力から信号を入力し、第２のＰＬＬのリセット入力ＮＲ１０４からリセット解除信号を入力することによって、第２のＰＬＬ２０１の周波数比較ループによる電圧制御発振器５のＶ−Ｆ特性制御（ＰＬＬキャリブレーション）が実施できる。

第１の基準クロック、第２の基準クロックについては、実施の形態３と同様に選択することができる。

このように、本実施の形態の逓倍クロック発生装置によれば、実施の形態３で説明した逓倍クロック発生装置における第２のＰＬＬ２００初期起動時のロックアップ時間短縮効果、および第２の基準クロック入力Ｆｒｅｆ（２）１０２を第２のＰＬＬ２０１の起動が必要な時まで停止させる消費電力低減効果に加えて、第２のＰＬＬ２０１初期起動時のＰＬＬキャリブレーション実施後に第２のＰＬＬ２０１が有する電圧制御発振器５の動作を停止することができるため、前記実施の形態３における逓倍クロック発生装置よりもさらにシステムの消費電力低減に有効である

本発明に係るデュアルループＰＬＬ並びに逓倍クロック発生装置は、デュアルループＰＬＬのロックアップ時間短縮効果および逓倍クロック発生装置として消費電力の低減効果を有し、間欠動作するディジタル回路を有するディジタルシステムのクロック発生装置等として有用である。また携帯通信機器の端末等の用途にも応用できる。

本発明の実施の形態１に係るデュアルループＰＬＬの構成の一例を示す図 実施の形態１のデュアルループＰＬＬの周波数比較器およびアップダウンカウンタの構成の一例を示す図 実施の形態１のデュアルループＰＬＬの周波数比較器を構成するクロックカウンタの内部構成の一例を示す図 実施の形態１のデュアルループＰＬＬのアップダウンカウンタを構成する入力制御回路の内部構成の一例を示す図 本発明の実施の形態２に係るデュアルループＰＬＬの構成の一例を示す図 本発明の実施の形態３に係る逓倍クロック発生装置の構成の一例を示す図 本発明の実施の形態４に係る逓倍クロック発生装置の構成の一例を示す図 従来のデュアルループＰＬＬの回路構成の一例を示す図

符号の説明

１ 位相比較器
２ チャージポンプ
３ 動作モード切替スイッチ
４ ループフィルタ
５ 電圧制御発振器（ＶＣＯ）
６ 第１の分周器
７ 周波数比較器
８ アップダウンカウンタ
９ ＶＣＯ特性制御回路
１０ 基準電圧源
１１ 外部基準クロックラインＣＬｅｘ
１２ 内部クロックラインＣＬｉｎ
１３ 周波数比較停止信号ラインＦＳＴＯＰ
１４ ＰＬＬパワーオン制御ラインＰＯＮ
１５ 出力ラインＯＵＴ
１６ 第２の分周器
１７ 内部クロックラインＣＬｉｎ（２）
１８ キャリブレーションクロックラインＣＬｃａｌ
１９ リセット信号ラインＮＲ
２０ ＥＸ−ＯＲ回路
２１ ＯＲ回路
１００ 第１のＰＬＬ
２００ 第２のＰＬＬ
２０１ 第２のＰＬＬ

Claims (4)

1. 位相を比較する位相比較器を有する位相比較ループと、
   周波数を比較する周波数比較器を有する周波数比較ループと、
   を備え、
   前記周波数比較器は、前記位相比較器に用いる基準クロック入力信号と異なる入力信号を用いて周波数比較を行うことを特徴とするデュアルループＰＬＬ（Phase Looked Loop）。
2. 前記位相比較ループと前記周波数比較ループとが共有し、電圧を制御してクロックを発振する電圧制御発振器と、
   前記電圧制御発振器の動作を停止させる発振器制御回路と、
   を更に備え、
   前記発振器制御回路は、前記周波数比較ループによる周波数比較動作を完了してから前記位相比較ループによる位相比較動作開始までの間に、前記電圧制御発振器を停止させることを特徴とする請求項１記載のデュアルループＰＬＬ。
3. 第１の基準クロックを入力して逓倍し、第１のクロックを出力する第１のＰＬＬ（Phase Looked Loop）と、
   第２の基準クロックを入力して逓倍し、第２のクロックを出力する第２のＰＬＬと、
   を備え、
   前記第２のＰＬＬは、位相を比較する位相比較器を有する位相比較ループと、周波数を比較する周波数比較器を有する周波数比較ループと、を有するデュアルループＰＬＬを備え、
   前記第２のＰＬＬが備える位相比較器は、前記第２の基準クロックを用いて位相比較を行い、前記第２のＰＬＬが備える周波数比較器は、前記第１の基準クロックを用いて周波数比較を行うこと特徴とする逓倍クロック発生装置。
4. 前記第２のＰＬＬは、前記位相比較ループと前記周波数比較ループとが共有し、電圧を制御してクロックを発振する電圧制御発振器と、前記電圧制御発振器の動作を停止させる発振器制御回路と、を更に備え、
   前記発振器制御回路は、前記周波数比較ループによる周波数比較動作を完了してから前記位相比較ループによる位相比較動作開始までの間に、前記電圧制御発振器を停止させることを特徴とする請求項３記載の逓倍クロック発生装置。

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