JP2003298417A - 送受信用２系統ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 同一半導体基板上の送信受信用２系統ＰＬＬ
回路における各ブロックの電源供給で、一方のＰＬＬ回
路の影響が他方のＰＬＬ回路に生じることを防ぐ。 【解決手段】 第１のＰＬＬ回路１はチャンネルデータ
８ａ入力で、出力信号９ａの周波数がＡチャンネルでロ
ック時、第１のＰＬＬ回路１のアナログ部電源５ａ、デ
ジタル部電源６ａ、ＶＣＯ部電源７ａの出力が変動。ま
た第２のＰＬＬ回路２はチャンネルデータ８ｂ入力で、
出力信号９ｂの周波数がＢチャンネルでロック時、第２
のＰＬＬ回路２のアナログ部電源５ｂ、デジタル部電源
６ｂ、ＶＣＯ部電源７ｂの出力が変動。この変動時にお
いて、第１のＰＬＬ回路１のアナログ部電源５ａ、デジ
タル部電源６ａ、ＶＣＯ部電源７ａは別電源構成である
ことから、第１のＰＬＬ回路１の各部電源に影響はな
く、出力信号９ａの周波数に影響することはない。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信，信号処理の
分野に使用される電源供給手段に係り、特に、同一の半
導体基板上に集積化を実現した時の無線装置に対応の送
信受信用２系統ＰＬＬ回路に関するものである。

【０００２】

【従来の技術】従来、無線装置に対応の送信受信用２系
統ＰＬＬ回路は、２つの半導体集積回路によって構成さ
れていた。ところが、近年の通信機器の小型化の傾向に
伴い、２つの半導体集積回路を１つの半導体集積回路に
まとめることが要求されている。

【０００３】図１１は、従来の無線装置に対応の送信受
信用２系統ＰＬＬ回路に電源供給を行う概略を示し、従
来の送信受信用２系統ＰＬＬ回路を、１つの半導体集積
回路で構成した時の構成図である。

【０００４】図１１に示すように、第１，第２のＰＬＬ
回路１，２を同一の半導体基板３上に集積化し、第１，
第２のＰＬＬ回路１，２の各アナログ部に電力を供給す
る電源５と、第１，第２のＰＬＬ回路１，２の各デジタ
ル部に電力を供給する電源６と、第１，第２のＰＬＬ回
路１，２の各ＶＣＯ部に電力を供給する電源７とからな
る電源構成である。また、図１２は従来例における同一
の半導体基板３上に構成した無線装置対応の送受信用２
系統ＰＬＬ回路における各部のタイミングチャートであ
る。

【０００５】図１１，図１２において、８ａは第１のＰ
ＬＬ回路１に対するチャンネルデータ、８ｂは第２のＰ
ＬＬ回路２に対するチャンネルデータ、９ａは第１のＰ
ＬＬ回路１の出力信号、９ｂは第２のＰＬＬ回路２の出
力信号である。

【０００６】第１のＰＬＬ回路１に対するチャンネルデ
ータ８ａを入力することで、第１のＰＬＬ回路１の出力
信号９ａの周波数はＡチャンネルでロックする。この
時、第１，第２のＰＬＬ回路１，２の各アナログ部に電
力を供給するアナログ部電源５と、第１，第２のＰＬＬ
回路１，２の各デジタル部に電力を供給するデジタル部
電源６と、第１，第２のＰＬＬ回路１，２の各ＶＣＯ部
に電力を供給するＶＣＯ部電源７の各出力が変動する。

【０００７】また、第２のＰＬＬ回路２に対するチャン
ネルデータ８ｂを入力することで、第２のＰＬＬ回路２
の出力信号９ｂの周波数はＢチャンネルでロックする。
この時、第１，第２のＰＬＬ回路１，２の各アナログ部
に電力を供給するアナログ部電源５と、第１，第２のＰ
ＬＬ回路１，２の各デジタル部に電力を供給するデジタ
ル部電源６と、第１，第２のＰＬＬ回路１，２の各ＶＣ
Ｏ部に電力を供給するＶＣＯ部電源７とが変動する。こ
の電源の変動により第１のＰＬＬ回路１の出力信号９ａ
に影響を及ばし、通信の妨げになるような周波数の変動
が起こる。

【０００８】

【発明が解決しようとする課題】前述したような同一の
半導体基板上に集積してなる無線装置に対応の送信受信
用２系統ＰＬＬ回路の電源供給手段においては、一方の
ＰＬＬ回路が送信バースト動作時等のオン／オフやチャ
ンネル切替を行った場合に、他方のＰＬＬ回路のロック
している周波数が外れ、受信動作などが正常に動作しな
くなる等の不具合の発生があり実現されていなかった。

【０００９】本発明は、前記従来技術の問題を解決する
ことに指向するものであり、同一の半導体基板上で構成
される無線装置に用いられ対応の送信受信用２系統ＰＬ
Ｌ回路において、各ブロック毎に電力を供給する複数の
電源供給手段によって構成することにより、前記不具合
を低減または解消した同一半導体基板に構成される送受
信用２系統ＰＬＬ回路を提供することを目的とする。

【００１０】

【課題を解決するための手段】この目的を達成するため
に、本発明に係る送受信用２系統ＰＬＬ回路は、無線装
置で使用する位相同期ループ回路である第１のＰＬＬ回
路および第２のＰＬＬ回路を同一の半導体基板上に集積
化してなる送受信用２系統ＰＬＬ回路において、第１の
ＰＬＬ回路のバイポーラトランジスタ回路で構成された
回路部（以下、アナログ部という）に電力を供給する電
源供給手段と、第１のＰＬＬ回路のＭＯＳトランジスタ
回路で構成された回路部（以下、デジタル部という）に
電力を供給する電源供給手段と、第１のＰＬＬ回路の電
圧制御発振器部（以下、ＶＣＯ部という）に電力を供給
する電源供給手段と、第２のＰＬＬ回路のアナログ部に
電力を供給する電源供給手段と、第２のＰＬＬ回路のデ
ジタル部に電力を供給する電源供給手段と、第２のＰＬ
Ｌ回路のＶＣＯ部に電力を供給する電源供給手段と、を
備えたことを特徴とする。

【００１１】また、無線装置で使用する位相同期ループ
回路である第１のＰＬＬ回路および第２のＰＬＬ回路を
同一の半導体基板上に集積化してなる送受信用２系統Ｐ
ＬＬ回路において、第１，第２のＰＬＬ回路の各アナロ
グ部に電力を供給する電源供給手段と、第１のＰＬＬ回
路のデジタル部に電力を供給する電源供給手段と、第１
のＰＬＬ回路のＶＣＯ部に電力を供給する電源供給手段
と、第２のＰＬＬ回路のデジタル部に電力を供給する電
源供給手段と、第２のＰＬＬ回路のＶＣＯ部に電力を供
給する電源供給手段と、を備えたことを特徴とする。

【００１２】また、無線装置で使用する位相同期ループ
回路である第１のＰＬＬ回路および第２のＰＬＬ回路
と、第１，第２のＰＬＬ回路の共通部である水晶発振子
の信号を増幅するリファレンスアンプ回路と、リファレ
ンスアンプ回路の出力信号をアナログ信号からデジタル
信号に変換する変換回路とを、同一の半導体基板上に集
積化してなる送受信用２系統ＰＬＬ回路において、第１
のＰＬＬ回路のデジタル部に電力を供給する電源供給手
段と、第１のＰＬＬ回路のＶＣＯ部に電力を供給する電
源供給手段と、第２のＰＬＬ回路のデジタル部に電力を
供給する電源供給手段と、第２のＰＬＬ回路のＶＣＯ部
に電力を供給する電源供給手段と、第１，第２のＰＬＬ
回路の各アナログ部、およびリファレンスアンプ回路、
および変換回路に電力を供給する電源供給手段と、を備
えたことを特徴とする。

【００１３】また、無線装置で使用する位相同期ループ
回路である第１のＰＬＬ回路および第２のＰＬＬ回路
と、第１，第２のＰＬＬ回路の共通部である水晶発振子
の信号を増幅するリファレンスアンプ回路と、リファレ
ンスアンプ回路の出力信号をアナログ信号からデジタル
信号に変換する変換回路とを、同一の半導体基板上に集
積化してなる送受信用２系統ＰＬＬ回路において、第１
のＰＬＬ回路のデジタル部およびＶＣＯ部に電力を供給
する電源供給手段と、第２のＰＬＬ回路のデジタル部お
よびＶＣＯ部に電力を供給する電源供給手段と、第１，
第２のＰＬＬ回路の各アナログ部、およびリファレンス
アンプ回路、および変換回路に電力を供給する電源供給
手段と、を備えたことを特徴とする。

【００１４】また、無線装置で使用する位相同期ループ
回路である第１のＰＬＬ回路および第２のＰＬＬ回路
と、第１，第２のＰＬＬ回路の共通部である水晶発振子
の信号を増幅するリファレンスアンプ回路と、リファレ
ンスアンプ回路の出力信号をアナログ信号からデジタル
信号に変換する変換回路とを、同一の半導体基板上に集
積化してなる送受信用２系統ＰＬＬ回路において、第
１，第２のＰＬＬ回路の各アナログ部、および第１のＰ
ＬＬ回路のデジタル部およびＶＣＯ部、およびリファレ
ンスアンプ回路、および変換回路に電力を供給する電源
供給手段と、第２のＰＬＬ回路のデジタル部およびＶＣ
Ｏ部に電力を供給する電源供給手段と、を備えたことを
特徴とする。

【００１５】前記の電源構成によれば、同一の半導体基
板上に２つのＰＬＬ回路を備えた送信受信用２系統ＰＬ
Ｌ回路において、一方のＰＬＬ回路で送信バースト動作
等のオン／オフやチャンネル切替等を行った場合に、他
方のＰＬＬ回路にてロックしている周波数の外れ、例え
ば、受信動作等が正常に動作しなくなるなどの不具合の
発生することを防ぐことができる。

【００１６】

【発明の実施の形態】以下、図面を参照して本発明にお
ける実施の形態を詳細に説明する。

【００１７】図１は本発明の実施の形態１における同一
の半導体基板上に構成した無線装置に対応の送受信用２
系統ＰＬＬ回路に電源を供給する構成を示す図である。
ここで、前記従来例を示す図１１において説明した構成
要件に対応し実質的に同等の機能を有するものには同一
の符号を付してこれを示し、以下の各図においても同様
とする。

【００１８】図１において、１は第１のＰＬＬ回路、２
は第２のＰＬＬ回路、３は半導体基板、４は水晶発振
子、５ａは第１のＰＬＬ回路１のアナログ部に電力を供
給するアナログ部電源、５ｂは第２のＰＬＬ回路２のア
ナログ部に電力を供給するアナログ部電源、６ａは第１
のＰＬＬ回路１のデジタル部に電力を供給するデジタル
部電源、６ｂは第２のＰＬＬ回路２のデジタル部に電力
を供給するデジタル部電源、７ａは第１のＰＬＬ回路１
のＶＣＯ部に電力を供給するＶＣＯ部電源、７ｂは第２
のＰＬＬ回路２のＶＣＯ部に電力を供給するＶＣＯ部電
源、８ａは第１のＰＬＬ回路１に対するチャンネルデー
タ、８ｂは第２のＰＬＬ回路２に対するチャンネルデー
タ、９ａは第１のＰＬＬ回路１の出力信号、９ｂは第２
のＰＬＬ回路の出力信号である。

【００１９】以上のように構成された送受信用２系統Ｐ
ＬＬ回路において、第１のＰＬＬ回路１に対するチャン
ネルデータ８ａを入力することで、第１のＰＬＬ回路１
の出力信号９ａの周波数はＡチャンネルでロックする。
この時、各部に電力を供給する第１のＰＬＬ回路１のア
ナログ部電源５ａと、第１のＰＬＬ回路１のデジタル部
電源６ａと、第１のＰＬＬ回路１のＶＣＯ部電源７ａの
出力が変動する（図２参照）。

【００２０】さらに、第２のＰＬＬ回路２に対するチャ
ンネルデータ８ｂを入力することで、第２のＰＬＬ回路
２の出力信号９ｂの周波数はＢチャンネルでロックす
る。この時も、前述したように、各部に電力を供給する
第２のＰＬＬ回路２のアナログ部電源５ｂと、第２のＰ
ＬＬ回路２のデジタル部電源６ｂと、第２のＰＬＬ回路
２のＶＣＯ部電源７ｂの出力が変動する（図２参照）。

【００２１】しかしながら、図２に示すように第２のＰ
ＬＬ回路２のアナログ部電源５ｂ、デジタル部電源６
ｂ、ＶＣＯ部電源７ｂとが変動した時、第１のＰＬＬ回
路１のアナログ部電源５ａ、デジタル部電源６ａ、ＶＣ
Ｏ部電源７ａを別電源として構成していることから、第
１のＰＬＬ回路１の各部電源には影響を及ぼすことはな
く、第１のＰＬＬ回路１の出力信号９ａの周波数に影響
することはない。

【００２２】以上のように、本実施の形態１によれば、
無線装置に対応の送受信用２系統ＰＬＬ回路において、
第１のＰＬＬ回路１のアナログ部の電源供給手段である
アナログ部電源５ａと、第１のＰＬＬ回路１のデジタル
部の電源供給手段であるデジタル部電源６ａと、第１の
ＰＬＬ回路１のＶＣＯ部の電源供給手段であるＶＣＯ部
電源７ａと、第２のＰＬＬ回路２のアナログ部の電源供
給手段であるアナログ部電源５ｂと、第２のＰＬＬ回路
２のデジタル部の電源供給手段であるデジタル部電源６
ｂと、第２のＰＬＬ回路２のＶＣＯ部の電源供給手段で
あるＶＣＯ部電源７ｂをそれぞれ単独電源とし、各部に
電力を供給することで、互いの電源電圧に影響を及ぼす
ことがなく各出力周波数に対する影響をなくすことがで
きる。

【００２３】図３は本発明の実施の形態２における同一
の半導体基板上に構成した無線装置に対応の送受信用２
系統ＰＬＬ回路に電源を供給する構成を示す図である。

【００２４】図３において、１は第１のＰＬＬ回路、２
は第２のＰＬＬ回路、３は半導体基板、４は水晶発振
子、５は第１，第２のＰＬＬ回路１，２のアナログ部に
電力を供給するアナログ部電源、６ａは第１のＰＬＬ回
路１のデジタル部電源、６ｂは第２のＰＬＬ回路２のデ
ジタル部電源、７ａは第１のＰＬＬ回路１のＶＣＯ部電
源、７ｂは第２のＰＬＬ回路２のＶＣＯ部電源、８ａは
第１のＰＬＬ回路１に対するチャンネルデータ、８ｂは
第２のＰＬＬ回路２に対するチャンネルデータ、９ａは
第１のＰＬＬ回路１の出力信号、９ｂは第２のＰＬＬ回
路２の出力信号である。

【００２５】本実施の形態２において、第１のＰＬＬ回
路１に対するチャンネルデータ８ａを入力することで、
第１のＰＬＬ回路１の出力信号９ａの周波数はＡチャン
ネルでロックする。この時、第１のＰＬＬ回路１のアナ
ログ部と、第２のＰＬＬ回路２のアナログ部に電力を供
給するアナログ部電源５と、第１のＰＬＬ回路１のデジ
タル部電源６ａと、第１のＰＬＬ回路１のＶＣＯ部電源
７ａの出力が変動する（図４参照）。

【００２６】また、第２のＰＬＬ回路２に対するチャン
ネルデータ８ｂを入力することで、第２のＰＬＬ回路２
の出力信号９ｂの周波数はＢチャンネルでロックする。
この時、第１，第２のＰＬＬ回路１，２のアナログ部電
源５と、第２のＰＬＬ回路２のデジタル部電源６ｂと、
第２のＰＬＬ回路２のＶＣＯ部電源７ｂとが変動する。
この影響で、第１のＰＬＬ回路１の出力信号９ａの出力
が変動する（図４参照）。

【００２７】しかしながら、アナログ部電源５の変動に
よる出力信号９ａの周波数変動は小さいもので、通信の
妨げになる周波数の変動とはならない。

【００２８】以上のように、本実施の形態２によれば、
送受信用２系統ＰＬＬ回路において、第１，第２のＰＬ
Ｌ回路１，２のアナログ部の電源供給手段であるアナロ
グ部電源５と、第１のＰＬＬ回路１のデジタル部の電源
供給手段であるデジタル部電源６ａと、第１のＰＬＬ回
路１のＶＣＯ部の電源供給手段となるＶＣＯ部電源７ａ
と、第２のＰＬＬ回路２のデジタル部の電源供給手段で
あるデジタル部電源６ｂと、第２のＰＬＬ回路２のＶＣ
Ｏ部の電源供給手段であるＶＣＯ部電源７ｂをそれぞれ
単独電源とし、各部に電力を供給することで、互いの電
源電圧に影響を及ぼす干渉を最小限に抑えることがで
き、通信の妨げとなる各出力周波数の変動をなくすこと
ができる。

【００２９】図５は本発明の実施の形態３における同一
の半導体基板上に構成した無線装置に対応の送受信用２
系統ＰＬＬ回路に電源を供給する構成を示す図である。

【００３０】図５において、１は第１のＰＬＬ回路、２
は第２のＰＬＬ回路、３は半導体基板、４は水晶発振
子、６ａは第１のＰＬＬ回路１のデジタル部電源、６ｂ
は第２のＰＬＬ回路２のデジタル部電源、７ａは第１の
ＰＬＬ回路１のＶＣＯ部電源、７ｂは第２のＰＬＬ回路
２のＶＣＯ部電源、８ａは第１のＰＬＬ回路１に対する
チャンネルデータ、８ｂは第２のＰＬＬ回路２に対する
チャンネルデータ、９ａは第１のＰＬＬ回路１の出力信
号、９ｂは第２のＰＬＬ回路２の出力信号、１０は水晶
発振子４の信号を増幅するリファレンスアンプ回路、１
１はリファレンスアンプ回路の出力信号をアナログ信号
からデジタル信号に変換する変換回路であるＥＣＬ−Ｃ
ＭＯＳ変換回路、１２は、第１，第２のＰＬＬ回路１，
２のアナログ部、リファレンスアンプ回路１０、および
ＥＣＬ−ＣＭＯＳ変換回路１１の各部に電力を供給する
アナログ部，リファレンスアンプ回路，ＥＣＬ−ＣＭＯ
Ｓ変換回路電源である。

【００３１】本実施の形態３において、第１のＰＬＬ回
路１に対するチャンネルデータ８ａを入力することで、
第１のＰＬＬ回路１の出力信号９ａの周波数はＡチャン
ネルでロックする。この時、第１，第２のＰＬＬ回路
１，２のアナログ部と、共通部のリファレンスアンプ回
路部１０と、共通部のＥＣＬ-ＣＭＯＳ変換回路部とに
電力を供給するアナログ部，リファレンス回路，ＥＣＬ
−ＣＭＯＳ変換回路電源１２と、第１のＰＬＬ回路１の
デジタル部電源６ａと、第１のＰＬＬ回路１のＶＣＯ部
電源７ａの出力が変動する（図６参照）。

【００３２】また、第２のＰＬＬ回路２に対するチャン
ネルデータ８ｂを入力することで、第２のＰＬＬ回路２
の出力信号９ｂの周波数はＢチャンネルでロックする。
この時、アナログ部，リファレンスアンプ回路，ＥＣＬ
-ＣＭＯＳ変換回路電源１２と、第２のＰＬＬ回路２の
デジタル部電源６ｂと、第２のＰＬＬ回路２のＶＣＯ部
電源７ｂとが変動する。この影響で、第１のＰＬＬ回路
１の出力信号９ａの出力が変動する（図６参照）。

【００３３】しかしながら、アナログ部，リファレンス
アンプ回路，ＥＣＬ-ＣＭＯＳ変換回路電源１２の変動
による出力信号９ａの周波数変動は小さいもので、通信
の妨げになる周波数の変動とはならない。

【００３４】以上のように、本実施の形態３によれば、
無線装置に対応の送受信用２系統ＰＬＬ回路において、
第１，第２のＰＬＬ回路１，２のアナログ部、リファレ
ンスアンプ回路１０、ＥＣＬ−ＣＭＯＳ変換回路１１の
電源供給手段であるアナログ部，リファレンスアンプ回
路，ＥＣＬ−ＣＭＯＳ変換回路電源１２と、第１のＰＬ
Ｌ回路１のデジタル部の電源供給手段であるデジタル部
電源６ａと、第１のＰＬＬ回路１のＶＣＯ部の電源供給
手段であるＶＣＯ部電源７ａと、第２のＰＬＬ回路２の
デジタル部の電源供給手段であるデジタル部電源６ｂ
と、第２のＰＬＬ回路２のＶＣＯ部の電源供給手段であ
るＶＣＯ部電源７ｂをそれぞれ単独電源とし、各部に電
力を供給することで、互いの電源電圧に影響を及ぼす干
渉を最小限に抑えることができ、通信の妨げとなる各出
力周波数の変動をなくすことができる。

【００３５】図７は本発明の実施の形態４における同一
の半導体基板上に構成した無線装置に対応の送受信用２
系統ＰＬＬ回路に電源を供給する構成を示す図である。

【００３６】図７において、１は第１のＰＬＬ回路、２
は第２のＰＬＬ回路、３は半導体基板、４は水晶発振
子、８ａは第１のＰＬＬ回路１に対するチャンネルデー
タ、８ｂは第２のＰＬＬ回路２に対するチャンネルデー
タ、９ａは第１のＰＬＬ回路１の出力信号、９ｂは第２
のＰＬＬ回路２の出力信号、１０はリファレンスアンプ
回路、１１はＥＣＬ−ＣＭＯＳ変換回路、１２はアナロ
グ部，リファレンスアンプ回路，ＥＣＬ−ＣＭＯＳ変換
回路電源、１３ａは第１のＰＬＬ回路１のデジタル部お
よびＶＣＯ部に電力を供給するデジタル部，ＶＣＯ部電
源、１３ｂは第２のＰＬＬ回路２のデジタル部およびＶ
ＣＯ部に電力を供給するデジタル部，ＶＣＯ部電源であ
る。

【００３７】本実施の形態４において、第１のＰＬＬ回
路１に対するチャンネルデータ８ａを入力することで、
第１のＰＬＬ回路１の出力信号９ａの周波数はＡチャン
ネルでロックする。この時、第１，第２のＰＬＬ回路
１，２のアナログ部と、共通部のリファレンスアンプ回
路１０と、共通部のＥＣＬ−ＣＭＯＳ変換回路１１とに
電力を供給するアナログ部，リファレンスアンプ回路，
ＥＣＬ−ＣＭＯＳ変換回路電源１２と、第１のＰＬＬ回
路１のデジタル部およびＶＣＯ部に電力を供給するデジ
タル部，ＶＣＯ部電源１３ａの出力が変動する（図８参
照）。

【００３８】また、第２のＰＬＬ回路２に対するチャン
ネルデータ８ｂを入力することで、第２のＰＬＬ回路２
の出力信号９ｂの周波数はＢチャンネルでロックする。
この時、アナログ部，リファレンスアンプ回路，ＥＣＬ
−ＣＭＯＳ変換回路電源１２と、第２のＰＬＬ回路２の
デジタル部およびＶＣＯ部に電力を供給するデジタル
部，ＶＣＯ部電源１３ｂの出力が変動する。この影響
で、第１のＰＬＬ回路１の出力信号９ａの出力が変動す
る（図８参照）。

【００３９】しかしながら、アナログ部，リファレンス
アンプ回路，ＥＣＬ-ＣＭＯＳ変換回路電源１２の変動
による出力信号９ａの周波数変動は小さいもので、通信
の妨げになる周波数の変動とはならない。

【００４０】以上のように、本実施の形態４によれば、
無線装置に対応の送受信用２系統ＰＬＬ回路において、
第１，第２のＰＬＬ回路１，２のアナログ部、リファレ
ンスアンプ回路１０、ＥＣＬ-ＣＭＯＳ変換回路１１の
電源供給手段であるアナログ部，リファレンスアンプ回
路，ＥＣＬ-ＣＭＯＳ変換回路電源１２と、第１のＰＬ
Ｌ回路１のデジタル部およびＶＣＯ部の電源供給手段で
あるデジタル部，ＶＣＯ部電源１３ａと、第２のＰＬＬ
回路２のデジタル部およびＶＣＯ部の電源供給手段であ
るデジタル部，ＶＣＯ部電源１３ｂをそれぞれ単独電源
とし、各部に電力を供給することで、互いの電源電圧に
影響を及ぼす干渉を最小限に抑えることができ、通信の
妨げとなる各出力周波数の変動をなくすことができる。

【００４１】図９は本発明の実施の形態５における同一
の半導体基板上に構成した無線装置に対応の送受信用２
系統ＰＬＬ回路に電源を供給する構成を示す図である。

【００４２】図９において、１は第１のＰＬＬ回路、２
は第２のＰＬＬ回路、３は半導体基板、４は水晶発振
子、８ａは第１のＰＬＬ回路１に対するチャンネルデー
タ、８ｂは第２のＰＬＬ回路２に対するチャンネルデー
タ、９ａは第１のＰＬＬ回路１の出力信号、９ｂは第２
のＰＬＬ回路２の出力信号、１０はリファレンスアンプ
回路、１１はＥＣＬ−ＣＭＯＳ変換回路、１３ｂは第２
のＰＬＬ回路２のデジタル部およびＶＣＯ部に電力を供
給するデジタル部，ＶＣＯ部電源、１４は第１のＰＬＬ
回路１のデジタル部およびＶＣＯ部、第１，第２のＰＬ
Ｌ回路１，２のアナログ部、リファレンスアンプ回路１
０、およびＥＣＬ−ＣＭＯＳ変換回路１１に電力を供給
するデジタル部，ＶＣＯ部，アナログ部，リファレンス
アンプ回路，ＥＣＬ−ＣＭＯＳ変換回路電源である。

【００４３】本実施の形態５において、第１のＰＬＬ回
路１に対するチャンネルデータ８ａを入力することで、
第１のＰＬＬ回路１の出力信号９ａの周波数はＡチャン
ネルでロックする。この時、デジタル部，ＶＣＯ部，ア
ナログ部，リファレンスアンプ回路，ＥＣＬ−ＣＭＯＳ
変換回路電源１４の出力が変動する（図１０参照）。

【００４４】また、第２のＰＬＬ回路２に対するチャン
ネルデータ８ｂを入力することで、第２のＰＬＬ回路２
の出力信号９ｂの周波数はＢチャンネルでロックする。
この時、デジタル部，ＶＣＯ部，アナログ部，リファレ
ンスアンプ回路，ＥＣＬ−ＣＭＯＳ変換回路電源１４
と、第２のＰＬＬ回路２のデジタル部およびＶＣＯ部に
電力を供給するデジタル部，ＶＣＯ部電源１３ｂの出力
が変動する。この影響で、第１のＰＬＬ回路１の出力信
号９ａの周波数が変動する（図１０参照）。

【００４５】しかしながら、デジタル部，ＶＣＯ部，ア
ナログ部，リファレンスアンプ回路，ＥＣＬ−ＣＭＯＳ
変換回路電源１４の変動による出力信号９ａの周波数変
動は小さいもので、通信の妨げになる周波数の変動は起
こらない。

【００４６】以上のように、本実施の形態５によれば、
無線装置に対応の送受信用２系統ＰＬＬ回路において、
第１のＰＬＬ回路１のデジタル部およびＶＣＯ部、第
１，第２のＰＬＬ回路１，２のアナログ部、リファレン
スアンプ回路、ＥＣＬ−ＣＭＯＳ変換回路の電源供給手
段であるデジタル部，ＶＣＯ部，アナログ部，リファレ
ンスアンプ回路，ＥＣＬ−ＣＭＯＳ変換回路電源１４
と、第２のＰＬＬ回路２のデジタル部およびＶＣＯ部の
電源供給手段である第２のＰＬＬ回路２のデジタル部，
ＶＣＯ部電源１３ｂをそれぞれ単独電源とし、各部に電
力を供給することで、互いの電源電圧に影響を及ぼす干
渉を最小限に抑えることができ、通信の妨げになるよう
な各出力周波数の変動をなくすことができる。

【００４７】

【発明の効果】以上説明したように、本発明によれば、
同一半導体基板に構成される送受信用２系統ＰＬＬ回路
において、第１のＰＬＬ回路のアナログ部，デジタル
部，ＶＣＯ部、第２のＰＬＬ回路のアナログ部，デジタ
ル部，ＶＣＯ部、リファレンスアンプ回路、ＥＣＬ−Ｃ
ＭＯＳ変換回路に電力を供給する複数の電源供給手段を
備えることで、お互いの電源供給手段の周波数変動を抑
制することができる優れた送受信用２系統ＰＬＬ回路を
実現できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の形態１における同一半導体基板
上に構成した送受信用２系統ＰＬＬ回路に電源を供給す
る構成を示す図

【図２】本実施の形態１における同一半導体基板上に構
成した送受信用２系統ＰＬＬ回路における各部のタイミ
ングチャート

【図３】本発明の実施の形態２における同一半導体基板
上に構成した送受信用２系統ＰＬＬ回路に電源を供給す
る構成を示す図

【図４】本実施の形態２における同一半導体基板上に構
成した送受信用２系統ＰＬＬ回路における各部のタイミ
ングチャート

【図５】本発明の実施の形態３における同一半導体基板
上に構成した送受信用２系統ＰＬＬ回路に電源を供給す
る構成を示す図

【図６】本実施の形態３における同一半導体基板上に構
成した送受信用２系統ＰＬＬ回路における各部のタイミ
ングチャート

【図７】本発明の実施の形態４における同一半導体基板
上に構成した送受信用２系統ＰＬＬ回路に電源を供給す
る構成を示す図

【図８】本実施の形態４における同一半導体基板上に構
成した送受信用２系統ＰＬＬ回路における各部のタイミ
ングチャート

【図９】本発明の実施の形態５における同一半導体基板
上に構成した送受信用２系統ＰＬＬ回路に電源を供給す
る構成を示す図

【図１０】本実施の形態５における同一半導体基板上に
構成した送受信用２系統ＰＬＬ回路における各部のタイ
ミングチャート

【図１１】従来の無線装置に対応の送信受信用２系統Ｐ
ＬＬ回路を１つの半導体集積回路で構成し、電源供給を
行う概略を示す構成図

【図１２】従来の同一半導体基板上に構成した送受信用
２系統ＰＬＬ回路における各部のタイミングチャート

【符号の説明】

１ 第１のＰＬＬ回路 ２ 第２のＰＬＬ回路 ３ 半導体基板 ４ 水晶発振子 ５，５ａ，５ｂ アナログ部電源 ６，６ａ，６ｂ デジタル部電源 ７，７ａ，７ｂ ＶＣＯ部電源 ８ａ 第１のＰＬＬ回路に対するチャンネルデータ ８ｂ 第２のＰＬＬ回路に対するチャンネルデータ ９ａ 第１のＰＬＬ回路の出力信号 ９ｂ 第２のＰＬＬ回路の出力信号 １０ リファレンスアンプ回路 １１ ＥＣＬ−ＣＭＯＳ変換回路 １２ アナログ部，リファレンスアンプ回路，ＥＣＬ−
ＣＭＯＳ変換回路電源 １３ａ，１３ｂ デジタル部，ＶＣＯ部電源 １４ デジタル部，ＶＣＯ部，アナログ部，リファレン
スアンプ回路，ＥＣＬ−ＣＭＯＳ変換回路電源

Claims (5)

【特許請求の範囲】
1. 【請求項１】 無線装置で使用する位相同期ループ回路
   である第１のＰＬＬ（Ｐhase Ｌocked Ｌoop）回路およ
   び第２のＰＬＬ回路を同一の半導体基板上に集積化して
   なる送受信用２系統ＰＬＬ回路において、 前記第１のＰＬＬ回路のバイポーラトランジスタ回路で
   構成された回路部（以下、アナログ部という）に電力を
   供給する電源供給手段と、 前記第１のＰＬＬ回路のＭＯＳトランジスタ回路で構成
   された回路部（以下、デジタル部という）に電力を供給
   する電源供給手段と、 前記第１のＰＬＬ回路の電圧制御発振器部（以下、ＶＣ
   Ｏ部という）に電力を供給する電源供給手段と、 前記第２のＰＬＬ回路のアナログ部に電力を供給する電
   源供給手段と、 前記第２のＰＬＬ回路のデジタル部に電力を供給する電
   源供給手段と、 前記第２のＰＬＬ回路のＶＣＯ部に電力を供給する電源
   供給手段と、を備えたことを特徴とする送受信用２系統
   ＰＬＬ回路。
2. 【請求項２】 無線装置で使用する位相同期ループ回路
   である第１のＰＬＬ回路および第２のＰＬＬ回路を同一
   の半導体基板上に集積化してなる送受信用２系統ＰＬＬ
   回路において、 前記第１，第２のＰＬＬ回路の各アナログ部に電力を供
   給する電源供給手段と、 前記第１のＰＬＬ回路のデジタル部に電力を供給する電
   源供給手段と、 前記第１のＰＬＬ回路のＶＣＯ部に電力を供給する電源
   供給手段と、 前記第２のＰＬＬ回路のデジタル部に電力を供給する電
   源供給手段と、 前記第２のＰＬＬ回路のＶＣＯ部に電力を供給する電源
   供給手段と、を備えたことを特徴とする送受信用２系統
   ＰＬＬ回路。
3. 【請求項３】 無線装置で使用する位相同期ループ回路
   である第１のＰＬＬ回路および第２のＰＬＬ回路と、前
   記第１，第２のＰＬＬ回路の共通部である水晶発振子の
   信号を増幅するリファレンスアンプ回路と、前記リファ
   レンスアンプ回路の出力信号をアナログ信号からデジタ
   ル信号に変換する変換回路とを、同一の半導体基板上に
   集積化してなる送受信用２系統ＰＬＬ回路において、 前記第１のＰＬＬ回路のデジタル部に電力を供給する電
   源供給手段と、 前記第１のＰＬＬ回路のＶＣＯ部に電力を供給する電源
   供給手段と、 前記第２のＰＬＬ回路のデジタル部に電力を供給する電
   源供給手段と、 前記第２のＰＬＬ回路のＶＣＯ部に電力を供給する電源
   供給手段と、 前記第１，第２のＰＬＬ回路の各アナログ部、および前
   記リファレンスアンプ回路、および前記変換回路に電力
   を供給する電源供給手段と、を備えたことを特徴とする
   送受信用２系統ＰＬＬ回路。
4. 【請求項４】 無線装置で使用する位相同期ループ回路
   である第１のＰＬＬ回路および第２のＰＬＬ回路と、前
   記第１，第２のＰＬＬ回路の共通部である水晶発振子の
   信号を増幅するリファレンスアンプ回路と、前記リファ
   レンスアンプ回路の出力信号をアナログ信号からデジタ
   ル信号に変換する変換回路とを、同一の半導体基板上に
   集積化してなる送受信用２系統ＰＬＬ回路において、 前記第１のＰＬＬ回路のデジタル部およびＶＣＯ部に電
   力を供給する電源供給手段と、 前記第２のＰＬＬ回路のデジタル部およびＶＣＯ部に電
   力を供給する電源供給手段と、 前記第１，第２のＰＬＬ回路の各アナログ部、および前
   記リファレンスアンプ回路、および前記変換回路に電力
   を供給する電源供給手段と、を備えたことを特徴とする
   送受信用２系統ＰＬＬ回路。
5. 【請求項５】 無線装置で使用する位相同期ループ回路
   である第１のＰＬＬ回路および第２のＰＬＬ回路と、前
   記第１，第２のＰＬＬ回路の共通部である水晶発振子の
   信号を増幅するリファレンスアンプ回路と、前記リファ
   レンスアンプ回路の出力信号をアナログ信号からデジタ
   ル信号に変換する変換回路とを、同一の半導体基板上に
   集積化してなる送受信用２系統ＰＬＬ回路において、 前記第１，第２のＰＬＬ回路の各アナログ部、および前
   記第１のＰＬＬ回路のデジタル部およびＶＣＯ部、およ
   び前記リファレンスアンプ回路、および前記変換回路に
   電力を供給する電源供給手段と、 前記第２のＰＬＬ回路のデジタル部およびＶＣＯ部に電
   力を供給する電源供給手段と、を備えたことを特徴とす
   る送受信用２系統ＰＬＬ回路。